JP2022510394A - 量子回路において2キュービットゲートを低減するための方法および装置 - Google Patents
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Abstract
Description
本特許出願は、2019年11月8日に出願された「量子回路において2キュービットゲートを低減するための方法および装置」と題する米国非仮出願第16/678,835号と、2018年12月7日に出願された「量子回路において2キュービットゲートを低減するための方法および装置」と題する米国仮特許出願第62/776,634号との優先権を主張し、両出願の内容は、参照によりその全体が本明細書に組み込まれる。
量子コンピュータまたは量子情報処理(QIP)システムは、特定の問題を解決するにあたって従来式のコンピュータをはるかに凌駕する潜在能力を有する。おそらく、これらのもっと知られた応用は整数の因数分解作業であって、既知の最速の従来式アルゴリズムは超多項式であり、ショア(Shor)のアルゴリズムは多項式時間でこの問題を解き、広く使われているRSA暗号システムへの攻撃法を提供する。
本開示では、大規模量子回路、すなわち、従来式のコンピュータの力の及ばない量子計算において出現する量子回路を効率的に最適化する課題が検討される。本開示は、ソフトウェアソリューション(例えば、大規模量子回路の最適化に対するオフラインソリューション)としてインプリメンテーションおよび実行が可能な軽度および重度最適化アルゴリズム(例えば、オプティマイザの軽度バージョンおよび重度バージョン)に関する2つの最適化アプローチを説明する。これらのアルゴリズムは、基本的最適化の選択されたシーケンスに基づくが、それでもこれらは、ゲートカウントのかなりの低減を成就し、T-par最適化(後記でさらに詳しく説明する)など、より数学的に洗練されたアプローチを上回る改良を行う。当アプローチの簡潔性は、特にそのオプティマイザの軽度バージョンを使うことによって、非常に高速なランタイムに反映される。
本開示で提案する様々な最適化アルゴリズムおよびそれらのインプリメンテーションに関する詳細を以降で説明する。本開示全体を通して、回路に出現するゲートの数を示すために用語gが用いられる。以下の背景節では、本開示全体を通して使われる表記の定義が提示される。量子回路の表現と題された節では、本明細書に記載の技法と関連させて用いることの可能な量子回路の3つの別個の表現を説明する。前処理と題された節では、本明細書に記載の様々な最適化アルゴリズムと併せ使用が可能な前処理ステップを説明する。最適化サブルーチンと題された節では、本開示で提案されるアプローチの基本構築ブロックを形成するいくつかのサブルーチンを説明する。さらに、汎用最適化アルゴリズムと題された節では、最適化アルゴリズムの様々なバージョンを形成するために、これらのサブルーチンをどのように組み合せるかを説明する。最後に、特殊用途最適化と題された節では、特定種類の回路を取り扱うために使用が可能な、2つの特殊用途最適化技法を提示する。
量子回路は、キュービットの集合に作用する一連の量子ゲートである。量子回路は、便宜上、水平のワイヤがキュービットの時間発展を示し、時間は左から右に伝搬し、ボックス(またはワイヤに繋がれた他の記号)が量子ゲートを表す図によって表現される。例えば、図1の図表100は簡単な3キュービットの量子回路を表している。図100中の回路は2つの単一キュービットのz回転ゲート(110a、110b)、RZ(θ)およびRZ(θ’)、2つの単一キュービットのアダマールゲート(120a、120b)H、および4つの2キュービットの制御NOTゲート(130a、130b、130c、および130d)CNOTを含む。
量子回路の以下の3つの表現式は、本明細書で説明する最適化技法または最適化アルゴリズムに関連付けて使用することが可能である。
主たる最適化手順(例えば、最適化アルゴリズム)を実行する前に、当該回路を、さらなる最適化をやり易くするために前処理することができる。本オプティマイザは、NOT、CNOT、およびトフォリゲートに加え、HおよびRZ(θ)ゲートを扱うことができるので、この前処理は、NOT、CNOT、トフォリ、H、および/またはRZ(θ)ゲートから成る入力回路に適用することが可能である。いくつかの例として、後記でより詳しく説明するクイッパー加算回路およびT-par回路のベンチマークがある。例えば、NOTゲートは、それらを、トフォリゲート制御と、トフォリゲートおよびCNOTゲートの標的とを通り抜けて交換することによって、できるだけ右方に押しやることができる。トフォリゲート制御を通り抜けてNOTゲートを押しやる場合、その制御は、否定となる(または、それが当初に否定であった場合は、その否定が除去される)。この手順が隣接するNOTゲートの対に及ぶ場合、NOTゲートを回路から除去することができる。かかる相殺が見出せない場合、その制御否定の変更は、逆戻りさせることが可能で、当該NOTゲートは、その当初の位置に戻すことができる。さらに、NOTゲートとHゲートとの間のこの位置転換の関係は、Hが後続するNOTは、HにZゲートが後続することであり、Zゲートは、RZ(θ=π)である。また、RZ(θ)が後続するNOTは、NOTが後続するRZ(-θ)であるようなものである。したがって、NOT、CNOT、トフォリ、H、およびRZゲートから成るゲートの標準的セットに対し、CNOTおよびRZゲートを通り抜けてのNOTの伝搬を用いることによって位相の全てのアフィン関数を線形関数に低減することに関連して後記で説明する詳細を加えて、前処理ステップの一部として、NOTゲートは、所与の回路の開始部または終端部に移動することが可能である。
本開示の最適化アルゴリズムは、以下でさらに詳細に説明する様々なサブルーチンに依拠している。各々のアイテムに対し、回路中のゲートの数gの関数として最悪の場合の時間複雑性が報告されている(簡潔化のため、キュービットの数および他のパラメータへの依拠は無視されている)。但し、実践上でのソフトウェアのランタイムは、後記でさらに説明するように、これらサブルーチンを注意深く順序付け制限することによって、最適化することが可能である。
アダマールゲートは、位相多項式最適化(後記サブルーチン4および5)に関与せず、また、ゲート交換を妨げる傾向がある。しかして、図3の図表300中に描かれた回路アイデンティティまたはルールが、アダマールゲートのカウントを低減するために用いられる。このアイデンティティまたはルールは、図表300の下部にルール310aおよび310bと、図表300の上部にルール320a、320b、および320cを含む。ルール310aおよび310bは、たとえ中間のCNOTが無作為に多くのCNOTゲートを備える回路に置き換えられても、それらの全てが当初のCNOTゲートの標的を共有しているならば、適用が可能である。
一般に、量子回路のDAG表現を用いて、ゲートとその逆ゲートが隣接しているかどうかが直接に判断される。そうである場合、ゲートカウントを低減するために両方のゲートを除去することが可能である。さらに一般的には、ゲートUと可換であるサブ回路Aによって分離されている2つの単一キュービットゲートUとU†とを相殺することが可能である。一般に、ゲートUが回路Aと可換であるかどうかの判断は、計算量が膨大となる可能性がある。その代わりに、十分な(だが必須ではない)転換に対する条件を提供する特定のルールのセットを適用することが可能である。このアプローチは迅速であり、量子回路を単純化するため利用可能な多くの位置転換を見出すように見える。
このサブルーチンは、Uが2キュービットゲートであることを除き、サブルーチン2と類似であり、検討対象の回路では、これらのゲートは一般CNOTである。同様に、本サブルーチンの複雑性はO(g2)であるが、サブ回路Aに対し最大限のサイズを取らせることによって、O(g)に低減することが可能である。
このケースでは、NOT、CNOT、およびRZゲートから成るサブ回路を検討する。その位相多項式の2つの別個の項が、何らかのi≠jに対し、次式:
サブルーチン4では、RZゲートに関連するアフィン関数を追跡した。さらに一般的には、RZゲートの存在の如何に関わらず、サブ回路中に生じた全てのアフィン関数、およびそれらそれぞれの位置が記録された。しかして、RZゲートが回路中に既に出現している位置でなく、RZゲートを配置することができる全ての可能な位置を識別することが可能である。この「浮動」RZゲート配置の構図において、3つの最適化サブ-サブルーチンを用いることができる。その3つとは、2キュービットゲート相殺、ゲートカウント保存書換えルール、およびゲートカウント低減書換えルールである。
本開示中に記載された最適化アルゴリズムまたは技法は、前述した種々のサブルーチンを注意深く選択された順序で単に適用する。オプティマイザまたは最適化アルゴリズムの2つのバージョンがあり、それらは、軽度バージョン(または単に軽度)および重度バージョン(または単に重度)と言われる。一般に、重度バージョンは、より多くのサブルーチンを適用し、ランタイムがより長いことを犠牲にして、より良好な最適化結果を生成する。前処理ステップは、オプティマイザの軽度および重度バージョン両方において、用いることができる。
1、3、2、3、1、2、4、3、2。
1、3、2、3、1、2、5。
前述した汎用的オプティマイザ(例えば、汎用最適化アルゴリズム)に加え、特定の構造を備えた回路を改良するために、2つの特化型最適化を用いることができる。
本明細書に記載のオプティマイザまたは最適化アルゴリズムの諸態様のインプリメンテーション例は、フォートランプログラミング言語を用いて作成され、3セットのベンチマーク回路を用いてテストされた。本開示中に示された全ての結果は、2.9GHzインテルコアi5プロセッサ、および8GBの1867MHz DDDR4メモリを備えたマシンを使い、OS X EI Capitanを実行して得られた。当然のことながら、これらの結果は、例示目的で、相対的なパフォーマンスを示すために提示され、また、これらの結果は、異なるハードウェア構成を使って行われた場合に、変わり得る。
QFTは、量子計算における基本的サブルーチンであり、指数関数的高速化のため多くの量子アルゴリズムに出現する。正確なnキュービットQFTに対する標準的回路は、RZゲートを用い、その一部はnが指数関数的に小さい角度を有する。非常に小さな回転角度を有するゲートを省くことによって、高精度の近似QFTが行えることがよく知られている。本開示のオプティマイザまたは最適化アルゴリズムの目的のためには、最大π/213までの角度の回転は省いてもよく、これは、対象以下のサイズの量子回路に対しては十分な精度の近似QFTを確実にする。これらの小さな回転は、それらの省略が結果中に報告される改善に寄与しないので、最適化の前に除去される。
量子シミュレーション
量子回路最適化は、周知の分野である。しかしながら、回路の最適化についてのこれまでの研究は、本開示で検討しているような、従来式のコンピュータを凌駕するような型の大規模量子回路を検討してこなかった。例えば、Amy、Maslov、およびMoscaによる論文(「Polynomial-time T-depth optimization of Clifford +T circuits via matroid partitioning」、IEEE Trans.Comput.Aided Des.Integr.Circuits Syst.,vol.33,1476-1489頁(2014))では、gのゲート回路の最適化の複雑性はO(g3)であり、大規模回路の最適化を非現実的だとしている。キュービットの数がn=10~35、およびゲートカウントが60~368に対し、実行時間が0.07~1.883秒の範囲との例があるが、本明細書に記載の最適化アルゴリズムは、表1(図13)に示すように、上限n=256までで、約23,000個のゲートのクイッパー加算回路を最適化する際に、同じ位の時間で実行した。また、最適ゲートライブラリを使ったピープホール(peep hole)最適化に基づく、量子回路最適化の他の例もあるが、これは高コストで、場合によっては、20キュービット、1,000個のゲートの回路に対し100秒より長くかかる。
本開示に記載の最適化アルゴリズムにより生成された数値的な最適化結果の諸例が、表1、表2、表3Aおよび3B、ならびに表4A~4Cに提示されている。これらの表は、従来式のコンピュータの到達域を超える実際上の量子計算に関連するベンチマークを包含している。表1および表2中には、ショアの整数因数分解アルゴリズムの、従来式では手に負えないインスタンス中で使われている1,024および2,048キュービットQFTおよび整数加算回路がある。表3Aおよび3B中には、量子力学の直接的な従来式シミュレーションでは、現在実行不可能な、n≧50の全インスタンスが含まれる。表4A~4C中には、サイズ131および163のバイナリフィールドに対するガロア体乗算回路があり、これらは、未解決のCerticomのECCチャレンジ問題への量子アタックに関連している。これは、本提案のオプティマイザまたは最適化アルゴリズムが、実務に適する十分に大きな量子回路を取り扱う能力を有することを例証している。
いくつかのインプリメンテーションでは、シーケンス2150の加数2110hは、図22Aに示される量子回路2200を導くことができる。
Claims (20)
- 量子回路の2キュービットゲートを低減するための方法であって、
前記量子回路を形成する第一の複数の2キュービット量子ゲートに関連する情報を含むネットリストを受信するステップと、
前記第一の複数の2キュービット量子ゲートと機能的に同等である第二の複数の2キュービット量子ゲートを生成するために、前記第一の複数の2キュービット量子ゲートに関連する前記情報に対して制御されたゲート相殺オペレーションを実行するステップであって、前記第一の複数の2キュービット量子ゲートにおける2キュービット量子ゲートの第一の数は、前記第二の複数の2キュービット量子ゲートにおける2キュービット量子ゲートの第二の数よりも大きい、ステップと、
前記第二の複数の2キュービット量子ゲートに関する情報を含む新規ネットリストを生成するステップと、
前記第二の複数の2キュービット量子ゲートに基づいて、前記量子回路の機能をインプリメントするための前記新規ネットリストを提供するステップと、
含む、方法。 - 前記情報が、前記制御されたゲート、RZゲート、Hゲート、Pゲート、またはP†ゲートのうちの1つ以上に関連する情報を含む、請求項1に記載の方法。
- 前記制御されたゲート相殺オペレーションを実行するステップは、1つ以上のHゲート相殺オペレーションを実行するステップをさらに含む、請求項1に記載の方法。
- 前記制御されたゲート相殺オペレーションを実行するステップは、1つ以上のHPH位置交換オペレーションを実行することをさらに含む、請求項1に記載の方法。
- 前記制御されたゲート相殺オペレーションを実行するステップは、1つ以上のCNTゲート相殺オペレーションを実行するステップをさらに含む、請求項4に記載の方法。
- 前記制御されたゲート相殺オペレーションを実行するステップは、1つ以上のHP†H変換を実行するステップをさらに含む、請求項1に記載の方法。
- 前記制御されたゲート相殺オペレーションを実行するステップは、1つ以上のPゲート位置交換オペレーションを実行するステップをさらに含む、請求項6に記載の方法。
- 前記制御されたゲート相殺オペレーションを実行するステップは、1つ以上のHPH変換を実行するステップをさらに含む、請求項1に記載の方法。
- 前記制御されたゲート相殺オペレーションを実行するステップは、1つ以上のP†ゲート位置交換オペレーションを実行するステップをさらに含む、請求項8に記載の方法。
- 前記制御されたゲート相殺オペレーションを実行することは、1つ以上のCNOTゲート置換を実行するステップをさらに含む、請求項1に記載の方法。
- 1つ以上のプロセッサによって実行されると、前記1つ以上のプロセッサに
量子回路を形成する第一の複数の2キュービット量子ゲートに関連する情報を含むネットリストを受信することと、
前記第一の複数の2キュービット量子ゲートと機能的に同等である第二の複数の2キュービット量子ゲートを生成するために、前記第一の複数の2キュービット量子ゲートに関連する前記情報に対して制御されたゲート相殺オペレーションを実行することであって、前記第一の複数の2キュービット量子ゲートにおける2キュービット量子ゲートの第一の数は、前記第二の複数の2キュービット量子ゲートにおける2キュービット量子ゲートの第二の数よりも大きい、ことと、
前記第二の複数の2キュービット量子ゲートに関する情報を含む新規ネットリストを生成することと、
前記第二の複数の2キュービット量子ゲートに基づいて、前記量子回路の機能をインプリメントするための前記新規ネットリストを提供することと、
を誘発する命令を有する、コンピュータ可読媒体。 - 前記情報が、前記制御されたゲート、RZゲート、Hゲート、Pゲート、またはP†ゲートのうちの1つ以上に関連する情報を含む、請求項11に記載のコンピュータ可読媒体。
- 前記制御されたゲート相殺オペレーションを実行することは、1つ以上のHゲート相殺オペレーションを実行することをさらに含む、請求項11に記載のコンピュータ可読媒体。
- 前記制御されたゲート相殺オペレーションを実行することは、1つ以上のHPH位置交換オペレーションを実行することをさらに含む、請求項11に記載のコンピュータ可読媒体。
- 前記制御されたゲート相殺オペレーションを実行することは、1つ以上のCNOTゲート相殺オペレーションを実行することをさらに含む、請求項14に記載のコンピュータ可読媒体。
- 前記制御されたゲート相殺オペレーションを実行することは、1つ以上のHP†H変換を実行することをさらに含む、請求項11に記載のコンピュータ可読媒体。
- 前記制御されたゲート相殺オペレーションを実行することは、1つ以上のPゲート位置交換オペレーションを実行することをさらに含む、請求項16に記載のコンピュータ可読媒体。
- 前記制御されたゲート相殺オペレーションを実行することは、1つ以上のHPH変換を実行することをさらに含む、請求項11に記載のコンピュータ可読媒体。
- 前記制御されたゲート相殺オペレーションを実行することは、1つ以上の逆Pゲート位置交換オペレーションを実行することをさらに含む、請求項18に記載のコンピュータ可読媒体。
- 前記制御されたゲート相殺オペレーションを実行することは、1つ以上のCNOTゲート置換を実行することをさらに含む、請求項11に記載のコンピュータ可読媒体。
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