JP2022507988A - 誤り訂正ビットフリッピング方式 - Google Patents

Abstract

メモリデバイスを動作させるための方法、システム、およびデバイスが説明される。誤り訂正ビットフリッピング方式は、１つまたは複数のビット（たとえば、フリップビット）の誤り訂正を実行するためおよび誤り訂正情報を効率的に通信するための方法、システム、およびデバイスを含んでよい。データビットおよびフリップビット（たとえば、誤り訂正されたフリップビット）は、（たとえば、フリップ判断構成要素に）直接的に送られてよい。フリップビットは、（たとえば、フリップ判断構成要素に）データビットを搬送する１つまたは複数の他の線とは異なる専用および／または一方向性線を通じて、フリップ判断構成要素に送られてよい。

Description

クロスリファレンス
本特許出願は、本発明の譲受人に譲渡され、参照によりその全体が明示的に本明細書に組み込まれる、２０１８年１１月２６日に出願された、「ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ ＢＩＴ ＦＬＩＰＰＩＮＧ ＳＣＨＥＭＥ」という名称の、Ｋｗａｋによる米国特許出願第１６／１９９，７７３号の優先権を主張するものである。

以下は、一般的に、メモリデバイスを動作させることに関し、より詳細には、誤り訂正ビットフリッピング方式に関する。

メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスはほとんどの場合、論理「１」または論理「０」によって示されることが多い２つの状態を記憶する。他のデバイスでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、デバイスの構成要素は、メモリデバイス内の少なくとも１つの記憶された状態を読み出し得る、または感知し得る。情報を記憶するために、デバイスの構成要素は、メモリデバイスに状態を書き込み得る、またはプログラムし得る。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえばＦｅＲＡＭは、外部電力源の不在下ですら、延長された時間の期間にわたって記憶された論理状態を維持し得る。揮発性メモリデバイス、たとえばＤＲＡＭは、外部電力源によって定期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイスアーキテクチャを使用してよいが、記憶デバイスとしての強誘電体キャパシタの使用により不揮発性の性質を有することがある。

メモリデバイスは、（たとえば、信頼性の理由で）メモリセルに記憶されたデータビットを反転させ得る。ビットは、特定のメモリセルに記憶された論理状態が反転されていることを示し得る。しかしながら、反転に関連するビットのための誤り訂正を実行することによって、他の動作が遅延されることがあり、この遅延は伝搬遅延によって増やされ、かなりの待ち時間をもたらすことがある。ビットフリッピングおよび誤り訂正動作に関連する拡張された方式が望ましい。

本開示の態様による誤り訂正ビットフリッピング方式をサポートするメモリデバイスを動作させるためのシステムの一実施例を示す図である。 本開示の態様による誤り訂正ビットフリッピング方式をサポートする装置の一実施例を示す図である。 本開示の態様による誤り訂正ビットフリッピング方式をサポートする装置の一実施例を示す図である。 本開示の態様による誤り訂正ビットフリッピング方式をサポートする装置の一実施例を示す図である。 本開示の態様による誤り訂正ビットフリッピング方式をサポートする装置の一実施例を示す図である。 本開示の態様による誤り訂正ビットフリッピング方式をサポートするデバイスのブロック図の一例である。 本開示の態様による誤り訂正ビットフリッピング方式をサポートするデバイスのブロック図である。 本開示の態様による誤り訂正ビットフリッピング方式をサポートする方法を示すフローチャートである。 本開示の態様による誤り訂正ビットフリッピング方式をサポートする方法を示すフローチャートである。 本開示の態様による誤り訂正ビットフリッピング方式をサポートする方法を示すフローチャートである。

メモリデバイスは、（たとえば、信頼性の理由で）メモリセルに記憶されたデータビットを反転させ得る。１つまたは複数のメモリセルのための１つまたは複数のデータビットを反転させた後、メモリデバイスは、１つまたは複数のメモリセルに記憶された論理状態が反転されていることを示すように反転ビットを設定することがある。メモリからデータを読み出すとき、メモリデバイスは、１つまたは複数のビット（たとえば、データビット、反転ビット）を誤り訂正することがあり、（たとえば、対応する誤り訂正された反転ビットに基づいて）データビットのいずれかが反転されたかどうかを決定することがある。しかしながら、データビットおよび反転ビットのための誤り訂正を実行することによって、読み出し動作遅延されることがあり、この遅延は、メモリシステムにかなりの待ち時間をもたらす、ある構成要素から別の構成要素を通じてのビットの間接的なルーティング（たとえば、データビットがデータバス反転構成要素に送られる前に誤り訂正されたフリップビットを待機しなければならないように、データビット誤り訂正構成要素を通じた誤り訂正されたフリップビットをルーティングすること）に基づいて、伝搬遅延によって増やされることがある。

この間接的なルーティングのいくつかの実施例では、メモリアプリケーションは、反転ビットまたはフリップビットと、データビットおよびフリップビットを含む異なるビットを訂正し得る誤り訂正構成要素を用いることがある。いくつかの実施例では、誤り訂正構成要素は、データバス反転構成要素に他の情報（たとえば、データ）を送る前にフリップビットを訂正することがあり、データバス反転構成要素は、フリップ判断構成要素の一実施例であってもよいし、これを含んでもよい。この場合、これは、データが送られる前にすべてのデータビット誤り訂正構成要素に伝搬するために、データがフリップビット訂正を待機し、次いでさらに、誤り訂正されたフリップビットを待機しなければならないことにより、データアクセス時間に待ち時間をもたらすことがある。

本明細書で開示されるように、メモリシステム内の待ち時間は、データバス反転構成要素またはフリップ判断構成要素に誤り訂正されたフリップビットを直接的に送ることによって減少され得る。これは、フリップビット誤り訂正構成要素からフリップ判断構成要素に情報を直接的に送る専用線上で誤り訂正されたフリップビットを送ることによって、達成され得る。専用線は、データビット送出線などの、双方向性線よりも速くてよい送出速度を有し得る読み出し専用線または一方向性線であってよい。誤り訂正されたフリップビットは、フリップ判断構成要素に直接的に送られ得るので、誤り訂正データ構成要素は、データビット誤り訂正構成要素において誤り訂正されたフリップビットを受け取る必要はなく、データビットは、別の１つまたは複数の線上でフリップ判断構成要素に直接的に送られてよい。

いくつかの実施例では、誤り訂正されたフリップビットを待機するメモリアレイデータビットの代わりに、および場合によっては構成要素の物理的サイズを変更することがある、多数決方式などの代替方式を用いる代わりに、データバス反転構成要素またはフリップ判断構成要素（たとえば、グローバルデータバスに配置され得るもの）は、データビットが反転されたかどうかを決定するために使用され、適宜データビットを反転させることがある。いくつかの実施例では、フリップ判断構成要素とデータバス反転構成要素は、同じ構成要素であってもよいし、これに含まれてもよい。

いくつかの実施例では、フリップ判断構成要素を使用することによって、誤り訂正構成要素が、フリップビットを含む任意の単一のデータビットを訂正するとすぐに、データは、データビット誤り訂正構成要素において誤り訂正されたフリップビットを受け取ることを待つ必要なく、データバスを通じて送られてよい。データビット（たとえば、場合によっては誤り訂正されることがあるデータビット）および誤り訂正されたフリップビットは、データビットが、フリップ判断構成要素に送られる前に誤り訂正されたフリップビットを待機しなくてもよいことがあるように、フリップ判断構成要素に直接的に送られてよい。次いで、フリップ判断構成要素は、データが反転されているかどうかを決定し、次いで、直接的にフリップビット誤り訂正構成要素から誤り訂正されたフリップビットを、およびデータビット誤り訂正構成要素からデータビットを受け取ったことに基づいてデータを適宜反転させることがある。

上記で紹介された本開示の特徴は、本明細書においてメモリシステムの文脈でさらに説明される。誤り訂正ビットフリッピング方式により誤り訂正するためのデバイスおよび方法の具体的な実施例が説明される。本開示のこれらおよび他の特徴は、拡張された誤り訂正ビットフリッピング方式に関連する装置図、システム図、およびフローチャートによってさらに示され、これらを参照して説明される。

図１は、本開示のさまざまな実施形態による誤り訂正ビットフリッピング方式をサポートする例示的なメモリアレイを示す。メモリアレイ１００は、デジタル情報（たとえば、バイナリ情報）を記憶するために使用されることがあり、電子メモリ装置とも呼ばれることがある。メモリアレイ１００は、異なる状態を記憶するためにプログラム可能であるメモリセル１０５を含む。各メモリセル１０５は、論理０および論理１として示される２つの状態を記憶するためにプログラム可能であってよい。場合によっては、メモリセル１０５は、３つ以上の論理状態を記憶するように構成される。

メモリセル１０５は、プログラム可能な状態を有する記憶素子を含んでよい。ＤＲＡＭアーキテクチャまたはＦｅＲＡＭアーキテクチャにおけるメモリセル１０５は、プログラム可能な状態を表す電荷をキャパシタに記憶することがある。たとえば、充電キャパシタおよび非充電キャパシタはそれぞれ、２つの論理状態を表すことがある。ＤＲＡＭアーキテクチャは、通例そのような設計を使用することがあり、誘電材料を含んで記憶素子として線形電気分極性を有するキャパシタを使用し得る。ＦｅＲＡＭアーキテクチャも、そのような設計を使用することがあるが、記憶素子として使用されるキャパシタは、非線形分極性をもつ強誘電体材料を含み得る。ＰＣＭアーキテクチャまたは分離（ｓｅｇｒｅｇａｔｉｏｎ）ベースメモリ（ＳＢＭ）アーキテクチャにおけるメモリセル１０５は、材料の抵抗率（たとえば、抵抗またはしきい電圧）を変更することがあり、異なる抵抗率が異なる論理状態を表し得る。ＰＣＭアーキテクチャおよび／またはＳＢＭアーキテクチャは、記憶素子として電子的にプログラム可能な抵抗を有するカルコゲナイド材料を使用し得る。場合によっては、ＰＣＭアーキテクチャにおけるメモリセル１０５は、メモリ材料の相を変更することによってプログラムされる。場合によっては、ＳＢＭアーキテクチャにおけるメモリセル１０５は、メモリ材料内のイオン移動を引き起こすことによってプログラムされる。

読み出しおよび書き込みなどの動作は、適切なアクセス線１１０およびディジット線１１５をアクティブ化または選択することによって、メモリセル１０５に対して実行され得る。アクセス線１１０はワード線１１０とも呼ばれることがあり、ディジット線１１５はビット線１１５とも呼ばれることがある。ワード線１１０またはディジット線１１５をアクティブ化または選択することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、導電材料から作製される。たとえば、ワード線１１０およびディジット線１１５は、金属（銅、アルミニウム、金、タングステンなど）、金属合金、他の導電材料などから作製されてよい。図１の実施例によれば、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０および１つのディジット線１１５をアクティブ化する（たとえば、ワード線１１０またはディジット線１１５に電圧を印加する）ことによって、単一のメモリセル１０５は、それらの交点でアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すまたは書き込むことを含むことがある。ワード線１１０とディジット線１１５の交点は、メモリセルのアドレスと呼ばれることがある。

いくつかのアーキテクチャでは、セルの論理記憶デバイス（たとえば、キャパシタ）は、選択構成要素によってディジット線から電気的に絶縁されることがある。ワード線１１０は、選択構成要素に接続されてよく、これを制御し得る。たとえば、選択構成要素はトランジスタであってよく、ワード線１１０は、トランジスタのゲートに接続されてよい。ワード線１１０をアクティブ化することは、メモリセル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路をもたらす。次いで、ディジット線は、メモリセル１０５の読み出しまたは書き込みのどちらかをするためにアクセスされることがある。

メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通じて制御され得る。いくつかの実施例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受け取り、受け取られた行アドレスに基づいて適切なワード線１１０をアクティブ化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受け取り、適切なディジット線１１５をアクティブ化する。たとえば、メモリアレイ１００は、ＷＬ＿１～ＷＬ＿Ｍとラベルが付けられた複数のワード線１１０と、ＤＬ＿１～ＤＬ＿Ｎとラベルが付けられた複数のディジット線１１５とを含むことがあり、ここで、ＭおよびＮは、アレイサイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえばＷＬ＿３およびＤＬ＿Ｎをアクティブ化することによって、それらの交点にあるメモリセル１０５がアクセスされ得る。

アクセスすると、メモリセル１０５は、メモリセル１０５の記憶された状態を決定するために、感知構成要素１２５によって、読み出されてもよいし、これによって感知されてもよい。たとえば、メモリセル１０５にアクセスした後、メモリセル１０５のキャパシタは、その対応するディジット線１１５上に放電することがある。キャパシタを放電することは、キャパシタにバイアスすること、またはこれに電圧を印加することに基づいてよい。放電は、ディジット線１１５の電圧の変化を誘発することがあり、これを、感知構成要素１２５は、メモリセル１０５の記憶された状態を決定するために、基準電圧（図示せず）と比較することがある。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知構成要素１２５は、メモリセル１０５に記憶された状態は論理１であると決定することがあり、その逆も同様である。

センシング動作の信頼性は、メモリセル１０５を読み出すことから生じるセンシングウィンドウに依存することがある。たとえば、より大きいセンシングウィンドウは、より小さいセンシングウィンドウよりも少ないビット誤りと関連づけられることがある。センシングウィンドウは、論理１を記憶するときにメモリセル１０５を読み出すことから生じるディジット線１１５の電圧と、論理０を記憶するときにメモリセルを読み出すことから生じるディジット線１１５の電圧との差として、決定されることがある。感知構成要素１２５は、ラッチングと呼ばれることがある、信号の差を検出および増幅するために、さまざまなトランジスタまたは増幅器を含むことがある。メモリセル１０５の検出された論理状態は、次いで、列デコーダ１３０を通じて出力１３５として出力されることがある。

メモリセル１０５は、関連するワード線１１０およびディジット線１１５をアクティブ化することによって、設定されてもよいし、書き込まれてもよい。本明細書において論じられるように、ワード線１１０をアクティブ化することによって、メモリセル１０５の対応する行がそれぞれのディジット線１１５に電気的に接続される。ワード線１１０がアクティブ化されている間、関連のあるディジット線１１５を制御することによって、メモリセル１０５が書き込まれることがある―たとえば、論理値が、メモリセル１０５内に記憶されることがある。列デコーダ１３０は、メモリセル１０５に書き込まれることになるデータ、たとえば入力１３５を受け付ける。

メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５などのさまざまな構成要素を通じて、メモリセル１０５の動作（たとえば、読み出し、書き込み、再書き込み、リフレッシュなど）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０およびディジット線１１５をアクティブ化するために、行アドレス信号および列アドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用されるさまざまな電位を生成および制御し得る。一般に、本明細書において論じられる印加電圧の振幅、形状、または持続時間は、調整または変化されることがあり、メモリアレイ１００を動作させるためのさまざまな動作に対して異なってよい。そのうえ、メモリアレイ１００内の１つ、複数、またはすべてのメモリセル１０５は、同時にアクセスされてよい。たとえば、メモリアレイ１００の複数またはすべてのセルは、すべてのメモリセル１０５またはメモリセル１０５のグループが単一の論理状態に設定されるリセット動作中に同時にアクセスされてよい。

場合によっては、メモリアレイ１００は、メモリセル１０５の論理状態をフリップすることがある、たとえば、メモリセル１０５内に記憶された論理値をある値（たとえば、論理１）から別の論理値（論理０）に変更する。メモリアレイ１００は、フリッピングを内部で実行することがあり、メモリセルの論理状態がフリップされたことを他の外部デバイスまたは構成要素に知らせないことがある。メモリアレイ１００は、電力を節約するため、デバイスの信頼性を増加させるため、などのために、メモリセルをフリップすることがある。たとえば、ＦｅＲＡＭの場合、強誘電体メモリセルは、経時的にメモリセルの信頼性を減少し得る、インプリントの影響、たとえば、同じ電荷への延長された曝露または記憶による強誘電分域のドリフトを軽減するために、フリップされることがある。元の論理状態、たとえば、外部デバイスまたは構成要素によってメモリセルに記憶されることが予想される論理状態と異なる論理状態を記憶するメモリセル１０５は、反転された状態であると呼ばれることがある。データが反転されているかどうかを示すビットは、本明細書において、フリップビットと呼ばれることがある。

デバイス（たとえば、ホストデバイス、コントローラ）は、データのためのアクセスコマンドを発行することがある。いくつかの情報（たとえば、データビット、パリティビット、フリップビット）は、ホストデバイスに情報またはデータを送る前に、誤り訂正されることがある。データビット、パリティビット、およびフリップビットは、誤り訂正を容易にするように、この誤り訂正のために誤り訂正構成要素で受け取られることがある。さらに、データが反転されているかどうか、決定が行われることがある。いくつかの実施例では、データが反転されているかどうかの決定は、論理構成要素を使用して、データビットを検査することによって達成され得、これは、データが５つ以上の１を含むかどうかを検出する。

誤り訂正中、誤り情報は、誤り訂正構成要素によってデコーダから受け取られることがあり、これは、データおよび／またはフリップビットに関連するものなどの１つまたは複数の誤りを訂正するための１つまたは複数の誤り訂正構成要素を含むことがある。場合によっては、フリップビットが、誤り訂正構成要素を有することがあり、データビットとパリティビットのセットの各ビットが、対応する誤り訂正構成要素を有することがある。場合によっては、フリップビットが誤り訂正されることがあり、誤り訂正されたフリップビットが、フリップ判断構成要素に送られることがある。誤り訂正されたフリップビットは、フリップ判断構成要素に直接的に送られることがあり、場合によっては、専用の、一方向性線上での送られることがある。場合によっては、１つまたは複数のデータビットは、さらにまたは代わりに、誤り訂正されることがある。フリップビットが誤り訂正されるとすぐに、データビット（以前に誤り訂正されたことがあってもなくてもよい）が、（たとえば、誤り訂正されたフリップビットが送られる第１の線とは異なる第２の線を通じてフリップ判断構成要素に直接的に送られることがある。フリップ判断構成要素は、誤り訂正されたフリップビットおよび／または１つまたは複数のデータビットを受け取ったことに基づいてデータビットが反転されたかどうかを決定し得、そうである場合、データビットを反転させ得る。

図２は、本開示の態様による誤り訂正ビットフリッピング方式をサポートする装置２００の一実施例を示す。いくつかの実施例では、装置２００は、本明細書において図１を参照して説明される１つまたは複数の構成要素を含んでよい。たとえば、装置２００は、図２を参照して説明される誤り訂正構成要素２３０を含んでよく、デコーダ２０５と、フリップ判断構成要素２７０とを含んでよい。

いくつかの実施例では、１つまたは複数のデータビット、１つまたは複数のパリティビット、および１つまたは複数のフリップビットは、線２５０－ａ、２５０－ｂ、および２５０－ｃ上で（たとえば、メモリアレイ２２０から）受け取られることがある。いくつかの実施例では、メモリコントローラ（たとえば、図１を参照して説明されるメモリコントローラ１４０）は、メモリアレイ２２０からの１つもしくは複数のデータビット、１つもしくは複数のパリティビット、および／または１つもしくは複数のフリップビットの送出を開始し得る。いくつかの実施例では、メモリコントローラ１４０は、ローカルメモリコントローラ、外部メモリコントローラ、またはホストデバイスコントローラであってよい。メモリアレイ２２０から送られると、１つもしくは複数のデータビット、１つもしくは複数のパリティビット、および／または１つもしくは複数のフリップビットは、線２５０－ａ、２５０－ｂ、および２５０－ｃ上でＥＣＣデコーダ２２５によって受け取られてよい。線２５０－ａ、２５０－ｂ、および２５０－ｃはそれぞれ、フリップビット、データビット、およびパリティビットを搬送する線であってよい。

ＥＣＣデコーダ２２５は、いくつかの実施例では、１つまたは複数のビット内で１つまたは複数の誤りの位置を特定するために機能し得るバイナリデコーダ（図示せず）であってもよいし、これを含んでもよいし、これと結合されてもよい。いくつかの実施例では、ＥＣＣデコーダ２２５は、１つもしくは複数のデータビット、１つもしくは複数のパリティビット、および／または１つもしくは複数のフリップビットと関連づけられた誤りを決定するために、１つもしくは複数のデータビット、１つもしくは複数のパリティビット、および／または１つもしくは複数のフリップビットを復号し得る。次いで、ＥＣＣデコーダ２２５は、いくつかの実施例では、復号されたデータを含み得る１つまたは複数のビット（たとえば、１つもしくは複数のデータビット、１つもしくは複数のパリティビット、および／または１つもしくは複数のフリップビット）を線２６０上で誤り訂正構成要素２３０（たとえば、１つまたは複数の誤り訂正構成要素）に送ることがある。いくつかの実施例では、ＥＣＣデコーダ２２５は、復号されたデータを含み得る１つまたは複数のビット（たとえば、１つもしくは複数のデータビット、１つもしくは複数のパリティビット、および／または１つもしくは複数のフリップビット）の標識（indication）を線２６０上で誤り訂正構成要素２３０（たとえば、１つまたは複数の誤り訂正構成要素）に送ることがある。

いくつかの実施例では、誤り訂正構成要素２３０は、誤り訂正されたデータをフリップ判断構成要素２７０に直接的に送ることがある。いくつかの実施例では、誤り訂正されたフリップビットは、線２５５－ａ上でフリップ判断構成要素２７０に直接的に送られることがある。これは、たとえば、（たとえば、以前に説明されたように、誤り訂正されたフリップビットをデータビット誤り訂正構成要素に送ることなく）誤り訂正構成要素２３０とフリップ判断構成要素２７０との間の専用線２５５－ａ上で実行されることがある。これは、たとえば、誤り訂正構成要素２３０とフリップ判断構成要素２７０との間の一方向性線２５５－ａ上で実行されることがある。

いくつかの実施例では、誤り訂正構成要素２３０は、線２５５－ｂ上でフリップ判断構成要素２７０に直接的にデータビットを送ることがある。データビットを送ることは、フリップビットを処理すること、または処理されたフリップビットをフリップ判断構成要素に送ること、または処理されたフリップビットを、フリップビット線を通じてフリップ判断構成要素に直接的に送ること、またはそれらの任意の組み合わせに基づくことがある。線２５５－ｂは、図２では単一の線として示されているが、他の代替形態も企図されているので、これは、限定ではなく、説明のみを目的とする。いくつかの実施例では、線２５５－ｂは、複数の誤り訂正構成要素からフリップ判断構成要素にデータビットを送るための複数の線であることがある。図２の線２５５－ｂは、フリップビット送出線２５５－ａとは別個の線であってよい。さらに、線２５５－ｂは、読み出し／書き込み線であってもよいし、双方向性線であってもよい。フリップ判断構成要素２７０が、データビットおよび誤り訂正されたフリップビットを受け取った後、フリップ判断構成要素は、データビットが反転されたかどうかを決定し得る。

いくつかの実施例では、誤り訂正構成要素２３０は、複数のデータビットのうちのデータビットと関連づけられた１つまたは複数の誤りを決定し、データビットと関連づけられた誤りを訂正することがある。誤りは、ＥＣＣデコーダ２２５において誤りを決定したことに一部は基づいて訂正されることがある。いくつかの実施例では、誤り訂正構成要素２３０は、データビットが誤り訂正されないことがあると決定することがある。

図３は、本開示の態様による誤り訂正ビットフリッピング方式をサポートする装置３００の一実施例を示す。いくつかの実施例では、装置３００は、本明細書において図１および／または図２を参照して説明される１つまたは複数の構成要素を含んでよい。たとえば、装置３００は、図２を参照して説明された誤り訂正構成要素を含んでよい。装置３００は、デコーダ３０５と、フリップビット誤り訂正構成要素３１０と、１つまたは複数のデータビット誤り訂正構成要素３１５－ａ、３１５－ｂ…３１５－ｎと、フリップ判断構成要素３２０と、データバス判断構成要素３２５とを含んでよい。いくつかの実施例では、フリップ判断構成要素３２０は、データバス反転構成要素であることがある。いくつかの実施例では、フリップ判断構成要素３２０は、フリップ判断構成要素３２０とデータバス判断構成要素３２５が同じ構成要素であることがあるように、データバス判断構成要素３２５の論理構成要素を含むことがある。

図３では、装置３００は、１つまたは複数の構成要素であってよいデコーダ３０５を含んでよい。いくつかの実施例では、デコーダ３０５は、バイナリデコーダと結合されたＥＣＣデコーダであってもよいし、これを含んでもよい。場合によっては、デコーダ３０５は、デコーダ３０５によって復号される情報内の誤りの位置を特定することが可能であることがある（たとえば、誤りロケータとして働くことがある）。デコーダ３０５は、１つもしくは複数のデータビット、１つもしく複数のパリティビット、および／または１つもしくは複数のフリップビットを含む情報を（たとえば、ＥＣＣデコーダで）受け取ることがある。パリティビット誤り訂正構成要素などの他の訂正構成要素は示されていないが、これらの他の構成要素が、本明細書において論じられるデータビット誤り訂正構成要素およびフリップビット誤り訂正構成要素に類似した機能を実行してよい。１つまたは複数のフリップビットがデコーダで受け取られ、処理されて、（たとえば、フリップビット誤り訂正構成要素に）送られるが、議論のみを目的として、単一のフリップビットが本明細書において論じられる。

ＥＣＣデコーダで受け取られる情報は、処理され、次いで、バイナリデコーダに送られることがあり、バイナリデコーダは、（たとえば、１つもしくは複数のデータビット、１つもしく複数のパリティビット、および／または１つもしくは複数のフリップビット内の）１つまたは複数の誤りの場所を決定することがある。

受け取られたビット内の１つまたは複数の誤りの位置を特定した後、デコーダ３０５は、１つもしくは複数のデータビット、１つもしく複数のパリティビット、および／または１つもしくは複数のフリップビットをそれぞれのビット誤り訂正構成要素に送ることがある。この実施例では、デコーダ３０５は、１つまたは複数のビット内の（たとえば、データ［０］内の）誤りの位置を特定することがある。次いで、デコーダ３０５は、この誤り場所をデータビット誤り訂正構成要素３１５－ａに送ることがある。図３では４つのデータビット誤り訂正構成要素３１５のみが示されているが、適宜、データビットの各セットに対して対応するデータビット誤り訂正構成要素があってよい。

フリップビット誤り訂正構成要素３１０は、フリップビットが訂正されるべきかどうかの標識を（たとえば、デコーダ３０５から）受け取ることがある。いくつかの実施例では、フリップビット誤り訂正構成要素３１０は、フリップビットが訂正されることがあるという標識を受け取ることがあり、フリップビット誤り訂正構成要素３１０は、その標識を受け取ったことに基づいてフリップビットを訂正することがある。次いで、フリップビット誤り訂正構成要素３１０は、フリップ判断構成要素３２０に直接的にフリップビットを送ることがある。

いくつかの実施例では、フリップ判断構成要素３２０に直接的に、誤り訂正されたフリップビットを送ることによって、メモリシステムは、構成要素の物理的サイズを増加させること（および余分なメモリアレイデータビットを使用すること）、またはフリップ判断構成要素３２０に送られる前に誤り訂正されたフリップビットを待機することをデータ誤り訂正構成要素に要求することによってメモリシステムに待ち時間を導入することなどの、他の誤り訂正方式に含まれ得る態様を回避し得る。

いくつかの実施例では、フリップビットは、線上でフリップ判断構成要素３２０に直接的に送られることがあり、この線は、フリップビット誤り訂正構成要素３１０をフリップ判断構成要素３２０と結合する専用線であってよい。フリップビット線は、場合によっては、読み出し専用であり一方向性の線であってよい。フリップビット線は、読み出し専用で一方向性であることがあるので、フリップビット線上でのデータ送出は、読み出し／書き込みの双方向性線上よりも速いことがある。いくつかの実施例では、フリップビット線は、より速いデータ送出速度および／または他の有利な特徴を有することがあるので、送られた誤り訂正されたフリップビットは、有利には、データビットが受け取られる前にフリップ判断構成要素３２０によって受け取られることがある。誤り訂正されたフリップビットは、データビットから別個の線上で送られることがあるので、データビット構成要素は、フリップ判断構成要素３２０への送出の前に誤り訂正構成要素で誤り訂正フリップビットを受け取ることを待機しなくてもよいことがあり、したがって、さまざまな利点の中でもとりわけ、待ち時間を減少させる。

いくつかの実施例では、誤り訂正されたフリップビットは、データビットのうちの少なくとも１つと並行して、またはこれと同時に、フリップ判断構成要素３２０によって受け取られることがある。フリップ判断構成要素３２０は、少なくともデータビットのサブセットを受け取ったことに基づいて、受け取られたデータビットが反転されたかどうかを決定するように構成されてもよいし、フリップ判断構成要素３２０は、すべてのデータビットが受け取られるまで待機し、次いで、データビットが反転されたかどうか決定を行うように構成されてもよい。

同様に、さらなるまたは代わりの、データビット内の示された誤りが、（たとえば、データビット誤り訂正構成要素３１５で）訂正されることがあり、訂正されたデータビットは、次いで、フリップ判断構成要素３２０に、およびデータバス判断構成要素３２５にも、直接的に送られることがある。いくつかの実施例では、データビットは、誤り訂正されたフリップビットとは別個の線上でフリップ判断構成要素３２０に直接的に送られることがある。誤り訂正されたフリップビットは、データビットとは別個の線上で送られることがあるので、データビットは、フリップ判断構成要素３２０への送出の前に誤り訂正構成要素で誤り訂正されたフリップビットを受け取ることを待機しなくてもよいことがある。いくつかの実施例では、フリップビットを受け取った後、データビットのうちの少なくともいくつかが、フリップ判断構成要素３２０で受け取られることがある。

フリップ判断構成要素３２０は、１つもしくは複数のデータビットおよび／または１つもしくは複数のフリップビットが反転されたかどうかを決定することがある。いくつかの実施例では、フリップ判断構成要素３２０は、（たとえば、専用フリップビット線を通じて）フリップビット誤り訂正構成要素３１０から直接的にフリップビットを受け取ることがある。データビットは、それぞれのローカルバスを介してデータビット誤り訂正構成要素３１５－ａ、３１５－ｂ、…３１５－ｎから送られることがあり、本明細書において他の図を参照して説明されるフリップ判断構成要素３２０とデータバス判断構成要素３２５の両方で受け取られることがある。いくつかの実施例では、フリップ判断構成要素３２０は、受け取られたデータビットおよび誤り訂正されたフリップビットに基づいて、構成された論理基準を使用して、出力値を決定することがある。

いくつかの実施例では、１つまたは複数の誤りの位置を特定した後、デコーダ３０５は、１つもしくは複数のデータビット、１つもしく複数のパリティビット、および／または１つもしくは複数のフリップビットをそれぞれの誤り訂正構成要素に送ることがある。いくつかの実施例では、デコーダ３０５は、受け取ったデータビット内に１つまたは複数の誤りがあれば、それの位置を特定し、この情報をそれぞれのデータビット誤り訂正構成要素に送ることがある。この実施例では、デコーダ３０５は、１つまたは複数のビット内の（たとえば、データ［０］内の）誤りの位置を特定することがある。次いで、デコーダ３０５は、この誤り場所をデータビット誤り訂正構成要素３１５－ａに送ることがある。図３では４つのデータビット誤り訂正構成要素３１５のみが示されているが、適宜、データビットの各セットに対して対応するデータビット誤り訂正構成要素があってよい。

図４は、本開示の態様による誤り訂正ビットフリッピング方式をサポートする装置４００の一実施例を示す。いくつかの実施例では、装置４００は、本明細書において図１～図３を参照して説明される１つまたは複数の構成要素を含んでよい。たとえば、装置４００は、図２および図３を参照して説明される誤り訂正構成要素を含んでよい。装置４００は、デコーダ４０５と、フリップビット誤り訂正構成要素４１０と、データビット誤り訂正構成要素４１５－ａ、４１５－ｂ…４１５－ｎと、フリップ判断構成要素４２０と、データバス判断構成要素４２５とを含んでよい。

図４では、ＥＣＣデコーダ４０３は、１つまたは複数のデータビット、１つまたは複数のパリティビット、および１つまたは複数のフリップビットを受け取ることがあり、ＥＣＣデコーダ４０３は、場合によっては、バイナリデコーダ４０５と結合されることがある。ＥＣＣデコーダ４０３は、いくつかの実施例では、複数のデータビットおよび複数のパリティビットを復号し得る。ＥＣＣデコーダ４０３に関連する復号するプロセスは、１つまたは複数のデータビット、１つまたは複数のパリティビット、および１つまたは複数のフリップビットのうちの少なくとも１つと関連づけられた誤りの決定を容易にし得る。

いくつかの実施例では、ＥＣＣデコーダ４０３は、１つまたは複数のデータビット、１つまたは複数のパリティビット、および１つまたは複数のフリップビットをバイナリデコーダ４０５に送ることがある。いくつかの実施例では、バイナリデコーダ４０５は、各対応する誤り訂正構成要素に誤り情報を送ることがある。いくつかの実施例では、バイナリデコーダ４０５は、複数のデータビットに関する誤り情報を決定することがある。バイナリデコーダ４０５は、複数のデータビットに関する誤り情報を、対応するデータビット誤り訂正構成要素４１５－ａ、４１５－ｂ…４１５－ｎの各々に送ることがある。いくつかの実施例では、バイナリデコーダは、少なくとも１つのフリップビットについての誤り情報を決定し、誤り情報（たとえば、誤りおよび／または誤り場所の標識）をフリップビット誤り訂正構成要素４１０に送ることがある。いくつかの実施例では、バイナリデコーダ４０５は、複数のパリティビットのうちの少なくとも１つについての誤り情報を決定することがあり、誤り情報（たとえば、誤りおよび／または誤り場所の標識）をパリティビット誤り訂正構成要素（図４に示されない）に送ることがあり、パリティビット誤り訂正構成要素は、データビット誤り訂正構成要素４１５－ａ、４１５－ｂ…４１５－ｎおよび／またはフリップビット誤り訂正構成要素４１０に類似してよい。

いくつかの実施例では、バイナリデコーダ４０５は、データ線すなわちデータ［０］上でデータビットの第１のセットに関する誤り情報をデータビット誤り訂正構成要素４１５に送ることがある。次いで、データビットは、データバス判断構成要素４２５を介してフリップ判断構成要素４２０にローカルバス４０７－ａすなわちＬＢＵＳ［０］上で送られることがある。データビットは、誤り訂正されたフリップビットを受け取ることなどのトリガを待機する必要なく送られてよい。データビットは、ビット誤りが、誤り訂正され得る、データビットであるにせよフリップビットにあるにせよ、任意の誤り訂正構成要素が任意の単一のビット誤りを訂正するとすぐに、送られてよい。

いくつかの実施例では、データビットは、ローカルバスすなわちＬＢＵＳ［０］を介して、線４０７－ａ上で、誤り訂正構成要素４１５－ａからフリップ判断構成要素４２０およびデータバス判断構成要素４２５に送られることがある。各データビット誤り訂正構成要素は、対応するローカルバスすなわちＬＢＵＳ［ｎ］を介してデータビットを送ることがある。さらに、ローカルバス線４０７－ａ、４０７－ｂ…４０７－ｎのすべては、１つまたは複数の汎用ローカルバス線すなわちＬＢＵＳ［１２７：０］上での送られることがあり、この１つまたは複数の汎用ローカルバス線すなわちＬＢＵＳ［１２７：０］は、フリップ判断構成要素４２０およびデータバス判断構成要素４２５への入力線であってよい。図４では汎用ローカルバス線のうちの１つＬＢＵＳ［１２７：０］のみが示されているが、複数の汎用ローカルバスは、誤り訂正構成要素からフリップ判断構成要素４２０およびデータバス判断構成要素４２５にデータビットを送るために用いられることがある。

いくつかの実施例では、データバス判断構成要素４２５は、データビットを入力として受け取ることがある。データビットを非反転論理構成要素および、反転論理構成要素に渡すことによって、１つまたは複数の動作が実行され得る（たとえば、データビットの値がリフレッシュされ得る）。次いで、非反転論理構成要素および反転論理構成要素の出力は、マルチプレクサに渡されることがある。マルチプレクサは、非反転論理構成要素および反転論理構成要素からのデータビットならびにフリップ判断構成要素からの出力値を受け取ることがある。フリップ判断構成要素４２０からの出力値は、データビットがマルチプレクサで反転され得るかどうかのインジケータであってよい。これらの入力は、１つまたは複数のグローバルバス線すなわちＧＢＵＳ［１２７：０］への出力に適切なデータを生じさせるために、互いに多重化されることがある。いくつかの実施例では、データバス判断構成要素４２５のマルチプレクサは、１つまたは複数のグローバルデータバス線ＧＢＵＳ［１２７：０］と結合されることがある。

いくつかの実施例では、誤り訂正構成要素４１５－ａ、４１５－ｂ…４１５－ｎおよび４１０は、複数のビットのうちの少なくとも１つと関連づけられた誤りを訂正することがある。この誤りは、いくつかの実施例では、さまざまな場合の中でもとりわけ、バイナリデコーダ４０５で誤りを決定したことに一部は基づいて、またはＥＣＣデコーダ４０３で発生した復号プロセスに応じて、訂正されることがある。

いくつかの実施例では、フリップビットは、フリップビット誤り訂正構成要素４１０で処理または誤り訂正されることがある。バイナリデコーダ４０５から受け取られた情報と、場合によっては、フリップビット誤り訂正構成要素４１０で実行された１つまたは複数の動作（たとえば、決定など）とに基づいて、フリップビットは、処理され（たとえば、フリップビットを処理することは、フリップビットを訂正することまたはフリップビットを訂正しないことおよびフリップビットを誤り訂正構成要素に渡すことを含んでよい）または訂正されることがあり、次いで、フリップビット線４１２上でフリップ判断構成要素４２０に直接的に送られることがある。フリップ判断構成要素４２０に直接的に処理されたまたは誤り訂正されたフリップビットを送ることによって、データビットは、フリップ判断構成要素４２０に送られる前に、誤り訂正されたフリップビットを受け取ることを待機しなくてもよいことがある。データビットは、フリップ判断構成要素４２０に直接的に、誤り訂正されたフリップビットとは別個の線上で、送られ得るので、メモリシステムは、減少された送出時間により、より速く、より効率的に動作することがある。さらに、誤り訂正されたフリップビットが、フリップ判断構成要素４２０においてより速い一方向性線上で受け取られたことにより、フリップ判断構成要素４２０における判断は、少なくともいくつかのデータビットがフリップ判断構成要素４２０で受け取られるとすぐに、発生してよい。

いくつかの実施例では、フリップビット線４１２は、フリップビット誤り訂正構成要素４１０をフリップ判断構成要素４２０と結合する線（たとえば、専用線）であってよい。フリップビット線４１２は、場合によっては、一方向性線であってよい。さらにまたはあるいは、データビット線４０７－ａ、４０７－ｂ…４０７－ｎは、双方向性線であってよい。いくつかの実施例では、フリップビット線４１２は、データビット線４０７－ａ、４０７－ｂ…４０７－ｎよりも低い容量性負荷を有することがある。さらに、フリップビット線４１２は、読み出し専用線として構成されてよく、データビット線は、読み出し／書き込み線として構成されてよい。さらに、場合によっては、フリップビット線４１２は、データビット線４０７－ａ、４０７－ｂ…４０７－ｎよりも速い送出速度とともに構成されてよい。いくつかの実施例では、フリップビット線４１２は、より速いデータ送出速度および／または他の有利な特徴を有することがあるので、送られた誤り訂正されたフリップビットは、有利には、データビット（たとえば、誤り訂正されることがあるデータビット）が受け取られる前にフリップ判断構成要素４２０によって受け取られることがある。誤り訂正されたフリップビットは、データビットとは別個の線上で送られることがあるので、データビットは、フリップ判断構成要素３２０への送出の前に誤り訂正構成要素で誤り訂正されたフリップビットを受け取ることを待機しなくてもよいことがあり、したがって、メモリシステム内での待ち時間を減少させる。

いくつかの実施例では、誤り訂正されたフリップビットは、データビットのうちの少なくとも１つと並行して、またはこれと同時に、フリップ判断構成要素４２０によって受け取られることがある。フリップ判断構成要素４２０は、データビットのサブセットを受け取ったことに基づいて、受け取られたデータビットが反転されたかどうかを決定するように構成されてもよいし、フリップ判断構成要素４２０は、すべてのデータビットが受け取られるまで待機し、次いで、データビットが反転されたかどうか決定を行うように構成されてもよい。

図５は、本開示の態様による誤り訂正ビットフリッピング方式をサポートする装置５００の一実施例を示す。いくつかの実施例では、装置５００は、本明細書において図２、図３、および図４を参照して説明される１つまたは複数の構成要素を含んでよい。装置５００は、いくつかの実施例では、図４のフリップ判断構成要素４２０および図３のフリップ判断構成要素３２０に類似したフリップ判断構成要素５２０の構成要素を含んでよい。

図５は、フリップ判断構成要素５２０の構成要素の一実施例を示す。以前に図４を参照して論じられたように、データビット（たとえば、場合によっては誤り訂正されることがあるデータビット）は、フリップ判断構成要素４２０で受け取られることがある。図５に示されるように、個々のデータビットのうちの１つが、対応する個々の論理構成要素５３０－ａ、５３０－ｂ、…５３０－ｎで受け取られることがある。論理構成要素（たとえば、論理構成要素５３０－ａ）は、実行された１つまたは複数の動作（たとえば、決定、比較）に基づいてデータビットの出力を決定することがある。いくつかの実施例では、フリップ判断構成要素５２０の出力は、図４を参照して論じられたデータバス判断構成要素４２５のマルチプレクサでフリップビットを反転させるかどうかのインジケータであってよい。

いくつかの実施例では、フリップ判断構成要素５２０は、構成された論理基準を使用して、受け取られたデータビットが反転されるべきかどうかを決定することがある。いくつかの実施例では、構成された論理基準は、フリップ判断構成要素５２０内に記憶されることがある。

いくつかの実施例では、これは、受け取られたデータビットが５つ以上の１を含み得るかどうかを決定することによって達成され得る。例示的なしきい値、ここでは４つの１は、フリップ判断構成要素５２０内で使用される構成された論理基準がバイトベースの評価であってよいので、使用されることがある。バイト内には８つのビットがあるので、半分のデータビットすなわち４つのビットを調べた後、フリップ判断構成要素５２０は、データビットを反転させることについて判断を下してよい。これは一実施例にすぎず、他の技法および代替形態が具体的に企図される。いくつかの実施例では、フリップ判断構成要素５２０は、受け取られたデータビットを評価し、各バイトの４つ以下のビットが、ある論理値（たとえば、１の値またはゼロの値）であることがあり得るかどうかを決定し、受け取られたデータビットを反転させるべきかどうかを決定することがある。いくつかの実施例では、構成された論理基準は、受け取られたデータビットが５つ以上の０を含み得るかの判断を含んでよい。データビットは、５つ以上の１があるかどうかを決定するために評価されてよいが、任意の数または値が使用されてよい。いくつかの実施例では、データビットは、６つ以上の１、５つの０、６つの１、６つの０、７つの１、７つの０などがあるかどうかを決定するために評価されることがある。評価され得るデータビットの数が少ないほど、消費される電力が少なくなり得るので、この実施例において４つの１を使用することによって、フリップ判断構成要素５２０でデータビットを処理するとき、低い電力消費量が保証され得る。一般的に、決定は、論理構成要素の内部または外部にある構成された論理基準の任意のセットに基づいてよい。

いくつかの実施例では、半分以上のデータビットがフリップ判断構成要素５２０において反転されるべきであるという決定が行われることがある。しかしながら、フリップ判断構成要素５２０においてデータビットを反転させることによって、あまりにも多くの電力が消費されることがあり、そのため、データビットが反転されるべきであるというインジケータが、メモリデバイスの電力消費量を減少させるように、反転のためにデータバス判断構成要素のマルチプレクサに送信されることがある。

論理構成要素５３０（たとえば、論理構成要素５３０－ａ、５３０－ｂ、…５３０－ｎ）の出力は、他の論理構成要素５４０（たとえば、論理構成要素５４０－ａ、５４０－ｂ、…５４０－ｎ）に送られることがあり、他の論理構成要素は、場合によっては、ＸＯＲ構成要素を含んでよい。３つの論理構成要素５３０および３つの論理構成要素５４０のみが示されているが、１つまたは複数のデータ誤り訂正構成要素（たとえば、４１５－ａ～４１５－ｎ）に対応する受け取られたデータビットのセットの各々のための対応する論理構成要素５４０および対応する論理構成要素５３０があることがある。

さらに、誤り訂正されたフリップビットは、フリップ判断構成要素５２０において受け取られることがある。誤り訂正されたフリップビットは、いくつかの実施例では、ＸＯＲ構成要素５４０への入力であってよい。ＸＯＲ構成要素５４０の出力は、図３および図４を参照して論じられたように、データバス判断構成要素（図示せず）に送られ得る出力値を提供し得る。任意の適切な論理は、ＸＯＲ構成要素５４０としての類似の論理出力を達成するために使用されてよく、たとえば、さまざまな実施例の中でもとりわけ、データビットは、類似の結果をもたらすために、最初に反転され、次いで、ＸＮＯＲ構成要素に入力されてよい。

いくつかの実施例では、フリップ判断構成要素５２０は、データビットが反転されたかどうかを決定することがある。論理構成要素５３０は、受け取られたデータビットが、所与の論理状態を有するいくつかのビットを含み得る（たとえば、５つ以上の１が存在する）という判断を出力することがある。フリップ判断構成要素５２０からの出力値は、データバス判断構成要素（図５に示されない）に送られることがあり、出力値は、データビットがマルチプレクサで反転され得るかどうかのインジケータであってよい。これらの入力は、グローバルバスＧＢＵＳ［１２７：０］への出力に適切なデータを生じさせるために、互いに多重化されることがある。

フリップ判断構成要素５２０は、受け取られたデータビットが反転されるべきかどうかを決定し得る任意の適切な論理構成要素または構成された論理基準を含んでよい。一実施例では、フリップ判断構成要素５２０は、データビットが反転されるべきかどうかを決定するためにデータビットが５つ以上の１を有するかどうかを分析する論理または構成された論理基準を含んでよい。任意の数の論理方式がデータ反転を決定するために使用されてよいが、データビットを処理するときにより少ない電力を消費する論理方式が望ましいことがある。いくつかの実施例では、フリップ判断構成要素５２０は、受け取られたデータビットの論理状態の数がしきい値を満たすと決定するために、受け取られたデータビットを構成された論理基準と比較することがある。次いで、フリップ判断構成要素は、受け取られたデータビットの論理状態の数がしきい値を満たすという標識を出力することがある。構成された論理基準は、本明細書においてさらに詳細に論じられる。

第１の実施例として、受け取られたデータビットが４つ以下の１を含み、フリップビット値が０である場合、判断は、データビットが反転されていないことを示すことがあり、フリップ判断構成要素５２０は、データビットを反転させないようにデータバス判断構成要素に標識を送ることがある。第２の実施例として、論理構成要素５３０が、受け取られたデータビットが４つ以下の１を含み得るという判断を出力することがあり、フリップビット値が１である場合、判断は、データビットが反転されており、フリップ判断構成要素５２０がデータビットを反転させるようにデータバス判断構成要素に標識を送り得ることを示すことがある。第３の実施例として、論理構成要素５３０が、受け取られたデータビットが５つ以上の１を含み得るという判断を出力することがあり、フリップビット値が０である場合、判断は、データビットが反転されたことを示すことがある。したがって、フリップ判断構成要素５２０は、データビットを反転させるようにデータバス判断構成要素に標識を送ることがある。第４の実施例として、論理構成要素５３０が、受け取られたデータビットが５つ以上の１を含み得るという判断を出力することがあり、フリップビット値が１である場合、判断は、データビットが反転されておらず、フリップ判断構成要素５２０がデータビットを反転させないようにデータバス判断構成要素に標識を送り得ることを示すことがある。データビットをフリップ判断構成要素５２０の論理構成要素と比較する際、データビットが反転されるべきかどうか決定が行われることがある。決定がフリップ判断構成要素５２０で行われると、判断の標識が、反転させるためにデータバス判断構成要素（図５に示されない）に送られることがある。

図６は、本開示のさまざまな実施形態による誤り訂正ビットフリッピング方式をサポートするメモリアレイのブロック図を示す。ブロック図６００はメモリアレイ１００－ａを含んでよく、メモリアレイ１００－ａは、図１を参照して論じられたメモリアレイ１００の一実施例であってよい。メモリアレイ１００－ａは、電子メモリ装置と呼ばれることがあり、メモリコントローラ１４０－ａと、ワード線１１０－ａと、ビット線１１５－ａと、感知構成要素１２５－ａと、メモリセル１０５－ａとを含んでよく、これらは、図１を参照して説明されたメモリコントローラ１４０、ワード線１１０、ビット線１１５、感知構成要素１２５、およびメモリセル１０５の実施例であってよい。メモリアレイ１００－ａは、基準構成要素６２０と、ラッチ６２５と、読み出し構成要素６５０も含んでよい。メモリアレイ１００－ａの構成要素は、互いと電子通信していてもよく、図１～図５を参照して説明される機能を実行してよい。

メモリコントローラ１４０－ａは、他の構成要素と組み合わせて、メモリアレイ１００－ａ全体を通じて電圧を印加し、データをメモリセル１０５－ａに書き込み、メモリセル１０５－ａからデータを読み出し、一般的に、図１～５に説明されるようにメモリアレイ１００－ａを動作させる。メモリコントローラ１４０－ａは、バイアス構成要素６１０と、タイミング構成要素６１５とを含んでよい。場合によっては、メモリコントローラは、ビットフリッピング構成要素６４５を含んでよい。メモリコントローラ１４０－ａは、メモリセル１０５－ａ、感知構成要素１２５－ａ、および基準構成要素６２０と電子通信していてもよい。

バイアス構成要素６１０は、電圧をそれらのさまざまなノードに印加することによってワード線１１０－ａまたはビット線１１５－ａをアクティブ化するように（たとえば、メモリコントローラ１４０－ａによって）構成されてよい。たとえば、バイアス構成要素６１０は、本明細書において説明されるようにメモリセル１０５－ａを読み出すまたは書き出すために電圧を印加するように構成されてよい。場合によっては、メモリコントローラ１４０－ａは、図１を参照して説明されたように、行デコーダ、列デコーダ、または両方を含んでよい。このことは、メモリコントローラ１４０－ａが１つまたは複数のメモリセル１０５にアクセスすることを可能にし得る。バイアス構成要素８１０はまた、感知構成要素１２５－ａのための基準信号を生成するために、電位を基準構成要素６２０に提供し得る。さらに、バイアス構成要素６１０は、感知構成要素１２５－ａの動作のための電位を提供することがある。

タイミング構成要素６１５は、本明細書において論じられる、読み出しおよび書き込みなどのメモリ機能を実行するように、切り換えおよび電圧印加のためのタイミングを含めて、さまざまなワード線選択またはプレートバイアスのタイミングを制御するように構成されてよい。場合によっては、タイミング構成要素６１５は、バイアス構成要素６１０の動作を制御することがある。

基準構成要素６２０は、感知構成要素１２５－ａのための基準信号を生成するためにさまざまな構成要素を含んでよい。基準構成要素６２０は、基準信号を生じさせるように構成された回路を含んでよい。

感知構成要素１２５－ａは、メモリセル１０５－ａからの信号を基準構成要素６２０からの基準信号と比較し得る。論理状態を決定すると、感知構成要素は、次いで、ラッチ６２５内に出力を記憶し得、ラッチ６２５は、メモリアレイ１００－ａが一部である電子デバイスの動作に従って使用され得る。場合によっては、基準構成要素６２０、感知構成要素１２５－ａ、およびラッチ８２５は、メモリコントローラ１４０－ａの構成要素であってよい。

ビットフリッピング構成要素６４５は、誤り訂正ビットフリッピング方式の態様を管理するために使用されることがある。たとえば、ビットフリッピング構成要素６４５は、ビットフリッピング動作のためにバイアス構成要素６１０および／またはタイミング構成要素６１５にタイミング情報を提供するために使用されることがある。ビットフリッピング構成要素６４５は、フリップビット生成構成要素および／またはビットフリッピング構成要素も含んでよい。

読み出し構成要素６５０は、ラッチ６２５に記憶された情報ビットを処理するために使用されてよい。読み出し構成要素６５０は、図２を参照して論じられた装置２００の態様を含んでよい。

誤り訂正構成要素６５５は、たとえば、読み出しコマンドがメモリコントローラ１４０－ａから送られ、メモリセル１０５－ａで受け取られ得る後で、メモリセル１０５－ａからフリップビットおよびデータビットを受け取り得る。いくつかの実施例では、各々が少なくともデータビットおよび／またはフリップビットのサブセットに対応し得る複数の誤り訂正構成要素があることがある。この実施例では、単一のフリップビットが論じられ得るが、これは、複数のフリップビットが誤り訂正構成要素６５５において受け取られ得るので、説明を目的とする。いくつかの実施例では、誤り訂正構成要素６５５は、受け取られたフリップビットおよびデータビットを誤り訂正することがある。フリップビットを誤り訂正した後、誤り訂正されたフリップビットは、フリップ判断構成要素（図示されず）に直接的に送られ得る。誤り訂正されたフリップビットは、場合によっては、専用の、一方向性の、および／または読み出し専用線上でフリップ判断構成要素に送られることがある。さらに、誤り訂正されたデータビットは、フリップ判断構成要素にも送られることがある。誤り訂正されたデータビットは、誤り訂正されたフリップビットとは異なる線上で送られることがあり、この線は、データビット線は読み出し／書き込み線であってよいので、フリップビット線よりも遅い送出速度を有してよい。したがって、誤り訂正されたデータビットは、フリップビットと同時にまたはその後にフリップ判断構成要素に到着することがある。誤り訂正されたフリップビットおよび誤り訂正されたデータビットを受け取った後、フリップ判断構成要素は、誤り訂正されたデータビットが反転されたかどうかを決定し得る。

いくつかの実施例では、ビットフリッピング構成要素６４５は、メモリアレイ１００－ａで受け取られたデータビットを反転させることがある。反転されたデータビットは、メモリアレイ１００－ａに記憶されてよく、ホストデバイス（またはコントローラなど）からのコマンド（たとえば、読み出しコマンド）の場合、メモリアレイ１００－ａは、データビットを反転させ得る。反転されたデータビットは、データビットが反転されたことを示し得る反転ビットまたはフリップビットを含むことがある。

いくつかの実施例では、データビット、フリップビット、およびパリティビットは、以前に誤り訂正構成要素６５５に関して論じられたように、最初にメモリアレイ１００－ａから、デコーダに、誤り訂正構成要素に、次いでデータビットが反転されるべきかどうかを決定し得るフリップ判断構成要素に、提供されることがある。

図７は、本開示のさまざまな実施形態による誤り訂正ビットフリッピング方式をサポートするシステムを示す。システム７００はデバイス７０５を含み、デバイス７０５は、さまざまな構成要素を接続するまたは物理的に支持するためにプリント回路基板であってもよいし、これを含んでもよい。デバイス７０５はメモリアレイ１００－ｂを含んでよく、メモリアレイ１００－ｂは、図１および図６を参照して説明されるメモリアレイ１００の一実施例であってよい。メモリアレイ１００－ｂは、メモリコントローラ１４０－ｂとメモリセル１０５－ｂと含んでよく、メモリコントローラ１４０－ｂおよびメモリセル１０５－ｂは、図１および図６を参照して説明されたメモリコントローラ１４０およびメモリセル１０５の実施例であってよい。デバイス７０５は、プロセッサ７１０と、ＢＩＯＳ構成要素７１５と、周辺機器構成要素７２０と、入力／出力制御構成要素７２５も含んでよい。デバイス７０５の構成要素は、バス７３０を通じて互いと電子通信していてもよい。

プロセッサ７１０は、メモリコントローラ１４０－ｂを通じてメモリアレイ１００－ｂを動作させるように構成されてよい。場合によっては、プロセッサ７１０は、図１および図６を参照して説明されるメモリコントローラ１４０の機能を実行し得る。他の場合では、メモリコントローラ１４０－ｂは、プロセッサ７１０に統合されることがある。プロセッサ７１０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラム可能な論理デバイス、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア構成要素であってもよいし、これらのタイプの構成要素の組み合わせであってもよく、プロセッサ７１０は、本明細書において説明されるさまざまな機能を実行し得る。プロセッサ７１０は、たとえば、デバイス７０５にさまざまな機能またはタスクを実行させるためにメモリアレイ１００－ｂ内に記憶されたコンピュータ可読命令を実施するように構成されてよい。

ＢＩＯＳ構成要素７１５は、システム７００のさまざまなハードウェア構成要素を初期化して走らせ得る、ファームウェアとして動作される基本入力／出力システム（ＢＩＯＳ）を含むソフトウェア構成要素であってよい。ＢＩＯＳ構成要素７１５はまた、プロセッサ７１０とさまざまな構成要素、たとえば、周辺機器構成要素７２０、入力／出力制御構成要素７２５などとの間のデータフローを管理し得る。ＢＩＯＳ構成要素７１５は、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、または他の任意の不揮発性メモリ内に記憶された、プログラムもしくはソフトウェアを含んでよい。

周辺機器構成要素７２０は、デバイス７０５に統合された、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインタフェースであってよい。実施例としては、ディスクコントローラ、サウンドコントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルポートもしくはパラレルポート、またはｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）スロットもしくはａｃｃｅｌｅｒａｔｅｄ ｇｒａｐｈｉｃｓ ｐｏｒｔ（ＡＧＰ）スロットなどの周辺機器カードスロットがあり得る。

入力／出力制御構成要素７２５は、プロセッサ７１０と、周辺機器構成要素７２０、入力デバイス７３５、または出力デバイス７４０との間のデータ通信を管理し得る。入力／出力制御構成要素７２５は、デバイス９０５に統合されていない周辺機器も管理することがある。場合によっては、入力／出力制御構成要素７２５は、外部周辺機器への物理的接続またはポートを表すことがある。

入力７３５は、デバイス７０５またはその構成要素に入力を提供する、デバイス７０５の外部にあるデバイスまたは信号を表すことがある。これは、ユーザインタフェースまたは他のデバイスとのまたはそれらの間のインタフェースを含んでよい。場合によっては、入力７３５は、周辺機器構成要素７２０を介してデバイス７０５とインタフェースする周辺機器であってもよいし、入力／出力制御構成要素７２５によって管理されてもよい。

出力７４０は、デバイス７０５またはその構成要素のいずれかから出力を受け取るように構成された、デバイス７０５の外部にあるデバイスまたは信号を表すことがある。出力７４０の実施例としては、ディスプレイ、オーディオスピーカ、印刷デバイス、別のプロセッサまたはプリント回路基板などがあり得る。場合によっては、出力７４０は、周辺機器構成要素７２０を介してデバイス７０５とインタフェースする周辺機器であってもよいし、入力／出力制御構成要素７２５によって管理されてもよい。

誤り訂正構成要素７４５は、メモリアレイ１００－ｂからフリップビット、データビット、および／またはパリティビットを受け取り得る。いくつかの実施例では、データビットおよびフリップビットのための対応する誤り訂正構成要素があることがある。パリティビットのうちの１つまたは複数のための誤り訂正構成要素もあることがある。さらに、誤り訂正構成要素で受け取られた複数のフリップビットがあることがあるが、この実施例では、単一のフリップビットが論じられる。誤り訂正構成要素は、たとえば、読み出しコマンドがメモリアレイ１００－ｂで受け取られ得る後、受け取られたフリップビットおよびデータビットを誤り訂正することがある。

フリップビットを誤り訂正した後、誤り訂正されたフリップビットは、フリップ判断構成要素（図７に示されず）に直接的に送られ得る。誤り訂正フリップビットは、専用の、一方向性の、および／または読み出し専用線上でフリップ判断構成要素に送られてよい。さらに、誤り訂正データビットは、フリップ判断構成要素にも送られることがある。誤り訂正されたデータビットは、誤り訂正されたフリップビットとは異なる線上で送られることがあり、読み出し／書き込み線のより遅い速度により、誤り訂正されたデータビットは、フリップビットと同時にまたはその後に到着することがある。誤り訂正されたフリップビットおよび誤り訂正されたデータビットを受け取った後、フリップ判断構成要素は、誤り訂正されたデータビットが反転されるべきかどうかを決定し得る。

メモリコントローラ１４０－ｂ、デバイス７０５、およびメモリアレイ１００－ｂの構成要素は、それらの機能を行うように設計された回路から構成されてよい。これは、本明細書において説明される機能を行うように構成されたさまざまな回路要素、たとえば、導電ライン、トランジスタ、キャパシタ、インダクタ、抵抗、増幅器、または他の能動素子もしくは非能動素子を含んでよい。

図８は、本開示の態様による誤り訂正ビットフリッピング方式をサポートする方法８００を示すフローチャートを示す。方法８００の動作は、さまざまな実施例の中でもとりわけ、本明細書において説明されたように、コントローラまたはその構成要素によって実装されてよい。たとえば、方法８００の動作は、図１～図５を参照して説明されたコントローラまたはホストデバイスによって実行されてよい。いくつかの実施例では、コントローラは、本明細書において説明される機能を実行するようにコントローラの機能要素を制御するために命令のセットを実施し得る。さらにまたはあるいは、コントローラは、特殊目的ハードウェアを使用して、本明細書において説明された機能の態様を実行することがある。

８０５では、構成要素は、フリップビット誤り訂正構成要素において、フリップビットが訂正されるべきであるかどうかの標識を受け取り得る。８０５の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、８０５の動作の態様は、図１～図５を参照して説明された誤り訂正構成要素によって実行されてよい。

８１０では、構成要素コントローラは、フリップビットが訂正されるべきかどうかの受け取られた標識に基づいてフリップビット誤り訂正構成要素においてフリップビットを処理してよく、この処理は、フリップビット誤り訂正構成要素においてフリップビットを訂正すること、またはフリップビットをフリップビット誤り訂正構成要素に通過させることを含む。８１０の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、８１０の動作の態様は、図１～図５を参照して説明された誤り訂正構成要素によって実行されてよい。

８１５では、構成要素は、フリップビットを処理したことに基づいて、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送ってよい。８１５の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、８１５の動作の態様は、図１～図５を参照して説明されたフリップ判断構成要素によって実行されてよい。

装置が説明される。この装置は、プロセッサと、このプロセッサと電子通信しているメモリと、このメモリ内に記憶された命令とを含んでよい。この命令は、フリップビット誤り訂正構成要素において、フリップビットが訂正されるべきかどうかの標識を受け取ることと、フリップビットが訂正されるべきかどうかの受け取られた標識に基づいてフリップビット誤り訂正構成要素においてフリップビットを処理することであって、この処理は、フリップビット誤り訂正構成要素においてフリップビットを訂正すること、またはフリップビットをフリップビット誤り訂正構成要素に通過させることを含む、処理することと、フリップビットを処理したことに基づいて、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送ることを装置に行わせるために、プロセッサによって実施可能であってよい。

別の装置が説明される。この装置は、フリップビット誤り訂正構成要素において、フリップビットが訂正されるべきであるかどうかの標識を受け取るための手段と、フリップビットが訂正されるべきかどうかの標識を受け取ったことに基づいてフリップビット誤り訂正構成要素においてフリップビットを処理するための手段であって、この処理は、フリップビット誤り訂正構成要素においてフリップビットを訂正すること、またはフリップビットをフリップビット誤り訂正構成要素に通過させることを含む、処理するための手段と、フリップビットを処理したことに基づいて、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送るための手段とを含む。

コードを記憶するための非一時的なコンピュータ可読媒体が説明される。このコードは、フリップビット誤り訂正構成要素において、フリップビットが訂正されるべきかどうかの標識を受け取ることと、フリップビットが訂正されるべきかどうかの受け取られた標識に基づいてフリップビット誤り訂正構成要素においてフリップビットを処理することであって、この処理は、フリップビット誤り訂正構成要素においてフリップビットを訂正すること、またはフリップビットをフリップビット誤り訂正構成要素に通過させることを含む、処理することと、フリップビットを処理したことに基づいて、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送ることを行うための、プロセッサによって実施可能な命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、標識を受け取ることは、フリップビットが訂正されるべきであるという標識を受け取るための動作、特徴、手段、または命令を含んでよく、フリップビットを処理することは、フリップビット誤り訂正構成要素においてフリップビットの誤りを訂正することを含む。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、フリップビットを処理したことに基づいて第２の出力線を通じてフリップ判断構成要素にデータビットのセットを送るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、処理されたフリップビットをフリップ判断構成要素に送ったことに基づいて第２の出力線を通じてフリップ判断構成要素にデータビットのセットを送るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送ったことに基づいて第２の出力線を通じてフリップ判断構成要素にデータビットのセットを送るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、データビット誤り訂正構成要素において、データビットが誤り訂正されるべきかどうかの第２の標識を受け取り、受け取られた第２の標識に基づいてデータビット誤り訂正構成要素においてデータビットを訂正し、訂正されたデータビットを、第２の出力線を通じてフリップ判断構成要素に送るための、動作、特徴、手段、または命令をさらに含んでよい。

図９は、本開示の態様による誤り訂正ビットフリッピング方式をサポートする方法９００を示すフローチャートを示す。方法９００の動作は、本明細書において説明されたコントローラまたはその構成要素によって実装されてよい。たとえば、方法９００の動作は、図１～図５を参照して説明されたコントローラまたはホストデバイスによって実行されてよい。いくつかの実施例では、コントローラは、本明細書において説明される機能を実行するようにコントローラの機能要素を制御するために命令のセットを実施し得る。さらにまたはあるいは、コントローラは、特殊目的ハードウェアを使用して、本明細書において説明された機能の態様を実行することがある。

９０５では、構成要素は、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から誤り訂正されたフリップビットを直接的に受け取り得る。９０５の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、９０５の動作の態様は、図１～図５を参照して説明されたフリップ判断構成要素によって実行されてよい。

９１０では、構成要素は、フリップ判断構成要素において、第２の出力線を介してデータビット誤り訂正構成要素から１つまたは複数のデータビットを受け取り得る。９１０の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、９１０の動作の態様は、図１～図５を参照して説明されたフリップ判断構成要素によって実行されてよい。

９１５では、構成要素は、フリップ判断構成要素において、誤り訂正されたフリップビットを受け取ったことと、１つまたは複数のデータビットを受け取ったこととに基づいて、１つまたは複数のデータビットを反転させるかどうかを決定し得る。９１５の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、９１５の動作の態様は、図１～図５を参照して説明されたフリップ判断構成要素によって実行されてよい。

装置が説明される。この装置は、プロセッサと、このプロセッサと電子通信しているメモリと、このメモリ内に記憶された命令とを含んでよい。この命令は、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から誤り訂正されたフリップビットを直接的に受け取ることと、フリップ判断構成要素において、第２の出力線を介してデータビット誤り訂正構成要素から１つまたは複数のデータビットを受け取ることと、フリップ判断構成要素において、誤り訂正されたフリップビットを受け取ったことと、１つまたは複数のデータビットを受け取ったこととに基づいて、データビットを反転させるかどうかを決定することを装置に行わせるためにプロセッサによって実施可能であってよい。

別の装置が説明される。この装置は、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から誤り訂正されたフリップビットを直接的に受け取るための手段と、フリップ判断構成要素において、第２の出力線を介してデータビット誤り訂正構成要素から１つまたは複数のデータビットを受け取るための手段と、フリップ判断構成要素において、誤り訂正されたフリップビットを受け取ったことと、１つまたは複数のデータビットを受け取ったこととに基づいて、データビットを反転させるかどうかを決定するための手段とを含んでよい。

コードを記憶するための非一時的なコンピュータ可読媒体が説明される。このコードは、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から直接的に、誤り訂正されたフリップビットを受け取り、フリップ判断構成要素において、第２の出力線を介してデータビット誤り訂正構成要素から１つまたは複数のデータビットを受け取り、フリップ判断構成要素において、誤り訂正されたフリップビットを受け取ったことと１つまたは複数のデータビットを受け取ったこととに基づいて、データビットを反転させるかどうかを決定するための、プロセッサによって実施可能な命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、第２の出力線を介して１つまたは複数のデータビットを受け取ることは、フリップビットを受け取った後に１つまたは複数のデータビットのうちの少なくともいくつかを受け取るための動作、特徴、手段、または命令を含んでよい。

図１０は、本開示の態様による誤り訂正ビットフリッピング方式をサポートする方法１０００を示すフローチャートを示す。方法１０００の動作は、本明細書において説明されたコントローラまたはその構成要素によって実装されてよい。たとえば、方法１０００の動作は、図１～図５を参照して説明されたコントローラまたはホストデバイスによって実行されてよい。いくつかの実施例では、コントローラは、本明細書において説明される機能を実行するようにコントローラの機能要素を制御するために命令のセットを実施し得る。さらにまたはあるいは、コントローラは、特殊目的ハードウェアを使用して、本明細書において説明された機能の態様を実行することがある。

１００５では、構成要素は、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から誤り訂正されたフリップビットを直接的に受け取り得る。１００５の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、１００５の動作の態様は、図１～図５を参照して説明されたフリップ判断構成要素によって実行されてよい。

１０１０では、構成要素は、一方向性出力線を介して、誤り訂正されたフリップビットを受け取り得る。１０１０の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、１０１０の動作の態様は、図１～図５を参照して説明されたフリップ判断構成要素によって実行されてよい。

１０１５では、構成要素は、フリップ判断構成要素において、第２の出力線を介してデータビット誤り訂正構成要素から１つまたは複数のデータビットを受け取り得る。１０１５の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、１０１５の動作の態様は、図１～図５を参照して説明されたフリップ判断構成要素によって実行されてよい。

１０２０では、構成要素は、双方向性出力線を介して１つまたは複数のデータビットを受け取り得る。１０２０の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、１０２０の動作の態様は、図１～図５を参照して説明されたフリップ判断構成要素によって実行されてよい。

１０２５では、構成要素は、フリップ判断構成要素において、誤り訂正されたフリップビットを受け取ったことと、１つまたは複数のデータビットを受け取ったこととに基づいて、１つまたは複数のデータビットを反転させるかどうかを決定し得る。１０２５の動作は、本明細書において説明された方法により実行されてよい。いくつかの実施例では、１０２５の動作の態様は、図１～図５を参照して説明されたフリップ判断構成要素によって実行されてよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、一方向性出力線を介して誤り訂正されたフリップビットを受け取るための動作、特徴、手段、または命令をさらに含んでよく、第２の出力線を介して１つまたは複数のデータビットを受け取ることは、および双方向性出力線を介して１つまたは複数のデータビットを受け取ることを含む。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、誤り訂正されたフリップビットを受け取ることおよび１つまたは複数のデータビットを受け取ることは、フリップビットと１つまたは複数のデータビットのうちの少なくともいくつかを並行して受け取るための動作、特徴、手段、または命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、フリップ判断構成要素において、１つまたは複数のデータビットおよび誤り訂正されたフリップビットを受け取ったことに基づいて構成された論理基準を使用して出力値を決定し、データバス判断構成要素に出力値のインジケータを送るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、出力値および誤り訂正されたフリップビットに基づいて、フリップ判断構成要素から、データビットが反転されたかどうかの第２のインジケータを送るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、フリップ判断構成要素において、構成された論理基準を使用して出力値を決定することは、第１のタイプの受け取られたデータビットの論理状態の数がしきい値よりも大きくなり得るかどうかを決定するために、受け取られたデータビットを構成された論理基準と比較するための動作、特徴、手段、または命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、フリップ判断構成要素において、構成された論理基準を使用して出力値を決定することは、排他的論理和（ＸＯＲ）構成要素を含む論理構成要素を使用して１つまたは複数のデータビットのうちの少なくともいくつかと誤り訂正されたフリップビットを比較するための動作、特徴、手段、または命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、フリップ判断構成要素において、データビットを反転させるかどうかを決定したことに基づいてデータビットを反転させ、反転されたデータビットを出力するための動作、特徴、手段、または命令をさらに含んでよい。

方法が説明される。この方法は、フリップビット誤り訂正構成要素において、フリップビットが訂正されるべきかどうかの標識を受け取ることと、フリップビットが訂正されるべきかどうかの標識を受け取ったことに基づいてフリップビット誤り訂正構成要素においてフリップビットを処理することであって、この処理は、フリップビット誤り訂正構成要素においてフリップビットを訂正すること、またはフリップビットをフリップビット誤り訂正構成要素に通過させることを含む、処理することと、フリップビットを処理したことに基づいて、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送ることとを含んでよい。

装置が説明される。この装置は、プロセッサと、このプロセッサと電子通信しているメモリと、このメモリ内に記憶された命令とを含んでよい。この命令は、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から誤り訂正されたフリップビットを直接的に受け取ることと、フリップビットが訂正されるべきかどうかの標識を受け取ったことに基づいてフリップビット誤り訂正構成要素においてフリップビットを処理することであって、この処理は、フリップビット誤り訂正構成要素においてフリップビットを訂正すること、またはフリップビットをフリップビット誤り訂正構成要素に通過させることを含む、処理することと、フリップビットを処理したことに基づいて、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的送ることを装置に行わせるために、プロセッサによって実施可能であってよい。

別の装置が説明される。この装置は、フリップビット誤り訂正構成要素において、フリップビットが訂正されるべきかの標識を受け取るための手段と、フリップビットが訂正されるべきかどうかの標識を受け取ったことに基づいてフリップビット誤り訂正構成要素においてフリップビットを処理するための手段であって、この処理は、フリップビット誤り訂正構成要素においてフリップビットを訂正すること、またはフリップビットをフリップビット誤り訂正構成要素に通過させることを含む、処理するための手段と、フリップビットを処理したことに基づいて、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送るための手段を含んでよい。

コードを記憶する非一時的なコンピュータ可読媒体が説明される。このコードは、フリップビット誤り訂正構成要素において、フリップビットが訂正されるべきかどうかの標識を受け取ることと、フリップビットが訂正されるべきかどうかの受け取られた標識に基づいてフリップビット誤り訂正構成要素においてフリップビットを処理することであって、この処理は、フリップビット誤り訂正構成要素においてフリップビットを訂正すること、またはフリップビットをフリップビット誤り訂正構成要素に通過させることを含む、処理することと、フリップビットを処理したことに基づいて、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送ることを行うための、プロセッサによって実施可能な命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、標識を受け取ることは、フリップビットが訂正されるべきであるという標識を受け取るための動作、特徴、手段、または命令を含んでよく、フリップビットを処理することは、フリップビット誤り訂正構成要素においてフリップビットの誤りを訂正することを含む。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、フリップビットを処理したことに基づいて第２の出力線を通じてフリップ判断構成要素にデータビットのセットを送るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、処理されたフリップビットをフリップ判断構成要素に送ったことに基づいて第２の出力線を通じてフリップ判断構成要素にデータビットのセットを送るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、第２の出力線を通じてフリップ判断構成要素にデータビットのセットを送ることは、処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送ったことに基づいて、第２の出力線を通じてフリップ判断構成要素にデータビットのセットを直接的に送るための動作、特徴、手段、または命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、データビット誤り訂正構成要素において、データビットが誤り訂正されるべきかどうかの第２の標識を受け取り、受け取られた第２の標識に基づいてデータビット誤り訂正構成要素においてデータビットを訂正し、訂正されたデータビットを、第２の出力線を通じてフリップ判断構成要素に送るための、動作、特徴、手段、または命令をさらに含んでよい。

方法が説明される。方法は、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から直接的に、誤り訂正されたフリップビットを受け取ることと、フリップ判断構成要素において、第２の出力線を介してデータビット誤り訂正構成要素から１つまたは複数のデータビットを受け取ることと、フリップ判断構成要素において、誤り訂正されたフリップビットを受け取ったことおよび１つまたは複数のデータビットを受け取ったことに基づいて１つまたは複数のデータビットを反転させるかどうかを決定することとを含んでよい。

装置が説明される。この装置は、プロセッサと、このプロセッサと電子通信しているメモリと、このメモリ内に記憶された命令とを含んでよい。この命令は、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から直接的に、誤り訂正されたフリップビットを受け取ることと、フリップ判断構成要素において、第２の出力線を介してデータビット誤り訂正構成要素から１つまたは複数のデータビットを受け取ることと、フリップ判断構成要素において、誤り訂正されたフリップビットを受け取ったことと１つまたは複数のデータビットを受け取ったこととに基づいて、１つまたは複数のデータビットを反転させるかどうかを決定することを装置に行わせるためにプロセッサによって実施可能であってよい。

別の装置が説明される。この装置は、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から誤り訂正されたフリップビットを直接的に受け取るための手段と、フリップ判断構成要素において、第２の出力線を介してデータビット誤り訂正構成要素から１つまたは複数のデータビットを受け取るための手段と、フリップ判断構成要素において、誤り訂正されたフリップビットを受け取ったことと、１つまたは複数のデータビットを受け取ったこととに基づいて、１つまたは複数のデータビットを反転させるかどうかを決定するための手段とを含んでよい。

コードを記憶する非一時的なコンピュータ可読媒体が説明される。このコードは、フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から直接的に、誤り訂正されたフリップビットを受け取り、フリップ判断構成要素において、第２の出力線を介してデータビット誤り訂正構成要素から１つまたは複数のデータビットを受け取り、フリップ判断構成要素において、誤り訂正されたフリップビットを受け取ったことと１つまたは複数のデータビットを受け取ったこととに基づいて、１つまたは複数のデータビットを反転させるかどうかを決定するための、プロセッサによって実施可能な命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、第２の出力線を介して１つまたは複数のデータビットを受け取ることは、誤り訂正されたフリップビットを受け取った後に１つまたは複数のデータビットのうちの少なくともいくつかを受け取るための動作、特徴、手段、または命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、第１の出力線を介して誤り訂正されたフリップビットを受け取ることは、一方向性出力線を介して誤り訂正されたフリップビットを受け取るための動作、特徴、手段、または命令を含んでよく、第２の出力線を介して１つまたは複数のデータビットを受け取ることが、および双方向性出力線を介して１つまたは複数のデータビットを受け取ることを含む。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、誤り訂正されたフリップビットを受け取ることおよび１つまたは複数のデータビットを受け取ることは、誤り訂正されたフリップビットと１つまたは複数のデータビットのうちの少なくともいくつかを並行して受け取るための動作、特徴、手段、または命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、フリップ判断構成要素において、１つまたは複数のデータビットおよび誤り訂正されたフリップビットを受け取ったことに基づいて構成された論理基準を使用して出力値を決定し、データバス判断構成要素に出力値のインジケータを送るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、出力値および誤り訂正されたフリップビットに基づいて、フリップ判断構成要素から、１つまたは複数のデータビットが反転されたかどうかの第２のインジケータを送るための動作、特徴、手段、または命令をさらに含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、フリップ判断構成要素において、構成された論理基準を使用して出力値を決定することは、第１のタイプの受け取られたデータビットの論理状態の数がしきい値よりも大きくなり得るかどうかを決定するために、受け取られたデータビットを構成された論理基準と比較するための動作、特徴、手段、または命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、フリップ判断構成要素において、構成された論理基準を使用して出力値を決定することは、排他的論理和（ＸＯＲ）構成要素を含む論理構成要素を使用して１つまたは複数のデータビットのうちの少なくともいくつかと誤り訂正されたフリップビットを比較するための動作、特徴、手段、または命令を含んでよい。

装置が説明される。この装置は、誤りロケータ構成要素と結合されたフリップビット誤り訂正構成要素と、出力線を通じてフリップビット誤り訂正構成要素と直接的に結合されたフリップ判断構成要素とを含んでよく、フリップビット誤り訂正構成要素は、誤りロケータ構成要素からフリップビットのフリップビット誤りの標識を受け取り、フリップビット誤りの標識を受け取ったことに基づいてフリップビット誤りを訂正し、誤り訂正されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送る。

いくつかの実施例では、出力線は、フリップビット誤り訂正構成要素とフリップ判断構成要素との間の専用出力線のための動作、特徴、手段、または命令を含んでよく、フリップビット誤り訂正構成要素は、誤り訂正されたフリップビットを、専用出力線を通じてフリップ判断構成要素に直接的に送るように動作可能であってよい。

いくつかの実施例では、出力線は、フリップビット誤り訂正構成要素とフリップ判断構成要素との間の一方向性出力線のための動作、特徴、手段、または命令を含んでよく、フリップビット誤り訂正構成要素は、誤り訂正されたフリップビットを、一方向性出力線を通じてフリップ判断構成要素に直接的に送るように動作可能であってよい。

装置が説明される。この装置は、フリップ判断構成要素と、このフリップ判断構成要素と結合され、フリップビット誤り訂正構成要素とフリップ判断構成要素を結合する第１の出力線を通じてフリップ判断構成要素に直接的に１つまたは複数のフリップビットを送るように構成されたフリップビット誤り訂正構成要素と、フリップ判断構成要素と結合され、第２の出力線を通じてフリップ判断構成要素に１つまたは複数のデータビットを送るように構成されたデータビット誤り訂正構成要素とを含んでよい。

いくつかの実施例は、第２の出力線を通じて受け取られた１つもしくは複数のデータビットのうちの少なくとも１つまたは第１の出力線を通じて受け取られた１つもしくは複数のフリップビットに基づいて、１つまたは複数のデータビットが反転されるべきかどうかを決定することをさらに含んでよい。

いくつかの実施例では、データビット誤り訂正構成要素は、第２の出力線を通じてフリップ判断構成要素と直接的に結合されてよい。

いくつかの実施例は、誤り訂正ステータスの標識を受け取り、標識を受け取ったことに応じて、第２の出力線を通じて１つまたは複数のデータビットを、第１の出力線を通じて１つまたは複数のフリップビットをそれぞれ送ることをさらに含んでよい。

いくつかの実施例では、データビット誤り訂正構成要素およびフリップビット誤り訂正構成要素はそれぞれ、１つまたは複数のデータビットと１つまたは複数のフリップビットを同時に受け取るように構成されてよい。

いくつかの実施例では、フリップ判断構成要素は、１つまたは複数のデータビットを反転させるかどうかを示すデータビット反転判断を出力するように構成された記憶された論理基準のための動作、特徴、手段、または命令を含んでよく、装置は、さらに含む。

いくつかの実施例は、第１のタイプの受け取られたデータビットの論理状態の数が閾値を満たすと決定し、第１のタイプの受け取られたデータビットの論理状態の数がしきい値を満たすという標識を出力するために、受け取られたデータビットを構成された論理基準と比較することをさらに含んでよい。

いくつかの実施例では、第１の出力線は第１の送出速度を有してよく、第２の出力線は、第１の送出速度よりも遅いことがある第２の送出速度を有してよい。

本明細書において説明される方法は、可能な実施例について説明するものであり、動作および段階は、並び変えられてもよいし、または場合によっては修正されてよく、他の実施例も可能であることが留意されるべきである。そのうえ、方法のうちの２つ以上からの態様が組み合わされてもよい。

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されてよい。いくつかの図面は、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表してよく、バスはさまざまなビット幅を有してよいことは、当業者によって理解されよう。

「電子通信」、「導電接触」、「接続された」、および「結合された」という用語は、構成要素間の信号の流れをサポートする構成要素間の関係を指す。構成要素は、構成要素間の信号の流れをいつでもサポートすることができる構成要素間の導電経路がある場合、互いと電子通信している（または導電接触している、または接続されている、または結合されている）と考えられる。いつでも、互いと電子通信している（または導電接触している、または接続されている、または結合されている）構成要素間の導電経路は、接続される構成要素を含むデバイスの動作に基づいて、開回路であってもよいし、閉回路であってもよい。接続された構成要素間の導電経路は、構成要素間の直接的導電経路であってもよいし、接続された構成要素間の導電経路は、スイッチ、トランジスタ、または他の構成要素などの中間構成要素を含んでよい間接的な導電経路であってもよい。場合によっては、接続された構成要素間の信号の流れは、たとえば、スイッチまたはトランジスタなどの１つまたは複数の中間構成要素を使用して、ある時間にわたって中断されることがある。

「結合」という用語は、信号が現在は導電経路を通じて構成要素間で通信することが可能でない構成要素間の開回路関係から信号が導電経路を通じて構成要素間で通信可能である構成要素間の閉回路関係に移る条件を指す。コントローラなどの構成要素が他の構成要素と結合するとき、構成要素は、以前は信号が流れることを許可しなかった導電経路を通じて信号が他の構成要素間を流れることを可能にする変更を開始する。

「絶縁された」という用語は、信号が現在構成要素間を流れることが可能でない構成要素間の関係を指す。構成要素は、それらの間に開回路がある場合、互いから絶縁される。たとえば、２つの構成要素間に設置されたスイッチによって離されたそれらの構成要素は、スイッチが開いているとき、互いから絶縁される。コントローラが、２つの構成要素を互いから絶縁させるとき、コントローラは、以前は信号が流れることを許可した導電経路を使用して信号が構成要素間を流れるのを防止する変更に影響する。

本明細書において使用される「層」という用語は、幾何学的構造の層状のもの（ｓｔｒａｔｕｍ）またはシートを指す。各層は、３つの寸法（たとえば、高さ、幅、および奥行き）を有してよく、面の少なくとも一部分を覆ってよい。たとえば、層は、２つの寸法が第３の寸法よりも大きい３次元構造、たとえば、薄膜であってよい。層は、異なる要素、構成要素、および／または材料を含んでよい。場合によっては、１つの層は、２つ以上の副層から構成されてよい。添付の図のうちのいくつかでは、３次元層の２つの寸法は、例示の目的で描かれている。しかしながら、当業者は、層は本質的に３次元であることを認識するであろう。

メモリアレイを含めて、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェーハである。他の場合には、基板は、シリコンオングラス（ＳＯＧ）もしくはシリコンオンサファイア（ＳＯＰ）などのシリコンオンインシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってよい。基板または基板の小領域の導電率は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通じて制御されてよい。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。

本明細書において論じられるスイッチング構成要素またはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを含んでよい。端子は、導電材料、たとえば金属を通じて、他の電子要素に接続されてよい。ソースおよびドレインは、導電性であってよく、高度にドープされた、たとえば縮退した、半導体領域を含んでよい。ソースおよびドレインは、軽度にドープされた半導体領域またはチャネルによって分離されてよい。チャネルがｎ型である（たとえば、多数キャリアは電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（たとえば、多数キャリアは正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によってキャップされてよい。チャネル導電率は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をそれぞれｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、チャネルが導電性になることがある。トランジスタのしきい電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、トランジスタは、「オン」または「アクティブ化」されてよい。トランジスタのしきい電圧よりも小さい電圧がトランジスタゲートに印加されるとき、トランジスタは、「オフ」または「非アクティブ化」されてよい。

添付の図面に関して本明細書に記載された説明は、例示的な構成について説明したものであり、実装され得るまたは特許請求の範囲内にある実施例をすべて表すとは限らない。本明細書において使用される「「例示的な」という用語は、「好ましい」または「他の実施例よりも有利である」ではなく、「実施例、事例、または例示として働くこと」を意味する。詳細な説明は、説明された技法の理解をもたらすために、具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしで実践され得る。いくつかの例では、よく知られている構造およびデバイスが、説明された実施例の概念を曖昧にすることを回避するために、ブロック図形式で示されている。

添付の図では、類似した構成要素または特徴が、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまな構成要素は、参照ラベルの後に、破線と、類似の構成要素を区別する第２のラベルとが続くことによって、区別されることがある。第１の参照ラベルだけが本明細書で使用されるとき、説明は、第２の参照ラベルには関係なく同じ第１の参照ラベルを有する類似の構成要素のいずれか１つに適用可能である。

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表されてよい。

本明細書において本開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラム可能な論理デバイス、ディスクリートなゲートもしくはトランジスタ論理、ディスクリートなハードウェア構成要素、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせを用いて実装または実行されてよい。汎用プロセッサは、マイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティングデバイスの組み合わせ（たとえば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）として実装されてもよい。

本明細書において説明される機能は、ハードウェア、プロセッサによって実施されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実装されてよい。プロセッサによって実施されるソフトウェアにおいて実装される場合、機能は、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、それらを通じて送信されてもよい。他の実施例（ｅｘａｍｐｌｅ）および実施例（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）は、本開示および添付の特許請求の範囲の範囲内にある。たとえば、ソフトウェアの性質により、本明細書において説明される機能は、プロセッサによって実施されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実装可能である。機能を実装する特徴は、機能の部分が異なる物理的ロケーションに実装されるように分散されることを含めて、さまざまな位置に物理的に配置されてもよい。また、特許請求の範囲を含めて、本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句によって始められる項目のリスト）において使用される「または」は、たとえば、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」のリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（たとえば、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用されるとき、「に基づいて」という句は、条件の閉集合の参照と解釈されないものとする。たとえば、「条件Ａに基づいて」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「に基づいて」という句は、「に少なくとも一部は基づいて」という句と同じように解釈されるべきである。

コンピュータ可読媒体は、非一時的なコンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、実施例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラムコード手段を運搬もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、もしくは汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、任意の接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信された場合、その同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｃ）、レーザディスク（ｌａｓｅｒ ｄｉｓｃ）、光ディスク（ｏｐｔｉｃａｌ ｄｉｓｃ）、デジタル多用途ディスク（ＤＶＤ：ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）、フロッピーディスク（ｆｌｏｐｐｙ ｄｉｓｋ）、およびブルーレイディスク（登録商標）を含み、ここで、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いてデータを光学的に再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。

本明細書における説明は、当業者が本開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される実施例および設計に限定されるべきでなく、本明細書で開示される原理および新規な特徴に一致する最も広い範囲が与えられるべきである。

センシング動作の信頼性は、メモリセル１０５を読み出すことから生じるセンシングウィンドウに依存することがある。たとえば、より大きいセンシングウィンドウは、より小さいセンシングウィンドウよりも少ないビット誤りと関連づけられることがある。センシングウィンドウは、論理１を記憶するときにメモリセル１０５を読み出すことから生じるディジット線１１５の電圧と、論理０を記憶するときにメモリセルを読み出すことから生じるディジット線１１５の電圧との差として、決定されることがある。感知構成要素１２５は、ラッチングと呼ばれることがある、信号の差を検出および増幅するために、さまざまなトランジスタまたは増幅器を含むことがある。メモリセル１０５の検出された論理状態は、次いで、列デコーダ１３０を通じて入力／出力１３５として出力されることがある。

メモリセル１０５は、関連するワード線１１０およびディジット線１１５をアクティブ化することによって、設定されてもよいし、書き込まれてもよい。本明細書において論じられるように、ワード線１１０をアクティブ化することによって、メモリセル１０５の対応する行がそれぞれのディジット線１１５に電気的に接続される。ワード線１１０がアクティブ化されている間、関連のあるディジット線１１５を制御することによって、メモリセル１０５が書き込まれることがある―たとえば、論理値が、メモリセル１０５内に記憶されることがある。列デコーダ１３０は、メモリセル１０５に書き込まれることになるデータ、たとえば入力／出力１３５を受け付ける。

いくつかの実施例では、１つまたは複数のデータビット、１つまたは複数のパリティビット、および１つまたは複数のフリップビットは、線２５０－ａ、２５０－ｂ、および２５０－ｃ上で（たとえば、メモリアレイ２２０から）受け取られることがある。いくつかの実施例では、メモリコントローラ（たとえば、図１を参照して説明されるメモリコントローラ１４０）は、メモリアレイ２２０からの１つもしくは複数のデータビット、１つもしくは複数のパリティビット、および／または１つもしくは複数のフリップビットの送出を開始し得る。いくつかの実施例では、メモリコントローラ１４０は、ローカルメモリコントローラ、外部メモリコントローラ、またはホストデバイスコントローラであってよい。メモリアレイ２２０から送られると、１つもしくは複数のデータビット、１つもしくは複数のパリティビット、および／または１つもしくは複数のフリップビットは、線２５０－ａ、２５０－ｂ、および２５０－ｃ上で誤り訂正符号（ＥＣＣ）デコーダ２２５によって受け取られてよい。線２５０－ａ、２５０－ｂ、および２５０－ｃはそれぞれ、フリップビット、データビット、およびパリティビットを搬送する線であってよい。

フリップ判断構成要素３２０は、１つもしくは複数のデータビットおよび／または１つもしくは複数のフリップビットが反転されたかどうかを決定することがある。いくつかの実施例では、フリップ判断構成要素３２０は、（たとえば、専用フリップビット線を通じて）フリップビット誤り訂正構成要素３１０から直接的にフリップビットを受け取ることがある。データビットは、それぞれのローカルバスを介してデータビット誤り訂正構成要素３１５－ａ、３１５－ｂ…３１５－ｎから送られることがあり、本明細書において他の図を参照して説明されるフリップ判断構成要素３２０とデータバス判断構成要素３２５の両方で受け取られることがある。いくつかの実施例では、フリップ判断構成要素３２０は、受け取られたデータビットおよび誤り訂正されたフリップビットに基づいて、構成された論理基準を使用して、出力値を決定することがある。

図５は、フリップ判断構成要素５２０の構成要素の一実施例を示す。以前に図４を参照して論じられたように、データビット（たとえば、場合によっては誤り訂正されることがあるデータビット）は、フリップ判断構成要素４２０で受け取られることがある。図５に示されるように、個々のデータビットのうちの１つが、対応する個々の論理構成要素５３０－ａ、５３０－ｂ…５３０－ｎで受け取られることがある。論理構成要素（たとえば、論理構成要素５３０－ａ）は、実行された１つまたは複数の動作（たとえば、決定、比較）に基づいてデータビットの出力を決定することがある。いくつかの実施例では、フリップ判断構成要素５２０の出力は、図４を参照して論じられたデータバス判断構成要素４２５のマルチプレクサでフリップビットを反転させるかどうかのインジケータであってよい。

論理構成要素５３０（たとえば、論理構成要素５３０－ａ、５３０－ｂ…５３０－ｎ）の出力は、他の論理構成要素５４０（たとえば、論理構成要素５４０－ａ、５４０－ｂ…５４０－ｎ）に送られることがあり、他の論理構成要素は、場合によっては、排他的論理和（ＸＯＲ）構成要素を含んでよい。３つの論理構成要素５３０および３つの論理構成要素５４０のみが示されているが、１つまたは複数のデータ誤り訂正構成要素（たとえば、４１５－ａ～４１５－ｎ）に対応する受け取られたデータビットのセットの各々のための対応する論理構成要素５４０および対応する論理構成要素５３０があることがある。

さらに、誤り訂正されたフリップビットは、フリップ判断構成要素５２０において受け取られることがある。誤り訂正されたフリップビットは、いくつかの実施例では、構成要素５４０への入力であってよい。構成要素５４０の出力は、図３および図４を参照して論じられたように、データバス判断構成要素（図示せず）に送られ得る出力値を提供し得る。任意の適切な論理は、構成要素５４０としての類似の論理出力を達成するために使用されてよく、たとえば、さまざまな実施例の中でもとりわけ、データビットは、類似の結果をもたらすために、最初に反転され、次いで、否定排他的論理和（ＸＮＯＲ）構成要素に入力されてよい。

入力／出力制御構成要素７２５は、プロセッサ７１０と、周辺機器構成要素７２０、入力７３５、または出力７４０との間のデータ通信を管理し得る。入力／出力制御構成要素７２５は、デバイス９０５に統合されていない周辺機器も管理することがある。場合によっては、入力／出力制御構成要素７２５は、外部周辺機器への物理的接続またはポートを表すことがある。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、フリップ判断構成要素において、構成された論理基準を使用して出力値を決定することは、ＸＯＲ構成要素を含む論理構成要素を使用して１つまたは複数のデータビットのうちの少なくともいくつかと誤り訂正されたフリップビットを比較するための動作、特徴、手段、または命令を含んでよい。

本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、フリップ判断構成要素において、構成された論理基準を使用して出力値を決定することは、ＸＯＲ構成要素を含む論理構成要素を使用して１つまたは複数のデータビットのうちの少なくともいくつかと誤り訂正されたフリップビットを比較するための動作、特徴、手段、または命令を含んでよい。

装置が説明される。この装置は、誤りロケータ構成要素と結合されたフリップビット誤り訂正構成要素と、出力線を通じてフリップビット誤り訂正構成要素と直接的に結合されたフリップ判断構成要素とを含んでよく、フリップビット誤り訂正構成要素は、誤りロケータ構成要素からフリップビットのフリップビット誤りの標識を受け取り、フリップビット誤りの標識を受け取ったことに基づいてフリップビット誤りを訂正し、訂正されたフリップビット誤りを、出力線を通じてフリップ判断構成要素に直接的に送る。

いくつかの実施例では、出力線は、フリップビット誤り訂正構成要素とフリップ判断構成要素との間の専用出力線のための動作、特徴、手段、または命令を含んでよく、フリップビット誤り訂正構成要素は、訂正されたフリップビット誤りを、専用出力線を通じてフリップ判断構成要素に直接的に送るように動作可能であってよい。

いくつかの実施例では、出力線は、フリップビット誤り訂正構成要素とフリップ判断構成要素との間の一方向性出力線のための動作、特徴、手段、または命令を含んでよく、フリップビット誤り訂正構成要素は、訂正されたフリップビット誤りを、一方向性出力線を通じてフリップ判断構成要素に直接的に送るように動作可能であってよい。

いくつかの実施例では、フリップ判断構成要素は、１つまたは複数のデータビットを反転させるかどうかを示すデータビット反転判断を出力するように構成された記憶された論理基準のための動作、特徴、手段、または命令を含んでよく、装置は、フリップ判断構成要素と結合されフリップ判断構成要素から出力値のインジケータを受け取るように構成されたデータバス判断構成要素をさらに含む。

いくつかの実施例は、第１のタイプの受け取られたデータビットの論理状態の数が閾値を満たすと決定するために、受け取られたデータビットを構成された論理基準と比較すること、及び、第１のタイプの受け取られたデータビットの論理状態の数がしきい値を満たすという標識を出力することをさらに含んでよい。

コンピュータ可読媒体は、非一時的なコンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、実施例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラムコード手段を運搬もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、もしくは汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、任意の接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信された場合、その同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｃ）、レーザディスク（ｌａｓｅｒ ｄｉｓｃ）、光ディスク（ｏｐｔｉｃａｌ ｄｉｓｃ）、デジタル多用途ディスク（ＤＶＤ：ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）、フロッピーディスク（ｆｌｏｐｐｙ ｄｉｓｋ）、およびブルーレイディスク（登録商標）を含み、ここで、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いてデータを光学的に再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。

Claims (25)

1. フリップビット誤り訂正構成要素において、フリップビットが訂正されるべきかどうかの標識を受け取ることと、
   前記フリップビットが訂正されるべきかどうかの前記標識を受け取ったことに少なくとも一部は基づいて前記フリップビット誤り訂正構成要素において前記フリップビットを処理することであって、前記処理することは、前記フリップビット誤り訂正構成要素において前記フリップビットを訂正することまたは前記フリップビットを前記フリップビット誤り訂正構成要素に通過させることを含む、処理することと、
   前記フリップビットを処理したことに少なくとも一部は基づいて、前記処理されたフリップビットを、出力線を通じてフリップ判断構成要素に直接的に送ることと
   を含む方法。
2. 前記標識を受け取ることが、前記フリップビットが訂正されるべきであるという標識を受け取ることを含み、前記フリップビットを処理することが、前記フリップビット誤り訂正構成要素において前記フリップビットの誤りを訂正することを含む、請求項１に記載の方法。
3. 前記フリップビットを処理したことに少なくとも一部は基づいて、第２の出力線を通じて前記フリップ判断構成要素に複数のデータビットを送ること
   をさらに含む、請求項１に記載の方法。
4. 前記フリップ判断構成要素に前記処理されたフリップビットを送ったことに少なくとも一部は基づいて、第２の出力線を通じて前記フリップ判断構成要素に複数のデータビットを送ること
   をさらに含む、請求項１に記載の方法。
5. 前記第２の出力線を通じて前記フリップ判断構成要素に前記複数のデータビットを送ることが、
   前記処理されたフリップビットを、前記出力線を通じて前記フリップ判断構成要素に直接的に送ったことに少なくとも一部は基づいて、前記第２の出力線を通じて前記フリップ判断構成要素に直接的に前記複数のデータビットを送ること
   を含む、請求項４に記載の方法。
6. データビット誤り訂正構成要素において、データビットが誤り訂正されるべきかどうかの第２の標識を受け取ることと、
   前記第２の標識を受け取ったことに少なくとも一部は基づいて、前記データビット誤り訂正構成要素において前記データビットを訂正することと、
   第２の出力線を通じて前記フリップ判断構成要素に前記訂正されたデータビットを送ることと
   をさらに含む、請求項１に記載の方法。
7. 誤りロケータ構成要素と結合されたフリップビット誤り訂正構成要素と、
   出力線を通じて前記フリップビット誤り訂正構成要素と直接的に結合されたフリップ判断構成要素であって、
   前記誤りロケータ構成要素からフリップビットのフリップビット誤りの標識を受け取り、
   前記フリップビット誤りの前記標識を受け取ったことに少なくとも一部は基づいて前記フリップビット誤りを訂正し、
   前記出力線を通じて前記フリップ判断構成要素に直接的に前記誤り訂正されたフリップビットを送る、
   フリップ判断構成要素と
   を備える装置。
8. 前記出力線が、
   前記フリップビット誤り訂正構成要素と前記フリップ判断構成要素との間の専用出力線であって、前記フリップビット誤り訂正構成要素が、前記専用出力線を通じて前記フリップ判断構成要素に直接的に前記誤り訂正されたフリップビットを送るように動作可能である、専用出力線
   を備える、請求項７に記載の装置。
9. 前記出力線が、
   前記フリップビット誤り訂正構成要素と前記フリップ判断構成要素との間の一方向性出力線であって、前記フリップビット誤り訂正構成要素が、前記一方向性出力線を通じて前記フリップ判断構成要素に直接的に前記誤り訂正されたフリップビットを送るように動作可能である、一方向性出力線
   を備える、請求項７に記載の装置。
10. フリップ判断構成要素において、第１の出力線を介してフリップビット誤り訂正構成要素から誤り訂正されたフリップビットを直接的に受け取ることと、
    データビット誤り訂正構成要素から前記フリップ判断構成要素において、第２の出力線を介して１つまたは複数のデータビットを受け取ることと、
    前記フリップ判断構成要素において、前記誤り訂正されたフリップビットを受け取ったことと、前記１つまたは複数のデータビットを受け取ったこととに少なくとも一部は基づいて、前記１つまたは複数のデータビットを反転させるかどうかを決定することと
    を含む方法。
11. 前記第２の出力線を介して前記１つまたは複数のデータビットを受け取ることが、
    前記誤り訂正されたフリップビットを受け取った後、前記１つまたは複数のデータビットのうちの少なくともいくつかを受け取ること
    を含む、請求項１０に記載の方法。
12. 前記第１の出力線を介して前記誤り訂正されたフリップビットを受け取ることが、
    一方向性出力線を介してビット前記誤り訂正されたフリップを受け取ることを含み、前記第２の出力線を介して前記１つまたは複数のデータビットを受け取ることが、
    双方向性出力線を介して前記１つまたは複数のデータビットを受け取ること
    を含む、請求項１０に記載の方法。
13. 前記誤り訂正されたフリップビットを受け取ることおよび前記１つまたは複数のデータビットを受け取ることが、
    前記誤り訂正されたフリップビットと、前記１つまたは複数のデータビットのうちの少なくともいくつかとを並行して受け取ること
    を含む、請求項１０に記載の方法。
14. 前記フリップ判断構成要素において、前記１つまたは複数のデータビットおよび前記誤り訂正されたフリップビットを受け取ったことに少なくとも一部は基づいて、構成された論理基準を使用して出力値を決定することと、
    データバス判断構成要素に前記出力値のインジケータを送ることと
    をさらに含む、請求項１０に記載の方法。
15. 前記フリップ判断構成要素から、前記出力値および前記誤り訂正されたフリップビットに少なくとも一部は基づいて前記１つまたは複数のデータビットが反転されたかどうかの第２のインジケータを送ること
    をさらに含む、請求項１４に記載の方法。
16. 前記フリップ判断構成要素において、前記構成された論理基準を使用して前記出力値を決定することが、
    第１のタイプの前記受け取られたデータビットの論理状態の数がしきい値よりも大きいかどうかを決定するために、前記受け取られたデータビットを前記構成された論理基準と比較すること
    を含む、請求項１４に記載の方法。
17. 前記フリップ判断構成要素において、前記構成された論理基準を使用して前記出力値を決定することが、
    排他的論理和（ＸＯＲ）構成要素を備える論理構成要素を使用して、前記１つまたは複数のデータビットのうちの少なくともいくつかと前記誤り訂正されたフリップビットを比較すること
    を含む、請求項１６に記載の方法。
18. フリップ判断構成要素と、
    前記フリップ判断構成要素と結合され、フリップビット誤り訂正構成要素と前記フリップ判断構成要素を結合する第１の出力線を通じて前記フリップ判断構成要素に直接的に１つまたは複数のフリップビットを送るように構成されたフリップビット誤り訂正構成要素と、
    前記フリップ判断構成要素と結合され、第２の出力線を通じて前記フリップ判断構成要素に１つまたは複数のデータビットを送るように構成されたデータビット誤り訂正構成要素と
    を備える装置。
19. 前記フリップ判断構成要素が、
    前記第２の出力線を通じて受け取られた前記１つもしくは複数のデータビットのうちの少なくとも１つまたは前記第１の出力線を通じて受け取られた前記１つもしくは複数のフリップビットに少なくとも一部は基づいて、前記１つまたは複数のデータビットが反転されるべきかどうかを決定する
    ように構成される、請求項１８に記載の装置。
20. 前記データビット誤り訂正構成要素が、前記第２の出力線を通じて前記フリップ判断構成要素と直接的に結合される、請求項１８に記載の装置。
21. 前記データビット誤り訂正構成要素および前記フリップビット誤り訂正構成要素が、
    誤り訂正ステータスの標識を受け取り、前記標識を受け取ったことに応じて、前記第２の出力線を通じて前記１つまたは複数のデータビットを、前記第１の出力線を通じて前記１つまたは複数のフリップビットをそれぞれ送る
    ように構成される、請求項１８に記載の装置。
22. 前記データビット誤り訂正構成要素および前記フリップビット誤り訂正構成要素がそれぞれ、前記１つまたは複数のデータビットと前記１つまたは複数のフリップビットを同時に受け取るように構成される、請求項２１に記載の装置。
23. 前記フリップ判断構成要素が、
    前記１つまたは複数のデータビットを反転させるかどうかを示すデータビット反転判断を出力するように構成された記憶された論理基準を備え、前記装置が、
    前記フリップ判断構成要素と結合され、前記フリップ判断構成要素から前記フリップ判断構成要素出力値のインジケータを受け取るように構成されたデータバス判断構成要素
    をさらに備える、請求項１８に記載の装置。
24. 前記フリップ判断構成要素が、
    第１のタイプの前記受け取られたデータビットの論理状態の数がしきい値を満たすと決定するために、前記受け取られたデータビットを前記構成された論理基準と比較し、
    前記第１のタイプの前記受け取られたデータビットの前記論理状態の数が前記しきい値を満たすという標識を出力する
    ように構成される、請求項２３に記載の装置。
25. 前記第１の出力線が第１の送出速度を有し、前記第２の出力線が、前記第１の送出速度よりも遅い第２の送出速度を有する、請求項１８に記載の装置。
    

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