JP2022186423A - Light detection element, manufacturing method for light detection element, and electronic apparatus - Google Patents
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Abstract
Description
本技術(本開示に係る技術)は、光検出素子、光検出素子の製造方法、及び光検出素子を用いた電子機器に関する。 The present technology (technology according to the present disclosure) relates to a photodetector, a method for manufacturing the photodetector, and an electronic device using the photodetector.
光検出器として、ToF(Time of Flight)法により距離計測を行う測距センサがある。この測距センサは、複数の画素が行列状に配置された画素アレイ部を備えている。 As a photodetector, there is a ranging sensor that measures distance by the ToF (Time of Flight) method. This ranging sensor has a pixel array section in which a plurality of pixels are arranged in a matrix.
特許文献1には、光電変換素子としてSPAD(Single Photon Avalanche Diode)素子が構成された光電変換部を有する画素が開示されている。SPAD素子は、ガイガーモードと称されるブレークダウン電圧よりも高い電圧で動作するアバランシェフォトダイオード(APD:Avalanche Photodiode)である。光電変換部は、半導体層に入射した光を吸収してキャリア(例えば、電子)を生成する光吸収部と、この光吸収部で生成された電子をアバランシェ増倍する増倍部とを有する。特許文献1では、画素の平面サイズを小さくするために、画素間に形成され半導体層の光入射面から深さ方向に延伸する画素分離部の近傍に、高電界領域(アバランシェ増倍領域)を形成している。
Japanese Patent Application Laid-Open No. 2002-200002 discloses a pixel having a photoelectric conversion portion including a SPAD (Single Photon Avalanche Diode) element as a photoelectric conversion element. A SPAD element is an Avalanche Photodiode (APD) that operates at a voltage higher than the breakdown voltage, called Geiger mode. The photoelectric conversion section has a light absorption section that absorbs light incident on the semiconductor layer to generate carriers (for example, electrons) and a multiplication section that avalanche multiplies the electrons generated in the light absorption section. In
光電変換した電子は、中央付近で発生する確率が高いため、画素分離部に形成された高電界領域(アバランシェ増倍領域)までの輸送に時間がかかってしまい、光電変換してからアバランシェ増倍するまでに時間的差分(タイミングジッタ)が発生し、例えば光到達時間から測距を行うシステムの場合では検出する距離の誤差となってしまう。 Photoelectrically converted electrons have a high probability of being generated near the center, so it takes a long time to be transported to the high electric field region (avalanche multiplication region) formed in the pixel separation section. A time difference (timing jitter) is generated until the light reaches the target, and in the case of a system that measures the distance from the arrival time of light, for example, it becomes an error in the distance to be detected.
一方、平面方向に偏りなく光電変換される場合においても、高電界領域から遠い位置で発生した電子は輸送に時間がかかるため、光到達時間から測距を行うシステムの場合では、検出する距離の誤差となる。 On the other hand, even if the photoelectric conversion is evenly distributed in the planar direction, electrons generated at a position far from the high electric field region take time to be transported. error.
本開示はこのような事情に鑑みてなされたもので、輸送距離を減らしタイミングジッタを抑制することが可能な光検出素子、光検出素子の製造方法、及び電子機器を提供することを目的とする。 The present disclosure has been made in view of such circumstances, and an object of the present disclosure is to provide a photodetector capable of reducing the transportation distance and suppressing timing jitter, a method for manufacturing the photodetector, and an electronic device. .
本開示の一態様は、それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、前記複数の画素のそれぞれは、少なくとも一部の領域に、第1導電型領域、及び前記第1導電型領域に接合され第1導電型とは逆電極の第2導電型領域が形成される半導体基板と、前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第1導電型領域と前記第2導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域とを備え、前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子である。 One aspect of the present disclosure includes a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in accordance with incident light, each of the plurality of pixels having a first A semiconductor substrate formed with a conductivity type region, a second conductivity type region that is joined to the first conductivity type region and has an electrode opposite to the first conductivity type, and a light incidence surface to the light incidence surface of the semiconductor substrate. formed by applying a predetermined voltage between the first-conductivity-type region and the second-conductivity-type region in a plane direction perpendicular to the depth direction reaching the opposite surface, and a high electric field region having a higher electric field than the electric field applied to the region. The high electric field region is a photodetector element formed in a plurality of stages in the depth direction of the semiconductor substrate.
本開示の他の態様は、それぞれ入射した光に応じて電気信号を生成可能な複数の画素を配置する半導体基板を備える光検出素子の製造方法であって、前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第1の高電界領域を形成するための第1導電型領域、第1導電型とは逆電極の第2導電型領域を形成する第1の高電界領域形成工程と、前記第1の高電界領域より前記深さ方向へ、前記平面方向への第2の高電界領域を形成するための前記第1導電型領域及び前記第2導電型領域を形成する第2の高電界領域形成工程と、前記第1の高電界領域及び前記第2の高電界領域を形成するために、所定の電圧を前記第1導電型領域と前記第2導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程とを有する光検出素子の製造方法である。 Another aspect of the present disclosure is a method for manufacturing a photodetector including a semiconductor substrate on which a plurality of pixels each capable of generating an electric signal in response to incident light are arranged, wherein at least a partial region of the semiconductor substrate a first conductivity type region for forming a first high electric field region in a plane direction perpendicular to the depth direction from the light incident surface to the opposite surface; a second conductivity type opposite to the first conductivity type; a first high electric field region forming step for forming a type region; and the first conductivity type for forming a second high electric field region in the planar direction from the first high electric field region in the depth direction. a second high electric field region forming step of forming a region and the second conductivity type region; and applying a predetermined voltage to the first conductivity type region to form the first high electric field region and the second high electric field region. a contact electrode forming step of forming a plurality of contact electrodes for applying voltage between the type region and the second conductivity type region on the surface of the semiconductor substrate opposite to the light incident surface. manufacturing method.
本開示の他の態様は、それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、前記複数の画素のそれぞれは、少なくとも一部の領域に、第1導電型領域、及び前記第1導電型領域に接合され第1導電型とは逆電極の第2導電型領域が形成される半導体基板と、前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第1導電型領域と前記第2導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域とを備え、前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、電子機器である。 Another aspect of the present disclosure includes a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in response to incident light, each of the plurality of pixels having a first a semiconductor substrate formed with a region of one conductivity type and a region of a second conductivity type that is joined to the region of the first conductivity type and has an electrode opposite to the first conductivity type; is formed by applying a predetermined voltage between the first-conductivity-type region and the second-conductivity-type region in a plane direction perpendicular to the depth direction to the opposite surface, and and a high electric field region having a higher electric field than the electric field applied to the region of (1), wherein the high electric field region comprises a photodetector element formed in a plurality of stages in the depth direction of the semiconductor substrate. .
以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものと異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Embodiments of the present disclosure are described below with reference to the drawings. In the description of the drawings referred to in the following description, the same or similar parts are denoted by the same or similar reference numerals, and overlapping descriptions are omitted. However, it should be noted that the drawings are schematic, and that the relationship between thickness and planar dimensions, the ratio of the thickness of each device and each member, etc. are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined with reference to the following description. In addition, it goes without saying that there are portions with different dimensional relationships and ratios between the drawings.
本明細書において、「第1導電型」はp型又はn型の一方であり、「第2導電型」はp型又はn型のうちの「第1導電型」とは異なる一方を意味する。また、「n」や「p」に付す「+」や「-」は、「+」及び「-」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。但し、同じ「n」と「n」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。 As used herein, "first conductivity type" is one of p-type or n-type, and "second conductivity type" means one of p-type or n-type, which is different from "first conductivity type". . In addition, "+" and "-" attached to "n" and "p" refer to semiconductor regions having relatively high or low impurity densities, respectively, compared to semiconductor regions not marked with "+" and "-". It means that it is an area. However, even if the same "n" is attached to the semiconductor region, it does not mean that the impurity density of each semiconductor region is exactly the same.
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を90°回転して観察すれば上下は左右に変換して読まれ、180°回転して観察すれば上下は反転して読まれることは勿論である。
なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
Also, the definitions of directions such as up and down in the following description are merely definitions for convenience of description, and do not limit the technical idea of the present disclosure. For example, if an object is observed after being rotated by 90°, it will be read with its top and bottom converted to left and right, and if it is observed after being rotated by 180°, it will of course be read with its top and bottom reversed.
Note that the effects described in this specification are merely examples and are not limited, and other effects may be provided.
<第1の実施形態>
(センサチップの構成例)
図1は、本開示の第1の実施形態にかかる光検出素子としてのセンサチップの構成例を示すブロック図である。
<First Embodiment>
(Sensor chip configuration example)
FIG. 1 is a block diagram showing a configuration example of a sensor chip as a photodetector according to the first embodiment of the present disclosure.
図1において、センサチップ1は、画素アレイ部2と、バイアス電圧印加部5とを備えている。画素アレイ部2は、図示しない光学系により集光される光を受光する受光面である。そして、画素アレイ部2には、二次元平面において、複数の画素3が図1中矢印X、Yで示す方向へ行列状に配置されている。
バイアス電圧印加部5は、画素アレイ部2に配置された複数の画素3の各々に対してバイアス電圧を印加する。
In FIG. 1, the
The bias
図2に示すように、複数の画素3の各々は、光電変換素子として例えばSPAD(Single Photon Avalanche Diode)素子6と、例えばp型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)からなるクエンチング抵抗素子7と、例えば相補型MOSFET(Complementary MOS)からなるインバータ8とを備えている。
As shown in FIG. 2, each of the plurality of
SPAD素子6は、アノードがバイアス電圧印加部5(図1参照)と接続され、カソードがクエンチング抵抗素子7のソース端子と接続されている。SPAD素子6のアノードには、バイアス電圧印加部5からバイアス電圧VBが印加される。SPAD素子6は、アノードに大きな負電圧が印加されることによってアバランシェ増倍領域(空乏層)を形成し、1フォトンの入射で発生する電子をアバランシェ増倍させることができる光電変換素子である。
The
クエンチング抵抗素子7は、SPAD素子6と直列に接続され、ソース端子がSPAD素子6のカソードと接続され、ドレイン端子が図示しない電源と接続されている。クエンチング抵抗素子7のドレイン端子には、電源から励起電圧VEが印加される。クエンチング抵抗素子7は、SPAD素子6でアバランシェ増倍された電子による電圧が負電圧VBDに達すると、SPAD素子6で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチング(quenting)を行う。
The
インバータ8は、入力端子がSPAD素子6のカソード及びクエンチング抵抗素子7のソース端子と接続され、出力端子が図示しない後段の信号処理部と接続されている。インバータ8は、SPAD素子6で増倍された電子に基づいて受光信号を出力する。より具体的には、インバータ8は、SPAD素子6で増倍された電子により発生する電圧を整形する。そして、インバータ8は、1フォトンの到来時刻を始点として例えば図2に示すパルス波形が発生する受光信号(APD OUT)を信号処理部に出力する。例えば、信号処理部は、それぞれの受光信号において1フォトンの到来時刻を示すパルスが発生したタイミングに基づいて、被写体までの距離を求める演算処理を行って、画素3ごとに距離を求める。そして、それらの距離に基づいて、複数の画素3により検出された被写体までの距離を平面的に並べた距離画像が生成される。
The
(画素の構成例)
図3及び図4を参照して、センサチップ1に形成される画素3の構成例について説明する。図3は、第1の実施形態に係る画素3の断面的な構成例を示す。図4は、図3中の破線A-A’の位置から画素3を平面方向(図3中矢印Yで示す方向)に見た構成例を示す。
(Example of pixel configuration)
A configuration example of the
センサチップ1は、センサ基板11と、センサ側配線層12と、ロジック側配線層13とが図1中矢印Zで示す方向へ積層された積層構造となっており、ロジック側配線層13に対して、図示しないロジック回路基板が積層されて構成される。ロジック回路基板には、例えば、図1のバイアス電圧印加部5や、図2のクエンチング抵抗素子7、インバータ8などが形成されている。例えば、センサチップ1は、センサ基板11に対してセンサ側配線層12を形成するとともに、ロジック回路基板に対してロジック側配線層13を形成した後、センサ側配線層12及びロジック側配線層13を接合面(図3の破線で示す面)で接合する製造方法により製造することができる。
The
センサ基板11は、例えば、単結晶のシリコンを薄くスライスした半導体基板であって、画素3ごとにSPAD素子6が形成される。SPAD素子6は、センサ基板11に形成される光吸収層(半導体領域)111、光吸収層111内に形成されたp+型領域112とこれに接合されたn+型領域113とを含み構成される。「導電型」とは、キャリアの種別に従ったいわゆるn型又はp型のいずれかをいう。n型領域は、例えばシリコン等の半導体材料に、リン等のドナー不純物がドーピングされた不純物半導体であり、また、p型領域は、例えばホウ素等のアクセプター不純物がドーピングされた不純物半導体である。これらは、ドーパント不純物の濃度に応じて、n+型又はp+型等と表記されることがある。本実施形態では、第1導電型はp+型であり、第2導電型はn+型であるものとするが、これに限られず、第1導電型がn+型であり、第2導電型がp+型というように、画素3の極性を反転させても良い。
The
光吸収層111は、SPAD素子6の全体に形成された、不純物濃度が低いn型の半導体領域(n)である。光吸収層111では、入射光が吸収されて光電変換により電子が生成され、生成された電子がアバランシェ増倍領域(高電界領域)114へ輸送される。
The
SPAD素子6では、p+型領域112とn+型領域113とが接合する領域に形成される空乏層によって、アバランシェ増倍領域(高電界領域)114が形成される。高電界領域114は、SPAD素子6のアノードに印加される大きな負電圧によってp+型領域112とn+型領域113との境界面に形成され、SPAD素子6に入射する1フォトンで発生する電子(e-)を増倍する。また、p+型領域112を挟んで、n+型領域113の反対側に形成されるn+型領域113’とp+型領域112との間に、高電界領域を形成することもできる。なお、高電界領域114は、光吸収層111に形成される電界より高い電界を有する。
In the
さらに、SPAD素子6は、ピニング膜115と、絶縁膜116とを備えている。また、隣接するSPAD素子6の間は、メタル膜21及び絶縁膜22による二重構造の画素分離部23によって、絶縁されて分離される。例えば、画素分離部23は、センサ基板11の裏面(光入射面)から表面(センサ側配線層12に接する面)まで貫通するように形成される。画素分離部23は、ある画素3に入射した光が隣接する他の画素3に漏れ出ることを抑制し、これにより、クロストークの発生を抑制する。
Furthermore, the
ピニング膜115は、光吸収層111の裏面(光入射面)を囲うように形成される電荷固定膜であり、キャリア(ホール(正孔))を蓄積している。また、ピニング膜115は、SPAD素子6のアノードと電気的に接続されており、バイアス調整を可能とする。これにより、ピニング膜115のホール濃度が強化され、例えば、暗電流の発生を抑制する。
The pinning
絶縁膜116は、ピニング膜115よりも外側の表面(センサ基板11の裏面や絶縁膜22と接する側面)に形成される。
The insulating
センサ基板11におけるセンサ側配線層12の近傍には、高濃度p型拡散領域117が形成されている。高濃度p型拡散領域117は、p型の拡散層(p++)であり、p+型領域411をSPAD素子6のアノードと電気的に接続するための第1コンタクト電極121との接続に用いられる。高濃度p型拡散領域117は、センサ側配線層12に形成される第1コンタクト電極121を介して、センサ側配線層12に形成される第1配線パターン122に電気的に接続されている。
A high-concentration p-
一方、n+型領域113の近傍に形成された高濃度n型拡散領域118は、n型の拡散層(n++)であり、n+型領域113をSPAD素子6のカソードと電気的に接続するための第2コンタクト電極123との接続に用いられる。高濃度n型拡散領域118は、センサ側配線層12に形成される第2コンタクト電極123を介して、センサ側配線層12に形成される第2配線パターン124に電気的に接続されている。本例では、第1配線パターン122は、アノード電源用配線パターンであり、第2配線パターン124は、カソード電源用配線パターンである。
On the other hand, the high-concentration n-
センサ側配線層12は、上述した第1コンタクト電極121、第1配線パターン122、第2コンタクト電極123、及び第2配線パターン124を含む各種の配線パターンが形成された層である。センサ側配線層12は、典型的には、複数の配線層が層間絶縁膜を挟み積層されて構成され得る。配線パターンは、例えばアルミニウム(Al)や銅(Cu)等の金属材料によって形成されるが、これに限られない。ロジック側配線層13もまた、典型的には、複数の配線層が層間絶縁膜を挟み積層されて構成され得る。
The sensor-
また、センサ基板11上には、平坦化膜(絶縁膜)31を介して、オンチップレンズ32が設けられている。オンチップレンズ32は、外部から入射する光を画素3に有効に集光ないしは結像するように構成された光レンズである。
An on-
隣接するオンチップレンズ32の間には、遮光膜33が設けられている。遮光膜33は、平坦化膜31から上方(図3中矢印Zで示す方向)に突き出た画素分離部23のメタル膜21及び絶縁膜22に対し順に積層されるハードマスク(絶縁膜)331と、絶縁膜332と、反射防止膜333とを一体的に構成している。そして、遮光膜33は、所定の画素3の光が隣の画素3へ漏れ込まないように、SPAD素子6の受光面(光入射面)側を開口するように構成される。この遮光膜33は、後で説明するが、中継電極としての機能も兼ね備えている。
A
<実施形態の比較例>
図5は、比較例としての画素3の断面的な構成例を示す。なお、図5において、上記図3と同一部分には同一符号を付して、詳細な説明を省略する。
図5において、SPAD素子6-1は、センサ基板11に形成される光吸収層111、光吸収層111内に形成されたp+型領域411とこれに接合されたn+型領域412とを含み構成される。
<Comparative Example of Embodiment>
FIG. 5 shows a cross-sectional configuration example of a
In FIG. 5, the SPAD element 6-1 includes a light
p+型領域411は、画素分離部23の近傍(画素分離部23の内周)に沿って形成される。n+型領域412は、平面視においてp+型領域411の内側(図5中矢印Xで示す方向)に形成される。SPAD素子6-1では、p+型領域411とn+型領域113とが接合する領域に形成される空乏層によって、アバランシェ増倍領域(高電界領域)413が形成される。
The
ところで、比較例では、オンチップレンズ32による集光の効果により、左右方向(図5中矢印Xで示す方向)において中央付近で光電変換する確率が高いため、高電界領域413までの電子の輸送に時間がかかってしまい、光電変換してからアバランシェするまでに時間的差分が発生し、例えば、光到達時間から測距を行うシステムの場合では検出する距離の誤差となってしまう。
By the way, in the comparative example, due to the effect of condensing light by the on-
<第1の実施形態の解決手段>
図3に戻って、SPAD素子6は、光吸収層111内に形成されたp+型領域411とこれに接合されたn+型領域412とを含むとともに、光吸収層111内に形成されたp+型領域511とこれに接合されたn+型領域512とを含み構成される。
<Solving means of the first embodiment>
Returning to FIG. 3 , the
p+型領域511及びn+型領域512は、高電界領域114に対しセンサ基板11の深さ方向(図3中矢印Zで示す方向)に形成される。SPAD素子6では、p+型領域511とn+型領域512とが接合する領域に形成される空乏層によって、アバランシェ増倍領域(高電界領域)513が形成される。高電界領域513は、SPAD素子6のアノードに印加される大きな負電圧によってp+型領域511とn+型領域512との境界面に形成され、SPAD素子6に入射する1フォトンで発生する電子(e-)を増倍する。
The p + -
また、p+型領域511を挟んで、n+型領域512の反対側に形成されるn+型領域512’とp+型領域112との間に、高電界領域を形成することもできる。さらに、センサ基板11の裏面側に形成されるn+型領域521とピニング膜115との間にも、高電界領域を形成できる。
A high electric field region can also be formed between the p + -
本開示において、各画素3の外縁形状は、図4に示すように、正方形である。画素3は、画素分離部23によって格子状に囲まれている。図4において、p+型領域511は、平面方向(図4中矢印X及びYで示す方向)において、画素3のほぼ全域を覆っている。画素分離部23の内周には、センサ基板11の深さ方向にn+型領域412が形成される。n+型領域412は、4つの辺の画素分離部23-1,23-2,23-3,23-4すべてに亘って形成される。なお、本開示では、画素3内全ての高電界領域114,413,513に一様の電位をかけるため、画素分離部23の付近でアノードに繋がる不純物(p型)とカソードに繋がる不純物(n型)のどちらも分断されないようにする。
In the present disclosure, the outer edge shape of each
以上の構成を有するSPAD素子6では、1フォトンの入射で発生する電子を高電界領域114,413,513によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度n型拡散領域118、第2コンタクト電極123、第2配線パターン124、ロジック側配線層13を介して、ロジック回路基板に出力する。ロジック回路基板では、SPAD素子6で増倍された電子に基づいて受光信号(電気信号)を出力し、受光信号を信号処理する。
In the
<第1の実施形態による作用効果>
以上のように第1の実施形態によれば、センサ基板11の深さ方向に2段の高電界領域114,513を形成することで、電子の輸送距離を減らしタイミングジッタを抑制することができる。また、センサ基板11の深さ方向の輸送距離を短くできるため、セルピッチが大きいものであってもタイミングジッタを抑制できる。なお、センサ基板11の深さ方向の高電界領域の層数は、2段より多くてもよい。
また、第1の実施形態によれば、センサ基板11の深さ方向に高電界領域413が形成されるので、さらに、電子の輸送距離を減らしタイミングジッタを抑制することができる。
<Action and effect of the first embodiment>
As described above, according to the first embodiment, by forming the two-stage high
Further, according to the first embodiment, since the high
<第1の実施形態の変形例>
図6は、第1の実施形態の変形例に係り、図3中の破線A-A’の位置から画素3を平面方向(図3中矢印Yで示す方向)に見た構成例を示す。図6において、上記図4と同一部分には、同一符号を付して詳細な説明を省略する。
<Modification of First Embodiment>
FIG. 6 relates to a modification of the first embodiment, and shows a configuration example of the
図6において、画素分離部23のうち図6中矢印Yで示す方向に延びる画素分離部23-1,23-2の内周には、センサ基板11の深さ方向に沿ったn+型領域412が形成される。n+型領域412は、画素分離部23-1,23-2それぞれの辺に沿って形成される。なお、n+型領域412は、画素分離部23-1,23-2それぞれの一部に形成されてもよい。また、n+型領域412は、図6中矢印Xで示す方向に延びる画素分離部23-3,23-4の内周に形成されてもよい。
第1の実施形態の変形例であっても、上記第1の実施形態と同様の作用効果が得られる。
In FIG. 6, n + -
Even in the modification of the first embodiment, the same effects as those of the first embodiment can be obtained.
<第2の実施形態>
第2の実施形態は、画素3において、画素分離部23の近傍には高電界領域413を形成せず、センサ基板11の深さ方向に例えば2段の高電界領域114,513を形成する場合について説明する。
<Second embodiment>
In the second embodiment, in the
(画素の構成例)
図7及び図8を参照して、センサチップ1Aに形成される画素3の構成例について説明する。図7は、第2の実施形態に係る画素3の断面的な構成例を示す。図8は、図7中の破線B-B’の位置から画素3を平面方向(図7中矢印Yで示す方向)に見た構成例を示す。図7において、上記図3と同一部分には、同一符号を付して詳細な説明を省略する。
(Example of pixel configuration)
A configuration example of the
SPAD素子6Aは、センサ基板11に形成される光吸収層111、n+型領域113,113’,512,512’,521、p+型領域112,511を含み構成される。
The
n+型領域113,113’,512,512’,521は、n+型領域514を介して高濃度n型拡散領域118に電気的に接続される。SPAD素子6Aでは、p+型領域112とn+型領域113とが接合する領域に形成される空乏層によって、高電界領域114が形成される。高電界領域114は、n+型領域113に印加される大きな負電圧によってp+型領域112とn+型領域113との境界面に形成され、SPAD素子6Aに入射する1フォトンで発生する電子(e-)を増倍する。また、p+型領域112を挟んで、n+型領域113の反対側に形成されるn+型領域113’とp+型領域112との間に、高電界領域を形成することもできる。
The n + -
さらに、SPAD素子6Aでは、p+型領域511とn+型領域512とが接合する領域に形成される空乏層によって、高電界領域513が形成される。高電界領域513は、SPAD素子6Aのアノードに印加される大きな負電圧によってp+型領域511とn+型領域512との境界面に形成され、SPAD素子6Aに入射する1フォトンで発生する電子(e-)を増倍する。
Furthermore, in the
また、p+型領域511を挟んで、n+型領域512の反対側に形成されるn+型領域512’とp+型領域112との間に、高電界領域を形成することもできる。
図8において、p+型領域511は、平面方向(図8中矢印X及びYで示す方向)において、画素3のほぼ全域を覆っている。画素3の中央には、センサ基板11の深さ方向に沿ったn+型領域514が形成される。
A high electric field region can also be formed between the p + -
In FIG. 8, the
<第2の実施形態による作用効果>
以上のように第2の実施形態にあっても、上記第1の実施形態と同様の作用効果が得られる。なお、高電界領域413を形成しない分、センサチップ1Aの製造が簡単になる。
<Action and effect of the second embodiment>
As described above, even in the second embodiment, effects similar to those of the first embodiment can be obtained. Since the high
<第2の実施形態の変形例>
図9は、第2の実施形態の変形例に係り、図7中の破線B-B’の位置から画素3を平面方向(図7中矢印Yで示す方向)に見た構成例を示す。図9において、上記図8と同一部分には、同一符号を付して詳細な説明を省略する。
<Modification of Second Embodiment>
FIG. 9 relates to a modification of the second embodiment, and shows a configuration example of the
図9において、画素3の中央には、センサ基板11の深さ方向に沿ったn+型領域515が形成される。n+型領域515は、n+型領域514に比して大きいサイズであり、n+型領域113,113’,512,512’,521を確実に高濃度p型拡散領域117に電気的に接続することができる。
In FIG. 9, an n + -
<第3の実施形態>
第3の実施形態は、画素3において、センサ基板11の深さ方向に形成した例えば2段の高電界領域114,513を別々の信号処理回路に接続する場合について説明する。
<Third Embodiment>
In the third embodiment, a case will be described in which, in the
(画素の構成例)
図10を参照して、センサチップ1Bに形成される画素3の構成例について説明する。図10は、第3の実施形態に係る画素3の断面的な構成例を示す。図10において、上記図7と同一部分には、同一符号を付して詳細な説明を省略する。
(Example of pixel configuration)
A configuration example of the
センサチップ1Bでは、画素3に2つのSPAD素子6B1,6B2が形成される。SPAD素子6B1は、センサ基板11に形成される光吸収層111、p+型領域112、n+型領域113,113’を含み構成される。SPAD素子6B2は、センサ基板11に形成される光吸収層111、p+型領域511、n+型領域512,512’を含み構成される。
Two SPAD elements 6B1 and 6B2 are formed in the
n+型領域113は、n+型領域611を介して高濃度n型拡散領域118に電気的に接続される。SPAD素子6B1では、p+型領域112とn+型領域113とが接合する領域に形成される空乏層によって、高電界領域114が形成される。高電界領域114は、SPAD素子6B1のアノードに印加される大きな負電圧によってp+型領域112とn+型領域113との境界面に形成され、SPAD素子6B1に入射する1フォトンで発生する電子(e-)を増倍する。また、p+型領域112を挟んで、n+型領域113の反対側に形成されるn+型領域113’とp+型領域112との間に、高電界領域を形成することもできる。
N + -
n+型領域512は、n+型領域612を介して高濃度n型拡散領域119に電気的に接続される。SPAD素子6B2では、p+型領域511とn+型領域512とが接合する領域に形成される空乏層によって、高電界領域513が形成される。高電界領域513は、SPAD素子6B2のアノードに印加される大きな負電圧によってp+型領域511とn+型領域512との境界面に形成され、SPAD素子6B2に入射する1フォトンで発生する電子(e-)を増倍する。また、p+型領域511を挟んで、n+型領域512の反対側に形成されるn+型領域512’とp+型領域511との間に、高電界領域を形成することもできる。
The n + -
高濃度n型拡散領域118は、n+型領域113をSPAD素子6B1のカソードと電気的に接続するための第2コンタクト電極125との接続に用いられる。高濃度n型拡散領域118は、センサ側配線層12に形成される第2コンタクト電極125を介して、センサ側配線層12に形成される第2配線パターン126に電気的に接続されている。
The high-concentration n-
また、高濃度n型拡散領域119は、n+型領域512をSPAD素子6B2のカソードと電気的に接続するための第2コンタクト電極127との接続に用いられる。高濃度n型拡散領域119は、センサ側配線層12に形成される第2コンタクト電極125を介して、センサ側配線層12に形成される第2配線パターン128に電気的に接続されている。
Also, the high-concentration n-
第2配線パターン126,128は、カソード電源用配線パターンである。
以上の構成を有するSPAD素子6B1では、1フォトンの入射で発生する電子を高電界領域114によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度n型拡散領域118、第2コンタクト電極125、第2配線パターン126、ロジック側配線層13を介して、ロジック回路基板の第1信号処理回路に出力する。第1信号処理回路では、SPAD素子6B1で増倍された電子に基づいて受光信号(電気信号)を出力し、受光信号を信号処理する。
The
In the SPAD element 6B1 having the above configuration, electrons generated by incidence of one photon are avalanche-multiplied by the high
また、SPAD素子6B2では、1フォトンの入射で発生する電子を高電界領域513によりアバランシェ増倍させ、アバランシェ増倍された電子を、高濃度n型拡散領域119、第2コンタクト電極127、第2配線パターン128、ロジック側配線層13を介して、ロジック回路基板の第2信号処理回路に出力する。第2信号処理回路では、SPAD素子6B2で増倍された電子に基づいて受光信号(電気信号)を出力し、受光信号を信号処理する。
In the SPAD element 6B2, electrons generated by incidence of one photon are avalanche-multiplied by the high
(第1信号処理回路及び第2信号処理回路の等価回路)
図11は、上記第1信号処理回路及び第2信号処理回路の等価回路を示す。SPAD素子6B1に接続される第1信号処理回路は、クエンチング抵抗素子621と、インバータ622と、計時部623とにより構成される。SPAD素子6B2に接続される第2信号処理回路は、クエンチング抵抗素子631と、インバータ632と、計時部633とにより構成される。
(Equivalent circuit of first signal processing circuit and second signal processing circuit)
FIG. 11 shows equivalent circuits of the first signal processing circuit and the second signal processing circuit. A first signal processing circuit connected to the SPAD element 6
SPAD素子6B1のカソードには、クエンチング抵抗素子621及びインバータ622が接続される。クエンチング抵抗素子621には、電源から励起電圧VEが印加される。クエンチング抵抗素子621は、SPAD素子6B1でアバランシェ増倍された電子による電圧が負電圧VBDに達すると、SPAD素子6B1で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチングを行う。
A quenching
インバータ622は、SPAD素子6B1で増倍された電子に基づいて受光信号を出力する。より具体的には、インバータ622は、SPAD素子6B1で増倍された電子により発生する電圧を整形する。そして、インバータ622は、1フォトンの到来時刻を始点とする受光信号(APD OUT)を計時部623に出力する。
計時部623は、受光信号に基づいて、光の発光時から画素3が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部641に出力する。
Based on the received light signal, the
SPAD素子6B2のカソードには、クエンチング抵抗素子631及びインバータ632が接続される。クエンチング抵抗素子631には、電源から励起電圧VEが印加される。クエンチング抵抗素子631は、SPAD素子6B2でアバランシェ増倍された電子による電圧が負電圧VBDに達すると、SPAD素子6B2で増倍された電子を放出して、当該電圧を初期電圧に戻すクエンチングを行う。
A quenching
インバータ632は、SPAD素子6B2で増倍された電子に基づいて、1フォトンの到来時刻を始点とする受光信号(APD OUT)を計時部633に出力する。
計時部633は、受光信号に基づいて、光の発光時から画素3が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部641に出力する。
The
Based on the received light signal, the
処理部641は、計時部623,633から出力されるカウント値を画素3ごとに複数回(例えば、数千乃至数万回)取得し、取得した時間に対応するヒストグラムを作成する。そして、処理部641は、ヒストグラムのピークを検出することで、光源から照射された光が被写体または被写体で反射して戻ってくるまでの時間を判定する。さらに、処理部641は、判定した時間と光速に基づいて、物体までの距離を求める演算を行う。
The
<第3の実施形態による作用効果>
以上のように第3の実施形態によれば、センサ基板11の深さが異なる高電界領域114のカソード側を第1信号処理回路に接続し、高電界領域513のカソード側を第2信号処理回路に接続することで、測距に使う場合、一方の高電界領域513でアバランシェが起きている時にも、他の高電界領域114はガイガーモードで検出可能状態となるため、次の光が来た場合に受光できる可能性が高まり、距離精度を上げるための測定回数を増やすことができる。
<Action and effect of the third embodiment>
As described above, according to the third embodiment, the cathode side of the high
<第3の実施形態の第1変形例>
図12は、本開示の第3の実施形態の第1変形例として、上記第1信号処理回路及び第2信号処理回路の等価回路を示す。図12において、上記図11と同一部分には同一符号を付して詳細な説明を省略する。
<First Modification of Third Embodiment>
FIG. 12 shows equivalent circuits of the first signal processing circuit and the second signal processing circuit as a first modification of the third embodiment of the present disclosure. 12, the same parts as in FIG. 11 are denoted by the same reference numerals, and detailed description thereof will be omitted.
第3の実施形態の第1変形例では、計時部623,633に代えて、エッジ検出部624,634を備えるようにしたものである。第1信号処理回路において、エッジ検出部624は、インバータ622から出力される受光信号(APD OUT)のHighレベルからLowレベルへ変化する第1のエッジを検出する。
In the first modification of the third embodiment,
第2信号処理回路において、エッジ検出部634は、インバータ632から出力される受光信号(APD OUT)のLowレベルからHighレベルへ変化する第2のエッジを検出する。
In the second signal processing circuit, the
第1のエッジを示す信号及び第2のエッジを示す信号は、論理OR回路642で加算されて計時部643に出力される。計時部643は、論理OR回路642の出力信号に基づいて、光の発光時から画素3が受光するまでの時間に対応するカウント値を生成し、カウント値を後段の処理部641に出力する。
The signal indicating the first edge and the signal indicating the second edge are added by the logical OR
<第3の実施形態の第1変形例による作用効果>
以上のように第3の実施形態の第1変形例にあっても、上記第3の実施形態と同様の作用効果が得られる。
<Action and effect of the first modification of the third embodiment>
As described above, even in the first modification of the third embodiment, the same effects as those of the third embodiment can be obtained.
<第3の実施形態の第2変形例>
図13は、本開示の第3の実施形態の第2変形例として、上記第1信号処理回路及び第2信号処理回路の等価回路を示す。図13において、上記図11と同一部分には同一符号を付して詳細な説明を省略する。
<Second Modification of Third Embodiment>
FIG. 13 shows equivalent circuits of the first signal processing circuit and the second signal processing circuit as a second modification of the third embodiment of the present disclosure. In FIG. 13, the same parts as those in FIG. 11 are denoted by the same reference numerals, and detailed description thereof will be omitted.
第3の実施形態の第2変形例では、撮像に使う場合を例について説明する。第3の実施形態の第2変形例では、計時部623,633に代えて、波長帯域別のカウンタ625,635を備えるようにしたものである。第1信号処理回路において、カウンタ625は、インバータ622から出力される受光信号(APD OUT)から例えば近赤外光といった長い波長の信号を検出してカウントし、カウント値を信号調整部644に出力する。
In the second modified example of the third embodiment, an example of using for imaging will be described. In the second modification of the third embodiment, counters 625 and 635 for each wavelength band are provided in place of the
一方、第2信号処理回路において、カウンタ635は、インバータ632から出力される受光信号(APD OUT)から例えば可視光の短波長のRGB信号を検出してカウントし、カウント値を信号調整部644に出力する。
On the other hand, in the second signal processing circuit, the
信号調整部644は、波長帯域別のカウント値それぞれに対し重み係数を乗算して加算し、加算結果を認識・判定部645に出力する。認識・判定部645は、信号調整部644から出力される加算結果から、被写体の認識・判定を行う。
The
ここで、信号調整部644は、周囲が暗く被写体を判別しにくい場合に、カウンタ625から出力される近赤外用のカウント値に大きい値の重み係数を乗算し、カウンタ635から出力されるRGB用のカウント値に小さい値の重み係数を乗算するように、重み係数が制御される。一方、信号調整部644は、周囲が明るく被写体を判別しやすい場合に、カウンタ625から出力される近赤外用のカウント値に小さい値の重み係数を乗算し、カウンタ635から出力されるRGB用のカウント値に大きい値の重み係数を乗算するように、重み係数が制御される。
Here, the
<第3の実施形態の第2変形例による作用効果>
以上のように第3の実施形態の第2変形例によれば、撮像に使う場合、受光面に近い側は可視光の短波長側の光電変換確率が高く、受光面から遠くなるに従って長い波長の光電変換確率が高くなるため、分光された画像を作成することができる。
<Effects of Second Modification of Third Embodiment>
As described above, according to the second modification of the third embodiment, when used for imaging, the side closer to the light receiving surface has a higher photoelectric conversion probability for the short wavelength side of visible light, and the farther from the light receiving surface, the longer the wavelength. Since the photoelectric conversion probability of is high, a spectral image can be created.
<第4の実施形態>
第4の実施形態は、画素3において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
<Fourth Embodiment>
The fourth embodiment describes a method for avoiding breakdown due to high-concentration impurities formed to lower the contact resistance in the
(画素の構成例)
図14を参照して、センサチップ1Cに形成される画素3の構成例について説明する。図14は、第4の実施形態に係る画素3の断面的な構成例を示す。図14において、上記図3と同一部分には、同一符号を付して詳細な説明を省略する。
(Example of pixel configuration)
A configuration example of the
SPAD素子6Cは、センサ基板11に形成される光吸収層111、n+型領域412,512,512’,521、p+型領域411,511を含み構成される。さらに、SPAD素子6Cは、第2コンタクト電極123側に、n+型領域712,712’、p+型領域711を含み構成される。
The
SPAD素子6Cでは、p+型領域711とn+型領域712とが接合する領域に形成される空乏層によって、アバランシェ増倍領域(高電界領域)713が形成される。高電界領域713は、SPAD素子6Cのアノードに印加される大きな負電圧によってp+型領域711とn+型領域712との境界面に形成され、SPAD素子6Cに入射する1フォトンで発生する電子(e-)を増倍する。また、p+型領域711を挟んで、n+型領域712の反対側に形成されるn+型領域712’とp+型領域711との間に、高電界領域を形成することもできる。
In the
ところで、高電界領域713は、例えばn+型領域712と高濃度p型拡散領域117との間のブレークダウンを避けるために、高電界領域413,513より小さいサイズである。
By the way, the high
<第4の実施形態による作用効果>
以上のように第4の実施形態によれば、第2コンタクト電極123が形成される側の高電界領域713を、他の高電界領域413,513より小さくすることにより、n+型領域712と高濃度p型拡散領域117との間のブレークダウンを防止できる。
<Effects of Fourth Embodiment>
As described above, according to the fourth embodiment, by making the high
<第5の実施形態>
第5の実施形態は、上記第4の実施形態と同じく、画素3において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
<Fifth Embodiment>
In the fifth embodiment, as in the fourth embodiment, a method for avoiding breakdown due to high-concentration impurities formed to lower the contact resistance in the
(画素の構成例)
図15及び図16を参照して、センサチップ1Dに形成される画素3の構成例について説明する。図15は、第5の実施形態に係る画素3の断面的な構成例を示す。図16は、図15中の破線C-C’の位置から画素3を平面方向(図15中矢印Yで示す方向)に見た構成例を示す。図15において、上記図3と同一部分には、同一符号を付して詳細な説明を省略する。
(Example of pixel configuration)
A configuration example of the
SPAD素子6Dは、センサ基板11に形成される光吸収層111、n+型領域113,113’、p+型領域112を含み構成される。さらに、SPAD素子6Dは、受光面側に、n+型領域812,812’、p+型領域811を含み構成される。
The
SPAD素子6Dでは、p+型領域811とn+型領域812とが接合する領域に形成される空乏層によって、アバランシェ増倍領域(高電界領域)813が形成される。高電界領域813は、SPAD素子6Dのアノードに印加される大きな負電圧によってp+型領域811とn+型領域812との境界面に形成され、SPAD素子6Dに入射する1フォトンで発生する電子(e-)を増倍する。また、p+型領域811を挟んで、n+型領域812の反対側に形成されるn+型領域812’とp+型領域811との間に、高電界領域を形成することもできる。
In the
ところで、高電界領域813は、例えばn+型領域812と高濃度p型拡散領域117との間のブレークダウンを避けるために、高電界領域114より小さいサイズである。
By the way, the high
図16において、p+型領域811は、平面方向(図16中矢印X及びYで示す方向)において、画素3のほぼ中央を覆っている。但し、高電界領域813は、平面上のどこかでアノード及びカソードに深さ方向に繋がる不純物と電位が伝わる程度に接続されている必要がある。そこで、画素分離部23のうち図16中矢印Xで示す方向に延びる画素分離部23-3,23-4の内周には、センサ基板11の深さ方向に沿ったn+型領域814が形成される。n+型領域814は、高濃度n型拡散領域118に電気的に接続される。
In FIG. 16, the
<第5の実施形態による作用効果>
以上のように第5の実施形態によれば、例えばn+型領域812と高濃度p型拡散領域117との間のブレークダウンを防止できる。
<Effects of the Fifth Embodiment>
As described above, according to the fifth embodiment, for example, breakdown between the n + -
<第6の実施形態>
第6の実施形態は、上記第4の実施形態と同じく、画素3において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
<Sixth Embodiment>
In the sixth embodiment, as in the fourth embodiment, a method for avoiding breakdown due to high-concentration impurities formed in order to lower the contact resistance in the
(画素の構成例)
図17を参照して、センサチップ1Eに形成される画素3の構成例について説明する。図17は、第6の実施形態に係る画素3の断面的な構成例を示す。図17において、上記図3と同一部分には、同一符号を付して詳細な説明を省略する。
(Example of pixel configuration)
A configuration example of the
SPAD素子6Eは、センサ基板11に形成される光吸収層111、n+型領域113,113’,412,512,512’、p+型領域112,411,511を含み構成される。
The
n+型領域113の近傍に形成された高濃度n型拡散領域911は、n型の拡散層(n++)であり、n+型領域113をSPAD素子6Eのカソードと電気的に接続するための第2コンタクト電極123との接続に用いられる。高濃度n型拡散領域911は、センサ側配線層12に形成される第2コンタクト電極123を介して、センサ側配線層12に形成される第2配線パターン124に電気的に接続されている。
A high-concentration n-
ところで、第1コンタクト電極121との接続に用いられる高濃度p型拡散領域912は、例えばn+型領域113と高濃度p型拡散領域912との間のブレークダウンを避けるために、高濃度n型拡散領域911と同一平面以外でセンサ基板11の深さ方向(図17中矢印Zで示す方向)に沿った位置に形成される。そして、高濃度n型拡散領域911に対し高濃度p型拡散領域912が深さ方向にシフトした領域には、メタル膜913が形成される。メタル膜913は、高濃度p型拡散領域912を第1コンタクト電極121に電気的に接続する。
By the way, the high-concentration p-
高濃度p型拡散領域912は、メタル膜913及び第1コンタクト電極121を介して、センサ側配線層12に形成される第1配線パターン122に電気的に接続されている。
The high-concentration p-
<第6の実施形態による作用効果>
以上のように第6の実施形態によれば、SPAD素子6Eのアノードと第1コンタクト電極121とを接続する高濃度p型拡散領域912を、SPAD素子6Eのカソード用の高濃度n型拡散領域911と同一平面以外のセンサ基板11の深さ方向に沿った位置に形成することで、例えばn+型領域113と高濃度p型拡散領域912との間のブレークダウンを防止できる。なお、SPAD素子6Fのカソード用の高濃度n型拡散領域911を、SPAD素子6Fのアノード用の高濃度p型拡散領域921に対し、センサ基板11の深さ方向に沿った位置にシフトするようにしてもよい。
<Effects of Sixth Embodiment>
As described above, according to the sixth embodiment, the high-concentration p-
<第7の実施形態>
第7の実施形態は、上記第4の実施形態と同じく、画素3において、コンタクト抵抗を下げるために形成される高濃度不純物によるブレークダウンを避けるための方法について説明する。
<Seventh embodiment>
In the seventh embodiment, as in the fourth embodiment, a method for avoiding breakdown due to high-concentration impurities formed in order to lower the contact resistance in the
(画素の構成例)
図18を参照して、センサチップ1Fに形成される画素3の構成例について説明する。図18は、第7の実施形態に係る画素3の断面的な構成例を示す。図18において、上記図17と同一部分には、同一符号を付して詳細な説明を省略する。
(Example of pixel configuration)
A configuration example of the
SPAD素子6Fは、センサ基板11に形成される光吸収層111、n+型領域113,113’,412,512,512’、p+型領域112,411,511を含み構成される。
The
ところで、第1コンタクト電極121との接続に用いられる高濃度p型拡散領域921は、例えばn+型領域113と高濃度p型拡散領域921との間のブレークダウンを避けるために、センサ基板11に対して高濃度n型拡散領域911の形成側とは反対側となる受光面(光入射面)側に形成される。
By the way, the high-concentration p-
高濃度p型拡散領域921は、第1コンタクト電極922を介して遮光膜33内で画素分離部23のメタル膜21に電気的に接続される。これにより、高濃度p型拡散領域921は、第1コンタクト電極922、メタル膜21、メタル膜913及び第1コンタクト電極121を介して、センサ側配線層12に形成される第1配線パターン122に電気的に接続される。
The high-concentration p-
<第7の実施形態による作用効果>
以上のように第7の実施形態によれば、SPAD素子6Fのアノードと第1コンタクト電極121とを接続する高濃度p型拡散領域921を、SPAD素子6Fのカソード用の高濃度n型拡散領域911が形成されるセンサ基板11の表面とは反対側の受光面(光入射面)に形成することで、例えばn+型領域113と高濃度p型拡散領域921との間のブレークダウンを防止できる。なお、SPAD素子6Fのカソード用の高濃度n型拡散領域911を、センサ基板11の受光面に形成し、SPAD素子6Fのアノード用の高濃度p型拡散領域921を、センサ基板11の表面に形成するようにしてもよい。
<Action and effect of the seventh embodiment>
As described above, according to the seventh embodiment, the high-concentration p-
<第8の実施形態>
第8の実施形態は、デバイス製造方法の実施形態である。
図19乃至図28は、本開示の第8の実施形態において、光検出素子を製造するウェーハプロセスフローを示している。各工程は、一般的なウェーハプロセスで形成できる。
<Eighth embodiment>
The eighth embodiment is an embodiment of a device manufacturing method.
19 to 28 show a wafer process flow for manufacturing photodetector elements in the eighth embodiment of the present disclosure. Each step can be formed by a general wafer process.
図19に示すように、例えば、シリコン半導体基板1000を用意し、図20に示すように、シリコン半導体基板1000の光入射面側に、例えばホウ素等のアクセプター不純物をドーピングすることでp型の拡散層1001を形成し、平面方向(図20中矢印X及びYで示す方向)への高電界領域を形成するために、p+型領域511及びn+型領域512,512’,521を形成する。
As shown in FIG. 19, for example, a
同時に、シリコン半導体基板1000を複数の画素3に分割し、深さ方向(図20中矢印Zで示す方向)への高電界領域を形成するために、p+型領域411の一部となるp+型領域1002と、n+型領域412の一部となるn+型領域1003とを形成する。p+型領域1002は、例えばホウ素等のアクセプター不純物を深さ方向へ3段づつドーピングされることにより形成される。また、n+型領域1003は、例えばリン等のドナー不純物を深さ方向へ3段づつドーピングされることにより形成される。
At the same time, in order to divide the
そして、図21に示すように、シリコン半導体基板1000のn+型領域512を形成する側に、例えばエピタキシャル成長でシリコン層1100をさらに成膜する。続いて、図22に示すように、シリコン層1100に、次段の平面方向(図22中矢印X及びYで示す方向)への高電界領域を形成するために、p+型領域112及びn+型領域113,113’を形成する。同時に、p+型領域411の残りの一部となるp+型領域1002と、n+型領域412の残りの一部となるn+型領域1003とを形成する。
Then, as shown in FIG. 21, a
そして、図23に示すように、p+型領域1002に高濃度p型拡散領域117を形成し、n+型領域113の近傍に高濃度n型拡散領域118を形成する。高濃度p型拡散領域117は、p+型領域1002より例えばホウ素等のアクセプター不純物をさらにドーピングすることにより形成される。高濃度n型拡散領域118は、n+型領域113より例えばリン等のドナー不純物をさらにドーピングすることにより形成される。
Then, as shown in FIG. 23, a high-concentration p-
そして、図24に示すように、シリコン層1100上にセンサ側配線層12を積層する。このとき、センサ側配線層12に形成される第1コンタクト電極121が高濃度p型拡散領域117に接続され、センサ側配線層12に形成される第2コンタクト電極123が高濃度n型拡散領域118に接続される。
Then, as shown in FIG. 24, the sensor-
以後、図25に示すように、図1から図24までのウェーハプロセスを行ったシリコン半導体基板1000を180度反転し、センサ側配線層12とロジック側配線層13とを貼り合わせ、図26に示すように、例えばCMP(Chemical Mechanical Polishing)研磨により、図25に示す所望の厚さまでの不要なシリコン半導体基板1200を削る。シリコン半導体基板1000は、不要なシリコン半導体基板1200が削られることにより、上記センサ基板11となる。
Thereafter, as shown in FIG. 25, the
そして、図27に示すように、隣接するSPAD素子6の間に、メタル膜21及び絶縁膜22による二重構造の画素分離部23を、センサ基板11の裏面(光入射面)から表面(センサ側配線層12に接する面)まで、つまりp+型領域1002,1101及び高濃度p型拡散領域117を貫通させて形成する。また、光吸収層111の裏面(光入射面)を囲うように、ピニング膜115を形成する。さらに、画素分離部23の側面とp+型領域411との間、ピニング膜115の上面(図27中矢印Zで示す方向側の面)に絶縁膜116を形成する。
Then, as shown in FIG. 27, between the adjacent
また、絶縁膜116の上面(図27中矢印Zで示す方向側の面)に平坦化膜31を形成する。画素分離部23の突き出たメタル膜21の上方(図27中矢印Zで示す方向)には、ハードマスク331が積層され、ハードマスク331の上方に絶縁膜332が積層される。
Further, a
以後、図28に示すように、絶縁膜332の上方(図28中矢印Zで示す方向)に反射防止膜333を積層することにより遮光膜33を形成する。そして、平坦化膜31の上面(図28中矢印Zで示す方向側の面)で遮光膜33との間に、オンチップレンズ32を形成する。
Thereafter, as shown in FIG. 28, the
<その他の実施形態>
上記のように、本技術は第1から第8の実施形態、及び第1の実施形態の変形例、第2の実施形態の変形例、第3の実施形態の第1変形例及び第2変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第1から第8の実施形態、及び第1の実施形態の変形例、第2の実施形態の変形例、第3の実施形態の第1変形例及び第2変形例が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第1から第8の実施形態、及び第1の実施形態の変形例、第2の実施形態の変形例、第3の実施形態の第1変形例及び第2変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
<Other embodiments>
As described above, the present technology can be applied to the first to eighth embodiments, the modified example of the first embodiment, the modified example of the second embodiment, the first modified example and the second modified example of the third embodiment. Although described by way of example, the discussion and drawings forming part of this disclosure should not be construed as limiting the technology. Technical contents disclosed by the above-described first to eighth embodiments, modified examples of the first embodiment, modified examples of the second embodiment, and first and second modified examples of the third embodiment Once the spirit is understood, it will be apparent to those skilled in the art that various alternative embodiments, implementations and operational techniques may be included in the technology. Further, the configurations disclosed in the first to eighth embodiments, the modified example of the first embodiment, the modified example of the second embodiment, the first modified example and the second modified example of the third embodiment, respectively can be combined as appropriate within a range that does not cause contradiction. For example, configurations disclosed by a plurality of different embodiments may be combined, or configurations disclosed by a plurality of different modifications of the same embodiment may be combined.
<電子機器への応用例>
図29は、本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
<Example of application to electronic equipment>
FIG. 29 is a block diagram showing a configuration example of an embodiment of an imaging device as an electronic device to which the present technology is applied.
図29の撮像装置2000は、ビデオカメラやデジタルスチルカメラ等である。撮像装置2000は、レンズ群2001、固体撮像素子2002、DSP回路2003、フレームメモリ2004、表示部2005、記録部2006、操作部2007、および電源部2008からなる。DSP回路2003、フレームメモリ2004、表示部2005、記録部2006、操作部2007、および電源部2008は、バスライン2009を介して相互に接続されている。
An
レンズ群2001は、被写体からの入射光(像光)を取り込んで固体撮像素子2002の撮像面上に結像する。固体撮像素子2002は、上述した光検出素子の第1乃至第7の実施形態からなる。固体撮像素子2002は、レンズ群2001によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてDSP回路2003に供給する。
A
DSP回路2003は、固体撮像素子2002から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ2004に供給し、一時的に記憶させる。
表示部2005は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ2004に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
The
The
記録部2006は、DVD(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ2004に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
操作部2007は、ユーザによる操作の下に、撮像装置2000が持つ様々な機能について操作指令を発する。電源部2008は、電源を、DSP回路2003、フレームメモリ2004、表示部2005、記録部2006、および操作部2007に対して適宜供給する。
A
An
本技術を適用する電子機器は、画像取込部(光電変換部)に光検出素子を用いる装置であればよく、撮像装置2000のほか、撮像機能を有する携帯端末装置、画像読取部に光検出装置を用いる複写機などがある。 The electronic device to which the present technology is applied may be any device that uses a photodetector in its image capture unit (photoelectric conversion unit). There are copiers and the like that use devices.
なお、本開示は以下のような構成も取ることができる。
(1)
それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第1導電型領域、及び前記第1導電型領域に接合され第1導電型とは逆電極の第2導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第1導電型領域と前記第2導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される
光検出素子。
(2)
前記複数の画素のそれぞれは、
隣接する画素の間に形成され、前記半導体基板の深さ方向に延伸する画素分離部を備え、
前記高電界領域は、さらに、前記画素分離部の近傍に形成される前記第1導電型領域と、平面視において前記第1導電型領域の内側に形成される前記第2導電型領域との間に所定の電圧が印加されることにより形成される
上記(1)に記載の光検出素子。
(3)
複数段形成された前記高電界領域のうち第1の高電界領域は、前記電気信号を処理する第1の信号処理回路に接続され、
前記第1の高電界領域とは別の第2の高電界領域は、前記第1の信号処理回路とは別の第2の信号処理回路に接続される
上記(1)に記載の光検出素子。
(4)
前記第1の信号処理回路及び前記第2の信号処理回路は、前記電気信号に基づいて、光の発光時から前記画素が受光するまでの時間に対応するカウント値を生成する計時部を有する
上記(3)に記載の光検出素子。
(5)
前記第1の信号処理回路は、前記電気信号の第1の信号レベルから第2の信号レベルへ変化する第1のエッジを検出する第1のエッジ検出部を有し、
前記第2の信号処理回路は、前記電気信号の前記第2の信号レベルから前記第1の信号レベルへ変化する第2のエッジを検出する第2のエッジ検出部を有する
上記(3)に記載の光検出素子。
(6)
前記第1の信号処理回路は、第1の波長帯域の電気信号をカウントする第1のカウンタを有し、
前記第2の信号処理回路は、前記第1の波長帯域とは異なる第2の波長帯域の電気信号をカウントする第2のカウンタを有する
上記(3)に記載の光検出素子。
(7)
複数段の前記高電界領域のうち少なくとも1つの高電界領域は、他の高電界領域より小さいサイズである
上記(1)に記載の光検出素子。
(8)
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第1導電型領域と前記第2導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
複数段の前記高電界領域のうち前記コンタクト電極が形成される側の高電界領域は、他の高電界領域より小さいサイズである
上記(1)に記載の光検出素子。
(9)
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第1導電型領域と前記第2導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置と同一平面以外で前記半導体基板の深さ方向に沿った異なる位置である
上記(1)に記載の光検出素子。
(10)
前記複数の画素のそれぞれは、
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記第1導電型領域と前記第2導電型領域との間に前記所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、前記半導体基板の前記光入射面側であり、
他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置は、前記半導体基板の前記光入射面とは反対の面側である
上記(1)に記載の光検出素子。
(11)
それぞれ入射した光に応じて電気信号を生成可能な複数の画素を配置する半導体基板を備える光検出素子の製造方法であって、
前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第1の高電界領域を形成するための第1導電型領域、第1導電型とは逆電極の第2導電型領域を形成する第1の高電界領域形成工程と、
前記第1の高電界領域より前記深さ方向へ、前記平面方向への第2の高電界領域を形成するための前記第1導電型領域及び前記第2導電型領域を形成する第2の高電界領域形成工程と、
前記第1の高電界領域及び前記第2の高電界領域を形成するために、所定の電圧を前記第1導電型領域と前記第2導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程と
を有する光検出素子の製造方法。
(12)
前記第1の高電界領域形成工程は、さらに、前記第1の高電界領域の形成と同時に、前記深さ方向への第3の高電界領域を形成するための前記第1導電型領域及び前記第2導電型領域の少なくとも一部を形成する工程を有し、
前記第2の高電界領域形成工程は、さらに、前記第2の高電界領域の形成と同時に、前記第3の高電界領域を形成するための前記第1導電型領域及び前記第2導電型領域の残りの一部を形成する工程を有する
上記(11)に記載の光検出素子の製造方法。
(13)
それぞれ入射した光に応じて電気信号を生成可能なアバランシェフォトダイオード素子を形成する複数の画素を備え、
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第1導電型領域、及び前記第1導電型領域に接合され第1導電型とは逆電極の第2導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第1導電型領域と前記第2導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、
電子機器。
Note that the present disclosure can also take the following configuration.
(1)
comprising a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in response to incident light;
each of the plurality of pixels,
a semiconductor substrate in which a first conductivity type region and a second conductivity type region joined to the first conductivity type region and having an electrode opposite to the first conductivity type are formed in at least a part of a region;
A predetermined voltage is applied between the first-conductivity-type region and the second-conductivity-type region in a planar direction orthogonal to a depth direction from the light-incident surface of the semiconductor substrate to the surface opposite to the light-incident surface. a high electric field region formed by applying an electric field having a higher electric field than the electric field applied to other regions of the semiconductor substrate;
The high electric field region is a photodetector formed in a plurality of steps in a depth direction of the semiconductor substrate.
(2)
each of the plurality of pixels,
A pixel separating portion formed between adjacent pixels and extending in the depth direction of the semiconductor substrate;
The high electric field region is further defined between the first conductivity type region formed near the pixel separating portion and the second conductivity type region formed inside the first conductivity type region in plan view. The photodetector element according to the above (1), which is formed by applying a predetermined voltage to.
(3)
A first high electric field region among the high electric field regions formed in multiple stages is connected to a first signal processing circuit for processing the electrical signal,
The photodetector element according to (1) above, wherein the second high electric field region different from the first high electric field region is connected to a second signal processing circuit different from the first signal processing circuit. .
(4)
The first signal processing circuit and the second signal processing circuit each have a clock unit that generates a count value corresponding to the time from when light is emitted until when the pixel receives light, based on the electrical signal. The photodetector according to (3).
(5)
The first signal processing circuit has a first edge detection section that detects a first edge of the electrical signal that changes from a first signal level to a second signal level,
(3) above, wherein the second signal processing circuit includes a second edge detection section that detects a second edge of the electrical signal that changes from the second signal level to the first signal level. photodetector.
(6)
The first signal processing circuit has a first counter that counts electrical signals in a first wavelength band,
The photodetector according to (3) above, wherein the second signal processing circuit includes a second counter that counts electrical signals in a second wavelength band different from the first wavelength band.
(7)
The photodetector according to (1) above, wherein at least one of the high electric field regions in the plurality of stages has a smaller size than the other high electric field regions.
(8)
each of the plurality of pixels,
a plurality of contact electrodes electrically connected to the cathode and anode of the avalanche photodiode element, respectively, for applying a predetermined voltage between the first conductivity type region and the second conductivity type region; ,
The photodetector according to (1), wherein the high electric field region on the side where the contact electrode is formed among the multiple stages of the high electric field regions is smaller in size than the other high electric field regions.
(9)
each of the plurality of pixels,
a plurality of contact electrodes electrically connected to the cathode and anode of the avalanche photodiode element, respectively, for applying a predetermined voltage between the first conductivity type region and the second conductivity type region; ,
A connection position between one contact electrode of the plurality of contact electrodes and one of the anode and the cathode of the avalanche photodiode element is on the same plane as a connection position between the other contact electrode and the other avalanche photodiode element. The photodetector according to (1) above, which is located at a different position along the depth direction of the semiconductor substrate.
(10)
each of the plurality of pixels,
a plurality of contact electrodes electrically connected to the cathode and anode of the avalanche photodiode element, respectively, for applying the predetermined voltage between the first conductivity type region and the second conductivity type region; ,
a connection position between one of the plurality of contact electrodes and either one of the anode and the cathode of the avalanche photodiode element is on the light incident surface side of the semiconductor substrate;
The photodetector element according to (1) above, wherein the connection position between the other contact electrode and the other avalanche photodiode element is on the surface side opposite to the light incident surface of the semiconductor substrate.
(11)
A method for manufacturing a photodetector device comprising a semiconductor substrate on which a plurality of pixels each capable of generating an electric signal according to incident light are arranged,
a first conductivity type region for forming, in at least a partial region of the semiconductor substrate, a first high electric field region in a plane direction orthogonal to a depth direction from the light incident surface to the opposite surface; a first high electric field region forming step of forming a second conductivity type region having an electrode opposite to the type;
A second high electric field forming the first conductivity type region and the second conductivity type region for forming the second high electric field region in the plane direction from the first high electric field region in the depth direction an electric field region forming step;
a plurality of contact electrodes for applying a predetermined voltage between the first conductivity type region and the second conductivity type region to form the first high electric field region and the second high electric field region; and a contact electrode forming step of forming a contact electrode on the surface opposite to the light incident surface of the semiconductor substrate.
(12)
The first high electric field region forming step further includes the first conductivity type region for forming a third high electric field region in the depth direction and the forming at least part of the second conductivity type region;
The second high electric field region forming step further includes forming the first conductivity type region and the second conductivity type region for forming the third high electric field region simultaneously with the formation of the second high electric field region. The method for manufacturing a photodetector element according to (11) above, comprising the step of forming the remaining part of.
(13)
comprising a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in response to incident light;
each of the plurality of pixels,
a semiconductor substrate in which a first conductivity type region and a second conductivity type region joined to the first conductivity type region and having an electrode opposite to the first conductivity type are formed in at least a part of a region;
A predetermined voltage is applied between the first-conductivity-type region and the second-conductivity-type region in a planar direction orthogonal to a depth direction from the light-incident surface of the semiconductor substrate to the surface opposite to the light-incident surface. a high electric field region formed by applying an electric field having a higher electric field than the electric field applied to other regions of the semiconductor substrate;
The high electric field region includes a photodetector element formed in a plurality of stages in the depth direction of the semiconductor substrate,
Electronics.
1,1A,1B,1C,1E,1F…センサチップ、2…画素アレイ部、3…画素、5…バイアス電圧印加部、6,6-1,6A,6B,6C,6D,6E,6F…SPAD素子、7,621,631…クエンチング抵抗素子、8,622,632…インバータ、11…センサ基板、12…センサ側配線層、13…ロジック側配線層、21,913…メタル膜、22,116,332…絶縁膜、23,23-1,23-2,23-3,23-4…画素分離部、31…平坦化膜、32…オンチップレンズ、33…遮光膜、111…光吸収層、112,411,511,514,611,711,811,1002,1101…p+型領域、113,113’,412,512,512’,515,521,612,712,712’,812,812’,814,1003…n+型領域、114,413,513,713,813…高電界領域、115…ピニング膜、117,912,921…高濃度p型拡散領域、118,119,911…高濃度n型拡散領域、121,922…第1コンタクト電極、122…第1配線パターン、123,125,127…第2コンタクト電極、124,126,128…第2配線パターン、331…ハードマスク、333…反射防止膜、623,633,643…計時部、624,634…エッジ検出部、625,635…カウンタ、641…処理部、642…論理OR回路、644…信号調整部、645…認識・判定部、1000,1200…シリコン半導体基板、1001…拡散層、1100…シリコン層、2000…撮像装置、2001…レンズ群、2002…固体撮像素子、2003…DSP回路、2004…フレームメモリ、2005…表示部、2006…記録部、2007…操作部、2008…電源部、2009…バスライン
1, 1A, 1B, 1C, 1E, 1F... sensor chip, 2... pixel array section, 3... pixel, 5... bias voltage application section, 6, 6-1, 6A, 6B, 6C, 6D, 6E, 6F...
Claims (13)
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第1導電型領域、及び前記第1導電型領域に接合され第1導電型とは逆電極の第2導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第1導電型領域と前記第2導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される
光検出素子。 comprising a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in response to incident light;
each of the plurality of pixels,
a semiconductor substrate in which a first conductivity type region and a second conductivity type region joined to the first conductivity type region and having an electrode opposite to the first conductivity type are formed in at least a part of a region;
A predetermined voltage is applied between the first-conductivity-type region and the second-conductivity-type region in a planar direction orthogonal to a depth direction from the light-incident surface of the semiconductor substrate to the surface opposite to the light-incident surface. a high electric field region formed by applying an electric field having a higher electric field than the electric field applied to other regions of the semiconductor substrate;
The high electric field region is a photodetector formed in a plurality of steps in a depth direction of the semiconductor substrate.
隣接する画素の間に形成され、前記半導体基板の深さ方向に延伸する画素分離部を備え、
前記高電界領域は、さらに、前記画素分離部の近傍に形成される前記第1導電型領域と、平面視において前記第1導電型領域の内側に形成される前記第2導電型領域との間に所定の電圧が印加されることにより形成される
請求項1に記載の光検出素子。 each of the plurality of pixels,
A pixel separating portion formed between adjacent pixels and extending in the depth direction of the semiconductor substrate;
The high electric field region is further defined between the first conductivity type region formed near the pixel separating portion and the second conductivity type region formed inside the first conductivity type region in plan view. 2. The photodetector according to claim 1, wherein the photodetector is formed by applying a predetermined voltage to the.
前記第1の高電界領域とは別の第2の高電界領域は、前記第1の信号処理回路とは別の第2の信号処理回路に接続される
請求項1に記載の光検出素子。 A first high electric field region among the high electric field regions formed in multiple stages is connected to a first signal processing circuit for processing the electrical signal,
2. The photodetector according to claim 1, wherein the second high electric field region different from the first high electric field region is connected to a second signal processing circuit different from the first signal processing circuit.
請求項3に記載の光検出素子。 The first signal processing circuit and the second signal processing circuit each have a timer that generates a count value corresponding to the time from when light is emitted to when the pixel receives light, based on the electrical signal. Item 4. The photodetector according to item 3.
前記第2の信号処理回路は、前記電気信号の前記第2の信号レベルから前記第1の信号レベルへ変化する第2のエッジを検出する第2のエッジ検出部を有する
請求項3に記載の光検出素子。 The first signal processing circuit has a first edge detection section that detects a first edge of the electrical signal that changes from a first signal level to a second signal level,
4. The second signal processing circuit according to claim 3, wherein said second signal processing circuit has a second edge detection section for detecting a second edge of said electrical signal that changes from said second signal level to said first signal level. Photodetector.
前記第2の信号処理回路は、前記第1の波長帯域とは異なる第2の波長帯域の電気信号をカウントする第2のカウンタを有する
請求項3に記載の光検出素子。 The first signal processing circuit has a first counter that counts electrical signals in a first wavelength band,
4. The photodetector according to claim 3, wherein said second signal processing circuit has a second counter for counting electrical signals in a second wavelength band different from said first wavelength band.
請求項1に記載の光検出素子。 2. The photodetector according to claim 1, wherein at least one of the high electric field regions of the plurality of stages has a smaller size than other high electric field regions.
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第1導電型領域と前記第2導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
複数段の前記高電界領域のうち前記コンタクト電極が形成される側の高電界領域は、他の高電界領域より小さいサイズである
請求項1に記載の光検出素子。 each of the plurality of pixels,
a plurality of contact electrodes electrically connected to the cathode and anode of the avalanche photodiode element, respectively, for applying a predetermined voltage between the first conductivity type region and the second conductivity type region; ,
2. The photodetector according to claim 1, wherein the high electric field region on the side where the contact electrode is formed among the multiple stages of the high electric field regions is smaller in size than the other high electric field regions.
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記前記第1導電型領域と前記第2導電型領域との間に所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置と同一平面以外で前記半導体基板の深さ方向に沿った異なる位置である
請求項1に記載の光検出素子。 each of the plurality of pixels,
a plurality of contact electrodes electrically connected to the cathode and anode of the avalanche photodiode element, respectively, for applying a predetermined voltage between the first conductivity type region and the second conductivity type region; ,
A connection position between one contact electrode of the plurality of contact electrodes and one of the anode and the cathode of the avalanche photodiode element is on the same plane as a connection position between the other contact electrode and the other avalanche photodiode element. 2. The photodetector according to claim 1, wherein the position is different along the depth direction of the semiconductor substrate except for the position.
前記アバランシェフォトダイオード素子のカソード及びアノードにそれぞれ電気的に接続され、前記第1導電型領域と前記第2導電型領域との間に前記所定の電圧を印加するための複数のコンタクト電極をさらに備え、
前記複数のコンタクト電極のうち一方のコンタクト電極と前記アバランシェフォトダイオード素子のアノード及びカソードのいずれか一方との接続位置は、前記半導体基板の光入射面側であり、
他方のコンタクト電極と前記アバランシェフォトダイオード素子の他方との接続位置は、前記半導体基板の前記光入射面とは反対の面側である
請求項1に記載の光検出素子。 each of the plurality of pixels,
a plurality of contact electrodes electrically connected to the cathode and anode of the avalanche photodiode element, respectively, for applying the predetermined voltage between the first conductivity type region and the second conductivity type region; ,
a connection position between one of the plurality of contact electrodes and either one of the anode and the cathode of the avalanche photodiode element is on the light incident surface side of the semiconductor substrate;
2. The photodetector device according to claim 1, wherein the connection position of the other contact electrode and the other avalanche photodiode device is on the side of the semiconductor substrate opposite to the light incident surface.
前記半導体基板の少なくとも一部の領域に、光入射面から反対の面に至る深さ方向と直交する平面方向への第1の高電界領域を形成するための第1導電型領域、第1導電型とは逆電極の第2導電型領域を形成する第1の高電界領域形成工程と、
前記第1の高電界領域より前記深さ方向へ、前記平面方向への第2の高電界領域を形成するための前記第1導電型領域及び前記第2導電型領域を形成する第2の高電界領域形成工程と、
前記第1の高電界領域及び前記第2の高電界領域を形成するために、所定の電圧を前記第1導電型領域と前記第2導電型領域との間に印加するための複数のコンタクト電極を、前記半導体基板の前記光入射面とは反対の面に形成するコンタクト電極形成工程と
を有する光検出素子の製造方法。 A method for manufacturing a photodetector device comprising a semiconductor substrate on which a plurality of pixels each capable of generating an electric signal according to incident light are arranged,
a first conductivity type region for forming, in at least a partial region of the semiconductor substrate, a first high electric field region in a plane direction orthogonal to a depth direction from the light incident surface to the opposite surface; a first high electric field region forming step of forming a second conductivity type region having an electrode opposite to the type;
A second high electric field forming the first conductivity type region and the second conductivity type region for forming the second high electric field region in the plane direction from the first high electric field region in the depth direction an electric field region forming step;
a plurality of contact electrodes for applying a predetermined voltage between the first conductivity type region and the second conductivity type region to form the first high electric field region and the second high electric field region; and a contact electrode forming step of forming a contact electrode on the surface opposite to the light incident surface of the semiconductor substrate.
前記第2の高電界領域形成工程は、さらに、前記第2の高電界領域の形成と同時に、前記第3の高電界領域を形成するための前記第1導電型領域及び前記第2導電型領域の残りの一部を形成する工程を有する
請求項11に記載の光検出素子の製造方法。 The first high electric field region forming step further includes the first conductivity type region for forming a third high electric field region in the depth direction and the forming at least part of the second conductivity type region;
The second high electric field region forming step further includes forming the first conductivity type region and the second conductivity type region for forming the third high electric field region simultaneously with the formation of the second high electric field region. 12. The method of manufacturing a photodetector element according to claim 11, further comprising the step of forming the remaining part of the .
前記複数の画素のそれぞれは、
少なくとも一部の領域に、第1導電型領域、及び前記第1導電型領域に接合され第1導電型とは逆電極の第2導電型領域が形成される半導体基板と、
前記半導体基板の光入射面から前記光入射面とは反対の面に至る深さ方向と直交する平面方向において、前記第1導電型領域と前記第2導電型領域との間に所定の電圧が印加されることにより形成され、前記半導体基板の他の領域にかかる電界に比して高い電界を有する高電界領域と
を備え、
前記高電界領域は、前記半導体基板の深さ方向に複数段形成される光検出素子を備えた、
電子機器。 comprising a plurality of pixels each forming an avalanche photodiode element capable of generating an electrical signal in response to incident light;
each of the plurality of pixels,
a semiconductor substrate in which a first conductivity type region and a second conductivity type region joined to the first conductivity type region and having an electrode opposite to the first conductivity type are formed in at least a part of a region;
A predetermined voltage is applied between the first-conductivity-type region and the second-conductivity-type region in a planar direction orthogonal to a depth direction from the light-incident surface of the semiconductor substrate to the surface opposite to the light-incident surface. a high electric field region formed by applying an electric field having a higher electric field than the electric field applied to other regions of the semiconductor substrate;
The high electric field region includes a photodetector element formed in a plurality of stages in the depth direction of the semiconductor substrate,
Electronics.
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