JP2022162183A - 演算装置および演算方法 - Google Patents

Abstract

【課題】積和演算を実行する演算装置において、桁合わせシフト回路の回路遅延を低減する。【解決手段】演算装置は、第１および第２浮動小数点数データの第１および第２指数を加算して得られる第３指数の下位ｎビット（ｎは１以上の整数）を０に設定して第４指数を生成する切り下げ回路と、第３指数の下位ｎビットの値で示されるビット数分、第１および第２浮動小数点数データの第１および第２仮数を乗算して得られる第３仮数を左シフトして第４仮数を生成する第１シフト回路と、第４仮数の２のｎ乗のビット毎に誤り検出符号を生成する誤り符号生成回路と、第４指数と第５指数との差に基づいて第４仮数と第５仮数との桁合わせを実行し、桁合わせ後の仮数に対応する指数を第５指数として出力する第２シフト回路と、桁合わせ後の第４仮数および第５仮数を加算し、加算結果を第５仮数として出力する第２加算器と、を有する。【選択図】図１

Description

本発明は、演算装置および演算方法に関する。

複数バイトを含むデータをバイト単位でシフトした後、さらにビット単位でシフトすることで、任意のビット数をシフト可能なシフト回路が知られている。この種のシフト回路では、データがバイト毎にパリティを含む場合、データをバイト単位でシフトすることで、シフト後のパリティの予測回路が不要になる（例えば、特許文献１参照）。

また、浮動小数点数データを加算する加算器において、浮動小数点数データから変換した固定小数点数データを使用して加算を実行し、加算結果を浮動小数点数データに変換する手法が知られている（例えば、特許文献２参照）。

特開昭６１－１４８５２７号公報 特開２０１６－１５７２９９号公報

ところで、浮動小数点積和演算器等の演算装置において、乗算結果を順次足し込む処理を実行する場合、桁合わせシフト回路により乗算結果の仮数と前回の加算結果の仮数とが桁合わせされた後、加算回路による加算が実行される。桁合わせでの仮数のビットシフト数は、乗算結果の指数の前回の加算結果の指数との差分により決まる任意の値である。このため、桁合わせシフト回路には、桁合わせした仮数のパリティを生成するパリティ生成回路が設けられる。桁合わせシフト回路が、積和演算のためのループ経路に含まれる場合、パリティ生成回路等の桁合わせシフト回路の回路遅延は、演算装置の演算時間の増大に影響しやすい。

１つの側面では、本発明は、積和演算を実行する演算装置において、桁合わせシフト回路の回路遅延を低減することを目的とする。

一つの観点によれば、演算装置は、第１浮動小数点数データと第２浮動小数点数データとを乗算し、乗算結果を順次足し合わせる演算装置であって、前記第１浮動小数点数データの第１指数と前記第２浮動小数点数データの第２指数とを加算して第３指数を生成する第１加算器と、前記第１浮動小数点数データの第１仮数と前記第２浮動小数点数データの第２仮数とを乗算して第３仮数を生成する乗算器と、前記第３指数の下位ｎビット（ｎは１以上の整数）を０に設定して第４指数を生成する切り下げ回路と、前記第３指数の下位ｎビットの値で示されるビット数分、前記第３仮数を左シフトして第４仮数を生成する第１シフト回路と、前記第４仮数の２のｎ乗のビット毎に誤り検出符号を生成する誤り符号生成回路と、前記第４指数と第５指数との差に基づいて前記第４仮数と第５仮数との桁合わせを実行し、桁合わせ後の仮数に対応する指数を前記第５指数として出力する第２シフト回路と、桁合わせ後の第４仮数および第５仮数を加算し、加算結果を前記第５仮数として出力する第２加算器と、を有する。

積和演算を実行する演算装置において、桁合わせシフト回路の回路遅延を低減することができる。

一実施形態における演算装置の一例を示すブロック図である。 別の実施形態における演算装置の一例を示すブロック図である。 図１の左シフト回路が生成する仮数の例を示す説明図である。 図２の桁合わせシフト回路の一例を示すブロック図である。 図４の右シフト回路の例を示すブロック図である。 他の演算装置の一例を示すブロック図である。 図６の桁合わせシフト回路の一例を示す説明図である。 図７の右シフト回路の一例を示すブロック図である。 図８のシフト回路２１２ａの一例を示す回路図である。 図８のシフト回路２１２ａの動作の一例を示す説明図である。 別の実施形態における演算装置の一例を示すブロック図である。

以下、図面を参照して、実施形態が説明される。

図１は、一実施形態における演算装置の一例を示す。図１に示す演算装置１００は、例えば、浮動小数点数データの積和演算を実行する積和演算器であり、プロセッサ等に搭載される。演算装置１００は、オペランドＯＰ１、ＯＰ２を乗算し、乗算結果を順次足し込む処理を実行することで、演算方法を実現する。

演算装置１００は、レジスタ１０、１２、加算器１４、乗算器１６、切り下げ回路１８、パリティ予測回路２０、左シフト回路２２、桁合わせシフト回路２４および加算器２６を有する。加算器１４は、第１加算器の一例である。左シフト回路２２は、第１シフト回路の一例である。桁合わせシフト回路２４は、第２シフト回路の一例である。加算器２６は、第２加算器の一例である。

レジスタ１０、１２は、演算対象のオペランドＯＰ１、ＯＰ２を保持する。オペランドＯＰ１は、指数Ｅ１と仮数Ｆ１とを含む。オペランドＯＰ２は、指数Ｅ２と仮数Ｆ２とを含む。なお、各オペランドＯＰ１、ＯＰ２には、仮数Ｆ１、Ｆ２の所定数のビット毎にパリティデータが付加されてもよい。

例えば、ＩＥＥＥ（The Institute of Electrical and Electronics Engineers）７５４（浮動小数点数演算標準）の倍精度浮動小数点数フォーマットを使用する場合、指数Ｅ１、Ｅ２は、１１ビットであり、仮数Ｆ１、Ｆ２は、５２ビットであり、符号ビットが１ビットである。ＩＥＥＥ７５４の単精度浮動小数点数フォーマットを使用する場合、指数Ｅ１、Ｅ２は、８ビットであり、仮数Ｆ１、Ｆ２は、２３ビットであり、符号ビットが１ビットである。なお、以下の説明では、正値が扱われるとし、符号ビットは省略する。

加算器１４は、指数Ｅ１、Ｅ２の加算を実行し、加算結果を指数Ｅ３として出力する。乗算器１６は、仮数Ｆ１、Ｆ２の乗算を実行し、乗算結果を仮数Ｆ３として出力する。なお、乗算器１６は、乗算結果の仮数Ｆ３に、所定数のビット毎にパリティデータを付加してもよい。また、乗算器１６は、レシジュチェック方式により保護されてもよい。

切り下げ回路１８は、加算器１４からの指数Ｅ３の下位ｎビットを０に設定することで、指数Ｅ３の切り下げ処理を実行する。なお、ｎは１以上の整数であればよい。ｎは、パリティ予測回路２０による各パリティＤＰの生成に使用される仮数Ｆ３のビット数２^ｎに対応して決められる。以下の説明では、ｎが２ビットであるとする。

パリティ予測回路２０は、指数Ｅ３の下位２ビットで示される全てのビット値０、１、２、３で仮数Ｆ３を左シフトした場合に生成される４通りの仮数Ｆ４について４ビット（２^ｎビット）毎にパリティＤＰを生成する。パリティ予測回路２０は、生成したパリティＤＰを左シフト回路２２に出力する。以下では、パリティＤＰの生成単位である２^ｎビットのデータ（仮数）の各々は、ディジットと称される。例えば、データの２^ｎビットは、下位ビット側から第１ディジット、第２ディジット、第３ディジット、...と称される。

左シフト回路２２は、指数Ｅ３の下位２ビットのビット値（０から３のいずれか）だけ仮数Ｆ３の各ビットを左シフトする。これにより、切り下げ回路１８で切り下げられた指数Ｅ３の下位２ビットのビット値に応じて仮数Ｆ３を増加させることができる。換言すれば、指数Ｅ３に対する指数Ｅ４の減少分を仮数Ｆ３に対する仮数Ｆ４の増加分として相殺することができ、指数Ｆ４と仮数Ｆ５とで示される浮動小数点数データを、指数Ｅ３と仮数Ｆ３とで示される浮動小数点数データと同じにすることができる。

また、左シフト回路２２は、パリティ予測回路２０により生成された４通りの仮数Ｆ４に対応するパリティＤＰのうち、指数Ｅ３の下位２ビットのビット値に対応するパリティＤＰを選択する。そして、左シフト回路２２は、選択したパリティＤＰを仮数Ｆ４内に埋め込む。パリティ予測回路２０と、左シフト回路２２において４通りの仮数Ｆ４に対応するパリティＤＰから正しいパリティＤＰを選択する機能部とは、誤り符号生成回路の一例である。パリティＤＰは、誤り検出符号の一例である。

桁合わせシフト回路２４は、指数Ｅ４および仮数Ｆ４で示される浮動小数点数データと、指数Ｅ５および仮数Ｆ５で示される浮動小数点数データとの桁合わせを実行し、桁合わせ後の仮数Ｆ４、Ｆ５と指数Ｅ５とを出力する。加算器２６は、桁合わせシフト回路２４により桁合わせされた仮数Ｆ４、Ｆ５の加算を実行し、加算結果を新たな仮数Ｆ５として出力する。例えば、加算器２６は、仮数Ｆ４、Ｆ５の加算結果である新たな仮数Ｆ５に対応するパリティＤＰを予測する図示しないパリティ予測回路を含む。加算器２６に含まれるパリティ予測回路は、加算器２６による加算動作と並列に動作するため、ディレイペナルティは少ない。

例えば、桁合わせシフト回路２４は、指数Ｅ４、Ｅ５のうち値が小さい指数に対応する仮数を、指数Ｅ４、Ｅ５の差の絶対値だけ右シフトする右シフト回路２５を有する。桁合わせシフト回路２４は、指数Ｅ４、Ｅ５のうち、大きい指数を指数Ｅ５として出力する。

右シフト回路２５は、指数Ｅ４＞指数Ｅ５の場合、仮数Ｆ５を指数Ｅ４－指数Ｅ５だけ右シフトする。右シフト回路２５は、指数Ｅ４＜指数Ｅ５の場合、仮数Ｆ４を指数Ｅ５－Ｅ４だけ右シフトする。右シフト回路２５は、指数Ｅ４＝指数Ｅ５の場合、右シフトを実行せずに仮数Ｆ４、Ｆ５を加算器２６に出力する。

指数Ｅ４は、切り下げ回路１８による切り下げにより下位２ビットが０である。指数Ｅ５は、下位２ビットが０に設定された指数Ｅ４に基づいて生成されるため、下位２ビットは０である。このため、右シフト回路２５によるシフト量を常に４ビット単位（２^ｎ単位）にすることができる。

例えば、右シフト回路２５により仮数Ｆ４がシフトされた場合、シフト後の仮数に対するパリティＤＰは、パリティ予測回路２０により生成されたパリティＤＰをそのまま使用することができる。また、右シフト回路２５により仮数Ｆ５がシフトされた場合、シフト後の仮数に対するパリティＤＰは、後述する加算器２６により生成されたパリティＤＰをそのまま使用することができる。

したがって、右シフト回路２５によるシフト後の仮数に対応するパリティＤＰを予測するパリティ予測回路を省くことができる。桁合わせシフト回路２４にパリティ予測回路を搭載する場合、パリティ予測回路が予測したパリティＤＰは、右シフト回路２５に供給される。このため、パリティ予測回路を搭載する桁合わせシフト回路は、パリティ予測回路を搭載しない桁合わせシフト回路２４に比べて、右シフト回路２５のビットシフト時間が長くなってしまう。

この実施形態では、桁合わせシフト回路２４へのパリティ予測回路の搭載が不要になるため、桁合わせシフト回路２４の回路遅延を低減することができる。例えば、右シフト回路２５によるビットシフト時間を短縮することができる。この結果、仮数Ｆ４、Ｆ５の桁合わせ時間を短縮することができ、積和演算に掛かる時間を短縮することができる。演算時間の短縮効果は、積和演算の回数が多いほど高くなる。

図２は、別の実施形態における演算装置の一例を示す。図１と同様の要素については、詳細な説明は省略する。図２に示す演算装置１０２は、図１の演算装置１００と同様に、浮動小数点数データの積和演算を実行する積和演算器である。すなわち、演算装置１０２は、積和演算の演算方法を実現する。この実施形態では、パリティＤＰは、仮数Ｆ３の４ビット（２^ｎビット；ｎは２）毎に生成されるとする。

演算装置１０２は、レジスタ１１０、１１２、加算器１１４、乗算器１１６、切り下げ回路１１８、パリティ予測回路１２０、左シフト回路１２２および中間レジスタ１２３を有する。また、演算装置１０２は、桁合わせシフト回路２００、加算器１２６、ループバックレジスタ１２７および正規化シフト回路１２８を有する。中間レジスタ１２３およびループバックレジスタ１２７は、クロックサイクルを区切るために配置される。

レジスタ１１０、１１２、加算器１１４および乗算器１１６の機能は、図１のレジスタ１０、１２、加算器１４および乗算器１６の機能と同様である。切り下げ回路１１８、パリティ予測回路１２０、左シフト回路１２２および加算器１２６の機能は、図１の切り下げ回路１８、パリティ予測回路２０、左シフト回路２２および加算器２６の機能と同様である。例えば、左シフト回路１２２は、指数Ｅ３の下位２ビットのビット値（０から３のいずれか）だけ仮数Ｆ３の各ビットを左シフトする。左シフト回路１２２が生成する仮数Ｆ４の例は、図３に示される。

中間レジスタ１２３は、切り下げ回路１１８から出力される指数Ｅ４と左シフト回路１２２から出力される仮数Ｆ４とを保持し、保持した指数Ｅ４および仮数Ｆ４を桁合わせシフト回路２００に出力する。桁合わせシフト回路２００の機能は、図１の桁合わせシフト回路２４の機能と同様である。桁合わせシフト回路２００の例は、図４に示される。ループバックレジスタ１２７は、桁合わせシフト回路２００からの指数Ｅ５と、加算器１２６からの仮数Ｆ５とを保持し、保持した指数Ｅ５および仮数Ｆ５を桁合わせシフト回路２００および正規化シフト回路１２８に出力する。

正規化シフト回路１２８は、仮数Ｆ５の丸め処理を実行するとともに、仮数Ｆ５の最上位ビットの１つ上に暗黙の１があるとして仮数Ｆ５を表現する。また、正規化シフト回路１２８は、丸め処理に応じて指数Ｅ５を調整する。そして、正規化シフト回路１２８は、正規化した指数Ｅ５と仮数Ｆ５とを演算結果として出力する。

図３は、図２の左シフト回路１２２が生成する仮数Ｆ４の例を示す。図３では、説明を分かりやすくするため、仮数Ｆ３、Ｆ４のうちの下位の１６ビットを抜き出している。パリティＤＰは、仮数Ｆ３、Ｆ４の４ビット毎に付加されるとする。この場合、左シフト回路１２２は、指数Ｅ３の下位２ビットのビット値（０から３のいずれか）と同じ数だけ仮数Ｆ３を左ビットシフトすることで、仮数Ｆ４を生成する。また、パリティ予測回路１２０により予測されたパリティＤＰ（４つのビットシフト量に対応する４つＤＰ３、４つのＤＰ２、４つのＤＰ１、４つのＤＰ０）からビットシフト量に対応するパリティＤＰ３－ＤＰ０を選択する。

シフト量が０ビットの場合、仮数Ｆ４の各４ビットとパリティＤＰとの対応は、仮数Ｆ３の各４ビットとパリティＤＰとの対応と同じである。シフト量が１、２、３ビットの場合、仮数Ｆ４に対応するパリティＤＰと、仮数Ｆ３に対応するパリティＤＰとは異なる。このため、左シフト回路１２２は、パリティ予測回路２０により予測されるパリティＤＰからビットシフト量に応じたパリティＤＰを選択する。

図３の０ビットシフトから３ビットシフト後の仮数Ｆ４を示す領域において、長円の破線は、仮数Ｆ４中の４ビットにそれぞれ対応するパリティＤＰ（ＤＰ３－ＰＤ０）が生成されることを示す。図２のパリティ予測回路１２０は、図３に１６個の長円に対応して１６個のパリティＤＰの予測値を生成する。そして、左シフト回路１２２は、上述したように、１６個のパリティＤＰのうち、ビットシフト量に応じた４個のパリティＤＰを選択して、仮数Ｆ４に含ませる。

図４は、図２の桁合わせシフト回路２００の一例を示すブロック図である。桁合わせシフト回路２００は、比較器２０１、差分器２０２、入れ替えセレクタ２０３、右シフト回路２０４およびセレクタ２０５を有する。

比較器２０１は、中間レジスタ１２３からの指数Ｅ４とループバックレジスタ１２７からの指数Ｅ５との大小を比較し、比較結果をセレクタ２０５および入れ替えセレクタ２０３に出力する。差分器２０２は、中間レジスタ１２３からの指数Ｅ４とループバックレジスタ１２７からの指数Ｅ５との差分を絶対値として算出し、算出した差分を右シフト回路２０４に出力する。ここで、指数Ｅ４、Ｅ５は、いずれも下位ビットが０のため、差分器２０２が出力する差分の下位２ビットも０になる。

入れ替えセレクタ２０３は、比較器２０１による比較結果に基づいて、仮数Ｆ４、Ｆ５のうち、指数Ｅ４、Ｅ５が小さい仮数を右シフト回路２０４に出力し、指数Ｅ４、Ｅ５が大きい仮数を加算器１２６に出力する。なお、入れ替えセレクタ２０３は、指数Ｅ４、Ｅ５が等しい場合、仮数Ｆ４、Ｆ５の入れ替えを実行せずに、右シフト回路２０４と加算器１２６とにそれぞれ出力する。

右シフト回路２０４は、入れ替えセレクタ２０３から供給される仮数（Ｆ４またはＦ５）を、差分器２０２からの差分が示すビット数だけ右シフトし、右シフトした仮数を加算器１２６に出力する。右シフト回路２０４は、ビットシフト回路の一例である。ここで、差分器２０２から出力される差分の下位２ビットは０であるため、右シフト量は、４の倍数になる。したがって、右シフト後の仮数に対応するパリティＤＰは、新たに生成することなく、右シフト前の仮数に対応するパリティＤＰを利用することができる。この結果、右シフト回路２０４に対応するパリティ予測回路を設けなくてよいため、右シフト回路２０４によるシフト動作を、パリティ予測回路を設ける場合に比べて高速に実行することができる。

セレクタ２０５は、比較器２０１による比較結果に基づいて、指数Ｅ４、Ｅ５のうち大きい指数を新たな指数Ｅ５として出力する。ここで、指数Ｅ４、Ｅ５は、いずれも下位ビットが０のため、セレクタ２０５が出力する新たな指数Ｅ５の下位２ビットも０になる。

図５は、図４の右シフト回路２０４の例を示すブロック図である。図５では、例えば、６４ビットのデータＲ［６３：０］の４ビット毎にパリティＤＰ［１５：０］を生成する例と、６４ビットのデータＲ［６３：０］の８ビット毎にパリティＤＰ［７：０］を生成する例とが示される。データＲは仮数Ｆに対応する。符号ＳＡは、０ビットから６３ビットのシフト量を示すシフト量信号を示し、図４の差分器２０２から出力される差分に対応する。

４ビット毎にパリティＤＰを生成する場合（ｎ＝２）、図２の左シフト回路１２２により指数Ｅ３の下位２ビットのビット値と同じ数だけ予め左シフトされている。このため、シフト量信号ＳＡ［１：０］は、常に００であり、データＲ１［６３：０］を０ビット、１ビット、２ビットまたは３ビット右シフトするシフト回路（後述する図８に示すシフト回路２１２ａ等）を不要にすることができる。

初段のシフト回路２０４ａは、左シフト回路１２２により生成された仮数Ｆ４またはループバックレジスタ１２７に保持された仮数Ｆ５をそのまま受ける。そして、シフト回路２０４ａは、シフト量信号ＳＡ［３：２］に応じて、４：１セレクタを使用して、データＲ１［６３：０］を０ビット、４ビット、８ビットまたは１２ビット右シフトする。

２段目のシフト回路２０４ｂは、シフト量信号ＳＡ［５：４］に応じて、４：１セレクタを使用して、シフト回路２０４ａから出力されるデータを０ビット、１６ビット、３２ビットまたは４８ビット右シフトする。これにより、右シフト回路２０４は、シフト量信号ＳＡ［５：０］に応じて、４・ｐ（ｐは、０以上の整数）ビットを右シフトし、データＲ［６３：０］およびパリティＤＰ［１５：０］を生成することができる。なお、データＲ［６３：０］の４ビットと各パリティＤＰとの対応関係は変わらないため、パリティＤＰ［１５：０］は、新たに生成されず、再利用される。

８ビット毎にパリティＤＰを生成する場合（ｎ＝３）、図２の左シフト回路１２２に対応する左シフト回路により指数Ｅ３の下位３ビットのビット値と同じ数だけ予め左シフトされている。このため、シフト量信号ＳＡ［２：０］は、常に０００である。初段のシフト回路２０４ｃは、シフト量信号ＳＡ［４：３］に応じて、４：１セレクタを使用して、データＲ１［６３：０］およびパリティＲＰ１［７：０］を０ビット、８ビット、１６ビットまたは２４ビット右シフトする。

２段目のシフト回路２０４ｄは、シフト量信号ＳＡ［５］に応じて、２：１セレクタを使用して、シフト回路２０４ｃから出力されるデータを０ビットまたは３２ビット右シフトする。これにより、右シフト回路２０４は、シフト量信号ＳＡ［５：０］に応じて８・ｐ（ｐは、０以上の整数）ビットを右シフトし、データＲ［６３：０］およびパリティＤＰ［７：０］を生成することができる。なお、データＲ［６３：０］の８ビットと各パリティＤＰとの対応関係は変わらないため、パリティＤＰ［７：０］は、新たに生成されず、再利用される。

図５に示すように、例えば、桁合わせシフト回路２００内で４ビット毎にパリティＤＰを生成する右シフト回路２０４を、２段のシフト回路２０４ａ、２０４ｂにより構成することができる。同様に、桁合わせシフト回路２００内で８ビット毎にパリティＤＰを生成する右シフト回路２０４を、２段のシフト回路２０４ｃ、２０４ｄにより構成することができる。右シフト回路２０４は、シフト量信号ＳＡ［２：０］に対応するシフト回路を省略できるため、シフト回路１段分の高速化を実現することができる。

以上、この実施形態においても、上述した実施形態と同様に、桁合わせシフト回路２００へのパリティ予測回路の搭載を不要にできるため、桁合わせシフト回路２００の回路遅延を低減することができる。さらに、この実施形態では、右シフト回路２０４において、データＲ１［６３：０］を０ビット、１ビット、２ビットまたは３ビット右シフトするシフト回路を不要にすることができる。このため、右シフト回路２０４によるシフト動作に掛かる時間を、シフト回路の１段分短縮することができ、桁合わせシフト回路２００の回路遅延をさらに低減することができる。

この結果、演算装置１０２による浮動小数点積和演算を高速に実行することができ、演算装置１０２の性能を向上することができる。例えば、中間レジスタ１２３からループバックレジスタ１２７までのクリティカルパスの遅延時間を削減することで、演算装置１０２のクロック周波数を高くすることが可能になる。

図６は、他の演算装置の一例を示すブロック図である。図２と同様の要素については、同じ符号を付し、詳細な説明は省略する。図６に示す演算装置１０４は、図２の切り下げ回路１１８、パリティ予測回路１２０および左シフト回路１２２を持たない。このため、加算器１１４から出力される指数Ｅ３および乗算器１１６から出力される仮数Ｆ３は、指数Ｅ４および仮数Ｆ４として中間レジスタ１２３に保持される。また、演算装置１０４は、図２の桁合わせシフト回路２００の代わりに桁合わせシフト回路２１０を有する。演算装置１０４のその他の構成は、図２の演算装置１０２の構成と同様である。

中間レジスタ１２３に格納される指数Ｅ４は、加算器１１４による指数Ｅ１、Ｅ２の加算結果であり、指数Ｅ４の下位２ビットは、０から３のいずれかである。同様に、ループバックレジスタ１２７に格納される指数Ｅ５は、１ビット単位で桁合わせされた結果であり、指数Ｅ５の下位２ビットは、０から３のいずれかである。

図７は、図６の桁合わせシフト回路２１０の一例を示すブロック図である。図４と同様の要素については、同じ符号を付し、詳細な説明は省略する。桁合わせシフト回路２１０は、図４の桁合わせシフト回路２００の右シフト回路２０４の代わりに右シフト回路２１２およびパリティ予測回路２１３を有する。また、桁合わせシフト回路２１０に供給される指数Ｅ４、Ｅ５の下位２ビット、差分器２０２から出力される差分の下位２ビット、および、セレクタ２０５から出力される指数Ｅ５の下位２ビットは、０から３のいずれかである。

このため、右シフト回路２１２は、差分器２０２から出力される差分に応じて、例えば、０ビットから６３ビットまで１ビット単位で右ビットシフトする。右ビットシフトが４ビット単位で実行されないため、桁合わせシフト回路２１０は、パリティ予測回路２１３により、右ビットシフト後の仮数に対するパリティＤＰを予測する。

図８は、図７の右シフト回路２１２の一例を示すブロック図である。図５と同様の要素については、詳細な説明は省略する。図８は、例えば、６４ビットのデータＲ［６３：０］の４ビット毎にパリティＤＰ［１５：０］を生成する例が示される。右シフト回路２１２は、３段構成のシフト回路２１２ａ、２１２ｂ、２１２ｃを有する。シフト回路２１２ｂ、２１２ｃの機能は、図５のシフト回路２０４ａ、２０４ｂの機能とそれぞれ同じである。

シフト回路２１２ａは、シフト量信号ＳＡ［１：０］に応じて、４：１セレクタを使用して、データＤ［６３：０］を０ビット、１ビット、２ビットまたは３ビット右シフトする。すなわち、シフト回路２１２ａは、シフト量信号ＳＡ［１：０］に応じて、データＤ［６３：０］をｑ（ｑは、０から３のいずれか）ビットを右シフトし、データＲ１［６３：０］として出力する。

また、シフト回路２１２ａは、シフト量に応じたデータＲ１［６３：０］に各４ビットに対応するパリティＤＰ［１５：０］をパリティ予測回路２１３から出力されるパリティＤＰから選択する。そして、シフト回路２１２ａは、データＲ１［６３：０］およびパリティＲＰ１［１５：０］をシフト回路２１２ｂに出力する。

このように、シフト回路２１２ａによる右シフト量が４ビット単位でない場合、シフト回路２１２ａによるシフト後のデータＲ１［６３：０］に付加するパリティＤＰを予測するパリティ予測回路２１３が設けられる。これにより、パリティ生成のための遅延ペナルティが発生する。また、右シフト回路２１２には、図５に比べて１段多いシフト回路２１２ａ、２１２ｂ、２１２ｃが搭載される。このため、シフト量信号ＳＡ［５：０］に応じた右シフト動作に掛かる時間が、図５の右シフト回路２０４に比べて長くなる。

図９は、図８のシフト回路２１２ａの一例を示す回路図である。図９では、シフト回路２１２ａのうち、第３ディジット（Ｒ１［１５：１２］、ＲＰ１［３］）に対応する４：１セレクタの例が示される。各４：１セレクタは、シフト量信号ＳＡ［１：０］のビット値に対応する入力を選択し、データＲ１［１５：１２］およびパリティＲＰ１［３］として出力する。例えば、シフト量信号ＳＡ［１：０］のビット値が０１の場合、５つの４：１セレクタは、データＤ［１６：１３］およびパリティＤＰ［１］をデータＲ１［１５：１２］およびパリティＲＰ１［３］として出力する。

図１０は、図８のシフト回路２１２ａの動作の一例を示す。図３と同様の動作については、詳細な説明は省略する。図１０では、１ビット右シフトの例と、３ビット右シフトの例が示される。

シフト回路２１２ａは、シフト量信号ＳＡ［１：０］＝０１の場合、各ビットを１ビットずつ右シフトし、最上位ビットに０を挿入し、最下位ビットを追い出す。また、シフト回路２１２ａは、シフト後の各ディジット（４ビット）に対応して、パリティ予測回路２１３が予測したパリティＤＰから対応するパリティＤＰを選択する。

シフト回路２１２ａは、シフト量信号ＳＡ［１：０］＝１１の場合、各ビットを３ビットずつ右シフトし、最上位の３ビットに０を挿入し、最下位の３ビットを追い出す。また、シフト回路２１２ａは、シフト後の各ディジット（４ビット）に対応して、パリティ予測回路２１３が予測したパリティＤＰから対応するパリティＤＰを選択する。

図１１は、別の実施形態における演算装置の一例を示す。図４と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１１に示す演算装置１０６は、加算器１１４から出力される指数Ｅ３と乗算器１１６から出力される仮数Ｆ３とを保持する中間レジスタ１３０を有する。そして、演算装置１０６は、積和演算の演算方法を実現する。

切り下げ回路１１８は、中間レジスタ１３０に保持された指数Ｅ３の下位２ビットを０に設定することで、指数Ｅ３の切り下げ処理を実行する。左シフト回路１２２は、中間レジスタ１３０に保持された指数Ｅ３の下位２ビットのビット値（０から３のいずれか）だけ、中間レジスタ１３０に保持された仮数Ｆ３の各ビットを左シフトする。

なお、下位２ビットは、パリティ予測回路１２０による各パリティＤＰの生成に使用される仮数Ｆ３のビット数４（＝２^ｎ）のｎに対応する。このため、切り下げ回路１１８が０に設定する指数Ｅ３の下位のビット数は、２ビットに限定されず、パリティ予測回路１２０による各パリティＤＰの生成に使用される仮数Ｆ３のビット数２^ｎに対応して、ｎに決められてもよい。

例えば、中間レジスタ１３０は、乗算器１１６による乗算時間と、パリティ予測回路１２０および左シフト回路１２２による動作時間との和が、乗算器１１６による仮数Ｆ１、Ｆ２の乗算に掛かるクロックサイクル時間を超える場合に配置される。これにより、クロック周波数を下げることなく、乗算器１１６と中間レジスタ１２３との間に、パリティ予測回路１２０および左シフト回路１２２を配置することができる。

これに対して、中間レジスタ１３０を配置しない場合、乗算器１１６による乗算時間と、パリティ予測回路１２０および左シフト回路１２２による回路遅延時間との和は、乗算器１１６による仮数Ｆ１、Ｆ２の乗算に掛かるクロックサイクル時間に含まれる。このため、乗算器１１６による乗算時間と、パリティ予測回路１２０および左シフト回路１２２による動作時間との和を、乗算器１１６による仮数Ｆ１、Ｆ２の乗算に掛かるクロックサイクル時間以内にする場合、クロック周波数を下げる必要がある。この場合、ループ経路に含まれる桁合わせシフト回路２００の回路遅延の低減効果が、クロック周波数の低下により打ち消されるおそれがあり、演算装置１０６の性能は低下するおそれがある。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、パリティ予測回路１２０および左シフト回路１２２の回路遅延時間に応じて中間レジスタ１３０を配置することで、クロック周波数を下げることなく、上述した桁合わせシフト回路２００の機能を実現することができる。この結果、演算装置１０６による浮動小数点積和演算を高速に実行することができ、演算装置１０６の性能を向上することができる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０、１２ レジスタ
１４ 加算器
１６ 乗算器
１８ 切り下げ回路
２０ パリティ予測回路
２２ 左シフト回路
２４ 桁合わせシフト回路
２５ 右シフト回路
２６ 加算器
１００、１０２、１０４、１０６ 演算装置
１１０、１１２ レジスタ
１１４ 加算器
１１６ 乗算器
１１８ 切り下げ回路
１２０ パリティ予測回路
１２２ 左シフト回路
１２３ 中間レジスタ
１２６ 加算器
１２７ ループバックレジスタ
１２８ 正規化シフト回路
１３０ 中間レジスタ
２００ 桁合わせシフト回路
２０１ 比較器
２０２ 差分器
２０３ 入れ替えセレクタ
２０４ 右シフト回路
２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ シフト回路
２０５ セレクタ
２１０ 桁合わせシフト回路
２１２ 右シフト回路
２１３ パリティ予測回路
ＤＰ パリティ
ＳＡ シフト量信号

Claims (4)

1. 第１浮動小数点数データと第２浮動小数点数データとを乗算し、乗算結果を順次足し合わせる演算装置であって、
   前記第１浮動小数点数データの第１指数と前記第２浮動小数点数データの第２指数とを加算して第３指数を生成する第１加算器と、
   前記第１浮動小数点数データの第１仮数と前記第２浮動小数点数データの第２仮数とを乗算して第３仮数を生成する乗算器と、
   前記第３指数の下位ｎビット（ｎは１以上の整数）を０に設定して第４指数を生成する切り下げ回路と、
   前記第３指数の下位ｎビットの値で示されるビット数分、前記第３仮数を左シフトして第４仮数を生成する第１シフト回路と、
   前記第４仮数の２のｎ乗のビット毎に誤り検出符号を生成する誤り符号生成回路と、
   前記第４指数と第５指数との差に基づいて前記第４仮数と第５仮数との桁合わせを実行し、桁合わせ後の仮数に対応する指数を前記第５指数として出力する第２シフト回路と、
   桁合わせ後の第４仮数および第５仮数を加算し、加算結果を前記第５仮数として出力する第２加算器と、
   を有する演算装置。
2. 前記第２シフト回路は、前記第１シフト回路により生成された前記第４仮数または前記第５仮数を、前記２のｎ乗のビットを単位としてビットシフトするビットシフト回路を有する
   請求項１に記載の演算装置。
3. 前記第１加算器から出力される前記第３指数および前記乗算器から出力される前記第３仮数を保持し、保持した前記第３指数を前記切り下げ回路に出力し、保持した第３仮数を前記第１シフト回路に出力するレジスタを有する
   請求項１または請求項２に記載の演算装置。
4. 第１浮動小数点数データと第２浮動小数点数データとを乗算し、乗算結果を順次足し合わせる演算方法であって、
   前記第１浮動小数点数データの第１指数と前記第２浮動小数点数データの第２指数とを加算して第３指数を生成し、
   前記第１浮動小数点数データの第１仮数と前記第２浮動小数点数データの第２仮数とを乗算して第３仮数を生成し、
   前記第３指数の下位ｎビット（ｎは１以上の整数）を０に設定して第４指数を生成し、
   前記第３指数の下位ｎビットの値で示されるビット数分、前記第３仮数を左シフトして第４仮数を生成し、
   前記第４仮数の２のｎ乗のビット毎に誤り検出符号を生成し、
   前記第４指数と第５指数との差に基づいて前記第４仮数と第５仮数との桁合わせを実行し、桁合わせ後の仮数に対応する指数を前記第５指数として出力し、
   桁合わせ後の第４仮数および第５仮数を加算し、加算結果を前記第５仮数として出力する
   演算方法。

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