JP2022160022A

JP2022160022A - シャントレギュレータ

Info

Publication number: JP2022160022A
Application number: JP2021064500A
Authority: JP
Inventors: 勉冨岡; Tsutomu Tomioka
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2021-04-06
Filing date: 2021-04-06
Publication date: 2022-10-19
Also published as: CN115202422A; US11809208B2; KR20220138796A; TW202240334A; US20220317714A1

Abstract

【課題】動作時に大きな電流が流れる回路を備えていても、通常動作時の消費電流を小さくすることが可能なシャントレギュレータを提供する。【解決手段】出力端子と接地端子の間に接続されるコンデンサ１１２と、出力端子と接地端子の間に接続される分圧回路及び出力トランジスタ１５と、分圧回路の出力端子ＦＢの電圧と基準電圧Ｖｒｅｆに基づいて出力トランジスタ１５を制御するエラーアンプ１２と、不揮発性メモリ１６と、不揮発性メモリ１６にデータの読み出し信号Ｖｃｎｔを出力するメモリ制御回路１７と、出力端子の電圧が不揮発性メモリ１６のデータ読出し動作を許可する所定の電圧になったことを検出してメモリ制御回路１７に検出信号Ｖｄｅｔを出力する電圧検出回路２０を備え、不揮発性メモリ１６の動作電流はコンデンサ１１２から供給されることを特徴とする。【選択図】図１

Description

本発明は、シャントレギュレータに関する。

図５は、従来のシャントレギュレータを示す回路図である。
図５のシャントレギュレータは、基準電圧回路１０１と、エラーアンプ１０２と、ＮＭＯＳトランジスタ１０３と、分圧抵抗Ｒ１、Ｒ２を備えている。

シャントレギュレータは、電源電圧Ｖｉｎが入力されると、外付け抵抗１１０に電流が流れることによって発生した出力電圧Ｖｏｕｔで負荷１１１を駆動する。抵抗値Ｒの外付け抵抗１１０に流れる電流をＩｒ、負荷１１１に流れる電流をＩｏ、シャントレギュレータＩＣに流れる電流をＩｃとすると、出力電圧Ｖｏｕｔは以下の式で表される。
Ｖｏｕｔ＝Ｖｉｎ－Ｉｒ／Ｒ＝Ｖｉｎ－（Ｉｏ＋Ｉｃ）／Ｒ

シャントレギュレータは、ＮＭＯＳトランジスタ１０３が電流Ｉｃを調整して所望の出力電圧Ｖｏｕｔを得る。即ち、シャントレギュレータは、Ｉｒ＝Ｉｏ＋Ｉｃであるため、シャントレギュレータＩＣに流れる電流Ｉｃを見込んで電流Ｉｒを決定する必要がある（例えば、特許文献１参照）。

米国特許第８０８５００６号明細書

しかしながら、上述のシャントレギュレータは、動作時に大きな電流が流れる回路（例えば不揮発性メモリ）を備えている場合、その回路の動作電流も見込んで電流Ｉｒを決定する必要があるため、その回路が動作していないときにＮＭＯＳトランジスタ１０３がその分の電流を流す必要がある。従って、従来のシャントレギュレータは、その回路が動作していない通常動作時に大きな電流が無駄に流れる、という課題があった。

本発明は上記課題に鑑みて為され、動作時に大きな電流が流れる回路を備えていても、通常動作時の消費電流を小さくすることが出来るシャントレギュレータを提供することを目的とする。

本発明の一態様のシャントレギュレータは、外付け抵抗を介して電源端子に接続される出力端子と、前記出力端子と接地端子の間に接続されるコンデンサと、前記出力端子と前記接地端子の間に直列に接続される分圧回路と、前記出力端子と前記接地端子の間に接続された出力トランジスタと、第一の基準電圧を出力する第一の基準電圧回路と、前記分圧回路の出力端子の電圧と前記第一の基準電圧に基づいて前記出力トランジスタを制御するエラーアンプと、不揮発性メモリと、前記不揮発性メモリにデータの読み出し信号を出力するメモリ制御回路と、前記出力端子の電圧が前記不揮発性メモリのデータ読出し動作を許可する所定の電圧になったことを検出して前記メモリ制御回路に検出信号を出力する電圧検出回路と、を備え前記不揮発性メモリの動作電流は前記コンデンサから供給されることを特徴とする。

本発明のシャントレギュレータによれば、出力端子にコンデンサを設け、出力電圧を検出する電圧検出回路を備えたので、動作時に大きな電流が流れる回路を備えていても、通常動作時の消費電流を小さくすることが可能となる。

本実施形態のシャントレギュレータを示すブロック図である。本実施形態の電圧検出回路の一例を示す回路図である。本実施形態の電圧検出回路の他の例を示す回路図である。本実施形態の電圧検出回路の他の例を示す回路図である。従来のシャントレギュレータを示すブロック図である。

以下、本発明のシャントレギュレータについて、図面を参照して説明する。

図１は、本実施形態のシャントレギュレータ１００を示すブロック図である。
シャントレギュレータ１００は、例として、データ読み出し時に大きな電流が流れる不揮発性メモリを備えている。そして、外付け抵抗の流す電流は、不揮発性メモリの動作電流を考慮しない量に設定している。

図１のシャントレギュレータ１００は、基準電圧回路１１と、エラーアンプ１２と、分圧回路を構成する抵抗１３及び１４と、出力トランジスタであるＮＭＯＳトランジスタ１５と、不揮発性メモリ１６と、メモリ制御回路１７と、電圧検出回路２０と、外付け抵抗１１０及びコンデンサ１１２を備えている。

抵抗１３及び１４は、出力端子と接地端子の間に直列に接続されている。エラーアンプ１２は、反転入力端子－に基準電圧回路１１の出力端子が接続され、非反転入力端子＋に分圧回路の出力端子ＦＢ（抵抗１３と抵抗１４の接続点）が接続され、出力端子がＮＭＯＳトランジスタ１５のゲートに接続されている。電圧検出回路２０は、入力端子がシャントレギュレータ１００の出力端子に接続され、出力端子がメモリ制御回路１７の入力端子に接続されている。メモリ制御回路１７の出力端子は、不揮発性メモリ１６の入力端子に接続されている。不揮発性メモリ１６の出力端子は、例えば、分圧回路の制御端子や基準電圧回路１１の制御端子に接続されている。コンデンサ１１２は、シャントレギュレータ１００の出力端子と接地端子の間に接続されている。外付け抵抗１１０は、電源電圧Ｖｉｎが入力される電源端子とシャントレギュレータ１００の出力端子の間に接続されている。負荷１１１は、シャントレギュレータ１００の出力端子と接地端子の間に接続されている。

不揮発性メモリ１６は、シャントレギュレータ１００の回路パラメータのデータ、例えば基準電圧回路１１や分圧回路の調整用データが格納されている。不揮発性メモリ１６は、データの読出しが可能な電圧の範囲があるため、読出し最低電圧以下で読み出したデータは保証されない。メモリ制御回路１７は、電圧検出回路２０の信号Ｖｄｅｔに応じて、不揮発性メモリ１６のデータを読み出す制御信号Ｖｃｎｔを出力する。電圧検出回路２０は、シャントレギュレータ１００の出力電圧Ｖｏｕｔが不揮発性メモリ１６の動作を許可する所定の電圧になったことを検出して、信号Ｖｄｅｔを出力する。

図２は、本実施形態の電圧検出回路２０の一例を示す回路図である。
電圧検出回路２０は、分圧回路を構成する抵抗２１及び２２と、基準電圧回路２３と、コンパレータ２４を備えている。

抵抗２１及び２２は、出力端子と接地端子の間に接続される。コンパレータ２４は、非反転入力端子＋に分圧回路の出力端子ＦＢ２（抵抗２１及び２２の接続点）が接続され、反転入力端子－に基準電圧回路２３の出力端子が接続され、出力端子から検出信号Ｖｄｅｔを出力する。

上述のように構成されたシャントレギュレータ１００は、以下のように動作する。
電源電圧Ｖｉｎが入力されると、外付け抵抗１１０に電流が流れて出力端子に出力電圧Ｖｏｕｔを出力する。出力電圧Ｖｏｕｔは、出力端子に接続された容量１１２に電荷が充電されることによって徐々に上昇する。従って、電圧検出回路２０の分圧回路の出力端子ＦＢ２の電圧も徐々に上昇する。コンパレータ２４は、非反転入力端子＋に入力される出力端子ＦＢ２の電圧が基準電圧回路２３の基準電圧Ｖｒｅｆ１以上になるとＨｉレベルの検出信号Ｖｄｅｔを出力する。

メモリ制御回路１７は、入力端子に電圧検出回路２０の出力端子からＨｉレベルの検出信号Ｖｄｅｔが入力されるとラッチして、出力端子から不揮発性メモリ１６の入力端子にＨｉレベルの制御信号Ｖｃｎｔを出力する。不揮発性メモリ１６は、Ｈｉレベルの制御信号Ｖｃｎｔが入力されると、データの読み出しを開始する。

不揮発性メモリ１６のデータ読み出し動作には大きな電流を必要とするが、その電流はコンデンサ１１２に蓄積された電荷から供給される。このため、コンデンサ１１２の電圧、即ち出力端子の電圧Ｖｏｕｔは、不揮発性メモリ１６のデータ読み出し動作によって徐々に低下する。ここで、基準電圧Ｖｒｅｆ１は、不揮発性メモリ１６のデータ読み出し動作が終了するまで電圧Ｖｏｕｔが読出し最低電圧を下回らない電圧に設定されている。そして、不揮発性メモリ１６のデータ読み出し動作が終了すると、コンデンサ１１２の電圧と共に出力端子の電圧Ｖｏｕｔは徐々に上昇して、通常の動作状態に移行する。また、メモリ制御回路１７は、電圧検出回路２０の検出信号Ｖｄｅｔのラッチを解除して、再度検出信号Ｖｄｅｔを受けても、制御信号Ｖｃｎｔを出力しないように構成される。

以上説明したように、本実施形態のシャントレギュレータ１００は、電圧検出回路２０が出力端子の電圧Ｖｏｕｔが不揮発性メモリ１６のデータ読み出し動作に必要な電圧に達したことを検出して、データ読み出し動作に必要な電流をコンデンサ１１２が供給する構成としたため、通常動作時の消費電流を小さくすることが出来る。

図３は、本実施形態の電圧検出回路２０の他の例を示す回路図である。
電圧検出回路２０は、分圧回路を構成する抵抗２１及び２２と、上限電圧検出回路を構成する基準電圧回路２３及びコンパレータ２４と、下限電圧検出回路を構成する基準電圧回路２５及びコンパレータ２６と、ＳＲラッチ回路２７を備えている。

抵抗２１及び２２は、出力端子と接地端子の間に接続される。コンパレータ２４は、非反転入力端子＋に分圧回路の出力端子ＦＢ２（抵抗２１及び２２の接続点）が接続され、反転入力端子－に基準電圧回路２３の出力端子が接続され、出力端子から上限検出信号を出力する。コンパレータ２６は、反転入力端子－に分圧回路の出力端子ＦＢ２（抵抗２１及び２２の接続点）が接続され、非反転入力端子＋に基準電圧回路２５の出力端子が接続され、出力端子から下限検出信号を出力する。ＳＲラッチ回路２７は、セット端子Ｓにコンパレータ２４の出力端子が接続され、リセット端子Ｒにコンパレータ２６の出力端子が接続され、出力端子Ｑから検出信号Ｖｄｅｔを出力する。

上述のように構成されたシャントレギュレータ１００は、以下のように動作する。
電源電圧Ｖｉｎが入力されると、外付け抵抗１１０に電流が流れて出力端子に出力電圧Ｖｏｕｔを出力する。出力電圧Ｖｏｕｔは、出力端子に接続された容量１１２に電荷が充電されることよって徐々に上昇する。従って、電圧検出回路２０の分圧回路の出力端子ＦＢ２の電圧も徐々に上昇する。コンパレータ２４は、非反転入力端子＋に入力される出力端子ＦＢ２の電圧が基準電圧回路２３の基準電圧Ｖｒｅｆ１以上になるとＨｉレベルの上限検出信号を出力する。

ＳＲラッチ回路２７は、セット端子ＳにＨｉレベルの上限検出信号が入力されると出力端子ＱからＨｉレベルの検出信号Ｖｄｅｔを出力する。メモリ制御回路１７は、入力端子に電圧検出回路２０の出力端子からＨｉレベルの検出信号Ｖｄｅｔが入力されると、出力端子から不揮発性メモリ１６の入力端子にＨｉレベルの制御信号Ｖｃｎｔを出力する。不揮発性メモリ１６は、Ｈｉレベルの制御信号Ｖｃｎｔが入力されると、データの読み出しを開始する。

図３の電圧検出回路２０は、コンパレータ２６と基準電圧回路２５を備えている。基準電圧回路２５は、出力端子の電圧Ｖｏｕｔが不揮発性メモリ１６の読出し最低電圧を下回らない電圧に設定されている。従って、コンパレータ２６は、分圧回路の出力端子ＦＢ２の電圧が基準電圧Ｖｒｅｆ２を下回ると、出力端子からＨｉレベルの下限検出信号を出力する。

ＳＲラッチ回路２７は、リセット端子ＲにＨｉレベルの下限検出信号が入力されると出力端子ＱからＬｏレベルの検出信号Ｖｄｅｔを出力する。メモリ制御回路１７は、入力端子に電圧検出回路２０の出力端子からＬｏレベルの検出信号Ｖｄｅｔが入力されると、不揮発性メモリ１６へのＨｉレベルの制御信号Ｖｃｎｔの出力を停止する。従って、不揮発性メモリ１６は、データの読み出しを停止する。ここで、メモリ制御回路１７は、図３の電圧検出回路２０が下限検出信号に基づいてＬｏレベルの検出信号Ｖｄｅｔを出力するため、ラッチする機能は備えなくて良い。

データの読み出しを停止すると出力端子の電圧Ｖｏｕｔが上昇し、コンパレータ２４は、非反転入力端子＋に入力される出力端子ＦＢ２の電圧が基準電圧回路２３の基準電圧Ｖｒｅｆ１以上になるとＨｉレベルの上限検出信号を出力する。従って、不揮発性メモリ１６は、データの読み出しを再開する。

図３の電圧検出回路２０は、上記した動作を繰り返すことによって、出力端子の電圧Ｖｏｕｔが不揮発性メモリ１６の読出し最低電圧を下回らない電圧範囲において読出し動作をすることが可能になる。従って、図３の電圧検出回路２０を備えたシャントレギュレータ１００は、不揮発性メモリ１６の読出し動作中の出力端子の電圧Ｖｏｕｔの変動など予期せぬ状態にも対応することが可能である。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。例えば、図２に示した電圧検出回路２０は、図４に示すような定電流回路２８とＮＭＯＳトランジスタ２９で構成した電流比較回路で構成しても良い。この回路は、図３に示した電圧検出回路２０にも適用することが出来る。また例えば、図３に示した電圧検出回路２０は、ＳＲラッチ回路に上限検出信号と下限検出信号を出力出来れば良いため、基準電圧回路を共通にして、分圧回路の出力端子を２つ設けて構成しても良い。また、機能を満足すればＳＲラッチ回路に限定されない。また例えば、電圧検出回路２０の上限検出信号と下限検出信号は、Ｈｉレベルが検出信号と説明したが、論理は自由に設計することが可能である。

１１、２３、２５基準電圧回路
１２エラーアンプ
１３、１４、２１、２２抵抗
１５、２９ＮＭＯＳトランジスタ
１６不揮発性メモリ
１７メモリ制御回路
２０電圧検出回路
２４、２６コンパレータ
２７ＳＲラッチ回路
２８定電流回路
１００シャントレギュレータ
１１０外付け抵抗
１１１負荷
１１２コンデンサ

Claims

外付け抵抗を介して電源端子に接続される出力端子と、
前記出力端子と接地端子の間に接続されるコンデンサと、
前記出力端子と前記接地端子の間に直列に接続される分圧回路と、
前記出力端子と前記接地端子の間に接続された出力トランジスタと、
第一の基準電圧を出力する第一の基準電圧回路と、
前記分圧回路の出力端子の電圧と前記第一の基準電圧に基づいて前記出力トランジスタを制御するエラーアンプと、
不揮発性メモリと、
前記不揮発性メモリにデータの読み出し信号を出力するメモリ制御回路と、
前記出力端子の電圧が前記不揮発性メモリのデータ読出し動作を許可する所定の電圧になったことを検出して前記メモリ制御回路に検出信号を出力する電圧検出回路と、を備え
前記不揮発性メモリの動作電流は前記コンデンサから供給されることを特徴とするシャントレギュレータ。
前記電圧検出回路は、
前記出力端子と前記接地端子の間に直列に接続される第二の分圧回路と、
第二の基準電圧を出力する第二の基準電圧回路と、
前記第二の分圧回路の出力端子の電圧と前記第二の基準電圧に基づいて前記検出信号を出力する第一のコンパレータと、
を備えたことを特徴とする請求項１に記載のシャントレギュレータ。
前記電圧検出回路は、
前記出力端子と前記接地端子の間に直列に接続される第二の分圧回路と、
一方の端子が前記出力端子に接続された定電流回路と、
前記第二の分圧回路の出力端子がゲートに接続され、前記定電流回路の他方の端子がドレインに接続され、接地端子がソースに接続されたＮＭＯＳトランジスタと、
を備えたことを特徴とする請求項１に記載のシャントレギュレータ。
前記電圧検出回路は、
前記出力端子と前記接地端子の間に直列に接続される第二の分圧回路と、
第二の基準電圧を出力する第二の基準電圧回路と、
前記第二の分圧回路の出力端子の電圧と前記第二の基準電圧に基づいて上限検出信号を出力する第一のコンパレータと、
第三の基準電圧を出力する第三の基準電圧回路と、
前記第二の分圧回路の出力端子の電圧と前記第三の基準電圧に基づいて下限検出信号を出力する第二のコンパレータと、を備え
前記上限検出信号及び前記下限検出信号に基づいて前記検出信号を出力することを特徴とする請求項１に記載のシャントレギュレータ。
前記電圧検出回路は、
前記出力端子と前記接地端子の間に直列に接続される第二の分圧回路と、
第二の基準電圧を出力する第二の基準電圧回路と、
前記第二の分圧回路の第一の出力端子の電圧と前記第二の基準電圧に基づいて上限検出信号を出力する第一のコンパレータと、
前記第二の分圧回路の第二の出力端子の電圧と前記第二の基準電圧に基づいて下限検出信号を出力する第二のコンパレータと、を備え
前記上限検出信号及び前記下限検出信号に基づいて前記検出信号を出力することを特徴とする請求項１に記載のシャントレギュレータ。
前記電圧検出回路は、
前記上限検出信号がセット端子に入力され、前記下限検出信号がリセット端子に入力され、出力端子から前記検出信号を出力するラッチ回路を備えた
ことを特徴とする請求項４または５に記載のシャントレギュレータ。