JP2022159869A - Amplification device - Google Patents
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Abstract
Description
本発明の実施形態は、増幅装置に関する。 Embodiments of the present invention relate to amplification devices.
高効率電力増幅器の一つであるドハティ増幅器は、最適な負荷回路を構成することにより、バックオフ動作時の電力効率を向上することができることが知られている。ドハティ増幅器は、多段で合成することで高出力化することが一般的であり、その方法として、例えば２合成器または３合成器が使われる。 A Doherty amplifier, which is one of high-efficiency power amplifiers, is known to be able to improve power efficiency during back-off operation by configuring an optimum load circuit. A Doherty amplifier generally increases its output by combining in multiple stages, and as a method for doing so, for example, a 2-combiner or a 3-combiner is used.
上述の技術では、単一のドハティ増幅器に対してゲート電圧を最適化して出力信号の歪みの発生を抑制するものであり、多段に構成されたドハティ増幅器についての出力信号の歪みの発生を抑制するという点においては改善の余地がある。 The above-described technology optimizes the gate voltage for a single Doherty amplifier to suppress the occurrence of distortion in the output signal, and suppresses the occurrence of distortion in the output signal for Doherty amplifiers configured in multiple stages. There is room for improvement in this respect.
そこで、本発明の実施形態の課題は、ドハティ増幅器を合成した場合の動作電流のばらつきを抑えることができる増幅装置を提供することである。 Accordingly, an object of the embodiments of the present invention is to provide an amplifier device capable of suppressing variations in operating current when Doherty amplifiers are synthesized.
実施形態に係る増幅装置は、第１ドハティ増幅器と、第２ドハティ増幅器と、合成器と、検出回路と、比較回路と、電圧供給回路と、を備える。第１ドハティ増幅器は、第１キャリア増幅器と、第１ピーク増幅器とを有する。第２ドハティ増幅器は、第２キャリア増幅器と、第２ピーク増幅器とを有する。合成器は、第１ドハティ増幅器から出力された増幅された信号と、第２ドハティ増幅器から出力された増幅された信号とを合成する。検出回路は、少なくとも第１ピーク増幅器のドレイン電流に応じた値を第１検出値として検出し、少なくとも第２ピーク増幅器のドレイン電流に応じた値を第２検出値として検出する。比較回路は、第１検出値と第２検出値とを比較する。電圧供給回路は、第１検出値が第２検出値よりも低い場合、第２ピーク増幅器に対するゲート電圧よりも高い電圧を、第１ピーク増幅器に対するゲート電圧として印加し、第２検出値が第１検出値よりも低い場合、第１ピーク増幅器に対するゲート電圧よりも高い電圧を、第２ピーク増幅器に対するゲート電圧として印加する。 An amplifier device according to an embodiment includes a first Doherty amplifier, a second Doherty amplifier, a combiner, a detection circuit, a comparison circuit, and a voltage supply circuit. The first Doherty amplifier has a first carrier amplifier and a first peaking amplifier. The second Doherty amplifier has a second carrier amplifier and a second peaking amplifier. The combiner combines the amplified signal output from the first Doherty amplifier and the amplified signal output from the second Doherty amplifier. The detection circuit detects a value corresponding to at least the drain current of the first peak amplifier as a first detection value, and detects a value corresponding to at least the drain current of the second peak amplifier as a second detection value. A comparison circuit compares the first detection value and the second detection value. The voltage supply circuit applies a voltage higher than the gate voltage for the second peak amplifier as the gate voltage for the first peak amplifier when the first detection value is lower than the second detection value, and the second detection value is lower than the first detection value. If it is lower than the detected value, a voltage higher than the gate voltage for the first peaking amplifier is applied as the gate voltage for the second peaking amplifier.
以下、本発明の例示的な実施形態を開示する。以下に示される実施形態の構成、および当該構成によってもたらされる作用および効果は、一例である。本発明は、以下の実施形態に開示される構成以外によっても実現可能である。また、本発明によれば、構成によって得られる種々の効果（派生的な効果も含む）のうち少なくとも一つを得ることが可能である。 Illustrative embodiments of the invention are disclosed below. The configurations of the embodiments shown below and the actions and effects brought about by the configurations are examples. The present invention can be realized by configurations other than those disclosed in the following embodiments. Moreover, according to the present invention, at least one of various effects (including derivative effects) obtained by the configuration can be obtained.
図１は、実施形態に係る送信システムの全体構成の概要の一例を示す図である。図１を参照しながら、本実施形態に係る送信システム１の全体構成について説明する。
FIG. 1 is a diagram showing an example of an overview of the overall configuration of a transmission system according to an embodiment. An overall configuration of a
図１に示すように、送信システム１は、送信制御装置２と、無線装置３と、を含む。送信システム１は、例えば、地上デジタル放送用のデジタル信号の増幅等に用いられるが、これに限定されるものではなく、その他の用途で信号の増幅に用いることも可能である。
As shown in FIG. 1, the
送信制御装置２は、送信対象となる送信データに対して、符号化等の所定の送信処理を実行して、ベースバンド信号を生成し、当該ベースバンド信号を無線装置３へ出力する装置である。 The transmission control device 2 is a device that executes predetermined transmission processing such as encoding on transmission data to be transmitted, generates a baseband signal, and outputs the baseband signal to the radio device 3. .
無線装置３は、送信制御装置２から入力したベースバンド信号に対して、変調処理、高解像度化のためのアップコンバート、および増幅処理等を行い、アンテナ３ａを介して外部に無線送信する装置である。無線装置３は、図１に示すように、増幅装置１０を有する。
The radio device 3 performs modulation processing, up-conversion for higher resolution, amplification processing, etc. on the baseband signal input from the transmission control device 2, and transmits the result to the outside via the
増幅装置１０は、ベースバンド信号の変調波について増幅処理を行う装置である。
The
図２は、２つのドハティ増幅器を合成した場合の増幅装置の一般的な構成の一例を示す図である図２を参照しながら、２つのドハティ増幅器を合成した一般的な構成について説明する。なお、２つのドハティ増幅器を合成するための２合成器として、ウィルキンソン分配器または９０°ハイブリッドカプラ等が挙げられるが、図２では、２合成器として９０°ハイブリッドカプラを用いた場合の回路構成について説明する。 FIG. 2 is a diagram showing an example of a general configuration of an amplifying device when two Doherty amplifiers are combined. A general configuration in which two Doherty amplifiers are combined will be described with reference to FIG. As a 2-combiner for combining two Doherty amplifiers, a Wilkinson divider, a 90° hybrid coupler, or the like can be mentioned. explain.
図２に示すように、一般的な回路構成を有する増幅装置１００は、例えば、第１ドハティ増幅器１０１と、第２ドハティ増幅器１０２と、９０°ハイブリッドカプラ１０３と、終端抵抗１０３ａと、９０°ハイブリッドカプラ１０７と、終端抵抗１０７ａと、を備える。また、第１ドハティ増幅器１０１は、入力整合回路１０１１ａ、１０１１ｂと、キャリアアンプ１０１２ａ、１０１２ｂと、合成回路１０１３と、を有するドハティ型の増幅器である。同様に、第２ドハティ増幅器１０２は、入力整合回路１０２１ａ、１０２１ｂと、キャリアアンプ１０２２ａ、１０２２ｂと、合成回路１０２３と、を有するドハティ型の増幅器である。
As shown in FIG. 2, an
入力整合回路１０１１ａ、１０１１ｂは、キャリアアンプ１０１２ａおよびピークアンプ１０１２ｂそれぞれの入力側においてインピーダンス整合を行う回路である。
The input matching circuits 1011a and 1011b are circuits that perform impedance matching on the input sides of the
キャリアアンプ１０１２ａは、入力電力が小さい場合における線形性を備えた増幅器であり、Ａ級またはＢ級増幅用等にバイアスされた増幅器である。
The
ピークアンプ１０１２ｂは、入力電力が大きい場合に使用される増幅器であり、Ｂ級またはＣ級増幅用等にバイアスされた増幅器である。 The peak amplifier 1012b is an amplifier used when the input power is large, and is an amplifier biased for class B or class C amplification or the like.
合成回路１０１３は、キャリアアンプ１０１２ａから出力された信号と、ピークアンプ１０１２ｂから出力された信号とを合成する回路である。
The synthesizing
なお、第２ドハティ増幅器１０２の入力整合回路１０２１ａ、１０２１ｂ、キャリアアンプ１０２２ａ、ピークアンプ１０２２ｂ、および合成回路１０２３の動作は、それぞれ第１ドハティ増幅器１０１の入力整合回路１０１１ａ、１０１１ｂ、キャリアアンプ１０１２ａ、ピークアンプ１０１２ｂ、合成回路１０１３の動作の動作と同様である。
The
９０°ハイブリッドカプラ１０３は、入力端子から入力されたベースバンド信号の変調波（以下、送信信号と称する場合がある）を、第１ドハティ増幅器１０１と、第２ドハティ増幅器１０２とに分配する機能を有する電子部品である。終端抵抗１０３ａは、アイソレーション用の電子部品である。
The 90°
９０°ハイブリッドカプラ１０７は、第１ドハティ増幅器１０１から出力された増幅された送信信号と、第２ドハティ増幅器１０２から出力された増幅された送信信号とを合成し、合成した送信信号を出力端子から出力する電子部品である。終端抵抗１０７ａは、アイソレーション用の電子部品である。
The 90°
しかしながら、２合成器である９０°ハイブリッドカプラ１０７を用いて、第１ドハティ増幅器１０１および第２ドハティ増幅器１０２それぞれから出力された送信信号を合成する場合、第１ドハティ増幅器１０１および第２ドハティ増幅器１０２から２合成器側を見た時の負荷インピーダンスが周波数に応じて変わってしまい、第１ドハティ増幅器１０１および第２ドハティ増幅器１０２の動作電流のバランスが周波数によって崩れてしまうという問題がある。ドハティ増幅器の信頼性向上の観点から、第１ドハティ増幅器１０１および第２ドハティ増幅器１０２の動作電流は、同様の状態とすることが望ましい。
However, when combining transmission signals output from first Doherty
以下、本実施形態に係る増幅装置１０において、２つのドハティ増幅器を合成した場合の動作電流のばらつきを抑えることができる構成について、具体的に説明する。
Hereinafter, in the amplifying
図３は、実施形態に係る増幅装置の概略構成の一例を示す図である。図３を参照しながら、本実施形態に係る増幅装置１０の概略構成について説明する。なお、２つのドハティ増幅器を合成するための２合成器として、ウィルキンソン分配器または９０°ハイブリッドカプラ等が挙げられるが、図３、および後述する図４では、２合成器として９０°ハイブリッドカプラを用いた場合の回路構成について説明する。
FIG. 3 is a diagram illustrating an example of a schematic configuration of an amplifier according to the embodiment; A schematic configuration of the
図３に示す増幅装置１０は、上述のように、ベースバンド信号の変調波（送信信号）に対して増幅処理を行う装置である。増幅装置１０は、図３に示すように、第１ドハティ増幅器１１と、第２ドハティ増幅器１２と、９０°ハイブリッドカプラ１３と、終端抵抗１３ａと、電流検出回路１４（検出回路）と、比較回路１５と、ゲート電圧供給回路１６（電圧供給回路）と、９０°ハイブリッドカプラ１７と、終端抵抗１７ａと、を備える。
As described above, the
第１ドハティ増幅器１１は、入力整合回路１１１ａ、１１１ｂと、キャリアアンプ１１２ａ（第１キャリア増幅器）と、ピークアンプ１１２ｂ（第１ピーク増幅器）と、合成回路１１３と、を有するドハティ型の増幅器である。同様に、第２ドハティ増幅器１２は、入力整合回路１２１ａ、１２１ｂと、キャリアアンプ１２２ａ（第２キャリア増幅器）と、ピークアンプ１２２ｂ（第２ピーク増幅器）と、合成回路１２３と、を有するドハティ型の増幅器である。
The first Doherty
入力整合回路１１１ａ、１１１ｂは、キャリアアンプ１１２ａおよびピークアンプ１１２ｂそれぞれの入力側においてインピーダンス整合を行う回路である。
The
キャリアアンプ１１２ａは、入力電力が小さい場合における線形性を備えた増幅器であり、Ａ級からＡＢ級、またはＢ級増幅用等にバイアスされた増幅器である。
The
ピークアンプ１１２ｂは、入力電力が大きい場合に使用される増幅器であり、Ｃ級増幅用等にバイアスされた増幅器である。 The peak amplifier 112b is an amplifier used when the input power is large, and is biased for class C amplification or the like.
合成回路１１３は、キャリアアンプ１１２ａから出力された信号と、ピークアンプ１１２ｂから出力された信号とを合成する回路である。
The synthesizing
なお、第２ドハティ増幅器１２の入力整合回路１２１ａ、１２１ｂ、キャリアアンプ１２２ａ、ピークアンプ１２２ｂ、および合成回路１２３の動作は、それぞれ第１ドハティ増幅器１１の入力整合回路１１１ａ、１１１ｂ、キャリアアンプ１１２ａ、ピークアンプ１１２ｂ、合成回路１１３の動作の動作と同様である。
The operations of the input matching circuits 121a and 121b, the carrier amplifier 122a, the
９０°ハイブリッドカプラ１３は、入力端子から入力されたベースバンド信号の変調波である送信信号を、第１ドハティ増幅器１１と、第２ドハティ増幅器１２とに分配する機能を有する電子部品である。終端抵抗１３ａは、アイソレーション用の電子部品である。
The 90°
電流検出回路１４は、第１ドハティ増幅器１１のキャリアアンプ１１２ａおよびピークアンプ１１２ｂに流れるドレイン電流、および、第２ドハティ増幅器１２のキャリアアンプ１２２ａおよびピークアンプ１２２ｂにドレイン電流を検出する回路である。また、電流検出回路１４は、検出したドレイン電流に応じた電圧を検出電圧として比較回路１５へ出力する。
The current detection circuit 14 is a circuit that detects drain currents flowing through the
比較回路１５は、電流検出回路１４により検出された第１ドハティ増幅器１１のドレイン電流の検出電圧と、第２ドハティ増幅器１２のドレイン電流の検出電圧とを比較する回路である。また、比較回路１５は、２つの検出電圧の比較結果を、ゲート電圧供給回路１６へ出力する。
The
ゲート電圧供給回路１６は、比較回路１５から出力された比較結果に応じて、ゲート電圧電源からの所定の電圧、および、第２ドハティ増幅器１２のドレイン電流の検出電圧と当該所定の電圧とを加算した電圧のうちいずれかの電圧を切り替えて、第１ドハティ増幅器１１のピークアンプ１１２ｂのゲート電圧として印加する回路である。また、ゲート電圧供給回路１６は、比較回路１５から出力された比較結果に応じて、ゲート電圧電源からの所定の電圧、および、第１ドハティ増幅器１１のドレイン電流の検出電圧と当該所定の電圧とを加算した電圧のうちいずれかの電圧を切り替えて、第２ドハティ増幅器１２のピークアンプ１２２のゲート電圧として印加する回路である。すなわち、ゲート電圧供給回路１６は、比較回路１５から出力された比較結果に応じて、第１ドハティ増幅器１１および第２ドハティ増幅器１２に印加するゲート電圧を制御する機能を有する。
The gate
９０°ハイブリッドカプラ１７は、第１ドハティ増幅器１１から出力された増幅された送信信号と、第２ドハティ増幅器１２から出力された増幅された送信信号とを合成し、合成した送信信号を出力端子から出力する電子部品である。終端抵抗１７ａは、アイソレーション用の電子部品である。
The 90° hybrid coupler 17 combines the amplified transmission signal output from the
以下、図３に示した増幅装置１０の構成について、さらに詳細の一例を示した図４に基づいて説明する。
The configuration of the amplifying
図４は、実施形態に係る増幅装置の詳細構成の一例を示す図である。図４を参照しながら、本実施形態に係る増幅装置１０の詳細構成について説明する。
FIG. 4 is a diagram illustrating an example of a detailed configuration of the amplifier according to the embodiment; A detailed configuration of the
図４に示すように、第１ドハティ増幅器１１のキャリアアンプ１１２ａについてのゲート電圧としては、ゲート電圧電源ＣＡＧ１から供給される所定の電圧が印加されている。また、第２ドハティ増幅器１２のキャリアアンプ１２２ａについてのゲート電圧としては、ゲート電圧電源ＣＡＧ２から供給される所定の電圧が印加されている。
As shown in FIG. 4, as the gate voltage for the
図４に示すように、電流検出回路１４は、ドレイン電流検出回路１４１（第１検出回路）と、ドレイン電流検出回路１４２（第２検出回路）と、を有する。 As shown in FIG. 4, the current detection circuit 14 has a drain current detection circuit 141 (first detection circuit) and a drain current detection circuit 142 (second detection circuit).
ドレイン電流検出回路１４１は、第１ドハティ増幅器１１のキャリアアンプ１１２ａおよびピークアンプ１１２ｂに流れるドレイン電流の合成値を検出する回路である。ドレイン電流検出回路１４１は、検出したドレイン電流の合成値に応じた電圧を検出電圧として、後述する比較回路１５の比較器１５１および比較器１５２、ならびにゲート電圧供給回路１６の加算器１６２へ出力する。また、ドレイン電流検出回路１４１には、第１ドハティ増幅器１１のキャリアアンプ１１２ａおよびピークアンプ１１２ｂにドレイン電流を流すために、ドレイン電圧電源Ｄから供給される所定の電圧（ドレイン電圧）が印加されている。
The drain current detection circuit 141 is a circuit that detects a combined value of drain currents flowing through the
ドレイン電流検出回路１４２は、第２ドハティ増幅器１２のキャリアアンプ１２２ａおよびピークアンプ１２２ｂに流れるドレイン電流の合成値を検出する回路である。ドレイン電流検出回路１４２は、検出したドレイン電流の合成値に応じた電圧を検出電圧として、後述する比較回路１５の比較器１５１および比較器１５２、ならびにゲート電圧供給回路１６の加算器１６１へ出力する。また、ドレイン電流検出回路１４２には、第２ドハティ増幅器１２のキャリアアンプ１２２ａおよびピークアンプ１２２ｂにドレイン電流を流すために、ドレイン電圧電源Ｄから供給される所定の電圧（ドレイン電圧）が印加されている。
The drain current detection circuit 142 is a circuit that detects a combined value of drain currents flowing through the carrier amplifier 122 a and the
なお、ドレイン電流検出回路１４１は、第１ドハティ増幅器１１のキャリアアンプ１１２ａおよびピークアンプ１１２ｂに流れるドレイン電流の合成値を検出するものとしているが、これに限定されるものではなく、ゲート電圧供給回路１６による制御対象はピークアンプ１１２ｂのゲート電圧なので、ピークアンプ１１２ｂに流れるドレイン電流を検出するものとしてもよい。同様に、ドレイン電流検出回路１４２は、ピークアンプ１２２ｂに流れるドレイン電流を検出するものとしてもよい。
Although the drain current detection circuit 141 detects the combined value of the drain currents flowing through the
また、ドレイン電流検出回路１４１、１４２は、それぞれ検出した電流に応じた電圧を検出電圧として出力しているが、これに限定されるものではなく、例えば、それぞれ検出した電流に応じた電流を検出電流（第１検出値の一例、第２検出値の一例）として出力するものとしてもよい。 Also, the drain current detection circuits 141 and 142 output voltages corresponding to the respective detected currents as detection voltages, but the present invention is not limited to this. It may be output as a current (an example of the first detected value, an example of the second detected value).
また、図４に示す構成では、電流検出回路１４は、第１ドハティ増幅器１１に対応するドレイン電流検出回路１４１、第２ドハティ増幅器１２に対応するドレイン電流検出回路１４２のように、それぞれの検出回路が別体として構成されているが、これに限定されるものではなく、一体の検出回路であってもよい。
Further, in the configuration shown in FIG. 4, the current detection circuit 14 includes respective detection circuits such as the drain current detection circuit 141 corresponding to the
図４に示すように、比較回路１５は、比較器１５１と、比較器１５２と、を有する。
As shown in FIG. 4, the
比較器１５１は、ドレイン電流検出回路１４１からの検出電圧（以下、第１検出電圧と称する場合がある）（第１検出値の一例）、およびドレイン電流検出回路１４２からの検出電圧（以下、第２検出電圧と称する場合がある）（第２検出値の一例）を入力し、当該第１検出電圧と当該第２検出電圧とを比較する電子部品である。比較器１５１は、比較の結果、第１検出電圧が第２検出電圧よりも低い場合、Ｈｉｇｈ電圧（以下、Ｈ電圧と称する）をゲート電圧供給回路１６（後述するアナログスイッチ１６３）へ出力し、第１検出電圧が第２検出電圧よりも高い場合、Ｌｏｗ電圧（以下、Ｌ電圧と称する）をゲート電圧供給回路１６（アナログスイッチ１６３）へ出力する。
The
比較器１５２は、ドレイン電流検出回路１４１からの検出電圧（第１検出電圧）、およびドレイン電流検出回路１４２からの検出電圧（第２検出電圧）を入力し、当該第１検出電圧と当該第２検出電圧とを比較する電子部品である。比較器１５２は、比較の結果、第２検出電圧が第１検出電圧よりも低い場合、Ｈ電圧をゲート電圧供給回路１６（後述するアナログスイッチ１６４）へ出力し、第２検出電圧が第１検出電圧よりも高い場合、Ｌ電圧をゲート電圧供給回路１６（アナログスイッチ１６４）へ出力する。
The
図４に示すように、ゲート電圧供給回路１６は、加算器１６１（第１加算器）と、加算器１６２（第２加算器）と、アナログスイッチ１６３（第１アナログスイッチ）と、アナログスイッチ１６４（第２アナログスイッチ）と、を有する。
As shown in FIG. 4, the gate
加算器１６１は、ゲート電圧電源ＰＡＧ１から供給される所定の電圧と、ドレイン電流検出回路１４２により検出された第２検出電圧とを加算して、当該加算した電圧（以下、第１加算電圧と称する場合がある）をアナログスイッチ１６３へ出力する電子部品である。
The
加算器１６２は、ゲート電圧電源ＰＡＧ２から供給される所定の電圧と、ドレイン電流検出回路１４１により検出された第１検出電圧とを加算して、当該加算した電圧（以下、第２加算電圧と称する場合がある）をアナログスイッチ１６４へ出力する電子部品である。なお、ゲート電圧電源ＰＡＧ２の所定の電圧は、例えば、ゲート電圧電源ＰＡＧ１の所定の電圧と同一とすればよい。
The
アナログスイッチ１６３は、ゲート電圧電源ＰＡＧ１から供給される所定の電圧と、加算器１６１から出力される第１加算電圧とが入力されており、比較器１５１から出力された比較結果に応じて、当該所定の電圧および第１加算電圧のうちいずれかを切り替えて、ピークアンプ１１２ｂのゲート電圧として出力するスイッチング部品である。具体的には、アナログスイッチ１６３は、比較器１５１からＨ電圧が出力された場合（第１検出電圧が第２検出電圧よりも低い場合）、ゲート電圧電源ＰＡＧ１から供給される所定の電圧よりも高い第１加算電圧を、ピークアンプ１１２ｂのゲート電圧として出力するように切り替える。一方、アナログスイッチ１６３は、比較器１５１からＬ電圧が出力された場合（第１検出電圧が第２検出電圧よりも高い場合）、ゲート電圧電源ＰＡＧ１からの所定の電圧を、ピークアンプ１１２ｂのゲート電圧として出力するように切り替える。したがって、キャリアアンプ１１２ａおよびピークアンプ１１２ｂに流れるドレイン電流の合成値が減少、すなわち、ピークアンプ１１２ｂに流れるドレイン電流が減少すると、アナログスイッチ１６３は、当該ドレイン電流を増加させるように、高いゲート電圧、すなわち、ゲート電圧電源ＰＡＧ１の所定の電圧に第２検出電圧を加算した第１加算電圧をゲート電圧として印加する。これにより、第１ドハティ増幅器１１の動作電流（ドレイン電流）を第２ドハティ増幅器１２と同程度にすることができる。
The
アナログスイッチ１６４は、ゲート電圧電源ＰＡＧ２から供給される所定の電圧と、加算器１６２から出力される第２加算電圧とが入力されており、比較器１５２から出力された比較結果に応じて、当該所定の電圧および第２加算電圧のうちいずれかを切り替えて、ピークアンプ１２２ｂのゲート電圧として出力するスイッチング部品である。具体的には、アナログスイッチ１６４は、比較器１５２からＨ電圧が出力された場合（第２検出電圧が第１検出電圧よりも低い場合）、ゲート電圧電源ＰＡＧ２から供給される所定の電圧よりも高い第２加算電圧を、ピークアンプ１２２ｂのゲート電圧として出力するように切り替える。一方、アナログスイッチ１６４は、比較器１５２からＬ電圧が出力された場合（第２検出電圧が第１検出電圧よりも高い場合）、ゲート電圧電源ＰＡＧ２からの所定の電圧を、ピークアンプ１２２ｂのゲート電圧として出力するように切り替える。したがって、キャリアアンプ１２２ａおよびピークアンプ１２２ｂに流れるドレイン電流の合成値が減少、すなわち、ピークアンプ１２２ｂに流れるドレイン電流が減少すると、アナログスイッチ１６４は、当該ドレイン電流を増加させるように、高いゲート電圧、すなわち、ゲート電圧電源ＰＡＧ２の所定の電圧に第１検出電圧を加算した第２加算電圧をゲート電圧として印加する。これにより、第２ドハティ増幅器１２の動作電流（ドレイン電流）を第１ドハティ増幅器１１と同程度にすることができる。
The
以上のように、２つのアナログスイッチ１６３、１６４から出力される電圧（ゲート電圧）は、必然的に、一方が所定の電圧、他方が加算器（加算器１６１、１６２）で加算された電圧（第１加算電圧、第２加算電圧）となるので、第１ドハティ増幅器１１の動作電流（ドレイン電流）および第２ドハティ増幅器１２の動作電流（ドレイン電流）のばらつきを速やかに抑制することができ、第１ドハティ増幅器１１および第２ドハティ増幅器１２の動作電流のバランスを保つことができる。また、第１ドハティ増幅器１１および第２ドハティ増幅器１２のうちドレイン電流が大きい方に対応する検出電圧と所定の電圧との加算電圧を、ドレイン電流が小さい方のゲート電圧として印加するので、第１ドハティ増幅器１１および第２ドハティ増幅器１２のド動作電流のばらつきを速やかに抑制することができる。
As described above, the voltages (gate voltages) output from the two
なお、図４に示す増幅装置１０の構成では、上述のように、第１ドハティ増幅器１１および第２ドハティ増幅器１２のうちドレイン電流が大きい方に対応する検出電圧と所定の電圧との加算電圧を、ドレイン電流が小さい方のゲート電圧として印加するものとしているが、これに限定されるものではない。すなわち、第１ドハティ増幅器１１および第２ドハティ増幅器１２のうちドレイン電流が小さい方に対応する検出電圧と所定の電圧との加算電圧を、当該ドレイン電流が小さい方のゲート電圧として印加するものとしてもよい。例えば、第１検出電圧が第２検出電圧よりも低い場合、ゲート電圧電源ＰＡＧ１から供給される所定の電圧と、ドレイン電流検出回路１４１により検出された第１検出電圧とを加算した電圧を、第１ドハティ増幅器１１のピークアンプ１１２ｂのゲート電圧として印加するものとしてもよい。これによっても、第１ドハティ増幅器１１および第２ドハティ増幅器１２の動作電流のバランスを保つことができる。
In the configuration of the amplifying
図５は、実施形態に係る増幅装置のゲート電圧の制御動作の流れの一例を示すフローチャートである。図５を参照しながら、本実施形態に係る増幅装置１０において、２つのドハティ増幅器の動作電流のばらつきを抑えるためのゲート電圧の制御動作の一連の流れについて説明する。
FIG. 5 is a flowchart showing an example of the flow of control operation of the gate voltage of the amplifier according to the embodiment. With reference to FIG. 5, a series of gate voltage control operations for suppressing variations in the operating currents of the two Doherty amplifiers in the amplifying
（ステップＳ１１）
ドレイン電流検出回路１４１は、第１ドハティ増幅器１１のキャリアアンプ１１２ａおよびピークアンプ１１２ｂに流れるドレイン電流の合成値を検出し、検出したドレイン電流に応じた電圧を第１検出電圧として、比較器１５１、比較器１５２、および加算器１６２へ出力する。また、ドレイン電流検出回路１４２は、第２ドハティ増幅器１２のキャリアアンプ１２２ａおよびピークアンプ１２２ｂに流れるドレイン電流の合成値を検出し、検出したドレイン電流に応じた電圧を第２検出電圧として、比較器１５１、比較器１５２、および加算器１６１へ出力する。
(Step S11)
The drain current detection circuit 141 detects a combined value of drain currents flowing through the
加算器１６１は、ゲート電圧電源ＰＡＧ１から供給される所定の電圧と、ドレイン電流検出回路１４２により検出された第２検出電圧とを加算して、当該加算した電圧を第１加算電圧としてアナログスイッチ１６３へ出力する。加算器１６２は、ゲート電圧電源ＰＡＧ２から供給される所定の電圧と、ドレイン電流検出回路１４１により検出された第１検出電圧とを加算して、当該加算した電圧を第２加算電圧としてアナログスイッチ１６４へ出力する。そして、ステップＳ１２へ移行する。
The
（ステップＳ１２）
比較器１５１は、第１検出電圧と第２検出電圧とを比較し、第１検出電圧が第２検出電圧よりも低い場合、Ｈ電圧をアナログスイッチ１６３へ出力し、第１検出電圧が第２検出電圧よりも高い場合、Ｌ電圧をアナログスイッチ１６３へ出力する。比較器１５２は、第１検出電圧と第２検出電圧とを比較し、第２検出電圧が第１検出電圧よりも低い場合、Ｈ電圧をアナログスイッチ１６４へ出力し、第２検出電圧が第１検出電圧よりも高い場合、Ｌ電圧をアナログスイッチ１６４へ出力する。そして、ステップＳ１３およびＳ１５へ移行する。
(Step S12)
（ステップＳ１３）
比較器１５１からＨ電圧が出力された場合（第１検出電圧が第２検出電圧よりも低い場合）、アナログスイッチ１６３は、加算器１６１から出力された第１加算電圧を、ピークアンプ１１２ｂのゲート電圧として出力するように切り替える。一方、比較器１５２からＨ電圧が出力された場合（第２検出電圧が第１検出電圧よりも低い場合）、アナログスイッチ１６４は、加算器１６２から出力された第２加算電圧を、ピークアンプ１２２ｂのゲート電圧として出力するように切り替える。そして、ステップＳ１４へ移行する。
(Step S13)
When the H voltage is output from the comparator 151 (when the first detection voltage is lower than the second detection voltage), the
（ステップＳ１４）
比較器１５１からＨ電圧が出力された場合（第１検出電圧が第２検出電圧よりも低い場合）、アナログスイッチ１６３は、スイッチングの切り替えの結果、第１加算電圧を、ピークアンプ１１２ｂのゲート電圧として印加する。一方、比較器１５２からＨ電圧が出力された場合（第２検出電圧が第１検出電圧よりも低い場合）、アナログスイッチ１６４は、スイッチングの切り替えの結果、第２加算電圧を、ピークアンプ１２２ｂのゲート電圧として印加する。
(Step S14)
When the H voltage is output from the comparator 151 (when the first detection voltage is lower than the second detection voltage), the
（ステップＳ１５）
比較器１５１からＬ電圧が出力された場合（第１検出電圧が第２検出電圧よりも高い場合）、アナログスイッチ１６３は、ゲート電圧電源ＰＡＧ１からの所定の電圧を、ピークアンプ１１２ｂのゲート電圧として出力するように切り替える。一方、比較器１５２からＬ電圧が出力された場合（第２検出電圧が第１検出電圧よりも高い場合）、アナログスイッチ１６４は、ゲート電圧電源ＰＡＧ２からの所定の電圧を、ピークアンプ１２２ｂのゲート電圧として出力するように切り替える。そして、ステップＳ１６へ移行する。
(Step S15)
When the L voltage is output from the comparator 151 (when the first detection voltage is higher than the second detection voltage), the
（ステップＳ１６）
比較器１５１からＬ電圧が出力された場合（第１検出電圧が第２検出電圧よりも高い場合）、アナログスイッチ１６３は、スイッチングの切り替えの結果、ゲート電圧電源ＰＡＧ１からの所定の電圧を、ピークアンプ１１２ｂのゲート電圧として印加する。一方、比較器１５２からＬ電圧が出力された場合（第２検出電圧が第１検出電圧よりも高い場合）、アナログスイッチ１６４は、スイッチングの切り替えの結果、ゲート電圧電源ＰＡＧ２からの所定の電圧を、ピークアンプ１２２ｂのゲート電圧として印加する。
(Step S16)
When the L voltage is output from the comparator 151 (when the first detection voltage is higher than the second detection voltage), the
以上のステップＳ１１～Ｓ１６の動作が、繰り返し実行される。 The operations of steps S11 to S16 described above are repeatedly executed.
以上のように、本実施形態に係る増幅装置１０は、キャリアアンプ１１２ａと、ピークアンプ１１２ｂとを有する第１ドハティ増幅器１１と、キャリアアンプ１２２ａと、ピークアンプ１１２ｂとを有する第２ドハティ増幅器１２と、第１ドハティ増幅器１１から出力された増幅された送信信号と、第２ドハティ増幅器１２から出力された増幅された送信信号とを合成する９０°ハイブリッドカプラ１３と、少なくともピークアンプ１１２ｂのドレイン電流に応じた電圧を第１検出電圧として検出し、少なくともピークアンプ１２２ｂのドレイン電流に応じた電圧を第２検出電圧として検出する電流検出回路１４と、第１検出電圧と第２検出電圧とを比較する比較回路１５と、第１検出電圧が第２検出電圧よりも低い場合、ピークアンプ１２２ｂに対するゲート電圧よりも高い電圧を、ピークアンプ１１２ｂに対するゲート電圧として印加し、第２検出電圧が第１検出電圧よりも低い場合、ピークアンプ１１２ｂに対するゲート電圧よりも高い電圧を、ピークアンプ１２２ｂに対するゲート電圧として印加するゲート電圧供給回路１６と、を備えている。これによって、第１ドハティ増幅器１１と第２ドハティ増幅器１２とを合成した場合に、第１ドハティ増幅器１１の動作電流（ドレイン電流）および第２ドハティ増幅器１２の動作電流（ドレイン電流）のばらつきを速やかに抑制することができ、第１ドハティ増幅器１１および第２ドハティ増幅器１２の動作電流のバランスを保つことができる。
As described above, the amplifying
また、第１ドハティ増幅器１１および第２ドハティ増幅器１２のうちドレイン電流が大きい方に対応する検出電圧と所定の電圧との加算電圧を、ドレイン電流が小さい方のゲート電圧として印加するので、第１ドハティ増幅器１１および第２ドハティ増幅器１２のド動作電流のばらつきを速やかに抑制することができる。
Further, since the addition voltage of the detection voltage corresponding to the larger drain current of the
以上、本発明の実施形態が例示されたが、上述の実施形態は一例であって、発明の範囲を限定することは意図していない。上述の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組み合わせ、変更を行うことができる。また、各構成、形状等のスペック（構造、種類、方向、形式、大きさ、長さ、幅、厚さ、高さ、数、配置、位置、材質等）は、適宜に変更して実施することができる。 Although the embodiments of the present invention have been illustrated above, the above-described embodiments are examples and are not intended to limit the scope of the invention. The above-described embodiments can be implemented in various other forms, and various omissions, replacements, combinations, and modifications can be made without departing from the scope of the invention. In addition, the specifications of each configuration, shape, etc. (structure, type, direction, format, size, length, width, thickness, height, number, arrangement, position, material, etc.) may be changed as appropriate. be able to.
１…送信システム、２…送信制御装置、３…無線装置、３ａ…アンテナ、１０…増幅装置、１１…第１ドハティ増幅器、１２…第２ドハティ増幅器、１３…９０°ハイブリッドカプラ、１３ａ…終端抵抗、１４…電流検出回路、１５…比較回路、１６…ゲート電圧供給回路、１７…９０°ハイブリッドカプラ、１７ａ…終端抵抗、１１１ａ、１１１ｂ…入力整合回路、１１２ａ…キャリアアンプ、１１２ｂ…ピークアンプ、１１３…合成回路、１２１ａ、１２１ｂ…入力整合回路、１２２ａ…キャリアアンプ、１２２ｂ…ピークアンプ、１２３…合成回路、１４１、１４２…ドレイン電流検出回路、１５１、１５２…比較器、１６１、１６２…加算器、１６３、１６４…アナログスイッチ、ＣＡＧ１、ＣＡＧ２…ゲート電圧電源、Ｄ…ドレイン電圧電源、ＰＡＧ１、ＰＡＧ２…ゲート電圧電源。
DESCRIPTION OF
Claims (7)
第２キャリア増幅器と、第２ピーク増幅器とを有する第２ドハティ増幅器と、
前記第１ドハティ増幅器から出力された増幅された信号と、前記第２ドハティ増幅器から出力された増幅された信号とを合成する合成器と、
少なくとも前記第１ピーク増幅器のドレイン電流に応じた値を第１検出値として検出し、少なくとも前記第２ピーク増幅器のドレイン電流に応じた値を第２検出値として検出する検出回路と、
前記第１検出値と前記第２検出値とを比較する比較回路と、
前記第１検出値が前記第２検出値よりも低い場合、前記第２ピーク増幅器に対するゲート電圧よりも高い電圧を、前記第１ピーク増幅器に対するゲート電圧として印加し、前記第２検出値が前記第１検出値よりも低い場合、前記第１ピーク増幅器に対するゲート電圧よりも高い電圧を、前記第２ピーク増幅器に対するゲート電圧として印加する電圧供給回路と、
を備えた増幅装置。 a first Doherty amplifier having a first carrier amplifier and a first peaking amplifier;
a second Doherty amplifier having a second carrier amplifier and a second peaking amplifier;
a combiner for combining the amplified signal output from the first Doherty amplifier and the amplified signal output from the second Doherty amplifier;
a detection circuit that detects at least a value corresponding to the drain current of the first peak amplifier as a first detection value and detects a value corresponding to at least the drain current of the second peak amplifier as a second detection value;
a comparison circuit that compares the first detection value and the second detection value;
If the first detection value is lower than the second detection value, a voltage higher than the gate voltage for the second peak amplifier is applied as the gate voltage for the first peak amplifier, and the second detection value is lower than the second detection value. a voltage supply circuit for applying a voltage higher than the gate voltage for the first peak amplifier as the gate voltage for the second peak amplifier when the voltage is lower than the 1 detection value;
Amplification device with
前記第１キャリア増幅器および前記第１ピーク増幅器に流れるドレイン電流の合成値を検出して前記第１検出値を出力し、
前記第２キャリア増幅器および前記第２ピーク増幅器に流れるドレイン電流の合成値を検出して前記第２検出値を出力する請求項１に記載の増幅装置。 The detection circuit is
detecting a combined value of drain currents flowing through the first carrier amplifier and the first peak amplifier and outputting the first detected value;
2. The amplifying apparatus according to claim 1, wherein a combined value of drain currents flowing through said second carrier amplifier and said second peak amplifier is detected to output said second detected value.
前記第１ピーク増幅器に流れるドレイン電流を検出して前記第１検出値を出力し、
前記第２ピーク増幅器に流れるドレイン電流を検出して前記第２検出値を出力する請求項１に記載の増幅装置。 The detection circuit is
detecting the drain current flowing through the first peak amplifier and outputting the first detection value;
2. The amplifying device according to claim 1, wherein the drain current flowing through said second peak amplifier is detected to output said second detection value.
少なくとも前記第１ピーク増幅器のドレイン電流に応じた値を前記第１検出値として検出する第１検出回路と、
少なくとも前記第２ピーク増幅器のドレイン電流に応じた値を前記第２検出値として検出する第２検出回路と、
を有する請求項１～３のいずれか一項に記載の増幅装置。 The detection circuit is
a first detection circuit that detects, as the first detection value, at least a value corresponding to the drain current of the first peak amplifier;
a second detection circuit that detects at least a value corresponding to the drain current of the second peak amplifier as the second detection value;
The amplifier device according to any one of claims 1 to 3, having
所定の電圧と前記第２検出値とを加算した第１加算電圧を出力する第１加算器と、所定の電圧と前記第１検出値とを加算した第２加算電圧を出力する第２加算器と、を含み、
前記第１検出値が前記第２検出値よりも低い場合、前記第１加算電圧を前記第１ピーク増幅器に対するゲート電圧として印加し、前記第２検出値が前記第１検出値よりも低い場合、前記第２加算電圧を前記第２ピーク増幅器に対するゲート電圧として印加する請求項１～４のいずれか一項に記載の増幅装置。 The voltage supply circuit is
A first adder that outputs a first added voltage obtained by adding a predetermined voltage and the second detected value, and a second adder that outputs a second added voltage obtained by adding a predetermined voltage and the first detected value. and including
applying the first summation voltage as a gate voltage to the first peak amplifier if the first sensed value is lower than the second sensed value; and if the second sensed value is less than the first sensed value: 5. The amplifying device according to claim 1, wherein said second addition voltage is applied as a gate voltage for said second peak amplifier.
所定の電圧と前記第１検出値とを加算した第１加算電圧を出力する第１加算器と、所定の電圧と前記第２検出値とを加算した第２加算電圧を出力する第２加算器と、を含み、
前記第１検出値が前記第２検出値よりも低い場合、前記第１加算電圧を前記第１ピーク増幅器に対するゲート電圧として印加し、前記第２検出値が前記第１検出値よりも低い場合、前記第２加算電圧を前記第２ピーク増幅器に対するゲート電圧として印加する請求項１～４のいずれか一項に記載の増幅装置。 The voltage supply circuit is
A first adder that outputs a first added voltage obtained by adding a predetermined voltage and the first detected value, and a second adder that outputs a second added voltage obtained by adding a predetermined voltage and the second detected value. and including
applying the first summation voltage as a gate voltage to the first peak amplifier if the first sensed value is lower than the second sensed value; and if the second sensed value is less than the first sensed value: 5. The amplifying device according to claim 1, wherein said second addition voltage is applied as a gate voltage for said second peak amplifier.
前記第１検出値が前記第２検出値よりも低い場合には、前記第１加算器から出力された前記第１加算電圧を出力し、前記第１検出値が前記第２検出値よりも高い場合には、所定の電圧を出力するように切り替える第１アナログスイッチと、
前記第２検出値が前記第１検出値よりも低い場合には、前記第２加算器から出力された前記第２加算電圧を出力し、前記第２検出値が前記第１検出値よりも高い場合には、所定の電圧を出力するように切り替える第２アナログスイッチと、
をさらに含む請求項５または６に記載の増幅装置。
The voltage supply circuit is
when the first detection value is lower than the second detection value, outputting the first addition voltage output from the first adder, and the first detection value being higher than the second detection value; In this case, a first analog switch that switches to output a predetermined voltage;
when the second detection value is lower than the first detection value, the second addition voltage output from the second adder is output, and the second detection value is higher than the first detection value; In this case, a second analog switch that switches to output a predetermined voltage;
7. The amplifying device according to claim 5 or 6, further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021064322A JP2022159869A (en) | 2021-04-05 | 2021-04-05 | Amplification device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021064322A JP2022159869A (en) | 2021-04-05 | 2021-04-05 | Amplification device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022159869A true JP2022159869A (en) | 2022-10-18 |
Family
ID=83641419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021064322A Pending JP2022159869A (en) | 2021-04-05 | 2021-04-05 | Amplification device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2022159869A (en) |
-
2021
- 2021-04-05 JP JP2021064322A patent/JP2022159869A/en active Pending
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