JP2022143243A - メモリシステムおよびその制御方法 - Google Patents

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Abstract

【課題】パリティの生成に使用されるメモリのサイズを削減する。【解決手段】本実施形態に係るメモリシステムは、不揮発性メモリとコントローラとを備える。コントローラは、不揮発性メモリを制御する。コントローラは、不揮発性メモリへデータをライトし、ライトが完了した後、ライトしたデータを不揮発性メモリからリードし、リードしたデータに対応するパリティを生成し、生成したパリティをパリティ保存用のメモリにライトする。【選択図】 図１

Description

本実施形態は、メモリシステムおよびその制御方法に関する。
不揮発性メモリを備えるシステムが知られている。メモリシステムは、不揮発性メモリにデータをライトし、不揮発性メモリからデータをリードする。不揮発性メモリからリードされたデータにエラーが発生することがある。このため、発生したエラーの検出およびエラーの訂正に、パリティが使用される場合がある。パリティは、不揮発性メモリにデータをライトする際に生成される。パリティの生成に関する計算のために、不揮発性メモリとは異なるメモリが使用されることがある。
米国特許出願公開第２０１５／１９４９８４号明細書 米国特許出願公開第２０１６／３４２２７号明細書 米国特許出願公開第２０１７／２４２７６号明細書
本実施形態は、パリティの生成に使用されるメモリのサイズを削減可能なメモリシステムおよびその制御方法を提供する。
本実施形態によれば、メモリシステムは、不揮発性メモリとコントローラとを備える。コントローラは、不揮発性メモリを制御する。コントローラは、不揮発性メモリへデータをライトし、ライトが完了した後、ライトしたデータを不揮発性メモリからリードし、リードしたデータに対応するパリティを生成し、生成したパリティをパリティ保存用のメモリにライトする。
第１の実施形態に係るメモリシステムの構成の一例を示すブロック図。 第１の実施形態に係るメモリの構成の一例を示す図。 ブロックの一部の構成の例を示す図。 第１の実施形態に係るメモリにおけるブロックとプレーンとの関係の例を示す図。 第1の実施形態に係るフレームの構成の例を示す図。 第１の実施形態に係る論理ブロックおよびパリティ記憶部の例を示す図。 第１の実施形態に係るフレームのライト処理およびパリティ生成処理の例を示すフローチャート。 第２の実施形態に係るガベージコレクションの処理の例を示す図。
以下、図面を参照しながら各実施の形態について説明する。なお、以下の説明において、略または実質的に同一の機能及び構成要素については、同一符号を付し、重複説明は必要な場合に行う。また、本実施形態で説明する数値、および、構成要素の個数は例であり、適宜変更可能である。
（第１の実施形態）
図１は、第１の実施形態に係るメモリシステム１の構成の例を示すブロック図である。
メモリシステム１は、例えばＳＳＤ（Solid State Drive）である。メモリシステム１は、ＵＦＳ（Universal Flash Storage）デバイス、ＵＳＢ（Universal Serial Bus）メモリ、メモリカード、ハードディスクドライブとＳＳＤとを含むハイブリッド型ストレージシステムなどのような、様々な種類のストレージデバイスのいずれかでもよい。メモリシステム１は、ホストデバイス（例えば、外部の情報処理装置）２と通信可能である。
メモリシステム１は、不揮発性記憶装置３とコントローラ４とを備える。
不揮発性記憶装置３は、不揮発性のメモリＮＭ００～ＮＭ３３を含む。以下においてメモリＮＭ００～ＮＭ３３を区別しない場合、不揮発性のメモリＮＭ００～ＮＭ３３のそれぞれは、単にメモリＮＭとも称する。
メモリＮＭ００～ＮＭ３３のそれぞれは、２次元構造または３次元構造の記憶部を有する不揮発性半導体メモリでもよい。メモリＮＭ００～ＮＭ３３のそれぞれは、メモリチップでもよい。
具体的には、メモリＮＭ００～ＮＭ３３は、例えば、ＮＡＮＤ型フラッシュメモリとしてもよい。メモリＮＭ００～ＮＭ３３は、例えば、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気抵抗メモリ）、ＰＲＡＭ（Phasechange Random Access Memory：相変化メモリ）、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）などのうちのいずれかでもよい。
メモリＮＭ００～ＮＭ３３は、バンクＢｋ０、バンクＢｋ１、バンクＢｋ２、バンクＢｋ３でグループ化されている。以下においてバンクＢｋ０～Ｂｋ３を区別しない場合には、単にバンクＢｋと称す。
バンクＢｋ０は、メモリＮＭ００、ＮＭ１０，ＮＭ２０，ＮＭ３０に対応する。バンクＢｋ１は、メモリＮＭ０１、ＮＭ１１，ＮＭ２１，ＮＭ３１に対応する。バンクＢｋ２は、メモリＮＭ０２、ＮＭ１２，ＮＭ２２，ＮＭ３２に対応する。バンクＢｋ３は、メモリＮＭ０３、ＮＭ１３，ＮＭ２３，ＮＭ３３に対応する。
さらに、メモリＮＭ００～ＮＭ３３は、チャネルＣｈ０、チャネルＣｈ１、チャネルＣｈ２、チャネルＣｈ３でグループ化されている。
メモリＮＭ００～ＮＭ０３のそれぞれは、バスＢｕ０に接続されている。メモリＮＭ００～ＮＭ０３は、チャネルＣｈ０に対応する。
メモリＮＭ１０～ＮＭ１３のそれぞれは、バスＢｕ１に接続されている。メモリＮＭ１０～ＮＭ１３は、チャネルＣｈ１に対応する。
メモリＮＭ２０～ＮＭ２３のそれぞれは、バスＢｕ２に接続されている。メモリＮＭ２０～ＮＭ２３は、チャネルＣｈ２に対応する。
メモリＮＭ３０～ＮＭ３３のそれぞれは、バスＢｕ３に接続されている。メモリＮＭ３０～ＮＭ３３は、チャネルＣｈ３に対応する。
メモリＮＭ００～ＮＭ３３のそれぞれは、プレーンＰＬ０およびプレーンＰＬ１を含む。コントローラ４は、あるメモリＮＭに含まれるプレーンＰＬ０およびプレーンＰＬ１に対して並列にデータをライトまたはリード可能である。以下においてプレーンＰＬ０，ＰＬ１を区別しない場合には、単にプレーンＰＬと称す。
コントローラ４は、ホストデバイス２から受信したコマンドにしたがってメモリＮＭ００～ＮＭ３３に対する制御を実行する。また、コントローラ４は、ホストデバイス２からのコマンドを受信しなくても、バックグラウンド処理として、メモリＮＭ００～ＮＭ３３に対する制御を実行する。より具体的には、コントローラ４は、不揮発性記憶装置３へのデータのライトを制御し、不揮発性記憶装置３からのデータのリードを制御する。
コントローラ４は、例えば、不揮発性記憶装置３に備えられるメモリＮＭ００～ＮＭ３３に対するガベージコレクションのための制御を実行する。ガベージコレクションとは、例えば、メモリＮＭ００～ＮＭ３３におけるガベージコレクション元ブロック内に断片的に配置（または記憶）されているデータを、ガベージコレクション先ブロックにまとめて再配置（または書き換え）し、ガベージコレクション元ブロック内のデータを無効化する処理である。なお、ガベージコレクションは、コンパクションと表記されてもよい。
第１の実施形態において、コントローラ４は、データのライト処理において、不揮発性記憶装置３に対してデータをライトし、ライトが完了した後、ライトしたデータを不揮発性記憶装置３からリードし、リードしたデータに対応するパリティを生成し、生成したパリティを不揮発な状態で、例えば不揮発性記憶装置３などのようなパリティ保存用のメモリにライトする。
コントローラ４は、データのリード処理において、不揮発性記憶装置３からリードしたデータに対して、リードしたデータに対応するパリティを用いてエラー検出およびエラー訂正を実行する。このリード処理において、コントローラ４は、リードしたデータに対応するパリティを不揮発性記憶装置３からリードしてもよい。
コントローラ４は、ホストインタフェース部５と、メモリインタフェース部ＭＩ０～ＭＩ３と、メモリ部６と、プロセッサ７と、エラー訂正部８とを備える。ホストインタフェース部５、メモリインタフェース部ＭＩ０～ＭＩ３、メモリ部６、プロセッサ７、およびエラー訂正部８は、バス１１を介して、互いに、データ、情報、信号、コマンド、リクエスト、メッセージ、指示、応答を送信または受信可能である。
ホストインタフェース部５は、所定の規格に準拠する回路である。ホストインタフェース部５は、ホストデバイス２からのデータ、情報、信号、コマンド、リクエスト、メッセージ、指示、応答などを受信する。また、ホストインタフェース部５は、データ、情報、信号、コマンド、リクエスト、メッセージ、指示、応答などを、ホストデバイス２へ送信する。
所定の規格は、例えば、ＮＶＭｅ（登録商標）（Non-Volatile Memory Express）規格、ＰＣＩｅ（登録商標）（Peripheral Component Interconnect Exprress）規格、ＳＡＴＡ（Serial Advanced Technology Attachment）規格、または、ＳＡＳ（Serial Attached Small Computer System Interface）規格などでもよい。
メモリインタフェース部ＭＩ０～ＭＩ３は、チャネルＣｈ０～チャネルＣｈ３のそれぞれに対応する。メモリインタフェース部ＭＩ０～ＭＩ３は、メモリＮＭ００～ＮＭ０３に対するデータ、情報、信号、コマンド、リクエスト、メッセージ、指示、応答などを送受信する回路である。メモリインタフェース部ＭＩ０によるメモリＮＭ００～ＮＭ０３に対するライトまたはリードと、メモリインタフェース部ＭＩ１によるメモリＮＭ１０～ＮＭ１３に対するライトまたはリードと、メモリインタフェース部ＭＩ２によるメモリＮＭ２０～ＮＭ２３に対するライトまたはリードと、メモリインタフェース部ＭＩ３によるメモリＮＭ３０～ＮＭ３３に対するライトまたはリードとは、互いに並列に実行可能である。言い換えれば、コントローラ４は、チャネルＣｈ０～チャネルＣｈ３のうちの複数のチャネルに対して並列にライトまたはリードを実行可能である。以下においては、簡略化のために、メモリインタフェース部ＭＩ０～ＭＩ３を省略して説明する場合がある。チャネルの数、および、メモリインタフェース部の数は、３ではなく、１、２、または、４以上であってもよい。
メモリ部６は、例えばファームウェアＦＷ、アドレス変換テーブルＡＴを記憶する。また、メモリ部６は、パリティを生成するために例えば作業用として使用されるパリティ記憶部１０を含む。メモリ部６は、例えば、ＳＲＡＭ（Static Random Access Memory）としてもよい。また、メモリ部６は、例えばＤＲＡＭ（Dynamic random Access Memory）とＳＲＡＭとの組み合わせでもよい。メモリ部６は、コントローラ４の内部でなく外部に配置されてもよい。
また、メモリ部６は、生成されたパリティを不揮発な状態で記憶してもよい。
ファームウェアＦＷは、プロセッサ７によって実行されるソフトウェアの一例である。ファームウェアＦＷは、例えば、コードとデータとを含む。ファームウェアＦＷは、プロセッサ７によって実行されることにより、ホストインタフェース部５、メモリインタフェース部ＭＩ０～ＭＩ３、メモリ部６、エラー訂正部８を制御する。
第１の実施形態において、ファームウェアＦＷは、例えば、プロセッサ７に、機能７１～７５を実現させる。
機能７１は、不揮発性記憶装置３に所定量（第１の量）の第１のデータがライトされたことを検出する。あるいは、機能７１は、不揮発性記憶装置３の所定の位置まで第１のデータがライトされたことを検出してもよい。ここで、データの量とは、例えば、データのサイズを意味するものとしてもよい。また、データの量とは、所定のサイズを有するデータの個数を意味するものとしてもよい。
機能７２は、不揮発性記憶装置３に所定量の第１のデータがライトされた場合に、パリティ記憶部１０として使用可能なメモリサイズを検出し、検出したメモリサイズに基づいて、ライトが完了した第１のデータに含まれておりパリティ生成対象としてリードするデータを決定（または選択）する。ここで、パリティ生成対象は、パリティを生成する際に使用されるデータである。あるいは、機能７２は、不揮発性記憶装置３の所定の位置まで第１のデータがライトされた場合に、ライトが完了した第１のデータに含まれておりパリティ生成対象としてリードするデータを決定してもよい。
機能７３は、パリティ生成対象として決定されたデータを、不揮発性記憶装置３からリードする。
機能７４は、エラー訂正部８およびパリティ記憶部１０を用いて、リードしたデータに対応するパリティを生成する。
機能７５は、生成したパリティを、例えばメモリ部６、不揮発性記憶装置３、または図示しない他の不揮発性メモリなどのようなパリティ保存用のメモリに、不揮発な状態でライトする。
アドレス変換テーブルＡＴは、メモリＮＭ００～ＮＭ３３に記憶されているデータの論理アドレスと、そのデータが記憶されている位置を特定する物理アドレスとを関連付けている。アドレス変換テーブルＡＴは、ルックアップテーブルと言い換えてもよい。論理アドレスは、例えばＬＢＡ（Logical Block Addressing）でもよい。物理アドレスは、例えばＰＢＡ（Physical Block Addressing）でもよい。
エラー訂正部８は、例えば、ＥＣＣ（Error Correcting Code）などを用いたエラー検出処理およびエラー訂正処理を実行する回路である。より具体的に説明すると、エラー訂正部８は、プロセッサ７によって実行される制御にしたがって、パリティ記憶部１０を使用しつつデータに対応するパリティを生成する。また、エラー訂正部８は、プロセッサ７によって実行される制御にしたがって、メモリＮＭ００～ＮＭ３３からリードしたデータと、当該データに対応するパリティとに基づいて、リードしたデータのエラーを検出および訂正する。なお、エラー訂正部８は、例えば、プロセッサ７内に備えられてもよい。また、エラー訂正部８は、メモリインタフェース部ＭＩ０～ＭＩ３それぞれに備えられてもよい。
プロセッサ７は、ファームウェアＦＷにしたがって各種の制御を実行する。
プロセッサ７は、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro-Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＧＰＵ（Graphics Processing Unit）などの各種の処理デバイスのいずれかである。
プロセッサ７は、例えば、メモリシステム１の起動時に、メモリＮＭ００～ＮＭ３３のうちの少なくとも１つからメモリインタフェース部ＭＩ０～ＭＩ３のうちの少なくとも１つ経由で、ファームウェアＦＷおよびアドレス変換テーブルＡＴをリードする。そして、プロセッサ７は、ファームウェアＦＷおよびアドレス変換テーブルＡＴをメモリ部６に記憶させる。
プロセッサ７は、例えば、メモリシステム１が停止する前に、メモリ部６に記憶されているアドレス変換テーブルＡＴを、メモリインタフェース部ＭＩ０～ＭＩ３のうちの少なくとも１つ経由でメモリＮＭ００～ＮＭ３３のうちの少なくとも１つへライトする。
第１の実施形態において、プロセッサ７は、メモリインタフェース部ＭＩ０～ＭＩ３のうちの少なくとも１つ経由で、メモリＮＭ００～ＮＭ３３のうちの少なくとも１つに対するガベージコレクションを実行する。
例えば、プロセッサ７は、データのライト処理時に、ファームウェアＦＷにしたがって上記の機能７１～７５を実現する。具体的には、プロセッサ７は、データのライト処理時に、不揮発性記憶装置３に対してデータをライトする。また、プロセッサ７は、ライトしたデータを不揮発性記憶装置３からリードする。さらに、プロセッサ７は、パリティ記憶部１０およびエラー訂正部８を用いて、リードしたデータに対応するパリティを生成する。そして、プロセッサ７は、生成したパリティを、メモリ部６、不揮発性記憶装置３、または図示しない他の不揮発性メモリにライトする。
例えば、プロセッサ７は、データのリード処理時に、不揮発性記憶装置３からデータをリードする。また、プロセッサ７は、メモリ部６、不揮発性記憶装置３、または図示しない他の不揮発性メモリから、リードしたデータに対応するパリティをリードする。そして、プロセッサ７は、リードしたパリティおよびエラー訂正部８を用いて、リードしたデータにエラーが含まれるか否かを判断し、リードしたデータにエラーが含まれる場合に、エラーを訂正する。
次に、図２ないし図５を用いて、第１の実施形態に係るメモリＮＭ００の構成の詳細を説明する。なお、メモリＮＭ０１～ＮＭ３３も、メモリＮＭ００と同様の構成を持つものとする。
図２は、第１の実施形態に係るメモリＮＭ００の構成の一例を示す図である。
メモリＮＭ００は、メモリセルアレイを備えている。メモリセルアレイは、複数の不揮発性メモリセルトランジスタを備える。複数の不揮発性メモリセルトランジスタのそれぞれは、ワード線及びビット線に関連付けられている。メモリＮＭ００は、複数の不揮発性メモリセルトランジスタの集合を含む複数のブロックＢ０～Ｂｎを備えている。
メモリＮＭ００のブロックＢ０～Ｂｎのそれぞれは、複数のストリングユニットＳＵ０～ＳＵｋを備える。複数のストリングユニットＳＵ０～ＳＵｋのそれぞれは、複数のＮＡＮＤストリング（以下、ストリングという）Ｓｔｒを備える。各ストリングＳｔｒでは、複数のメモリセルトランジスタが直列接続されている。
以下においてブロックＢ０～Ｂｎを区別しない場合には、ブロックＢと称す。ストリングユニットＳＵ０～ＳＵｍを区別しない場合には、ストリングユニットＳＵと称す。メモリＮＭ００内のブロック数ｎ＋１、及び、１ブロックＢ内のストリングユニット数ｋ＋１は任意である。
図３は、ブロックＢの一部の構成の例を示す図である。この図３では、ブロックＢに備えられる複数のストリングユニットＳＵ０～ＳＵｋのうちの４つのストリングユニットＳＵ０～ＳＵ３の一部を図示している。
図３に示すようなブロックＢの一部と同様の構成は、紙面の奥行方向に複数設けられている。上記のように、ブロックＢは、例えばｋ＋１個のストリングユニットＳＵ０～ＳＵｋを含む。ストリングユニットＳＵ０～ＳＵｋのそれぞれは、図３の紙面の奥行方向に複数のストリングＳｔｒおよびビット線ＢＬを含む。より具体的には、図３は、ストリングユニットＳＵ０に含まれている複数のストリングのうちのあるビット線ＢＬと接続されている１つのストリングＳｔｒと、ストリングユニットＳＵ１に含まれている複数のストリングのうちのビット線ＢＬと接続されている１つのストリングＳｔｒと、ストリングユニットＳＵ２に含まれている複数のストリングのうちのビット線ＢＬと接続されている１つのストリングＳｔｒと、ストリングユニットＳＵ３に含まれている複数のストリングのうちのビット線ＢＬと接続されている１つのストリングＳｔｒとを、示している。
ストリングＳｔｒのそれぞれは、例えば４８個のメモリセルトランジスタＭＴ０～ＭＴ４７と、選択トランジスタＳＴ１，ＳＴ２とを含む。メモリセルトランジスタＭＴ０～ＭＴ４７のそれぞれは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に記憶する。なお、メモリセルトランジスタＭＴ０～ＭＴ４７の個数は４８個に限られず、８個、１６個、３２個、６４個、１２８個等でもよく、その数は限定されない。以下においてメモリセルトランジスタＭＴ０～ＭＴ４７を区別しない場合には、単にメモリセルトランジスタＭＴと称す。
複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１，ＳＴ２それぞれの電流経路の一端の間に、直列接続されるように配置される。
ストリングユニットＳＵ０～ＳＵ３のそれぞれに含まれているストリングＳｔｒの選択トランジスタＳＴ１のそれぞれのゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３のそれぞれに接続される。ストリングユニットＳＵ０～ＳＵ３のそれぞれに含まれているストリングＳｔｒの選択トランジスタＳＴ２のそれぞれのゲートは、選択ゲート線ＳＧＳ０～ＳＧＳ３のそれぞれに接続される。これに対して同一のブロックＢ内にあるメモリセルトランジスタＭＴ０～ＭＴ４７のそれぞれの制御ゲートは、ワード線ＷＬ０～ＷＬ４７のそれぞれに共通接続される。なお、以下において、選択ゲート線ＳＧＤ０～ＳＧＤ３を区別しない場合、選択ゲート線ＳＧＤ０～ＳＧＤ３のそれぞれは、単に選択ゲート線ＳＧＤとも称する。選択ゲート線ＳＧＳ０～ＳＧＳ３を区別しない場合、選択ゲート線ＳＧＳ０～ＳＧＳ３のそれぞれは、単に選択ゲート線ＳＧＳとも称する。ワード線ＷＬ０～ＷＬ４７を区別しない場合には、単にワード線ＷＬと称す。
ワード線ＷＬ０～ＷＬ４７は同一ブロックＢ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤ，ＳＧＳは、同一ブロックＢ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。しかし、選択ゲート線ＳＧＳ０～ＳＧＳ３は、ストリングユニットＳＵ０～ＳＵ３間で共通に接続されてもよい。
図３において、メモリセルアレイ内に配置された複数のストリングＳｔｒのそれぞれに配置されている選択トランジスタＳＴ１の電流経路の他端は、ブロックＢに備えられている複数のビット線のうちのいずれかのビット線ＢＬに共通接続される。また、複数のストリングＳｔｒのそれぞれに配置されている選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。
同一のブロックＢ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータのリードおよびライトは、いずれかのブロックＢのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このように一括してリードおよびライトされる単位を「ページ」と呼ぶ。
図４は、第１の実施形態に係るメモリＮＭ００におけるブロックＢ０～ＢｎとプレーンＰＬ０，ＰＬ１との関係の例を示す図である。
メモリＮＭ００は、複数の（一例として２つの）プレーンＰＬ０，ＰＬ１を含む。プレーンＰＬ０は、ブロックＢ０，Ｂ２，…，Ｂｎ－１、ページレジスタＰＲ０を含む。プレーンＰＬ１は、ブロックＢ１，Ｂ３，…，Ｂｎ、ページレジスタＰＲ１を含む。図５では、ブロックＢ２を代表して説明するが、ブロックＢ０，Ｂ１，Ｂ３～Ｂｎも、ブロックＢ２と同様である。
ブロックＢ２は、複数のページを含む。ブロックＢ２は、複数のワード線ＷＬ０～ＷＬｍと、複数のワード線ＷＬ０～ＷＬｍのそれぞれに接続される複数のメモリセルトランジスタＭＴとを備える。
第１の実施形態において、１つのメモリセルトランジスタＭＴは、３ビットの情報を保存可能なＴＬＣ（Triple Level Cell）であるとする。なお、メモリセルトランジスタＭＴは、例えば、１ビットの情報を保存可能なＳＬＣ（Single Level Cell）、２ビットの情報を保存可能なＭＬＣ（Multi Level Cell）、４ビットの情報を保存可能なＱＬＣ（Quad Level Cell）、５ビット以上の情報を保存可能としてもよい。
以下、データのライト処理およびリード処理の際に一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループ」と表記する。
１つのストリングユニットＳＵにおいて、ワード線ＷＬ０に接続されている複数のメモリセルトランジスタＭＴがメモリセルグループＭＣＧ０に対応する。同様に、１つのストリングユニットＳＵにおいて、ワード線ＷＬ１～ＷＬｍのそれぞれに接続されている複数のメモリセルトランジスタＭＴが、それぞれメモリセルグループＭＣＧ１～ＭＣＧｍに対応する。ＴＬＣが記憶する３ビットデータは、下位から順に下位ビット（ｌｏｗｅｒビット）、中位ビット（ｍｉｄｄｌｅビット）、上位ビット（ｕｐｐｅｒビット）である。
メモリセルグループＭＣＧ０において、下位ビットの集合は下位ページ（ｌｏｗｅｒページ）であり、中位ビットの集合は中位ページ（ｍｉｄｄｌｅページ）であり、上位ビットの集合は上位ページ（ｕｐｐｅｒページ）である。メモリグループＭＣＧ１～ＭＣＧｍのそれぞれも、メモリセルグループＭＣＧ０と同様に、下位ページ、中位ページ、および、上位ページを含む。
以下で、第１の実施形態に係るパリティの生成の動作を説明する。
図５は、第1の実施形態に係るフレームＡ～Ｘの構成の例を示す図である。
第１の実施形態において、フレームとは、例えば、１つのパリティを生成するためのデータを含む単位とする。以下の説明において、フレームは、パリティを生成するデータの単位であるとともに、そのデータそのものとしても説明する。
フレームＡは、複数のサブフレームＡ－１～Ａ－８に分けられる。エラー訂正部８は、フレームＡに対してパリティＰＡを生成する。
フレームＢ～Ｘのそれぞれも、フレームＡと同様に、それぞれ８個のサブフレームＢ－１～Ｂ－８，…，Ｘ－１～Ｘ－８に分けられる。エラー訂正部８は、フレームＢ～Ｘのそれぞれに対して、パリティＰＢ～ＰＸのそれぞれを生成する。
以下においてパリティＰＡ～ＰＸを区別しない場合には、パリティＰ＃と称す。
サブフレームＡ－１～Ａ－８，…，Ｘ－１～Ｘ－８それぞれのサイズは同じであるとする。パリティＰＡ～ＰＸそれぞれのサイズは、サブフレームＡ－１～Ａ－８，…，Ｘ－１～Ｘ－８それぞれのサイズと同じであるとする。なお、１つのフレームを構成するサブフレームの数は、適宜変更可能である。
図６は、第１の実施形態に係る論理ブロックＬＢおよびパリティ記憶部１０の例を示す図である。
図６では、ワード線ＷＬが４本以上であり、バンクＢｋの数が４であり、１本のワード線ＷＬに４個のストリングＳｔｒが対応付けられている場合を例示している。また、論理ブロックＬＢのメモリセルトランジスタＭＴの種類は、ＴＬＣである場合を例示している。しかしながら、第１の実施形態において、ワード線ＷＬの本数、バンクＢｋの数、ワード線ＷＬに対応付けられるストリングＳｔｒの数、プレーンＰＬの数、メモリセルトランジスタＭＴの種類は、メモリＮＭ００～ＮＭ３３の特性などに応じて適宜変更可能である。論理ブロックＬＢに含まれる複数のブロックＢは、プレーンＰＬ０またはプレーンＰＬ１に属する。図６は、ワード線ＷＬ０～ＷＬｍのうち、ワード線ＷＬ０～ＷＬ３に対応する部分を図示しており、ワード線ＷＬ４～ＷＬｍに対応する部分を省略している。
図６は、ワード線ＷＬ０～ＷＬ３に対して、フレームＡ～Ｘがライトされる状態を例示している。
図６においては、ワード線ＷＬ０～ＷＬ３のそれぞれに対して、縦方向に４個のストリングＳｔｒ０～Ｓｔｒ３が対応付けられている。さらに、ストリングＳｔｒ０～Ｓｔｒ３のそれぞれに対して、縦方向に３つのページ（下位ページ／中位ページ／上位ページ）が対応付けられている。このように、１本のワード線ＷＬは、４個のストリングＳｔｒ０～Ｓｔｒ３に対応する。１個のストリングＳｔｒは３つのページに対応する。
また、図６においては、横方向に４個のバンクＢｋ０～Ｂｋ３が配置されている。
このようなワード線ＷＬ、ストリングＳｔｒ、ページ、バンクＢｋの構成を持つ論理ブロックＬＢにおいては、１本のワード線ＷＬに対して、互いに異なる１２個のフレームそれぞれに属する４個のサブフレーム（すなわち、４８個のサブフレーム）がライトされる。
プロセッサ７は、メモリＮＭ００～ＮＭ３３の特性にしたがって、並列にパリティの生成を行うフレームの割り当てを決定する。図６の場合、プロセッサ７は、２本のワード線に対して２４個のフレームＡ～Ｘを割り当てることを決定し、２４個のフレームＡ～Ｘに対して並列にパリティの生成を実行する。メモリＮＭ００～ＮＭ３３の特性は、例えば、メモリＮＭ００～ＮＭ３３に記憶したデータをリードした際のエラーモード、または、メモリＮＭ００～ＮＭ３３内の記憶位置に応じた物理的な特性などでもよい。
プロセッサ７は、論理ブロックＬＢに対して、ワード線ＷＬ０～ＷＬｍの番号の小さい方から大きい方へ順に、例えば２本のワード線ＷＬにわたってフレームＡ～Ｘを割り当ててライトする。
具体的には、プロセッサ７は、ワード線ＷＬ０のストリングＳｔｒ０およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＡ－１～Ａ―４，Ｂ－１～Ｂ－４，Ｃ－１～Ｃ－４をライトする。次に、プロセッサ７は、ワード線ＷＬ０のストリングＳｔｒ１およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＤ－１～Ｄ―４，Ｅ－１～Ｅ－４，Ｆ－１～Ｆ－４をライトする。次に、プロセッサ７は、ワード線ＷＬ０のストリングＳｔｒ２およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＧ－１～Ｇ―４，Ｈ－１～Ｈ－４，Ｉ－１～Ｉ－４をライトする。次に、プロセッサ７は、ワード線ＷＬ０のストリングＳｔｒ３およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＪ－１～Ｊ―４，Ｋ－１～Ｋ－４，Ｌ－１～Ｌ－４をライトする。
次に、プロセッサ７は、ワード線ＷＬ１のストリングＳｔｒ０およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＭ－１～Ｍ―４，Ｎ－１～Ｎ－４，Ｏ－１～Ｏ－４をライトする。次に、プロセッサ７は、ワード線ＷＬ１のストリングＳｔｒ１およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＰ－１～Ｐ―４，Ｑ－１～Ｑ－４，Ｒ－１～Ｒ－４をライトする。次に、プロセッサ７は、ワード線ＷＬ１のストリングＳｔｒ２およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＳ－１～Ｓ―４，Ｔ－１～Ｔ－４，Ｕ－１～Ｕ－４をライトする。次に、プロセッサ７は、ワード線ＷＬ１のストリングＳｔｒ３およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＶ－１～Ｖ―４，Ｗ－１～Ｗ－４，Ｘ－１～Ｘ－４をライトする。
以下、上記のワード線ＷＬ０，ＷＬ１と同様の手順で、プロセッサ７は、ワード線ＷＬ２の各ストリングＳｔｒ０～Ｓｔｒ３およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＡ－５～Ａ－８，…，Ｌ５－Ｌ８をライトし、次に、ワード線ＷＬ３の各ストリングＳｔｒ０～Ｓｔｒ３およびバンクＢｋ０～Ｂｋ３に対して、サブフレームＭ－５～Ｍ－８，…，Ｘ－５～Ｘ－８をライトする。
言い換えれば、第１の実施形態においては、複数のワード線ＷＬに対して、直列にライトが実行される。また、１つのワード線ＷＬにおける複数のストリングＳｔｒに対して、直列にライトが実行される。
パリティを計算する際にリードするフレームの並列数とリードするフレームの場所を決定する（選択する）ことを、フレームを組む、と表現してもよい。
プロセッサ７は、例えばワード線ＷＬ２，ＷＬ３のバンクＢｋ３まで、すなわち、図６の位置ＬＣまでのライトが完了すると、フレームＡ～Ｘそれぞれに対するパリティＰＡ～ＰＸを生成可能となる。
プロセッサ７は、ブロックＬＢに対するライトの状態がパリティ生成条件を満たすか否かを判断する。パリティ生成条件は、例えば、ブロックＬＢに対して所定量（例えばフレームＡ～Ｘのデータサイズ以上）のライトが完了すること、ブロックＬＢの所定の位置ＬＣまでのライトが完了すること、ブロックＬＢの位置ＬＣより後にライトされる所定の位置までのライトが完了すること、または、ブロックＬＢの終端（例えば、ワード線ＷＬｍのバンクＢｋ３）までのライトが完了すること、としてもよい。
プロセッサ７は、ブロックＬＢに対するライトの状態がパリティ生成条件を満たす場合に、メモリ部６の状態などに基づいて、パリティ記憶部１０として使用可能なメモリサイズを検出する。そして、プロセッサ７は、検出したメモリサイズに基づいて、ブロックＬＢにライト済みでありパリティを生成するためにリードするフレームを決定する。図６は、フレームＡがパリティを生成する対象として決定された場合を例示している。しかしながら、他のフレームＢ～Ｘがパリティを生成する対象として決定されてもよい。フレームＡ～Ｘのうちの少なくとも２つがパリティを生成する対象として決定されてもよい。
プロセッサ７は、パリティ生成対象として決定されたフレームＡをブロックＬＢからリードする。プロセッサ７は、エラー訂正部８およびパリティ記憶部１０を用いて、リードしたフレームＡに対するパリティＰＡを生成し、生成したパリティＰＡを不揮発な状態でライトする。生成したパリティＰＡは、例えば、メモリ部６、不揮発性記憶装置３、または、他の不揮発性メモリにライトされればよい。
図７は、第１の実施形態に係るフレームのライト処理およびパリティ生成処理の例を示すフローチャートである。
Ｓ７０１において、プロセッサ７は、論理ブロックＬＢに対するフレームのライトを実行する。
Ｓ７０２において、プロセッサ７は、論理ブロックＬＢに対して所定量（第１の量）のフレームがライトされたか否かを判断する。
論理ブロックＬＢに対して所定量のフレームがライトされていない場合（Ｓ７０２のＮｏ）、処理はＳ７０１へ移動する。
論理ブロックＬＢに対して所定量のフレームがライトされた場合（Ｓ７０２のＹｅｓ）、Ｓ７０３において、プロセッサ７は、メモリ部６の状態（例えばパリティＰ＃の生成のために使用可能なメモリサイズ）などに基づいて、論理ブロックＬＢにライト済みである所定量のフレームに含まれており、パリティＰ＃を生成するためにリードする第２の量のフレームを決定する。ここで、第２の量は、上記の所定量（第１の量）より少ないものとする。
Ｓ７０４において、プロセッサ７は、所定量のフレームのライトが完了した後、論理ブロックＬＢに対して、決定した第２の量のフレームのリードを実行する。
Ｓ７０５において、プロセッサ７は、エラー訂正部８およびパリティ記憶部１０を使用して、リードした第２の量のフレームに対応するパリティＰ＃を生成する。
Ｓ７０６において、プロセッサ７は、生成したパリティＰ＃を、不揮発な状態で、例えば、メモリ部６、不揮発性記憶装置３、または、他の不揮発性メモリにライトする。
Ｓ７０７において、プロセッサ７は、パリティ生成待ちのフレームがあるか否かを判断する。
パリティ生成待ちのフレームがある場合（Ｓ７０７のＹｅｓ）、処理は、Ｓ７０３へ移動する。Ｓ７０３において、プロセッサ７は、メモリ部６の状態などに基づいて、論理ブロックＬＢにライト済みである所定量のフレームに含まれており、新たなパリティを生成するためにリードする第３の量のフレームを決定する。その後、先に説明したＳ７０４以降と同様の処理が繰り返される。
パリティ生成待ちのフレームがない場合（Ｓ７０７のＮｏ）、Ｓ７０８において、プロセッサ７は、フレームのライトを終了するか否かを判断する。
ライトを終了しない場合（Ｓ７０８のＮｏ）、処理は、Ｓ７０１へ移動する。
ライトを終了する場合（Ｓ７０８のＹｅｓ）、処理は、終了する。
以下で、パリティを生成するためにリードされるフレームの並列数を決定する処理について説明する。
例えば、メモリシステム１は、フレームＡ～Ｘが論理ブロックＬＢにライトされた後、並列数１でフレームＡをリードし、リードしたフレームＡのパリティＰＡを生成する場合を考える。
この場合、パリティＰＡを生成するために必要になるメモリのサイズは、１フレーム分のパリティサイズでよい。
プロセッサ７は、まず、１フレーム分のパリティサイズのパリティ記憶部１０を確保し、１個のフレームＡに含まれる複数のサブフレームＡ－１～Ａ－８をリードする。プロセッサ７は、確保したパリティ記憶部１０を使用して、フレームＡに対応するパリティＰＡを生成し、生成したパリティＰＡを不揮発化する。
プロセッサ７は、次に、１個のフレームＢに含まれる複数のサブフレームＢ－１～Ｂ－８をリードする。プロセッサ７は、１フレーム分のパリティサイズのパリティ記憶部１０を使用して、フレームＢに対応するパリティＰＢを生成し、生成したパリティＰＢを不揮発化する。
以下、同様に、プロセッサ７は、フレームＣからフレームＸまで、同様の処理を１フレームずつ順次実行する。すなわち、プロセッサ７は、１フレーム分のパリティサイズのパリティ記憶部１０を使用して、１フレームずつパリティＰＣからパリティＰＸまでを順次生成し、１フレームずつパリティＰＣからパリティＰＸまでを順次不揮発化する。
プロセッサ７は、フレームＡ～ＸのリードおよびパリティＰＡ～ＰＸの生成をしている間においても、フレームＸより後のフレームのライト処理を進める。言い換えれば、プロセッサ７は、フレームＡ～Ｘの後にライトされるフレームのライト処理と、フレームＡ～Ｘに対応するパリティＰＡ～ＰＸを生成するための処理とを、パイプライン処理により実行する。
プロセッサ７は、パリティ記憶部１０としてパリティＰ＃の生成に使用することができるメモリサイズに基づいて、並列数を決定する。
例えば、プロセッサ７は、パリティＰ＃の生成に使用することができるメモリサイズが大きい場合、並列数を多くすることができる。
例えば、プロセッサ７は、パリティＰ＃の生成に使用することができるメモリサイズが小さい場合、並列数を少なくすることができる。
プロセッサ７は、パリティＰ＃の生成に使用することができるメモリサイズと、並列数とを関連付けたテーブルに応じて、並列数を決定してもよい。あるいは、プロセッサ７は、パリティＰ＃の生成に使用することができるメモリサイズから並列数を算出する計算式を用いて、並列数を決定してもよい。
第１の実施形態のように、フレームのリードおよびパリティＰ＃の生成を行う並列数を決定および変更することにより、パリティＰ＃の生成に使用されるパリティ記憶部１０のメモリサイズを決定および変更することができる。
以上説明した第１の実施形態に係るメモリシステム１と、比較例のメモリシステムとを、図６を用いて対比することにより、第１の実施形態に係るメモリシステム１の効果を説明する。
比較例のメモリシステムは、複数のフレームＡ～Ｘを論理ブロックＬＢにライトしながら、比較例のパリティ記憶部を用いて、複数のフレームＡ～Ｘに対応する複数のパリティＰＡ～ＰＸを生成する。
そして、比較例のメモリシステムは、ブロックＬＢに対するライトが位置ＬＣまで完了すると、複数のフレームＡ～Ｘごとの複数のパリティＰＡ～ＰＸを不揮発化する。
比較例のメモリシステムは、第１の実施形態に係るメモリシステム１と同様に、ワード線ＷＬ０のストリングＳｔｒ０に対してフレームをライトし、次に、ワード線ＷＬ０のストリングＳｔｒ１に対してフレームをライトし、以下同様の処理を繰り返す。比較例のメモリシステムは、ライトと同時にパリティ生成のための処理を実行する。比較例のメモリシステムにおいて、並列にパリティ生成を実行するフレームの数は例えば２４であるとする。この場合、比較例のメモリシステムでは、複数のパリティＰＡ～ＰＸ分のメモリサイズを有するパリティ記憶部を確保する必要がある。このため、比較例のパリティ記憶部は、（１フレームあたりのパリティサイズ）×２４のメモリサイズを有する必要がある。パリティＰ＃のサイズをqキビバイトとし、並列にライトされるフレームの数をｒ個とすると、パリティＰＡ～ＰＸを生成するために使用される比較例のパリティ記憶部は、ｑ×ｒキビバイトのメモリサイズを有する必要がある。例えば、ｑ＝３２、ｒ＝２４である場合、比較例のパリティ記憶部として７６８キビバイトのメモリサイズが確保される。比較例のパリティ記憶部として使用可能なメモリサイズは、メモリ部６の使用量の影響を受ける。比較例のパリティ記憶部のメモリサイズは、比較例のメモリシステムのコストおよび消費電力に影響するため、なるべく小さいことが好ましい。
以上説明したように、比較例のメモリシステムは、論理ブロックＬＢに対するフレームのライトと並列に、比較例のパリティ記憶部を用いて、パリティの生成を行う。比較例のメモリシステムは、並列にライトしたフレームに対応するパリティが完成したか否かを判断し、パリティが完成した場合、比較例のパリティ記憶部にライトされているパリティのそれぞれを不揮発化する。
このような比較例のメモリシステムでは、並列にライトされるフレームの数が増えるほど、パリティの生成に使用される比較例のパリティ記憶部のメモリサイズも増加する。
これに対して、第１の実施形態に係るメモリシステム１においては、論理ブロックＬＢにまとまった量（第１の量）のフレームＡ～Ｘがライトされた後に、パリティが生成される。メモリシステム１は、フレームＡ～Ｘがライトされた後、パリティの生成に使用可能なメモリサイズに対応する並列数で、パリティ生成対象となる並列数（第２の量）のフレームを論理ブロックＬＢからリードする。そして、メモリシステム１は、リードした第２の量のフレームに対応するメモリサイズのパリティ記憶部１０を使用してパリティを生成し、生成したパリティを、不揮発な状態でメモリ部６、不揮発性記憶装置３、他の不揮発性メモリにライトする。
このような第１の実施形態に係るメモリシステム１においては、パリティ生成時に論理ブロックＬＢからリードするパリティ生成対象フレームの並列数を下げることにより、比較例のメモリシステムよりもパリティ生成で使用されるメモリのサイズを削減することができる。したがって、第１の実施形態に係るメモリシステム１においては、比較例のメモリシステムよりもコストおよび消費電力を削減することができる。
第１の実施形態においては、フレームをライトしながらパリティを生成するのではなく、所定量、または、所定の位置のライトが完了した後に、パリティを生成する少なくとも１つのフレームを決定し、決定した少なくとも１つのフレームを論理ブロックＬＢからリードし、少なくとも１つのフレームに対応するパリティを生成する。したがって、第１の実施形態においては、パリティを生成するのに適した条件の下で、パリティ生成を開始することができる。また、第１の実施形態においては、並列に生成されるパリティの数をフレームのライト処理の並列数よりも少なくすることで、パリティの生成に使用されるメモリサイズを少なく設定することができる。例えば、１フレームごとにパリティを生成する場合、パリティを生成するために使用されるメモリのサイズは、１つのパリティサイズでよい。
第１の実施形態においては、フレームＡ～Ｘの後にライトされるフレームのライト処理と、フレームＡ～Ｘに対応するパリティＰＡ～ＰＸの生成とを、パイプライン処理により実行する。これにより、プロセッサ７の性能低下を抑制することができる。
第１の実施形態においては、パリティ生成待ちのフレームがなくなるまで、パリティ生成を繰り返すことができる。
メモリＮＭ００～ＮＭ３３の特性が変化すると、論理ブロックＬＢにライトされるフレームの構成も変化し得る。第１の実施形態においては、フレームの構成が変化しても、パリティの生成に使用可能なメモリサイズに応じてパリティを生成するフレームの並列数を決定し、決定された並列数にしたがって柔軟にパリティを生成することができる。
（第２の実施形態）
第２の実施形態においては、上記第１の実施形態に係るパリティの生成を、ガベージコレクションの処理において使用する場合を説明する。
図８は、第２の実施形態に係るガベージコレクションの処理の例を示す図である。
プロセッサ７は、ガベージコレクションの処理を実行することにより、メモリＮＭ００～ＮＭ３３におけるガベージコレクション元ブロックＳＢ１～ＳＢｐ内に断片的に配置されているデータを、ガベージコレクション先ブロックＤＢにまとめて再配置し、ガベージコレクション元ブロックＳＢ１～ＳＢｐ内のデータを無効化する。図８において、ｐは２以上である。ガベージコレクション先ブロックＤＢの数は、ガベージコレクション元ブロックＳＢ１～ＳＢｐの数よりも少なくなる。
プロセッサ７は、ガベージコレクション先ブロックＤＢへの再配置におけるデータのライトの際に、上記第１の実施形態で説明したパリティ生成処理を実行する。
具体的には、プロセッサ７は、ガベージコレクションの処理において、ガベージコレクション元ブロックＳＢ１～ＳＢｐからデータをリードし、ガベージコレクション元ブロックＳＢ１～ＳＢｐからリードしたデータをガベージコレクション先ブロックＤＢへライトする。プロセッサ７は、ガベージコレクション先ブロックＤＢへのライトが完了した後、ライトしたデータをガベージコレクション先ブロックＤＢからリードする。プロセッサ７は、ガベージコレクション先ブロックＤＢからリードしたデータに対応するパリティを生成し、生成したパリティを不揮発化する。
図８に示すように、ガベージコレクション先ブロックＤＢへのデータのライト中に、例えばメモリシステム１の電源が切断されるなどのような障害が発生し、パリティが生成されなかったとする。
このような場合、プロセッサ７は、データのライトが途中まで進行したガベージコレクション先ブロックＤＢに記憶されたデータを無効化する。プロセッサ７は、ガベージコレクション元ブロックＳＢ１～ＳＢｐから別のガベージコレクション先ブロックＡＤＢへデータを移動し、ガベージコレクション元ブロックＳＢ１～ＳＢｐに記憶されたデータを無効化し、パリティを生成する。あるいは、プロセッサ７は、データのライトが途中まで進行したガベージコレクション先ブロックＤＢに記憶されたデータを消去する。プロセッサ７は、再び、ガベージコレクション元ブロックＳＢ１～ＳＢｐから当該ガベージコレクション先ブロックＤＢへデータの移動を開始し、ガベージコレクション元ブロックＳＢ１～ＳＢｐに記憶されたデータを無効化し、パリティを生成する。
以上説明した第２の実施形態においては、ガベージコレクションの処理の際に、パリティを生成するために使用されるパリティ記憶部１０のメモリサイズを削減することができる。
第２の実施形態においては、ガベージコレクション元ブロックＳＢをバックアップのように使用する。これにより、ガベージコレクション中に障害が生じた場合に、ガベージコレクションを再開することができ、メモリシステム１の信頼性を高くすることができる。
第２の実施形態においては、第１の実施形態に係るパリティの生成を、ガベージコレクションにおいて使用する場合を説明している。しかしながら、上記第１の実施形態に係るパリティの生成は、例えば、リフレッシュまたはウェアレベリングなどのようなメモリシステム１で実行される他のバックグラウンド処理時に、実行されてもよい。
第２の実施形態において、プロセッサ７は、例えば、ガベージコレクション、リフレッシュ、または、ウェアレベリングなどのようなバックグラウンド処理ではないライト処理時に、上記比較例のメモリシステムで行うようなパリティ生成を実行してもよい。バックグラウンド処理ではないライト処理は、例えば、ホストデバイス２からのライトコマンドにしたがってデータをライトする処理などを含む。
具体的には、プロセッサ７は、バックグラウンド処理ではないライト処理時に、不揮発性記憶装置３へライト対象データをライトし、ライト対象データのライトが完了する前から、ライト対象データに対応するパリティの生成（または計算）を開始し、生成したライト対象データに対応するパリティをパリティ保存用のメモリにライトしてもよい。この場合、ライト処理の種類に応じて、適切なパリティ生成を実行することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ホストデバイス、３…不揮発性記憶装置、４…コントローラ、５…ホストインタフェース部、６…メモリ部、７…プロセッサ、７１～７５…機能、８…エラー訂正部、１０，１３…パリティ記憶部、ＮＭ００～ＮＭ３３…メモリ、ＡＴ…アドレス変換テーブル、ＦＷ…ファームウェア、Ａ～Ｘ…フレーム、Ａ－１～Ｘ－８…サブフレーム、ＰＡ～ＰＸ…パリティ、ＳＢ１，ＳＢ２…ガベージコレクション元ブロック、ＤＢ…ガベージコレクション先ブロック、ＡＤＢ…別のガベージコレクション先ブロック

Claims (10)

  1. 不揮発性メモリと、
    前記不揮発性メモリを制御するコントローラと、
    を具備し、
    前記コントローラは、
    前記不揮発性メモリへデータをライトし、
    前記ライトが完了した後、前記ライトしたデータを前記不揮発性メモリからリードし、
    前記リードしたデータに対応するパリティを生成し、
    前記生成したパリティをパリティ保存用のメモリにライトする、
    メモリシステム。
  2. 前記コントローラは、
    前記不揮発性メモリに対する所定量の第１のデータのライトが完了した後、前記第１のデータに含まれており前記ライトが完了したデータを前記不揮発性メモリからリードし、前記リードしたデータに対応するパリティを生成する、
    請求項１のメモリシステム。
  3. 前記コントローラは、
    前記不揮発性メモリの所定位置までの第１のデータのライトが完了した後、前記第１のデータに含まれており前記ライトが完了したデータを前記不揮発性メモリからリードし、前記リードしたデータに対応するパリティを生成する、
    請求項１のメモリシステム。
  4. 前記コントローラは、前記不揮発性メモリへ第１の量のデータをライトし、
    前記第１の量のデータに含まれておりパリティ生成対象であり前記第１の量より少ない第２の量のデータを決定し、
    前記ライトが完了した後、前記第２の量のデータを前記不揮発性メモリからリードし、
    前記リードした第２の量のデータに対応するパリティを生成する、
    請求項１ないし請求項３のうちのいずれか１項のメモリシステム。
  5. 前記コントローラは、前記パリティの生成のために使用可能なメモリサイズに基づいて、前記第２の量のデータを決定する、
    請求項４のメモリシステム。
  6. 前記コントローラは、前記第２の量のデータに対応する前記パリティを前記パリティ保存用のメモリにライトした後、前記第１の量のデータのうちの前記第２の量のデータとは異なるデータを新たなパリティ生成対象として決定する、
    請求項４または請求項５のメモリシステム。
  7. 前記コントローラは、前記不揮発性メモリに前記データの後にライトされるデータのライト処理と、前記データに対応する前記パリティを生成するための処理とを、パイプライン処理により実行する、
    請求項１ないし請求項６のうちのいずれか１項のメモリシステム（１）。
  8. 前記コントローラは、ガベージコレクションの処理において、
    前記不揮発性メモリのガベージコレクション元ブロックから前記データをリードし、
    前記ガベージコレクション元ブロックからリードした前記データを前記不揮発性メモリのガベージコレクション先ブロックへライトし、
    前記ガベージコレクション先ブロックへの前記ライトが完了した後、前記ライトしたデータを前記ガベージコレクション先ブロックからリードし、
    前記ガベージコレクション先ブロックからリードした前記データに対応する前記パリティを生成し、
    前記生成したパリティを前記パリティ保存用のメモリにライトする、
    請求項１ないし請求項７のいずれか１項のメモリシステム。
  9. 前記コントローラは、ガベージコレクションではないライト処理時に、前記不揮発性メモリへライト対象データをライトし、前記ライト対象データの前記ライトが完了する前から、前記ライト対象データに対応するパリティの生成を開始し、前記生成した前記ライト対象データに対応する前記パリティを前記パリティ保存用のメモリにライトする、
    請求項８のメモリシステム。
  10. 不揮発性メモリを含むメモリシステムの制御方法であって、
    前記不揮発性メモリへデータをライトすることと、
    前記ライトが完了した後、前記ライトしたデータを前記不揮発性メモリからリードすることと、
    前記リードしたデータに対応するパリティを生成することと、
    前記生成したパリティをパリティ保存用のメモリにライトすることと、
    を具備する制御方法。
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