JP2022124715A

JP2022124715A - Dcdc converter

Info

Publication number: JP2022124715A
Application number: JP2021022504A
Authority: JP
Inventors: 秀明田中; Hideaki Tanaka; 明大河野; Akihiro Kono; 克也後藤; Katsuya Goto
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2021-02-16
Filing date: 2021-02-16
Publication date: 2022-08-26

Abstract

To provide a DCDC converter in which power consumption is small and switching operation can be performed at a high frequency.SOLUTION: A DCDC converter includes a comparator 10 that compares a reference voltage and a feedback voltage, an on-time control circuit 11 that controls an on time of a power FET 2, and a R-S flip-flop circuit 13 that outputs a signal for controlling the power FET 2. The on-time control circuit 11 includes a switch 23 that is controlled by a signal based on the on of the power FET 2, a capacitor 22 that is discharged when the switch 23 is turned on and is charged by a first current source 21, and a detection circuit that is formed of a MOS transistor 25 the gate voltage of which is controlled by voltages of a second current source 24 and the capacitor 22, and that outputs a signal for turning off the power FET 2 on the basis of the voltage of the capacitor 22.SELECTED DRAWING: Figure 2

Description

本発明は、ＤＣＤＣコンバータに関する。 The present invention relates to DCDC converters.

ＤＣＤＣコンバータなどの電源装置において、負荷応答性に優れたコンスタント・オンタイム制御がしばしば用いられる。コンスタント・オンタイム制御は、オン時間制御回路の信号に基づいた出力信号でスイッチングトランジスタを制御する制御方式である（例えば、特許文献１参照）。 2. Description of the Related Art Constant on-time control with excellent load responsiveness is often used in power supply devices such as DCDC converters. Constant on-time control is a control method in which a switching transistor is controlled by an output signal based on a signal from an on-time control circuit (see Patent Document 1, for example).

図４は、従来のオン時間制御回路を示す回路図である。従来のオン時間制御回路は、容量４２と、容量４２が電流源４１の流す電流で所望の電圧に充電されるまでの時間を計測するコンパレータ４５などで構成される。 FIG. 4 is a circuit diagram showing a conventional on-time control circuit. A conventional on-time control circuit includes a capacitor 42 and a comparator 45 that measures the time until the capacitor 42 is charged to a desired voltage by the current supplied by the current source 41 .

米国特許第８４７６８８７号明細書U.S. Pat. No. 8,476,887

しかしながら、従来のオン時間制御回路は、コンパレータ４５が容量４２の電圧を検出してから信号を出力するまでのディレイ時間の影響により、スイッチングトランジスタを高い周波数でスイッチングすることが困難であった。特に、消費電流が低いＤＣＤＣコンバータは、コンパレータ４５の動作電流（電流源４４の電流）も少なく設定することが要求されるため、高周波化が困難であった。 However, in the conventional on-time control circuit, it was difficult to switch the switching transistor at a high frequency due to the effect of the delay time from when the comparator 45 detects the voltage of the capacitor 42 to when it outputs the signal. In particular, a DCDC converter with low current consumption is required to set the operating current of the comparator 45 (the current of the current source 44) to be small, so it has been difficult to increase the frequency.

本発明は、上記課題に鑑みてなされ、消費電流が少なく、且つ高い周波数でスイッチング動作が可能なＤＣＤＣコンバータを提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a DCDC converter that consumes less current and is capable of high-frequency switching operation.

本発明のＤＣＤＣコンバータは、基準電圧とフィードバック電圧を比較するコンパレータと、パワーＦＥＴのオン時間を制御するオン時間制御回路と、コンパレータの信号とオン時間制御回路の信号に応じてパワーＦＥＴを制御する信号を出力するＲ－Ｓフリップフロップ回路と、を備え、オン時間制御回路は、パワーＦＥＴのオンしたことに基づく信号で制御されるスイッチと、スイッチがオンしたことで放電され第一の電流源で充電されるコンデンサと、第二の電流源とコンデンサの電圧でゲート電圧が制御されるＭＯＳトランジスタで構成されコンデンサの電圧に基づいてパワーＦＥＴをオフする信号を出力する検出回路と、を備えることを特徴とする。 The DCDC converter of the present invention includes a comparator that compares a reference voltage and a feedback voltage, an on-time control circuit that controls the on-time of the power FET, and controls the power FET according to the signal of the comparator and the signal of the on-time control circuit. an RS flip-flop circuit for outputting a signal, the on-time control circuit comprising: a switch controlled by a signal based on turning on of the power FET; and a first current source discharged by turning on the switch. and a detection circuit configured by a second current source and a MOS transistor whose gate voltage is controlled by the voltage of the capacitor and outputting a signal to turn off the power FET based on the voltage of the capacitor. characterized by

本発明のＤＣＤＣコンバータによれば、消費電流が少なく、且つ高い周波数でスイッチング動作が可能となる。 According to the DCDC converter of the present invention, the switching operation can be performed at a high frequency with low current consumption.

本実施形態のＤＣＤＣコンバータを示すブロック図である。1 is a block diagram showing a DCDC converter of this embodiment; FIG. 本発明の実施形態のオン時間制御回路を示す回路図である。It is a circuit diagram showing an on-time control circuit of an embodiment of the present invention. 本実施形態のオン時間制御回路の他の例を示す回路図である。It is a circuit diagram showing another example of the on-time control circuit of the present embodiment. 従来のオン時間制御回路を示す回路図である。1 is a circuit diagram showing a conventional on-time control circuit; FIG.

以下、本発明の実施形態について、図面を参照して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本実施形態のＤＣＤＣコンバータ１００を示すブロック図である。
本実施形態のＤＣＤＣコンバータ１００は、パワーＦＥＴ２と、インダクタ３と、ショットキーダイオード４と、コンデンサ５と、コンパレータ１０と、オン時間制御回路１１と、基準電圧回路１２と、Ｒ－Ｓフリップフロップ回路１３と、出力制御回路１４と、ドライバー回路１５と、フィードバック抵抗１７及び１８を備えている。 FIG. 1 is a block diagram showing a DCDC converter 100 of this embodiment.
The DCDC converter 100 of this embodiment includes a power FET 2, an inductor 3, a Schottky diode 4, a capacitor 5, a comparator 10, an on-time control circuit 11, a reference voltage circuit 12, and an RS flip-flop circuit. 13 , an output control circuit 14 , a driver circuit 15 , and feedback resistors 17 and 18 .

フィードバック抵抗１７及び１８は、出力端子ＯＵＴとＧＮＤ端子の間に接続されている。コンパレータ１０は、反転入力端子－がフィードバック抵抗１７及び１８の出力端子に接続され、非反転入力端子＋が基準電圧回路１２に接続されている。Ｒ－Ｓフリップフロップ回路１３は、セット端子Ｓがコンパレータ１０の出力端子に接続され、リセット端子Ｒがオン時間制御回路１１の出力端子に接続され、出力端子Ｑが出力制御回路１４の入力端子に接続され、出力端子ＱＢがオン時間制御回路１１の入力端子に接続されている。ドライバー回路１５は、入力端子が出力制御回路１４の出力端子に接続され、出力端子がパワーＦＥＴ２のゲートに接続されている。パワーＦＥＴ２は、ソースが電源端子に接続され、ドレインがインダクタ３の一方の端子とショットキーダイオード４のカソードに接続されている。インダクタ３の他方の端子は、出力端子ＯＵＴとコンデンサ５の一方の端子に接続されている。ショットキーダイオード４の他方の端子は、ＧＮＤ端子に接続されている。コンデンサ５の他方の端子は、ＧＮＤ端子に接続されている。 Feedback resistors 17 and 18 are connected between the output terminal OUT and the GND terminal. The comparator 10 has an inverting input terminal − connected to the output terminals of the feedback resistors 17 and 18 and a non-inverting input terminal + connected to the reference voltage circuit 12 . The RS flip-flop circuit 13 has a set terminal S connected to the output terminal of the comparator 10, a reset terminal R connected to the output terminal of the on-time control circuit 11, and an output terminal Q connected to the input terminal of the output control circuit 14. , and the output terminal QB is connected to the input terminal of the on-time control circuit 11 . The driver circuit 15 has an input terminal connected to the output terminal of the output control circuit 14 and an output terminal connected to the gate of the power FET 2 . The power FET 2 has a source connected to the power supply terminal and a drain connected to one terminal of the inductor 3 and the cathode of the Schottky diode 4 . The other terminal of inductor 3 is connected to output terminal OUT and one terminal of capacitor 5 . The other terminal of Schottky diode 4 is connected to the GND terminal. The other terminal of capacitor 5 is connected to the GND terminal.

図２は、本実施形態のオン時間制御回路１１を示す回路図である。
本実施形態のオン時間制御回路１１は、電流源２１及び２４と、コンデンサ２２と、ＮＭＯＳトランジスタ２３及び２５と、反転回路２６を備えている。 FIG. 2 is a circuit diagram showing the on-time control circuit 11 of this embodiment.
The on-time control circuit 11 of this embodiment includes current sources 21 and 24 , a capacitor 22 , NMOS transistors 23 and 25 and an inverter circuit 26 .

電流源２１は、一端が電源端子に接続され、他端がコンデンサ２２の一端に接続されている。ＮＭＯＳトランジスタ２３は、ドレインがコンデンサ２２の一端に接続され、ソースがＧＮＤ端子に接続され、ゲートがＲ－Ｓフリップフロップ回路１３の出力端子ＱＢに接続されている。コンデンサ２２の他端は、ＧＮＤ端子に接続されている。電流源２４は、一端が電源端子に接続され、他端が反転回路２６の入力端子に接続されている。ＮＭＯＳトランジスタ２５は、ドレインが電流源２４の他端に接続され、ソースがＧＮＤ端子に接続され、ゲートがコンデンサ２２の一端に接続されている。反転回路２６の出力端子は、Ｒ－Ｓフリップフロップ回路１３のリセット端子Ｒに接続されている。オン時間制御回路１１は、ＮＭＯＳトランジスタ２３のゲートが入力端子、反転回路２６の出力端子が出力端子である。電流源２４とＮＭＯＳトランジスタ２５は、コンデンサ２２の電圧を検出する検出回路を構成する。 The current source 21 has one end connected to the power supply terminal and the other end connected to one end of the capacitor 22 . The NMOS transistor 23 has a drain connected to one end of the capacitor 22 , a source connected to the GND terminal, and a gate connected to the output terminal QB of the RS flip-flop circuit 13 . The other end of the capacitor 22 is connected to the GND terminal. The current source 24 has one end connected to the power supply terminal and the other end connected to the input terminal of the inverter circuit 26 . The NMOS transistor 25 has a drain connected to the other end of the current source 24 , a source connected to the GND terminal, and a gate connected to one end of the capacitor 22 . The output terminal of the inverter circuit 26 is connected to the reset terminal R of the RS flip-flop circuit 13 . In the on-time control circuit 11, the gate of the NMOS transistor 23 is the input terminal, and the output terminal of the inverter circuit 26 is the output terminal. Current source 24 and NMOS transistor 25 constitute a detection circuit that detects the voltage of capacitor 22 .

以下、図１及び２を参照して、本実施形態のオン時間制御回路１１及びＤＣＤＣコンバータ１００の動作を説明する。 The operations of the on-time control circuit 11 and the DCDC converter 100 of this embodiment will be described below with reference to FIGS.

ＤＣＤＣコンバータ１００は、電源端子に電圧Ｖｉｎが入力されると、出力端子から出力電圧Ｖｏｕｔを出力する。フィードバック抵抗１７及び１８は、出力電圧Ｖｏｕｔに基づき帰還電圧を出力する。コンパレータ１０は、帰還電圧が基準電圧回路１２の出力する基準電圧より下回ると、Ｈレベルの信号を出力する。Ｒ－Ｓフリップフロップ回路１３は、セット端子ＳにＨレベルの信号が入力されるため、出力端子ＱがＨレベルの信号を出力し、出力端子ＱＢがＬレベルの信号を出力する。出力制御回路１４は、Ｈレベルの信号が入力されると、出力端子からＬレベルの信号を出力し、ドライバー回路１５を介してパワーＦＥＴ２をオンする。 The DCDC converter 100 outputs an output voltage Vout from an output terminal when a voltage Vin is input to a power supply terminal. Feedback resistors 17 and 18 output a feedback voltage based on the output voltage Vout. The comparator 10 outputs an H level signal when the feedback voltage is lower than the reference voltage output from the reference voltage circuit 12 . Since the set terminal S of the RS flip-flop circuit 13 receives an H level signal, the output terminal Q outputs an H level signal, and the output terminal QB outputs an L level signal. When the output control circuit 14 receives an H level signal, it outputs an L level signal from the output terminal to turn on the power FET 2 via the driver circuit 15 .

オン時間制御回路１１は、Ｌレベルの信号が入力されると、所定の時間経過後にＨレベルの信号を出力する。Ｒ－Ｓフリップフロップ回路１３は、リセット端子ＲにＨレベルの信号が入力されるため、出力端子ＱがＬレベルの信号を出力し、出力端子ＱＢがＨレベルの信号を出力する。出力制御回路１４は、Ｌレベルの信号が入力されると、出力端子からＨレベルの信号を出力し、ドライバー回路１５を介してパワーＦＥＴ２をオフする。 When the ON-time control circuit 11 receives an L-level signal, the ON-time control circuit 11 outputs an H-level signal after a predetermined time has elapsed. Since an H level signal is input to the reset terminal R of the RS flip-flop circuit 13, the output terminal Q outputs an L level signal and the output terminal QB outputs an H level signal. The output control circuit 14 outputs an H level signal from the output terminal when the L level signal is input, and turns off the power FET 2 via the driver circuit 15 .

図２のオン時間制御回路１１は、入力端子にＲ－Ｓフリップフロップ回路１３の出力端子ＱＢからＨレベルの信号が入力されていると、ＮＭＯＳトランジスタ２３がオンし、ＮＭＯＳトランジスタ２５がオフしているので、出力端子からＬレベルの信号を出力している。 In the on-time control circuit 11 of FIG. 2, when an H level signal is input from the output terminal QB of the RS flip-flop circuit 13 to the input terminal, the NMOS transistor 23 is turned on and the NMOS transistor 25 is turned off. Therefore, an L level signal is output from the output terminal.

オン時間制御回路１１は、入力端子にＲ－Ｓフリップフロップ回路１３の出力端子ＱＢからＬレベルの信号が入力されると、ＮＭＯＳトランジスタ２３がオフし、電流源２１の電流によってコンデンサ２２への充電が開始される。コンデンサ２２の電圧が充電によって上昇し、ＮＭＯＳトランジスタ２５のゲート電圧が所定の電圧になると、反転回路２６の入力端子の電圧がＬレベルになるため、オン時間制御回路１１は出力端子からＨレベルの信号を出力する。 When the input terminal of the on-time control circuit 11 receives an L level signal from the output terminal QB of the RS flip-flop circuit 13, the NMOS transistor 23 is turned off, and the current from the current source 21 charges the capacitor 22. is started. When the voltage of the capacitor 22 rises due to charging and the gate voltage of the NMOS transistor 25 reaches a predetermined voltage, the voltage of the input terminal of the inverting circuit 26 becomes L level. Output a signal.

ここで、電流源２４は、デプレッショントランジスタで構成することによって、反転回路２６の入力端子の電圧がＨレベルからＬレベルになるためのＮＭＯＳトランジスタ２５のゲート電圧を電圧特性、温度特性に対して一定にすることが可能である。即ち、オン時間制御回路１１は、電源電圧や温度に対して一定のオン時間を保証することが可能である。 Here, the gate voltage of the NMOS transistor 25 for changing the voltage of the input terminal of the inverting circuit 26 from the H level to the L level is constant with respect to the voltage characteristics and the temperature characteristics. It is possible to That is, the on-time control circuit 11 can guarantee a constant on-time with respect to power supply voltage and temperature.

以上説明したように、本実施形態のＤＣＤＣコンバータ１００は、オン時間制御回路１１にコンパレータを用いないため、消費電流が少なく、且つ高い周波数でスイッチング動作が可能となる。また、電源電圧や温度に対して一定のオン時間を保証することが可能である。更に、オン時間制御回路１１にコンパレータを用いないため、回路の面積削減に有効である。 As described above, the DCDC converter 100 of the present embodiment does not use a comparator in the on-time control circuit 11, so current consumption is small and switching operation can be performed at a high frequency. In addition, it is possible to guarantee a constant ON time with respect to power supply voltage and temperature. Furthermore, since the on-time control circuit 11 does not use a comparator, it is effective in reducing the circuit area.

図３は、本実施形態のオン時間制御回路１１の他の例を示す回路図である。
図３のオン時間制御回路１１は、電流源３１及び３４と、コンデンサ３２と、ＰＭＯＳトランジスタ３３及び３５を備えている。 FIG. 3 is a circuit diagram showing another example of the on-time control circuit 11 of this embodiment.
The on-time control circuit 11 of FIG. 3 includes current sources 31 and 34, a capacitor 32, and PMOS transistors 33 and 35.

電流源３１は、一端がＧＮＤ端子に接続され、他端がコンデンサ３２の一端に接続されている。ＰＭＯＳトランジスタ３３は、ドレインがコンデンサ３２の一端に接続され、ソースが電源端子に接続され、ゲートがＲ－Ｓフリップフロップ回路１３の出力端子Ｑに接続されている。コンデンサ３２の他端は、電源端子に接続されている。電流源３４は、一端がＧＮＤ端子に接続され、他端がＲ－Ｓフリップフロップ回路１３のリセット端子Ｒに接続されている。ＰＭＯＳトランジスタ３５は、ドレインが電流源３４の他端に接続され、ソースが電源端子に接続され、ゲートがコンデンサ３２の一端に接続されている。オン時間制御回路１１は、ＰＭＯＳトランジスタ３３のゲートが入力端子、電流源３４の他端が出力端子である。電流源３４とＰＭＯＳトランジスタ３５は、コンデンサ３２の電圧を検出する検出回路を構成する。 The current source 31 has one end connected to the GND terminal and the other end connected to one end of the capacitor 32 . The PMOS transistor 33 has a drain connected to one end of the capacitor 32 , a source connected to the power supply terminal, and a gate connected to the output terminal Q of the RS flip-flop circuit 13 . The other end of the capacitor 32 is connected to the power supply terminal. The current source 34 has one end connected to the GND terminal and the other end connected to the reset terminal R of the RS flip-flop circuit 13 . The PMOS transistor 35 has a drain connected to the other end of the current source 34 , a source connected to the power supply terminal, and a gate connected to one end of the capacitor 32 . The on-time control circuit 11 has the gate of the PMOS transistor 33 as an input terminal and the other end of the current source 34 as an output terminal. Current source 34 and PMOS transistor 35 constitute a detection circuit that detects the voltage of capacitor 32 .

図３のオン時間制御回路１１の動作は、図２のオン時間制御回路１１とは信号のレベルが反転しただけの動作になるため、詳細な説明は省略する。従って、オン時間制御回路１１を図３のように構成しても、図２のオン時間制御回路１１と同様の効果を得ることが出来る。 Since the operation of the on-time control circuit 11 in FIG. 3 is the same as that of the on-time control circuit 11 in FIG. 2 except that the level of the signal is inverted, detailed description thereof will be omitted. Therefore, even if the on-time control circuit 11 is configured as shown in FIG. 3, the same effects as those of the on-time control circuit 11 of FIG. 2 can be obtained.

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。例えば、ＮＭＯＳトランジスタ２３やＰＭＯＳトランジスタ３３は、スイッチの機能があればよくＭＯＳトランジスタに限定されない。また例えば、オン時間制御回路１１は、Ｒ－Ｓフリップフロップ回路１３の出力信号によって動作を開始する構成としたが、パワーＦＥＴ２がオンしたことを示す信号であればよく、この信号に限定されない。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the present invention. For example, the NMOS transistor 23 and the PMOS transistor 33 are not limited to MOS transistors as long as they have a switch function. Also, for example, the on-time control circuit 11 is configured to start operation by the output signal of the RS flip-flop circuit 13, but it is not limited to this signal as long as it indicates that the power FET 2 is turned on.

２パワーＦＥＴ
３インダクタ
４ショットキーダイオード
５コンデンサ
１０コンパレータ
１１オン時間制御回路
１２基準電圧回路
１３Ｒ－Ｓフリップフロップ回路
１４出力制御回路
１５ドライバー回路
１７、１８フィードバック抵抗
２１、２４、３１、３４電流源
２２、３２コンデンサ
２３、２５ＮＭＯＳトランジスタ
２６反転回路
３３、３５ＰＭＯＳトランジスタ
１００ＤＣＤＣコンバータ 2 power FETs
3 inductor 4 Schottky diode 5 capacitor 10 comparator 11 ON time control circuit 12 reference voltage circuit 13 RS flip-flop circuit 14 output control circuit 15 driver circuit 17, 18 feedback resistor 21, 24, 31, 34 current source 22, 32 Capacitor 23, 25 NMOS transistor 26 Inversion circuit 33, 35 PMOS transistor 100 DCDC converter

Claims

a comparator that compares the reference voltage and the feedback voltage;
an on-time control circuit for controlling the on-time of the power FET;
an RS flip-flop circuit that outputs a signal for controlling the power FET according to the signal of the comparator and the signal of the on-time control circuit;
The on-time control circuit includes a switch controlled by a signal based on the turn-on of the power FET, a capacitor discharged by the turn-on of the switch and charged by a first current source, and a second current source. and a detection circuit configured by a MOS transistor whose gate voltage is controlled by the voltage of the capacitor and outputting a signal for turning off the power FET based on the voltage of the capacitor.

2. The DCDC converter according to claim 1, wherein said second current source is composed of a depression type MOS transistor.

3. The DCDC converter according to claim 1, wherein said switch is composed of a MOS transistor of the same conductivity type as said MOS transistor.