JP2022121411A - 積層型のｉｉｉ－ｖ族半導体ダイオード - Google Patents

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Abstract

Figure 2022121411000001
【課題】ＧａＡｓを含有するか又はＧａＡｓからなる積層型のＩＩＩ－Ｖ族半導体ダイオードを提供する。
【解決手段】積層型のＩＩＩ－Ｖ族半導体ダイオードは、高濃度ｎドープされたカソード層１２と、高濃度ｐドープされたアノード層１６と、カソード層とアノード層との間に配置されたドリフト領域１４と、を備える。ドリフト領域は、低濃度ｎドープされたドリフト層１４．１と、低濃度ｐドープされたドリフト層１４．２と、を有する。ｎドープされたドリフト層は、ｐドープされたドリフト層とカソード層との間に配置されており、両方のドリフト層はそれぞれ、少なくとも５μｍの層厚と、それぞれの層厚に沿って最大で８×１０１５ｃｍ－３のドーパント濃度最大値と、を有し、両方のドリフト層の相互のドーパント濃度最大値は、０．１から１０の比を有し、ｐドープされたドリフト層の層厚に対するｎドープされたドリフト層の層厚の比は、０．５から３である。
【選択図】図４

Description

本発明は、ＧａＡｓを含有するかまたはＧａＡｓからなり、高濃度ｎドープされたカソード層と、高濃度ｐドープされたアノード層と、カソード層とアノード層との間に配置されたドリフト領域と、を備えた、積層型のＩＩＩ－Ｖ族半導体ダイオードに関する。
ｐ＋－ｎ－ｎ＋構造を備えた、ガリウムヒ素からなる、高電圧耐性のある半導体ダイオードが、Ｇｅｒｍａｎ Ａｓｈｋｉｎａｚｉ著、“ＧａＡｓ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ”、ＩＳＢＮ ９６５－７０９４－１９－４、第８頁および第９頁から公知である。
別の積層型のＩＩＩ－Ｖ族半導体ダイオードが、欧州特許第３３２１９７１号明細書および欧州特許第３３２１９７０号明細書から公知であり、半導体ダイオードは、ドリフト領域とカソードまたはアノードとの間に付加的な中間層を有する。欧州特許第３３２１９７１号明細書、独国特許出願公開第１０２０１６１１１８４４号明細書、特開平０６－３１４８０１号公報および独国特許出願公開第１０２０１８０００３９５号明細書から、別の半導体デバイスが公知である。
このような背景から、本発明の課題は、従来技術をさらに発展させた装置を提供することにある。
この課題は、請求項１記載の特徴を備えた、積層型のＩＩＩ－Ｖ族半導体ダイオードによって解決される。本発明の有利な構成は、従属請求項の対象である。
本発明の対象において、ＧａＡｓを含有するかまたはＧａＡｓからなり、高濃度ｎドープされたカソード層と、高濃度ｐドープされたアノード層と、カソード層とアノード層との間に配置されたドリフト領域と、を有する、積層型のＩＩＩ－Ｖ族半導体ダイオードが提供される。
ドリフト領域は、低濃度ｎドープされたドリフト層と、低濃度ｐドープされたドリフト層と、を有し、ｎドープされたドリフト層は、ｐドープされたドリフト層とカソード層との間に配置されている。
両方のドリフト層はそれぞれ、少なくとも５μｍの層厚と、それぞれの層厚に沿って最大で８×１０１５ｃｍ－３のドーパント濃度最大値と、を有する。
両方のドリフト層の相互のドーパント濃度最大値は、０．１から１０の比を有する。
ｐドープされたドリフト層の層厚に対するｎドープされたドリフト層の層厚の比は、０．５から３である。
当然ながら、ＧａＡｓからなるかまたはＧａＡｓを含有する半導体ダイオードの全ての半導体層、つまり特にカソード層とアノード層とドリフト領域とは、それぞれＧａＡｓからなるかまたはＧａＡｓを少なくとも含有する。
換言すれば、ＩＩＩ－Ｖ族半導体ダイオードの各々の半導体層は、少なくとも元素ＧａおよびＡｓを有する。
半導体層は、好ましくはエピタキシによって生成される。一改良形態では、カソード層またはアノード層は、基板層によって構成され得る。好ましくは、基板層上に別のＩＩＩ－Ｖ族半導体層がエピタキシャルに成長させられ、これにより、ＩＩＩ－Ｖ族半導体ダイオードを構成することができる。
これとは択一的に、ＩＩＩ－Ｖ族半導体ダイオードは、少なくとも１つの半導体ボンディング部を有する。この場合、２つのＧａＡｓ半導体ウェハまたはＧａＡｓウェハの表面が一体化されている。
好ましくは、それぞれのＧａＡｓ半導体層のドーピングは、エピタキシ中に供給される。好ましくは、エピタキシは、ＭＯＶＰＥおよび／またはＬＰＥによって実施される。
一改良形態では、ドーピングは、エピタキシャル成長の後に追加的に、またはこれとは択一的にエピタキシ中に供給する代わりに、イオン注入によって実施される。
なお、半導体ダイオードは、好ましくは、別の材料からなる別の層、特に金属製の端子コンタクト層を有する。端子コンタクト層は、たとえば完全にまたは部分的に、金属、たとえば金または金属合金からなり、たとえば電子ビーム蒸着によってまたはスパッタリングによって生成される。
カソード層およびアノード層の、少なくとも端子コンタクト層に隣接する領域は、好適には高いドーパント濃度を有し、これにより、可能な限り低抵抗のコンタクトを構成することができ、半導体ダイオードの直列抵抗または電力損失をできるだけ低く維持することができる。
ドリフト領域は、少なくとも１０μｍの全幅を有することを特徴とする。好ましくは、全幅は、少なくとも２０μｍ、または少なくとも４０μｍ、または少なくとも６０μｍである。全幅は、弱ｐドープされた領域または層と、弱ｎドープされた領域または層と、に分割されている。
両方のドリフト層の層厚の比は、ｎドープされたドリフト層が、ｐドープされたドリフト層の少なくとも２分の１の厚さであるか、またはｎドープされたドリフト層が、ｐドープされたドリフト層の最大で３倍の厚さであるように選択される。
両方のドリフト層のそれぞれのドーパント濃度は、それぞれ別のドリフト層に隣接する領域において可能な限り低く、場合により別のドリフト層から離れる方向でいくらか上昇する。一改良形態では、上昇部分は、１つまたは複数の段によって形成される。
したがって、ｐｎ接合部は、ドリフト領域内に、極めて低いドーパント濃度を有する範囲において構成されている。
広幅の、低濃度ドープされた２つの異なる層からなるドリフト領域によって、１１００Ｖ超の極めて高い逆電圧、またはさらには１２００Ｖ超の極めて高い逆電圧を有するダイオードが実現され、面積あたりの小さなオン抵抗および特に低い容量で製作され得る。
一改良形態では、スイッチング速度、つまり順方向と逆方向との切換を向上させるために、ｐドープされたドリフト層および／またはアノード層において、等電子中心または等価電子中心が組み込まれる。この場合、等電子中心または等価電子中心は、不純物複合体である。不純物セル複合体は、エネルギ的に深い位置にあり、電荷担体の寿命を著しく低減させ、すなわち、これらの等電子中心または等価電子中心は、特に逆方向動作において電荷担体を除去する。
一実施形態では、等電子中心は、Ｎおよび／またはＺｎＯおよび／またはＭｎおよび／またはＩＩＩ主族元素および／またはＶ主族元素を含有する。
別の一改良形態では、等電子中心の濃度は、５×１０１１ｃｍ－３から８×１０１４ｃｍ－３の範囲、または５×１０１２ｃｍ－３から１×１０１４ｃｍ－３の範囲、または１×１０１３ｃｍ－３から８×１０１３ｃｍ－３の範囲にある。好ましくは、等電子中心の濃度は、ドリフト層またはアノード層のそれぞれの領域のドーパント濃度よりも、係数１０００から１０、または係数１００から２０だけ低い。
特に、ダイオード面積１ｍｍ２あたり最大で８０ｎＣの逆回復電荷量（Reverse Recovery Charge）を有するＧａＡｓパワーダイオードが製作され得る。
一実施形態では、ｎドープされたドリフト層の層厚は、ｐドープされたドリフト層の層厚よりも大きい。別の一実施形態では、ｎドープされたドリフト層および／またはｐドープされたドリフト層は、少なくとも２０μｍの層厚または少なくとも４０μｍの層厚を有する。両方のドリフト層の極めて高い層厚によって、特に、ダイオードの絶縁耐力を改善することが可能になる。
一改良形態では、ｎドープされたドリフト層は、層厚に沿って、カソード層へ向かう方向でドーパント濃度最大値まで上昇するドーパント濃度特性を有する。
ｐドープされたドリフト層へ向かう方向における、ｎドープされたドリフト層のドーパント濃度の緩慢な低減により、特に、極めて低いドーパント濃度を実現することおよび制御された再現可能なｐｎ接合部を形成することが可能になる。
別の択一的な改良形態では、ｐドープされたドリフト層は、層厚に沿って、アノード層へ向かう方向でドーパント濃度最大値まで上昇するドーパント濃度特性を有する。すでに述べたように、上昇部分は、段状、つまり階段状の特性によっても形成され得る。
上昇するドーパント濃度特性は、択一的な実施形態では、直線状にまたは凹状にまたは凸状に構成されている。凸状の上昇部分は、たとえばガウス曲線に従って延在しており、凹状の上昇部分は、たとえば指数関数に従って延在している。当然ながら、濃度特性は、常に８×１０１５ｃｍ－３の最大ドーピングよりも低い。
別の一改良形態では、ｎドープされたドリフト層および／またはｐドープされたドリフト層のドーパント濃度特性は、層厚に沿って、１つまたは複数の段を有する。１つまたは複数または全ての段は、択一的な改良形態では、凸状のエッジまたは凹状のエッジまたは直線状のエッジを有する。
別の一実施形態では、両方のドリフト層のドーパント濃度特性はそれぞれ、別のドリフト層へ向かう方向で、３×１０１５ｃｍ－３未満の値、または６×１０１４ｃｍ－３未満の値、または３×１０１４ｃｍ－３未満の値、または２×１０１４ｃｍ－３未満の値だけ下降する。
一改良形態では、ドーパント濃度は、ｎドープされたドリフト層および／またはｐドープされたドリフト層の少なくとも８０％の厚さに沿って、５×１０１３ｃｍ－３よりも大きい。
別の一実施形態では、カソード層は、少なくとも１×１０１８ｃｍ－３のドーパント濃度、または少なくとも５×１０１８ｃｍ－３のドーパント濃度、または少なくとも８×１０１８ｃｍ－３のドーパント濃度を有する。
さらに別の一実施形態では、アノード層は、少なくとも１×１０１７ｃｍ－３のドーパント濃度、または少なくとも５×１０１７ｃｍ－３のドーパント濃度、または少なくとも８×１０１８ｃｍ－３のドーパント濃度を有する。僅かなドーピングにより、ダイオードのスイッチオフ挙動を改善することおよび逆回復電荷量を低減させることが可能になる。
なお、ダイオードの直列抵抗を可能な限り低く維持するためにまたは可能な限り低抵抗のコンタクトを形成するために、特に、カソード層およびアノード層の、金属製の端子コンタクトに隣接する領域において、可能な限り高いドーパント濃度が求められる。
別の一改良形態では、カソード層および／またはアノード層は、少なくとも２μｍの層厚、または少なくとも５μｍの層厚、または少なくとも２０μｍの層厚を有する。小さな層厚により、ダイオードの直列抵抗を低く維持することが容易になる。
さらに別の一改良形態では、カソード層および／またはアノード層は、一定のドーパント濃度特性を有する第１の区分と、第１の区分とドリフト領域との間に配置された、第１の区分へ向かう方向で直線状にかつ／または凹状にかつ／または段状に上昇するドーパント濃度特性を有する第２の区分と、を有する。好ましくは、段状のドーパント濃度領域は、１つもしくは２つもしくは３つの段を有するか、または、１つもしくは２つもしくは３つの段からなる。
第２の層区分によって、特に、ドリフト領域の範囲における低いレベルからアノード層および／またはカソード層の第２の区分の大幅に高いレベルまでに至るドーパント濃度の移行を形成することが可能になる。
一実施形態では、第２の層区分は、ドーピングプロファイルの特性において、少なくとも１つの段もしくは厳密に１つの段を有するか、または、少なくとも２つの段もしくは厳密に２つの段を有する。
別の一実施形態では、唯１つの段の場合、段の上面では、ドーパント濃度が、第２の領域に隣接するドリフト層のドーパント濃度よりも、係数２だけ大きいか、または係数５だけ大きいか、または係数８だけ大きい。
第１の区分のドーパント濃度での跳躍的な移行、つまり８×１０１５ｃｍ－３のドーパント濃度での上昇を、移行領域、つまり第２の区分を介した漸進的なまたは段階的な上昇によって回避することにより、特に、ダイオードのスイッチオフ挙動が大幅に改善される。
第２の区分は、第１の実施形態では、少なくとも０．５μｍおよび最大で１０μｍの層厚を有する。好適には、カソード層の第２の区分は、３μｍから５μｍの層厚を有する一方、アノード層の第２の区分は、好適には２μｍから４μｍの層厚を有する。
別の一改良形態では、カソード層またはアノード層は、基板として構成されている。基板として構成されたアノード層またはカソード層の典型的な層厚は、１００μｍから２５０μｍである。
以下では、図面を参照しながら、本発明を詳細に説明する。図中、同種の部材には同一の符号を付している。図示の実施形態は、非常に概略的に示したものであり、すなわち、間隔ならびに横方向および縦方向の延在部分は、縮尺通りではなく、別記しない限り、互いに導出可能な幾何学的関係も有していない。
積層型のＩＩＩ－Ｖ族半導体ダイオードの第１の実施形態を示す図である。 積層型のＩＩＩ－Ｖ族半導体ダイオードの第２の実施形態を示す図である。 積層型のＩＩＩ－Ｖ族半導体ダイオードの第３の実施形態を示す図である。 別の一実施形態における積層型のＩＩＩ－Ｖ族半導体ダイオードに沿ったドーパント濃度特性を示す図である。 積層型のＩＩＩ－Ｖ族半導体ダイオードに沿ったドーパント濃度特性の別の一実施形態を示す図である。
図１には、ＧａＡｓを有するかまたはＧａＡｓからなる、積層型のＩＩＩ－Ｖ族半導体ダイオード１０の第１の実施形態の図が示されている。高濃度ｎドープされた基板層は、カソード層１２を構成しており、カソード層１２上には、全厚ＤＯを有するドリフト領域１４が配置されており、これに続いて、層厚ＤＡを有する、高濃度ｐドープされたアノード層１６が配置されている。
ドリフト領域１４は、層厚Ｄｎを有する、カソード層１２に隣接する弱ｎドープされたドリフト層１４．１と、層厚Ｄｐを有する、ｎドープされたドリフト層１４．１とアノード層１６との間に配置された、弱ｐドープされたドリフト層１４．２と、に分割されている。
これに応じて、基板によって構成されたカソード層１２は、５０μｍから２５０μｍのいくらか大きい層厚ＤＫを有する。カソード層のドーパント濃度は、好適には少なくとも８×１０１８ｃｍ－３であり、層厚に沿って一定であるかまたは少なくとも実質的に一定である。
別の層は、好適には、カソード層１２上にエピタキシャルに生成される。ドーピングは、エピタキシ中にまたは後続のイオン注入によって生成され得る。ｎドープされたドリフト層１４．１の層厚Ｄｎは、少なくとも５μｍ、好適には少なくとも４０μｍである。ドーパント濃度は、ｐドープされたドリフト層１４．２へ向かう方向で、ドーパント濃度最大値から、最大で８×１０１５ｃｍ－３、好適には最大で２×１０１５ｃｍ－３だけ低減される。
ｐドープされたドリフト層１４．２の層厚Ｄｐは、少なくとも５μｍ、好適には少なくとも２０μｍである。好適には、ｐドープされたドリフト層１４．２の層厚Ｄｐは、ｎドープされたドリフト層１４．１の層厚Ｄｎの２分の１または３分の１である。ｐドープされたドリフト層１４．２のドーパント濃度は、アノード層１６へ向かう方向で、ドーパント濃度最大値を除いて、少なくとも１×１０１７ｃｍ－３、または少なくとも１×１０１８ｃｍ－３だけ増大される。
図２には、別の一実施形態が示されている。以下では、図１との相違点のみを説明する。
積層型のＩＩＩ－Ｖ族半導体ダイオード１０は、少なくとも１×１０１８ｃｍ－３の一定のドーパント濃度、好適には少なくとも８×１０１８ｃｍ－３の一定のドーパント濃度を有する第１の区分１２．１と、第２の区分１２．２と、を備えたカソード層１２を有する。第２の区分１２．２は、第１の区分１２．１とドリフト領域１４との間に配置されており、０．５μｍから１０μｍの比較的小さな層厚ＤＫ２、好適には３μｍから５μｍの比較的小さな層厚ＤＫ２を有する。
第２の層区分は、カソード層の高濃度ドープされた第１の区分１２．１から低濃度ｎドープされたドリフト層１４．１へのドーパント濃度の移行を形成するのに用いられる。このために、第２の区分１２．２は、第１の区分１２．１へ向かう方向でドーパント濃度最小値からドーパント濃度最大値まで上昇するドーパント濃度特性を有する。ドーパント濃度特性は、直線状に、または凹状に、または凸状に、または１つもしくは複数の段を備えた段状に構成されている。段状の特性では、好適には、１つまたは複数または全ての段のエッジが、凸状にまたは凹状にまたは直線状に構成されている。
第１の実施形態では、第２の区分１２．２のドーパント濃度最大値は、第１の区分１２．１のドーパント濃度に対応している一方、第２の区分１２．２のドーパント濃度最小値は、ｎドープされたドリフト領域のドーパント濃度最大値に対応している。別の一実施形態では、第１の区分１２．１と第２の区分１２．２との間かつ／または第２の区分１２．２とドリフト領域１４との間の界面に、ドーパント濃度跳躍箇所が構成されており、ドーパント濃度跳躍は、第２の区分１２．２のドーパント濃度特性に基づき、第２のカソード区分１２．２を有しない半導体ダイオード１０の一実施形態の場合よりも小さくなる。
図３には、さらに別の一実施形態が示されている。以下では、図２との相違点のみを説明する。
積層型のＩＩＩ－Ｖ族半導体ダイオード１０は、少なくとも１×１０１７ｃｍ－３の一定のドーパント濃度を有する第１の区分１６．１と、第１の区分１６．１へ向かう方向で上昇するドーパント濃度プロファイルおよび０．５μｍから１０μｍの層厚ＤＡ２、好適には２μｍから４μｍの層厚ＤＡ２を有する第２の区分１６．２と、を備えたアノード層１６を有する。
カソード層１２の第２の区分１２．２と同様に、アノード層１６の第２の区分１６．２は、ドーパント濃度の移行を形成するのに用いられる。第２の区分１６．２のドーパント濃度特性は、直線状に、または凹状に、または凸状に、または１つもしくは複数の段を備えた段状に構成されている。段状の特性では、好適には、１つまたは複数または全ての段のエッジが、凸状にまたは凹状にまたは直線状に構成されている。
さらに別の、本明細書では図示しない一実施形態では、積層型のＩＩＩ－Ｖ族半導体ダイオード１０は、２つの区分１６．１，１６．２を備えた前述のアノード層１６と、図１の第１の実施例に示したドリフト領域１４と、を有するが、第２の区分１２．２を有しない。
（図４には、さらに別の一実施形態が示されている。以下では、図１との相違点のみを説明する。）
図４には、図１の実施例に対応する層列を備えた積層型のＩＩＩ－Ｖ族半導体ダイオード１０に沿った種々異なるドーパント濃度特性が示されている。ｎドープされたドリフト層１４．１のドーパント濃度特性は、択一的な実施形態では、カソード層１２へ向かう方向で凸状にまたは凹状にまたは直線状に上昇するように延在している。
ｐドープされたドリフト層１４．２のドーパント濃度特性は、択一的な実施形態では、アノード層１６へ向かう方向で一定にまたは上昇するように延在しており、上昇部分は、段状にまたは凸状にまたは直線状にまたは凹状に構成されている。
ｎドープされたドリフト層１４．１および／またはｐドープされたドリフト層１４．２の凸状の上昇部分は、第１の実施形態ではガウス分布状に構成されている。
これとは択一的に、ｎドープされたドリフト層１４．１および／またはｐドープされたドリフト層１４．２の凹状の上昇部分は、一実施形態では、指数曲線に従って延在している。
図５には、さらに別の一実施形態が示されている。以下では、図４との相違点のみを説明する。
図５には、積層型のＩＩＩ－Ｖ族半導体ダイオード１０に沿った種々異なるドーパント濃度特性が例示的に示されている。
ドーパント濃度特性は、カソード層１２の第１の区分１２．１に関するｎ型ドーパントの、一定の高ドーパント濃度で開始し、カソード層の第２の区分１２．２に関するドーパント濃度下降部分がこれに続いており、この下降部分は凸状に構成されており、第１の区分１２．１のドーパント濃度レベルでまたは大幅に低いレベルで開始する。
これに続いて、ｎドープされたドリフト層１４．１に関するドーパント濃度は、さらに下降する。この減少部分は、より緩慢に、段を伴ってまたは段を伴わずに生ぜしめられる。
ｎドープされたドリフト層１４．１とｐドープされたドリフト層１４．２との間で、ドーパントの交替が生じ、ｐドープされたドリフト層１４．２は、図示された実施例では、一定のまたは直線状に上昇するまたは段状のｐ型ドーパント濃度を有する。
アノード層１６の、ドリフト領域に隣接する第２の区分１６．２では、ｐ型ドーパントのドーパント濃度は、矩形に構成された複数の段を介して階段状に上昇する。アノード層１６の、隣接する第１の区分１６．１は、少なくとも１×１０１７ｃｍ－３の一定のドーパント濃度レベルを有する。
これに加えて、アノード層１６は、第１の区分１６．１に続く第３の区分１６．３を有し、したがって、第１の区分１６．１は、第２の区分１６．２と第３の区分１６．３との間に配置されている。第３の区分１６．３は、第１の区分１６．１よりも高いドーパント濃度、好適には少なくとも５×１０１８ｃｍ－３の一定のドーパント濃度、または少なくとも１×１０１９ｃｍ－３の一定のドーパント濃度を有する。

Claims (12)

  1. ＧａＡｓを含有するかまたはＧａＡｓからなる、積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）であって、前記積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）は、
    ・高濃度ｎドープされたカソード層（１２）と、
    ・高濃度ｐドープされたアノード層（１６）と、
    ・前記カソード層（１２）と前記アノード層（１６）との間に配置されたドリフト領域（１４）と、
    を有し、
    ・前記ドリフト領域（１４）は、低濃度ｎドープされたドリフト層（１４．１）と、低濃度ｐドープされたドリフト層（１４．２）と、を有し、
    ・前記ｎドープされたドリフト層（１４．１）は、前記ｐドープされたドリフト層（１４．２）と前記カソード層（１２）との間に配置されている積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）において、
    ・両方の前記ドリフト層（１４．１，１４．２）は、それぞれ、少なくとも５μｍの層厚（Ｄｎ，Ｄｐ）と、それぞれの該層厚（Ｄｎ，Ｄｐ）に沿って最大で８×１０１５ｃｍ－３のドーパント濃度最大値と、を有し、
    ・両方の前記ドリフト層（１４．１，１４．２）の相互の前記ドーパント濃度最大値は、０．１から１０の比を有し、
    ・前記ｐドープされたドリフト層の前記層厚（Ｄｐ）に対する前記ｎドープされたドリフト層の前記層厚（Ｄｎ）の比は、０．５から３であり、
    ・前記アノード層（１６）は、一定のドーパント濃度特性を有する第１の区分（１６．１）と、前記第１の区分（１６．１）と前記ドリフト領域（１４）との間に配置された、前記第１の区分（１６．１）へ向かう方向で段状に上昇するドーパント濃度特性を有する第２の区分（１６．２）と、を有する、
    積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  2. 前記ｎドープされたドリフト層（１４．１）の前記層厚（Ｄｎ）は、前記ｐドープされたドリフト層（１４．２）の前記層厚（Ｄｐ）よりも大きい、
    請求項１記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  3. 前記ｎドープされたドリフト層（１４．１）および／または前記ｐドープされたドリフト層（１４．２）は、少なくとも２０μｍの層厚（Ｄｎ，Ｄｐ）または少なくとも４０μｍの層厚（Ｄｎ，Ｄｐ）を有する、
    請求項１または２記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  4. 前記ｎドープされたドリフト層（１４．１）は、前記層厚（Ｄｎ）に沿って、前記カソード層（１２）へ向かう方向で前記ドーパント濃度最大値まで上昇するドーパント濃度特性を有し、前記ｐドープされたドリフト層（１４．２）は、前記層厚（Ｄｐ）に沿って、前記アノード層（１６）へ向かう方向で前記ドーパント濃度最大値まで上昇するドーパント濃度特性を有する、
    請求項１から３までのいずれか１項記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  5. 前記上昇するドーパント濃度特性は、直線状にかつ／または凹状にかつ／または凸状に構成されている、かつ／または、１つもしくは複数の段を有する、
    請求項４記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  6. １つまたは複数または全ての前記段は、凸状のエッジまたは凹状のエッジまたは直線状のエッジを有する、
    請求項５記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  7. 両方の前記ドリフト層（１４．１，１４．２）の前記ドーパント濃度特性は、それぞれ、別の前記ドリフト層（１４．１，１４．２）へ向かう方向で、９×１０１４ｃｍ－３未満の値、または６×１０１４ｃｍ－３未満の値、または３×１０１４ｃｍ－３未満の値、または２×１０１４ｃｍ－３未満の値だけ下降する、
    請求項３から６までのいずれか１項記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  8. 前記カソード層（１２）および／または前記アノード層（１６）は、少なくとも１×１０１７ｃｍ－３のドーパント濃度、または少なくとも５×１０１８ｃｍ－３のドーパント濃度、または少なくとも８×１０１８ｃｍ－３のドーパント濃度を有する、
    請求項１から７までのいずれか１項記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  9. 前記カソード層（１２）および／または前記アノード層（１６）は、少なくとも２μｍの層厚（ＤＫ，ＤＡ）、または少なくとも５μｍの層厚（ＤＫ，ＤＡ）、または少なくとも２０μｍの層厚（ＤＫ，ＤＡ）を有する、
    請求項１から８までのいずれか１項記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  10. 前記カソード層（１２）は、一定のドーパント濃度特性を有する第１の区分（１２．１）と、前記第１の区分（１２．１）と前記ドリフト領域（１４）との間に配置された、前記第１の区分（１２．１）へ向かう方向で直線状にかつ／または凹状にかつ／または段状に上昇するドーパント濃度特性を有する第２の区分（１２．２）と、を有する、
    請求項１から９までのいずれか１項記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  11. 前記第２の区分（１２．２，１６．２）は、少なくとも０．５μｍおよび最大で１０μｍの層厚（ＤＫ２，ＤＡ２）、好適には少なくとも２μｍおよび最大で４μｍの層厚（ＤＫ２，ＤＡ２）を有する、
    請求項９記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
  12. スイッチング速度を向上させるために、前記ｐドープされたドリフト層および／または前記アノード層において等電子中心または等価電子中心が設けられている、
    請求項１から１１までのいずれか１項記載の積層型のＩＩＩ－Ｖ族半導体ダイオード（１０）。
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