JP2022110301A - スイッチング電源用回路及びスイッチング電源装置 - Google Patents

スイッチング電源用回路及びスイッチング電源装置 Download PDF

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Abstract

【課題】トランジスタの寄生ダイオードに電流が流れることを抑制する。【解決手段】入力電圧から出力電圧を生成するためのスイッチング電源用回路は、第１及び第２トランジスタ（ハイサイド及びローサイドトランジスタ）の直列回路から成る出力段回路と、出力電圧に応じた帰還電圧に基づき第１及び第２トランジスタを交互にオン、オフさせる基本スイッチング制御を実行可能な制御回路と、当該スイッチング電源用回路の外部からスイッチ端子を通じ所定の逆流閾値以上の電流が出力段回路に向けて流れる逆流状態を検出する検出回路と、を備える。制御回路は、基本スイッチング制御により第２トランジスタがオンとされているときにおいて逆流状態が検出されたとき、基本スイッチング制御に優先して第１トランジスタをオンとする強制ハイ制御を実行し、所定の解除条件が成立すると強制ハイ制御を解除する。【選択図】図１６

Description

本開示は、スイッチング電源用回路及びスイッチング電源装置に関する。
ハイサイドトランジスタ及びローサイドトランジスタから成るハーフブリッジ回路に入力電圧を供給し、各トランジスタを交互にオン、オフすることで生じる矩形波状の電圧をインダクタ及び出力コンデンサにて整流及び平滑化することで出力電圧を得るスイッチング電源装置がある。
この種のスイッチング電源装置において、ハイサイドトランジスタ及びローサイドトランジスタはＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）にて構成されることが多い。各ＭＯＳＦＥＴには寄生ダイオードが付加される。
特開２０１６－１１１８４５号公報
上記スイッチング電源装置において、通常は、インダクタ電流が、ハイサイドトランジスタ又はローサイドトランジスタのチャネルを通過するよう各トランジスタの状態が制御される。しかし、状況によっては、ハイサイドトランジスタの寄生ダイオード又はローサイドトランジスタの寄生ダイオードにインダクタ電流が流れることもあり得る。寄生ダイオードにインダクタ電流が流れると寄生動作による不具合が発生するおそれがある。寄生動作による不具合発生を防止するべくチップレイアウトで各素子の配置ケアを行う対応も検討されるが、この対応では、フロアプランの自由度が小さくなり、多重ガードリンク及びサブコンタクトによる対策が必須となる。結果、レイアウト設計の難度があがると共にレイアウト面積の増大を招く。
本開示は、寄生ダイオードに電流が流れることの抑制に寄与するスイッチング電源用回路及びスイッチング電源装置を提供することを目的とする。
本開示に係るスイッチング電源用回路は、入力電圧から出力電圧を生成するためのスイッチング電源用回路であって、前記入力電圧を受けるべき第１端子と、前記第１端子よりも低電位側に設けられる第２端子と、スイッチ端子と、前記第１端子及び前記スイッチ端子間に設けられる第１トランジスタと前記スイッチ端子及び前記第２端子間に設けられる第２トランジスタとの直列回路を有する出力段回路と、前記出力電圧に応じた帰還電圧に基づき前記第１及び第２トランジスタを交互にオン、オフさせる基本スイッチング制御を実行可能な制御回路と、当該スイッチング電源用回路の外部から前記スイッチ端子を通じ所定の逆流閾値以上の電流が前記出力段回路に向けて流れる逆流状態を検出する検出回路と、を備え、前記制御回路により、前記出力段回路の状態は、前記第１トランジスタがオン且つ前記第２トランジスタがオフとなる出力ハイ状態、前記第１トランジスタがオフ且つ前記第２トランジスタがオンとなる出力ロー状態、又は、前記第１トランジスタ及び前記第２トランジスタが共にオフとなる両オフ状態に設定され、前記制御回路は、前記基本スイッチング制御により前記出力段回路が前記出力ロー状態に設定されているときにおいて、前記逆流状態が検出されたとき、前記基本スイッチング制御に優先して前記出力段回路を前記出力ハイ状態に設定する強制ハイ制御を実行し、所定の解除条件が成立すると前記強制ハイ制御を解除する構成（第１の構成）である。
上記第１の構成に係るスイッチング電源用回路において、 前記制御回路は、所定周期にて第１レベル又は第２レベルの信号レベルを交互にとる特定信号を生成する特定信号生成回路を有し、前記特定信号の信号レベルにおける前記第１レベルから前記第２レベルへの変化により、前記解除条件が成立する構成（第２の構成）であっても良い。
上記第２の構成に係るスイッチング電源用回路において、前記制御回路は、前記特定信号に同期したデジタル信号である第１制御信号及び前記誤差電圧に応じたデジタル信号である第２制御信号を生成し、前記基本スイッチング制御において、前記第１制御信号の第１所定レベル変化を契機に前記出力段回路を前記出力ハイ状態に設定し、その後、前記第２制御信号の第２所定レベル変化を契機に前記出力段回路を前記出力ロー状態に設定するスイッチング動作を繰り返し、そのスイッチング動作の繰り返しの中で、前記出力段回路が前記出力ロー状態に設定されているときに前記逆流状態が検出されると、前記基本スイッチング制御に優先して前記強制ハイ制御を実行し、その後、前記特定信号の信号レベルにおける前記第１レベルから前記第２レベルへの変化を契機に前記強制ハイ制御を解除して前記基本スイッチング制御に戻る構成（第３の構成）であっても良い。
上記第３の構成に係るスイッチング電源用回路において、前記制御回路は、前記帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプ、及び、前記第１トランジスタに流れる電流に応じたスロープ電圧を生成するスロープ電圧生成部を有して、前記誤差電圧及び前記スロープ電圧に基づき、前記第２制御信号を生成する構成（第４の構成）であっても良い。
上記第１～第４の構成の何れかに係るスイッチング電源用回路において、前記検出回路は、前記スイッチ端子を通じ所定の向きに流れる電流が減少を経てゼロに至る又は所定値以下となるゼロクロスを検出可能であり、前記所定の向きは、前記出力段回路から当該スイッチング電源用回路の外部に向かう向きであり、前記制御回路は、所定の停止条件が成立したとき前記基本スイッチング制御を停止して前記出力段回路を前記出力ロー状態に設定し、その後、前記ゼロクロスの検出を契機に前記出力段回路を前記両オフ状態に設定する構成（第５の構成）であっても良い。
上記第５の構成に係るスイッチング電源用回路において、前記検出回路は、前記出力段回路が前記出力ロー状態に設定されているときの前記スイッチ端子の電圧を閾電圧と比較する比較器と、前記停止条件の成否に応じて前記閾電圧を第１閾電圧又は第２閾電圧に切り替え設定する電圧設定部と、を有し、前記停止条件が成立しているときには前記閾電圧に前記第１閾電圧を設定することで前記比較器の比較結果から前記ゼロクロスを検出し、前記停止条件が成立していないときには前記閾電圧に前記第２閾電圧を設定することで前記比較器の比較結果から前記逆流状態を検出する構成（第６の構成）であっても良い。
上記第５又は第６の構成に係るスイッチング電源用回路において、前記出力電圧を生成するための動作の実行又は非実行を指定するイネーブル信号を受けるべきイネーブル端子を備え、前記イネーブル信号が当該動作の非実行を指定する状態にあるとき、前記停止条件が成立する構成（第７の構成）であっても良い。
上記第５又は第６の構成に係るスイッチング電源用回路において、所定の異常を検出する異常検出部を備え、前記異常検出部により前記異常が検出されたとき、前記停止条件が成立する構成（第８の構成）であっても良い。
上記第１～第８の構成の何れかに係るスイッチング電源用回路において、 前記スイッチ端子にインダクタの一端を接続可能であって、前記スイッチ端子に前記インダクタの一端が接続されるときに前記インダクタの他端に前記出力電圧が発生する構成（第９の構成）であっても良い。
上記第１～第９の構成の何れかに係るスイッチング電源用回路において、前記第１トランジスタ及び前記第２トランジスタは、ＭＯＳＦＥＴにより構成される構成（第１０の構成）であっても良い。
本開示に係るスイッチング電源装置は、上記第１～第１０の構成の何れかに係るスイッチング電源用回路と、前記スイッチ端子に生じる電圧を整流及び平滑化することで前記出力電圧を生成する整流平滑回路と、前記出力電圧に基づき前記帰還電圧を生成する帰還電圧生成回路と、を備えた構成（第１１の構成）である。
本開示によれば、寄生ダイオードに電流が流れることの抑制に寄与するスイッチング電源用回路及びスイッチング電源装置を提供することが可能となる。
本開示の実施形態に係るスイッチング電源装置の全体構成図である。 本開示の実施形態に係る半導体装置の外観の例を示す図である。 本開示の実施形態に係るクロックブロックの内部構成を示す図である。 図３のクロックブロックにて生成される２つの信号の関係を示す図である。 本開示の実施形態に係る制御信号生成ブロックの内部構成を示す図である。 図５の制御信号生成ブロックに関与する２つの信号の関係を示す図である。 本開示の実施形態に係り、スロープ電圧生成部の構成図と、スロープ電圧に関与する電流及び電圧の波形図である。 本開示の実施形態に係り、ＰＷＭブロックとドライバブロックの入出力信号を示す図である。 本開示の実施形態に係る基本スイッチング制御のタイミングチャートである。 本開示の実施形態に係り、異常検出部の内部構成と周辺構成を示す図である。 本開示の実施形態に係り、複数の信号間の関係を示す図である。 本開示の実施形態に係る逆流／ゼロクロス検出回路の内部構成を示す図である。 図１２の逆流／ゼロクロス検出回路において閾電圧が可変設定される様子を示す図である。 図１２の逆流／ゼロクロス検出回路において閾電圧が可変設定される様子を示す図である。 本開示の実施形態に係り、ゼロクロス対応処理の概要を示す図である。 本開示の実施形態に係り、逆流対応処理の概要を示す図である。 本開示の実施形態に係り、ゼロクロス対応処理及び逆流対応処理を担う要部の構成図である。 図１７の構成に係り、ゼロクロス対応処理のタイミングチャートである。 図１７の構成に係り、逆流対応処理のタイミングチャートである。
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“Ｍ１”によって参照されるハイサイドトランジスタは（図１参照）、ハイサイドトランジスタＭ１と表記されることもあるし、トランジスタＭ１と略記されることもあり得るが、それらは全て同じものを指す。
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ラインとは電気信号が伝播又は印加される配線を指す。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意のデジタル信号はハイレベル又はローレベルの信号レべルをとる。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。
任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジ（或いはライジングエッジ）と称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミング（或いはライジングエッジタイミング）と称する。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジ（或いはフォーリングエッジ）と称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミング（或いはフォーリングエッジタイミング）と称する。
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。以下に示される任意のＭＯＳＦＥＴについて、特に記述無き限り、バッグゲートはソースに接続されているものとする。
任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタ又はスイッチについて、トランジスタ又はスイッチがオン状態となっている期間をオン期間と称することがあり、トランジスタ又はスイッチがオフ状態となっている期間をオフ期間と称することがある。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を意味する。
図１は、本開示の実施形態に係るスイッチング電源装置ＡＰの全体構成図である。図１のスイッチング電源装置ＡＰは、入力電圧ＶＩＮから入力電圧ＶＩＮよりも低い出力電圧ＶＯＵＴを生成する降圧型ＤＣ／ＤＣコンバータとして構成されている。入力電圧ＶＩＮ及び出力電圧ＶＯＵＴは正の直流電圧である。スイッチング電源装置ＡＰは、スイッチング電源用回路としての半導体装置１と、後述のスイッチ電圧ＶＳＷを整流及び平滑化することで出力電圧ＶＯＵＴを生成する整流平滑回路２と、出力電圧ＶＯＵＴに基づき帰還電圧ＶＦＢを生成する帰還電圧生成回路３と、を備える。半導体装置１は、いわゆる電源ＩＣである。整流平滑回路２はインダクタＬ１及び出力コンデンサＣ１から成る。帰還電圧生成回路３は帰還抵抗Ｒ１及びＲ２から成る。
図２に半導体装置１の外観の例を示す。半導体装置１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置１が形成される。尚、図２に示される半導体装置１の外部端子の数及び半導体装置１の筐体の種類は例示に過ぎず、それらを任意に設計可能である。
半導体装置１に設けられる複数の外部端子の一部として、図１には外部端子ＩＮ、ＳＷ、ＧＮＤ、ＦＢ及びＥＥが示されている。外部端子ＩＮは入力電圧ＶＩＮを受けるべき入力端子であり、外部端子ＧＮＤはグランドに接続されるべきグランド端子である。スイッチング電源装置ＡＰにおいて、入力端子ＩＮに入力電圧ＶＩＮが印加され、グランド端子ＧＮＤはグランドに接続される。入力電圧ＶＩＮは正の直流電圧値を有するので、グランド端子ＧＮＤは入力端子ＩＮよりも低電位側に設けられることになる。外部端子ＳＷは後述のノードＮＤ１に接続されるスイッチ端子である。外部端子ＦＢは帰還電圧ＶＦＢを受けるべき帰還端子であり、外部端子ＥＥはイネーブル信号ＥＮを受けるべきイネーブル端子である。スイッチング電源装置ＡＰにおいて、帰還端子ＦＢに帰還電圧ＶＦＢが入力され、イネーブル端子ＥＥにイネーブル信号ＥＮが入力される。
イネーブル信号ＥＮは“０”又は“１”の値をとる二値化信号であり、イネーブル信号ＥＮにより出力電圧ＶＯＵＴを生成するための動作の実行又は非実行が指定される。“１”の値を持つイネーブル信号ＥＮは出力電圧ＶＯＵＴを生成するための動作の実行を指定し（当該動作を実行すべきことを指定し）、“０”の値を持つイネーブル信号ＥＮは出力電圧ＶＯＵＴを生成するための動作の非実行を指定する（当該動作を非実行とすることを指定する）。半導体装置１はイネーブル信号ＥＮの指定内容に従う。尚、半導体装置１にイネーブル端子ＥＥが設けられない場合もあり、この場合にはイネーブル信号ＥＮは存在しない。
半導体装置１は、制御回路１０と、出力段回路２０と、逆流／ゼロクロス検出回路３０と、異常検出部４０と、内部電源回路５０と、を備える。
出力段回路２０は、出力トランジスタとして機能するハイサイドトランジスタＭ１と、同期整流トランジスタとして機能するローサイドトランジスタＭ２と、を備える。トランジスタＭ１及びＭ２は互いに直列接続されている。即ち、出力段回路２０はトランジスタＭ１及びＭ２の直列回路を有する。スイッチング電源装置ＡＰは、トランジスタＭ１及びＭ２を用いて同期整流方式にて直流－直流変換を行う。トランジスタＭ１及びＭ２はＮチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）として構成されている。図１において、ＤＭ１はトランジスタＭ１に付加される寄生ダイオードを表し、ＤＭ２はトランジスタＭ２に付加される寄生ダイオードを表す。寄生ダイオードＤＭ１はトランジスタＭ１のソースからドレインに向かう方向に順方向を持ち、寄生ダイオードＤＭ２はトランジスタＭ２のソースからドレインに向かう方向に順方向を持つ。尚、トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴとして構成する変形も可能である。
トランジスタＭ１のドレインは入力端子ＩＮに接続され、従って入力電圧ＶＩＮの入力を受ける。トランジスタＭ１のソースとトランジスタＭ２のドレインはノードＮＤ１にて共通接続される。トランジスタＭ２のソースはグランド端子ＧＮＤに接続される（従ってグランドに接続される）。ノードＮＤ１に生じる電圧をスイッチ電圧と称し、記号“ＶＳＷ”にて表す。半導体装置１の内部においてスイッチ端子ＳＷはノードＮＤ１に接続され、半導体装置１の外部においてスイッチ端子ＳＷはインダクタＬ１の一端に接続される。故に、インダクタＬ１の一端とノードＮＤ１との間にスイッチ端子ＳＷが介在する。インダクタＬ１の他端はノードＮＤ２に接続される。ノードＮＤ２に出力電圧ＶＯＵＴが生じる。ノードＮＤ２とグランドとの間に出力コンデンサＣ１が接続される。また、ノードＮＤ２とグランドとの間に帰還抵抗Ｒ１及びＲ２の直列回路が設けられる。従って、帰還抵抗Ｒ１及びＲ２間の接続ノードには出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢが生じる。帰還抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続されることで、帰還端子ＦＢに帰還電圧ＶＦＢが加わる。尚、トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴとして構成する場合にあってはトランジスタＭ１のソース及びドレインの関係が、上述したものと逆になる（即ち、トランジスタＭ１のソース、ドレインが、夫々、入力端子ＩＮ、ノードＮＤ１に接続されることになる）。
図１において、“ＬＤ”は、ノードＮＤ２とグランドとの間に接続される負荷を表している。負荷ＬＤは出力電圧ＶＯＵＴに基づき駆動する任意の負荷（マイクロコンピュータ等）である。ノーＮＤ２から負荷ＬＤに流れる、負荷ＬＤの消費電流を負荷電流と称し、記号“ＩＬＤ”にて表す。また、インダクタＬ１に流れる電流をインダクタ電流と称し、記号“ＩＬ”にて表す。
制御回路１０は、出力電圧ＶＯＵＴの情報（即ち帰還電圧ＶＦＢ）と、インダクタ電流ＩＬの情報とに基づき、トランジスタＭ１及びＭ２のオン／オフを制御し、これによって出力電圧ＶＯＵＴを所定の目標電圧ＶＴＧ（例えば５Ｖ）に安定化させる。即ち、図１の制御回路１０では、所謂カレントモード制御方式にてトランジスタＭ１及びＭ２を駆動することが可能となっている。ここでは、トランジスタＭ１のオン期間においてトランジスタＭ１に流れる電流ＩＭ１を、インダクタ電流ＩＬの情報として用いる。
制御回路１０は、トランジスタＭ１のゲートにゲート信号Ｇ１を供給することでトランジスタＭ１の状態を制御し、トランジスタＭ２のゲートにゲート信号Ｇ２を供給することでトランジスタＭ２の状態を制御する。トランジスタＭ１は、ゲート信号Ｇ１のハイレベル期間においてオン状態となり、ゲート信号Ｇ１のローレベル期間においてオフ状態となる。トランジスタＭ２は、ゲート信号Ｇ２のハイレベル期間においてオン状態となり、ゲート信号Ｇ２のローレベル期間においてオフ状態となる。制御回路１０により、出力段回路２０の状態は、出力ハイ状態、出力ロー状態及び両オフ状態の何れかに制御及び設定される。出力ハイ状態では、トランジスタＭ１がオン状態であり且つトランジスタＭ２がオフ状態である。出力ロー状態では、トランジスタＭ１がオフ状態であり且つトランジスタＭ２がオン状態である。両オフ状態では、トランジスタＭ１及びＭ２が共にオフ状態である。トランジスタＭ１及びＭ２が共にオン状態とされることは無い。制御回路１０は、クロックブロック１１０、制御信号生成ブロック１２０、ＰＷＭブロック１３０及びドライバブロック１４０を備えるが、それらのブロックの構成及び動作については後述される。
逆流／ゼロクロス検出回路３０は、スイッチ端子ＳＷ及びグランド端子ＧＮＤに接続され、スイッチ電圧ＶＳＷに基づいて、インダクタ電流ＩＬに関する逆流状態の検出とゼロクロスの検出とを行う。検出回路３０の検出結果を示す信号ＳＤＥＴが検出回路３０から制御回路１０に出力される。
インダクタ電流ＩＬの向きとして、正の向きと、負の向きと、がある。インダクタ電流ＩＬの向きにおいて、出力段回路２０から（即ちノードＮＤ１）からスイッチ端子ＳＷ及びインダクタＬ１を通じノードＮＤ２に向かう向きが、正の向きであるとする。そして、正の向きと逆の向き（即ち、ノードＮＤ２からインダクタＬ１及びスイッチＳＷ端子を通じ出力段回路２０に流れるインダクタ電流ＩＬの向き）が負の向きであるとする。インダクタ電流ＩＬが正の向きに流れるときインダクタ電流ＩＬは正の値を有し、インダクタ電流ＩＬが負の向きに流れるときインダクタ電流ＩＬは負の値を有するものとする。そして、負のインダクタ電流ＩＬ（即ち負の向きに流れるインダクタ電流ＩＬ）を逆流電流と称する。逆流電流が少しでも流れる状態が逆流状態であると考えることもできるが、ここでは、所定の逆流閾値ＩＴＨ＿ＲＶ以上の大きさを持つインダクタ電流ＩＬが負の向きに流れる状態を逆流状態と定義する。ここで、逆流閾値ＩＴＨ＿ＲＶは正の値を持つ。逆流閾値ＩＴＨ＿ＲＶの具体的な数値は任意であるが、例えば１．５Ａ（アンペア）又は２．０Ａである。
インダクタ電流ＩＬに関してゼロクロスとは、インダクタ電流ＩＬが正の向きに流れている状態を起点に、“ＩＬ＞０”を保ちつつ、インダクタ電流ＩＬの減少を経て、インダクタ電流ＩＬがゼロに至ること又はインダクタ電流ＩＬが所定のゼロクロス閾値ＩＴＨ＿ＺＲ以下になることを指す。ゼロクロス閾値ＩＴＨ＿ＺＲは正の微小電流値である。ゼロクロスは、インダクタ電流ＩＬの向きが正の向きから負の向きへ反転することを指す、と考えることもできる。
異常検出部４０は所定の異常を検出する（詳細は後述）。内部電源回路５０は、入力電圧ＶＩＮから所定の内部電源電圧ＶＲＥＧを生成する。制御回路１０、検出回路３０及び異常検出部４０は内部電源電圧ＶＲＥＧに基づいて駆動する。内部電源電圧ＶＲＥＧは複数あっても良い。
［クロックブロック］
図３にクロックブロック１１０の内部構成を示す。クロックブロック１１０は、クロック生成回路１１１及びワンショットパルス生成回路１１２を備える。図４に、回路１１１にて生成されるクロック信号ＣＬＫ及び回路１１２にて生成されるワンショットクロック信号ＣＬＫ＿ＯＳＨＴの関係を示す。信号ＣＬＫ及びＣＬＫ＿ＯＳＨＴは、何れも、ローレベル及びハイレベルの信号レベルを交互にとる矩形波信号（デジタル信号）である。
クロック信号ＣＬＫは、所定のクロック周波数ｆＣＬＫを有し且つ所定のデューティ（例えば９０％）を有する。回路１１２は、クロック信号ＣＬＫにアップエッジが生じたとき、クロック信号ＣＬＫにアップエッジに同期してワンショットパルスを信号ＣＬＫ＿ＯＳＨＴに発生させる。即ち、回路１１２は、信号ＣＬＫ＿ＯＳＨＴを原則としてローレベルとし、クロック信号ＣＬＫにアップエッジが発生したとき、クロック信号ＣＬＫのアップエッジに同期して信号ＣＬＫ＿ＯＳＨＴにアップエッジを生じさせ、微小時間の後、信号ＣＬＫ＿ＯＳＨＴにダウンエッジを生じさせる。信号ＣＬＫ＿ＯＳＨＴに含まれる、微小時間だけハイレベルとなるパルス信号がワンショットパルスである。クロック信号ＣＬＫでは所定のクロック周波数ｆＣＬＫの逆数の間隔でアップエッジが生じるため、信号ＣＬＫ＿ＯＳＨＴにおいても所定のクロック周波数ｆＣＬＫの逆数の間隔でアップエッジが生じる。
［制御信号生成ブロック］
図５に制御信号生成ブロック１２０の内部構成を示す。制御信号生成ブロック１２０は、エラーアンプ１２１、基準電圧源１２２、位相補償部１２３、スロープ電圧生成部１２４、メインコンパレータ１２５、信号生成部１２６及びセット／リセット発行部１２７を備える。位相補償部１２３は抵抗１２３ａ及びコンデンサ１２３ｂを備える。
エラーアンプ１２１は電流出力型のトランスコンダクタンスアンプである。エラーアンプ１２１の反転入力端子には帰還端子ＦＢに加わる帰還電圧ＶＦＢが供給される。基準電圧源１２２は所定の正の直流電圧である基準電圧ＶＲＥＦを生成する。基準電圧ＶＲＥＦはエラーアンプ１２１の非反転入力端子に入力される。エラーアンプ１２１の出力端子はブロック１２０内の配線であるライン１２８に接続される。尚、半導体装置１にソフトスタート機能が設けられる場合には、エラーアンプ１２１に対しソフトスタート電圧も入力されるが、ソフトスタート機能の説明は割愛する。
エラーアンプ１２１は、負側対象電圧と正側対象電圧との差分に応じた誤差電圧ＶＣＭＰを生成する。ソフトスタート機能を無視した場合、負側対象電圧、正側対象電圧は、夫々、帰還電圧ＶＦＢ、基準電圧ＶＲＥＦである。エラーアンプ１２１は、負側対象電圧と正側対象電圧との差分に応じた誤差電流信号による電荷をライン１２８に対して入出力することで、ライン１２８に誤差電圧ＶＣＭＰを生じさせる。具体的にはエラーアンプ１２１は、正側対象電圧が負側対象電圧よりも高いときには誤差電圧ＶＣＭＰが高くなるようにライン１２８に向けて誤差電流信号による電流を出力し、負側対象電圧が正側対象電圧よりも高いときには誤差電圧ＶＣＭＰが低くなるようにライン１２８からエラーアンプ１２１に向けて誤差電流信号による電流を引き込む。負側対象電圧と正側対象電圧との差分の絶対値が増大するにつれて、誤差電流信号による電流の大きさも増大する。
ライン１２８とグランドとの間には抵抗１２３ａ及びコンデンサ１２３ｂの直列回路が接続される。当該直列回路は位相補償部１２３として機能し、エラーアンプ１２１と協働してライン１２８に誤差電圧ＶＣＭＰを生じさせる。具体的には抵抗１２３ａの一端がライン１２８に接続され、抵抗１２３ａの他端がコンデンサ１２３ｂを介してグランドに接続される。抵抗１２３ａの抵抗値及びコンデンサ１２３ｂの静電容量値を適切に設定することにより誤差電圧ＶＣＭＰの信号位相を補償して出力帰還ループの発振を防ぐことができる。尚、抵抗１２３ａ及びコンデンサ１２３ｂの双方又は一方は、半導体装置１の外部に設けられて、半導体装置１に対して外付け接続されるものであっても良い。
スロープ電圧生成部１２４は、トランジスタＭ１のオン期間においてトランジスタＭ１に流れる電流ＩＭ１に応じたスロープ電圧ＶＳＬＰを生成する。電流ＩＭ１にインダクタ電流ＩＬの情報が含まれる。
メインコンパレータ１２５は、スロープ電圧ＶＳＬＰと誤差電圧ＶＣＭＰとを比較して、その比較結果を示すデジタル信号である信号（第２制御信号）ＲＳＴ１を出力する。スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰより高いとき、信号ＲＳＴ１はハイレベルとなり、スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰより低いとき、信号ＲＳＴ１はローレベルとなる。スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰと一致するとき、信号ＲＳＴ１はハイレベル又はローレベルとなる。
信号生成部１２６は、信号ＣＬＫ＿ＯＳＨＴに同期したデジタル信号である信号（第１制御信号）ＳＥＴ１を生成及び出力する。信号ＳＥＴ１は、信号ＣＬＫ＿ＯＳＨＴ内のワンショットパルスに同期したパルスを有する。即ち例えば、信号生成部１２６は、図６（ａ）に示す如く、信号ＣＬＫ＿ＯＳＨＴのダウンエッジに同期して信号ＳＥＴ１にアップエッジを生じさせ、その後、信号ＳＥＴ１を微小時間だけハイレベルに維持してから信号ＳＥＴ１をローレベルに戻す。このように、信号生成部１２６は、信号ＳＥＴ１を原則としてローレベルとし、信号ＣＬＫ＿ＯＳＨＴのダウンエッジに同期して信号ＳＥＴ１に微小時間だけハイレベルとなるパルスを生じさせて良い。或いは例えば、信号生成部１２６は、図６（ｂ）に示す如く、信号ＣＬＫ＿ＯＳＨＴのアップエッジに同期して信号ＳＥＴ１にアップエッジを生じさせ、且つ、信号ＣＬＫ＿ＯＳＨＴのダウンエッジに同期して信号ＳＥＴ１にダウンエッジを生じさせても良い。この場合、信号ＳＥＴ１は信号ＣＬＫ＿ＯＳＨＴと同じ波形を持つ。
尚、パルス等について述べられる微小時間は、本開示において特に有意な長さを持たない。このため、以下の説明では、微小時間は十分に短い時間であるとして適宜ゼロとみなされる。
セット／リセット発行部１２７は、信号ＳＥＴ１に基づいて信号ＳＥＴ２を生成し、信号ＲＳＴ１に基づいて信号ＲＳＴ２を生成する。信号ＳＥＴ２及びＲＳＴ２も、信号ＳＥＴ１及びＲＳＴ１と同様に、デジタル信号である。ハイレベルの信号ＳＥＴ２は、出力段回路２０の状態を出力ハイ状態に設定するための又は出力ハイ状態に切り替えるためのセット信号として機能する。ローレベルの信号ＳＥＴ２は、ノンアクティブ状態にあり、セット信号として機能しない。ハイレベルの信号ＲＳＴ２は、出力段回路２０の状態を出力ロー状態に設定するための又は出力ロー状態に切り替えるためのリセット信号として機能する。ローレベルの信号ＲＳＴ２は、ノンアクティブ状態にあり、リセット信号として機能しない。信号ＳＥＴ２のアップエッジに同期して出力段回路２０の状態が出力ハイ状態に切り替えられた後、信号ＲＳＴ２のアップエッジに同期して出力段回路２０の状態が出力ロー状態に切り替えられるというスイッチング動作が、原則として、制御回路１０により繰り返し実行される（例外については後述）。
ここで、スロープ電圧ＶＳＬＰについて説明を補足する。トランジスタＭ１のオン期間中においてトランジスタＭ１に流れる電流は、トランジスタＭ１のオン期間中におけるインダクタ電流ＩＬに等しいため、スロープ電圧ＶＳＬＰはトランジスタＭ１のオン期間中におけるインダクタ電流ＩＬの情報を示している。即ち、スロープ電圧ＶＳＬＰは、トランジスタＭ１のオン期間中におけるトランジスタＭ１又はインダクタＬ１の電流情報を含んでいる。当該電流情報を含むスロープ電圧ＶＳＬＰの生成方法として公知の任意の方法を利用できる。
図７（ａ）にスロープ電圧生成部１２４の構成の例を示し、図７（ｂ）にスロープ電圧ＶＳＬＰに関与する電流及び電圧の波形を示す。図７（ａ）のスロープ電圧生成部１２４は、ＩＶ変換部１２４ａと、ランプ電圧生成部１２４ｂと、加算部１２４ｃと、備える。ＩＶ変換部１２４ａは、トランジスタＭ１のオン期間中にトランジスタＭ１に流れる電流ＩＭ１（即ちトランジスタＭ１のオン期間中におけるインダクタ電流ＩＬ）を電圧に変換することにより、当該電流に比例したセンス電圧ＶＳＮＳを生成する。ランプ電圧生成部１２４ｂは、トランジスタＭ１のオン期間中において０Ｖを起点に徐々に増加する鋸波状のランプ電圧ＶＲＭＰを生成する。加算部１２４ｃは、センス電圧ＶＳＮＳとランプ電圧ＶＲＭＰの和の電圧をスロープ電圧ＶＳＬＰとして生成する。トランジスタＭ１のオン期間以外の期間においてスロープ電圧ＶＳＬＰは０Ｖである（但し、所定のバイアス電圧値を有していても良い）。周知の如く、ランプ電圧ＶＲＭＰの加算により、カレントモード制御における出力帰還ループの発振を抑制することができる。
［基本スイッチング期間、基本スイッチング制御］
イネーブル信号ＥＮが“１”の値を持ち、且つ、異常検出部４０にて一切の異常が検出されておらず、且つ、検出回路３０にて逆流状態もゼロクロスも検出されていない期間を、便宜上、基本スイッチング期間と称する。制御回路１０は、基本スイッチング期間においては基本スイッチング制御を実行する。
図８及び図９を参照して基本スイッチング制御を説明する。図８は、基本スイッチング制御におけるＰＷＭブロック１３０及びドライバブロック１４０の入出力信号を表す。図９は、基本スイッチング制御における各種信号等の波形を示す。基本スイッチング制御では、信号ＳＥＴ２は信号ＳＥＴ１と同じ波形を有し、信号ＲＳＴ２は信号ＲＳＴ１と同じ波形を有する（但し論理回路における遅延を無視）。ＰＷＭブロック１３０は、信号ＳＥＴ２及びＲＳＴ２に基づいて信号ＰＷＭを生成する。信号ＰＷＭはデジタル信号である。ドライバブロック１４０は信号ＰＷＭに基づいてゲート信号Ｇ１及びＧ２を生成及び出力し、これによってトランジスタＭ１及びＭ２を個別にオン又はオフする。
基本スイッチング制御において、信号ＳＥＴ１は原則としてローレベルであり、信号ＣＬＫ＿ＯＳＨＴのアップエッジに同期して信号ＳＥＴ１が微小時間だけハイレベルとなる（図６（ａ）及び（ｂ）参照）。基本スイッチング制御において、セット／リセット発行部１２７は、信号ＳＥＴ１のアップエッジに同期して信号ＳＥＴ２にもアップエッジを発生させ、ＰＷＭブロック１３０は、信号ＳＥＴ２のアップエッジに同期して信号ＰＷＭにアップエッジを生じさせる。
基本スイッチング制御に係るドライバブロック１４０は、信号ＰＷＭのハイレベル期間において、ゲート信号Ｇ１をハイレベルとし且つゲート信号Ｇ２をローレベルとすることで出力段回路２０の状態を出力ハイ状態とする。基本スイッチング制御に係るドライバブロック１４０は、信号ＰＷＭのローレベル期間において、ゲート信号Ｇ１をローレベルとし且つゲート信号Ｇ２をハイレベルとすることで出力段回路２０の状態を出力ロー状態とする。
出力段回路２０が出力ハイ状態にあるとき、インダクタ電流ＩＬが時間経過と共に増加し、出力段回路２０が出力ロー状態にあるとき、インダクタ電流ＩＬが時間経過と共に減少する。出力段回路２０が出力ハイ状態にあるときのインダクタ電流ＩＬの増加により、“ＶＳＬＰ＜ＶＣＭＰ”の成立状態から“ＶＳＬＰ≧ＶＣＭＰ”の成立状態へ変化すると、信号ＲＳＴ１にアップエッジが生じる。基本スイッチング制御において、セット／リセット発行部１２７は、信号ＲＳＴ１のアップエッジに同期して信号ＲＳＴ２にもアップエッジを発生させ、ＰＷＭブロック１３０は、信号ＲＳＴ２のアップエッジに同期して信号ＰＷＭにダウンエッジを生じさせる。
出力段回路２０が出力ハイ状態にあるとき、入力電圧ＶＩＮと実質的に同じ電圧がスイッチ端子ＳＷに加わり、出力段回路２０が出力ロー状態にあるとき、スイッチ端子ＳＷの電圧は実質的に０Ｖとなる。故に、出力段回路２０が出力ハイ状態及び出力ロー状態間で交互に切り替わる過程において、スイッチ電圧ＶＳＷは矩形波状の電圧となる。この矩形波状のスイッチ電圧ＶＳＷが整流平滑回路２（図１参照）にて整流及び平滑されることで出力電圧ＶＯＵＴが得られる。
このように、基本スイッチング制御では、信号ＳＥＴ１及びＳＥＴ２のアップエッジに同期して出力段回路２０の状態が出力ハイ状態に切り替えられた後、信号ＲＳＴ１及びＲＳＴ２のアップエッジに同期して出力段回路２０の状態が出力ロー状態に切り替えられるというスイッチング動作が、繰り返し実行される。
［異常検出部］
図１０に異常検出部４０の構成を示す。異常検出部４０は、ＵＶＬＯ回路４１、ＴＳＤ回路４２、ＯＶＰ回路４３及びＳＣＰ回路４４を備える。図１０に示される保護信号生成回路４８は、半導体装置１内であって且つ制御回路１０外に設けられる。但し、保護信号生成回路４８は制御回路１０内に設けられていると考えても良い。保護信号生成回路４８は異常検出部４０の構成要素に含まれていても良い。ＵＶＬＯ回路４１、ＴＳＤ回路４２、ＯＶＰ回路４３、ＳＣＰ回路４４、保護信号生成回路４８、夫々、信号ＵＶＬＯ、ＴＳＤ、ＯＶＰ、ＳＣＰ、ＰＲＥＰＲＯＴＯＮを出力する。信号ＵＶＬＯ、ＴＳＤ、ＯＶＰ、ＳＣＰ及びＰＲＥＰＲＯＴＯＮの夫々は、“１”又は“０”の値をとる二値化信号である。異常検出部４０にて検出の対象となる異常は、以下に示す低電圧異常、高温異常、過電圧異常、及び、短絡異常を含む。
半導体装置１の仕様において入力電圧ＶＩＮに対し適正な電圧範囲が定められている。ＵＶＬＯ回路４１は、その電圧範囲の下限よりも低い所定のＵＶＬＯ判定電圧と入力電圧ＶＩＮを比較し、入力電圧ＶＩＮがＵＶＬＯ判定電圧以下であるとき、“１”の値を持つＵＶＬＯ信号を出力し、そうでないとき、“０”の値を持つＵＶＬＯ信号を出力する。入力電圧ＶＩＮがＵＶＬＯ判定電圧以下である状態は入力電圧ＶＩＮが低すぎる低電圧異常である。“０”の値を持つＵＶＬＯ信号と“１”の値を持つＵＶＬＯ信号の内、“１”の値を持つＵＶＬＯ信号のみが、低電圧異常が検出されたことを示す（換言すれば、低電圧異常があると検出されたことを示す、或いは、低電圧異常の発生を示す）。
ＴＳＤ回路４２は、半導体装置１の内部温度（詳細には半導体装置１における半導体チップ上の所定位置の温度）を所定の上限温度（例えば１７５℃）と比較し、半導体装置１の内部温度が上限温度以上であるとき、“１”の値を持つＴＳＤ信号を出力し、そうでないとき、“０”の値を持つＴＳＤ信号を出力する。半導体装置１の内部温度が上記の上限温度以上である状態は、半導体装置１の内部温度が高すぎる高温異常である。“０”の値を持つＴＳＤ信号と“１”の値を持つＴＳＤ信号の内、“１”の値を持つＴＳＤ信号のみが、高温異常が検出されたことを示す（換言すれば、高温異常があると検出されたことを示す、或いは、高温異常の発生を示す）。
ＯＶＰ回路４３は、帰還電圧ＶＦＢを、基準電圧ＶＲＥＦ（図５参照；例えば０．８Ｖ）も高い所定のＯＶＰ判定電圧（例えば１．０４Ｖ）と比較し、帰還電圧ＶＦＢがＯＶＰ判定電圧を超えるとき、“１”の値を持つＯＶＰ信号を出力し、そうでないとき、“０”の値を持つＯＶＰ信号を出力する。帰還電圧ＶＦＢがＯＶＰ判定電圧を超える状態は、帰還電圧ＶＦＢが高すぎる（従って出力電圧ＶＯＵＴが高すぎる）過電圧異常である。“０”の値を持つＯＶＰ信号と“１”の値を持つＯＶＰ信号の内、“１”の値を持つＯＶＰ信号のみが、過電圧異常が検出されたことを示す（換言すれば、過電圧異常があると検出されたことを示す、或いは、過電圧異常の発生を示す）。
ＳＣＰ回路４４は、帰還電圧ＶＦＢを、基準電圧ＶＲＥＦ（図５参照；例えば０．８Ｖ）も低い所定のＳＣＰ判定電圧（例えば０．５６Ｖ）と比較する。ＳＣＰ回路４４は、ＳＣＰ信号の値を原則として“０”とし、帰還電圧ＶＦＢがＳＣＰ判定電圧を下回る状態が所定時間（例えば１ミリ秒）以上継続すると“１”の値を持つＳＣＰ信号を出力する。帰還電圧ＶＦＢがＳＣＰ判定電圧を下回る状態は、帰還電圧ＶＦＢが低すぎる（従って出力電圧ＶＯＵＴが低すぎる）短絡異常であり、出力電圧ＶＯＵＴが加わるノードＮＤ２等のグランドへの短絡が疑われる異常である。“０”の値を持つＳＣＰ信号と“１”の値を持つＳＣＰ信号の内、“１”の値を持つＳＣＰ信号のみが、短絡異常が検出されたことを示す（換言すれば、短絡異常があると検出されたことを示す、或いは、短絡異常の発生を示す）。
保護信号生成回路４８に対して信号ＥＮ、ＵＶＬＯ及びＴＳＤが入力される。保護信号生成回路４８は、信号ＥＮ、ＵＶＬＯ及びＴＳＤに基づき、図１１に如く信号ＰＲＥＰＲＯＴＯＮを出力する。即ち、信号ＥＮが“１”の値を有し且つ信号ＵＶＬＯ及びＴＳＤが共に“０”の値を有するときに限り、信号ＰＲＥＰＲＯＴＯＮは“０”の値を有する。信号ＥＮが“０”の値を有するときには、信号ＵＶＬＯ及びＴＳＤに依らず、信号ＰＲＥＰＲＯＴＯＮは“１”の値を有する。信号ＥＮが“１”の値を有していても、信号ＵＶＬＯ及びＴＳＤの内、少なくとも一方の信号が“１”の値を有している場合にも、信号ＰＲＥＰＲＯＴＯＮは“１”の値を有する。
信号ＰＲＥＰＲＯＴＯＮは制御回路１０に入力される。また、信号ＯＶＰ及びＳＣＰも制御回路１０に入力される。“０”の信号ＥＮによって信号ＰＲＥＰＲＯＴＯＮが“１”の値を有するとき、制御回路１０は、“０”の信号ＥＮに従いシャットダウン処理を行う。“１”の信号ＵＶＬＯによって信号ＰＲＥＰＲＯＴＯＮが“１”の値を有するとき、制御回路１０は、半導体装置１を低電圧異常による誤動作から保護すべく、シャットダウン処理を行う。“１”の信号ＴＳＤによって信号ＰＲＥＰＲＯＴＯＮが“１”の値を有するとき、制御回路１０は、半導体装置１を高温異常から保護すべく、シャットダウン処理を行う。シャットダウン処理の実行により、少なくとも、ゲート信号Ｇ１及びＧ２が共にローレベルとされることで出力段回路２０が両オフ状態に設定され、更にクロックブロック１１０の動作も停止される。但し、シャットダウン処理において出力段回路２０が両オフ状態に設定される前に、寄生ダイオードＤＭ２に電流が流れることを防止すべく、一時的に出力段回路２０が出力ロー状態に設定される（詳細は後述）。
［逆流／ゼロクロス検出回路］
図１２に逆流／ゼロクロス検出回路３０の内部構成を示す。検出回路３０は、双方向スイッチ３１、比較器３２、可変電圧源３３及びＯＲ回路３４を備える。
双方向スイッチ３１は、第１端、第２端及び制御端を備える。双方向スイッチ３１の第１端はライン３５に接続され、双方向スイッチ３１の第２端はライン３６に接続される。ライン３５はスイッチ電圧ＶＳＷが加わる配線である。ライン３６は比較器３２の非反転入力端子に接続される配線である。双方向スイッチ３１の制御端に対し信号Ｍ２＿ＯＮが入力される。信号Ｍ２＿ＯＮは、トランジジスタＭ２のオン期間においてハイレベルを有し且つトランジジスタＭ２のオフ期間においてローレベルを有するデジタル信号である。信号Ｍ２＿ＯＮは、ゲート信号Ｇ２（図１参照）そのものであっても良いし、ゲート信号Ｇ２に基づいて生成された信号であっても良い。信号Ｍ２＿ＯＮがハイレベルであるときに、双方向スイッチ３１がオンとなって双方向スイッチ３１の第１端及び第２端間が導通し、信号Ｍ２＿ＯＮがローレベルであるときに、双方向スイッチ３１がオフとなって双方向スイッチ３１の第１端及び第２端間が遮断される。従って、トランジジスタＭ２のオン期間においてのみスイッチ電圧ＶＳＷが比較器３２の非反転入力端子に加わる。
比較器３２は、非反転入力端子に加えて、反転入力端子及び出力端子を備える。可変電圧源３３は、比較器３２の反転入力端子に対して閾電圧ＶＴＨが加える。比較器３２の出力端子から信号ＳＤＥＴが出力される。比較器３２は、双方向スイッチ３１のオン期間において、スイッチ電圧ＶＳＷを閾電圧ＶＴＨと比較し、スイッチ電圧ＶＳＷが閾電圧ＶＴＨより高いときにはハイレベルの信号ＳＤＥＴを出力する一方、スイッチ電圧ＶＳＷが閾電圧ＶＴＨより低いときにはローレベルの信号ＳＤＥＴを出力する。双方向スイッチ３１のオン期間において、スイッチ電圧ＶＳＷが閾電圧ＶＴＨと一致するときにはハイレベル又はローレベルの信号ＳＤＥＴが出力される。尚、配線３６は可変電圧源３３の負側出力端にプルダウンされており、双方向スイッチ３６のオフ期間においては常に信号ＳＤＥＴがローレベルとなるよう、検出回路３０が構成されているものとする。
ＯＲ回路３４は３入力の論理和回路であり、信号ＰＲＥＰＲＯＴＯＮ、ＯＶＰ及びＳＣＰの論理和信号を信号ＣＮＴＶＴＨとして出力する。信号ＰＲＥＰＲＯＴＯＮ、ＯＶＰ及びＳＣＰが全て“０”の値を有しているときに限り、信号ＣＮＴＶＴＨは“０”の値を有し、信号ＰＲＥＰＲＯＴＯＮ、ＯＶＰ及びＳＣＰの内、任意の１以上の信号が“１”の値を有しているとき、信号ＣＮＴＶＴＨは“１”の値を有する。
可変電圧源３３は、閾電圧ＶＴＨを閾電圧ＶＴＨ１及びＶＴＨ２間で切り替え可能に構成されており、信号ＣＮＴＶＴＨの値に応じて閾電圧ＶＴＨを切り替え設定する。閾電圧ＶＴＨ１及びＶＴＨ２は、互いに異なる所定の電圧値を有する。
図１３に示す如く、信号ＰＲＥＰＲＯＴＯＮ、ＯＶＰ及びＳＣＰの内、任意の１以上の信号が“１”の値を有することで、信号ＣＮＴＶＴＨが“１”の値を有するとき、可変電圧源３３は、閾電圧ＶＴＨに閾電圧ＶＴＨ１を設定する。“ＶＴＨ＝ＶＴＨ１”であるとき、検出回路３０はゼロクロスを検出するための回路として機能する。このため、閾電圧ＶＴＨ１はゼロクロスの検出に適した所定の電圧値を有する。閾電圧ＶＴＨ１は典型的には０Ｖである。但し、閾電圧ＶＴＨ１は、正の微小電圧（例えば＋５０ｍＶ）又は負の微小電圧（例えば－５０ｍＶ）であっても良い。“ＶＴＨ＝ＶＴＨ１”である期間において、ハイベルの信号ＳＤＥＴはゼロクロスが検出されたことを示す（換言すれば、ゼロクロスの発生が検出されたことを示す）。
図１４に示す如く、信号ＰＲＥＰＲＯＴＯＮ、ＯＶＰ及びＳＣＰが全て“０”の値を有することで、信号ＣＮＴＶＴＨが“０”の値を有するとき、可変電圧源３３は、閾電圧ＶＴＨに閾電圧ＶＴＨ２を設定する。“ＶＴＨ＝ＶＴＨ２”であるとき、検出回路３０は逆流状態を検出するための回路として機能する。このため、閾電圧ＶＴＨ２は逆流状態の検出に適した所定の電圧値（例えば０．５Ｖ）を有する。閾電圧ＶＴＨ２は閾電圧ＶＴＨ１よりも高い。“ＶＴＨ＝ＶＴＨ２”である期間において、ハイベルの信号ＳＤＥＴは逆流状態が検出されたことを示す（換言すれば、逆流状態の発生が検出されたことを示す）。
［ゼロクロス対応処理、逆流対応処理］
制御回路１０は、基本スイッチング制御を実行しているときにおいて所定の停止条件が成立したとき、ゼロクロス対応処理を実行する。
停止条件は、イネーブル信号ＥＮの値が“０”であるとき成立する。即ち、イネーブル信号ＥＮが、出力電圧ＶＯＵＴを生成するための動作の非実行を指定する状態にあるとき、停止条件が成立する。尚、上述したように、半導体装置１にイネーブル端子ＥＥが設けられない場合もあり、この場合にはイネーブル信号ＥＮは存在しないので、当然、イネーブル信号ＥＮに基づき停止条件が成立することは無い。また、停止条件は、異常検出部４０により異常が検出された場合にも成立する。より具体的には、異常検出部４０により、低電圧異常、高温異常、過電圧異常及び短絡異常の何れかが検出されたとき（低電圧異常、高温異常、過電圧異常及び短絡異常の何れかの発生が検出されたとき）、停止条件が成立する。停止条件が成立しているときには、信号ＣＮＴＶＴＨが“１”の値を有するので“ＶＴＨ＝ＶＴＨ１”となり（図１３参照）、検出回路３０はゼロクロスを検出するための回路として機能する。停止条件の非成立期間では、信号ＣＮＴＶＴＨが“０”の値を有するので“ＶＴＨ＝ＶＴＨ２”となり（図１４参照）、検出回路３０は逆流状態を検出するための回路として機能する。可変電圧源３３及びＯＲ回路３４は、停止条件の成否に応じて閾電圧ＶＴＨを閾電圧ＶＴＨ１及びＶＴＨ２間で切り替える電圧設定部を構成する、と言える。
図１５にゼロクロス対応処理の概要を示す。ここでは停止条件の成立時において“ＩＬ＞０”であることを想定している。停止条件の成立に伴うゼロクロス対応処理では、基本スイッチング制御を停止して出力段回路２０の状態を出力ロー状態に設定し、その後、ゼロクロスの検出を契機に（即ち、“ＶＴＨ＝ＶＴＨ１”であるときの比較器３２の出力信号ＳＤＥＴのアップエッジを契機に）出力段回路２０を両オフ状態に設定する。即ち、停止条件の成立時において“ＩＬ＞０”であるとき、出力段回路２０を出力ロー状態に設定することでトランジスタＭ２のチャネルにインダクタ電流ＩＬを通過させ、インダクタ電流ＩＬがゼロ又はゼロ近辺に減少してから出力段回路２０を両オフ状態とする。
尚、基本スイッチング制御により出力段回路２０が出力ハイ状態に設定されているタイミングにおいて停止条件が成立したときには、停止条件の成立を契機に出力段回路２０の状態が出力ハイ状態から出力ロー状態に切り替えられるが（出力段回路２０の状態の切り替えを伴って出力段回路２０が出力ロー状態に設定されるが）、基本スイッチング制御により出力段回路２０が出力ロー状態に設定されているタイミングにおいて停止条件が成立したときには、停止条件の成立後も出力段回路２０の状態が出力ロー状態に維持される（出力段回路２０の状態の切り替えを伴わずに出力段回路２０が出力ロー状態に設定される）。
停止条件の非成立期間では上述の基本スイッチング制御が実行される。但し、停止条件の非成立期間での基本スイッチング制御により出力段回路２０が出力ロー状態に設定されているときにおいて、逆流状態が検出されたとき、制御回路１０は逆流対応処理を実行する。
図１６に逆流対応処理の概要を示す。逆流状態の検出に伴う逆流対応処理では、基本スイッチング制御に優先して出力段回路２０を出力ハイ状態に設定する強制ハイ制御を実行し、所定の解除条件が成立すると強制ハイ制御を解除して基本スイッチング制御に戻る（基本スイッチング制御が実行される状態に戻る）。基本スイッチング制御に優先して出力段回路２０を出力ハイ状態に設定するとは、信号ＳＥＴ１及びＲＳＴ１に依らず、出力段回路２０を出力ハイ状態に設定することを指す。図１６では、強制ハイ制御の実行中にインダクタ電流ＩＬの極性が負から正に反転することが想定されている。従って、強制ハイ制御を経て戻った基本スイッチング制御により出力段回路２０が出力ハイ状態から出力ロー状態に切り替えられる際、“ＩＬ＞０”となっている。但し、強制ハイ制御を経て戻った基本スイッチング制御により出力段回路２０が出力ハイ状態から出力ロー状態に切り替えられる際、“ＩＬ＜０”であることもある。
解除条件は、特定信号の信号レベルにおける第１レベルから第２レベルへの変化により、成立する。本実施形態において、信号ＣＬＫ＿ＯＳＨＴが特定信号として機能し、このため回路１１２（図３参照）は特定信号生成回路として機能する。信号ＣＬＫ＿ＯＳＨＴについて、第１レベルはローレベルに対応し、第２レベルはハイレベルに対応する。従って、逆流対応処理では、信号ＣＬＫ＿ＯＳＨＴにアップエッジが発生することで解除条件が成立して強制ハイ制御が解除されることになる。つまり、逆流状態が検出されたとき、信号ＣＬＫ＿ＯＳＨＴ又は信号ＣＬＫに次のアップエッジが生じるまでは強制ハイ制御により出力段回路２０を強制的に出力ハイ状態に設定される。強制ハイ制御の解除後、信号ＲＳＴ２にアップエッジが生じることで出力段回路２０が出力ハイ状態から出力ロー状態に切り替えられる。
基本スイッチング制御を実行しているときにおいて停止条件が成立したとき、イネーブル信号ＥＮに従うべく又は半導体装置１を異常から保護すべく、シャットダウン処理等により、出力段回路２０を即時両オフ状態に設定するという方法（以下、参考ゼロクロス対応方法と称する）も考えられる。しかしながら、参考ゼロクロス対応方法では、両オフ状態への設定に伴い、これまで流れていたインダクタ電流ＩＬ（ＩＬ＞０）がトランジスタＭ２の寄生ダイオードＤＭ２に流れて寄生動作による不具合が発生するおそれがある。
また、逆流状態が検出されたとき、トランジスタＭ２を保護すべく（比較的大きな逆流電流がトランジスタＭ２に流れ続けることによるトランジスタＭ２の過大な発熱を回避すべく）、出力段回路２０を即時両オフ状態に設定するという方法（以下、参考逆流対応方法と称する）も考えられる。しかしながら、参考逆流対応方法では、両オフ状態への設定に伴い、これまで流れていたインダクタ電流ＩＬ（ＩＬ＜０）がトランジスタＭ１の寄生ダイオードＤＭ１に流れて寄生動作による不具合が発生するおそれがある。
寄生ダイオードＤＭ１及びＤＭ２はトランジスタＭ１及びＭ２のサブストレート（バックゲート）を含んで形成され、トランジスタＭ１及びＭ２のサブストレートは、半導体装置１の各回路が形成される半導体基板に面している。このため、寄生ダイオードＤＭ１又はＤＭ２に比較的大きな電流が流れると、その電流が半導体基板上の他の回路に流れ込んで、予期せぬ誤動作が発生することがある。このような誤動作は寄生動作による不具合の一種である。参考ゼロクロス対応方法又は参考逆流対応方法を採用する半導体装置では、チップレイアウトで各素子の配置ケアを行うことで、寄生動作による不具合発生を防止する必要がある。このため、フロアプランの自由度が小さく、多重ガードリンク及びサブコンタクトによる対策が必須となる。結果、レイアウト設計の難度があがると共にレイアウト面積の増大を招く。
本実施形態に係るゼロクロス対応処理及び逆流対応処理を用いれば、寄生ダイオードＤＭ１及びＤＭ２に電流が流れることを抑制できる。このため、寄生動作による不具合の発生を抑制できる。また、寄生ダイオードＤＭ１及びＤＭ２の電流が抑制されることから、フロアプランの自由度が高まる。結果、レイアウト設計が容易となり、レイアウト面積の低減も期待される。
また、ゼロクロスを検出するための回路と逆流状態を検出するための回路とを共通の回路（３０）にて構成することで、簡素な回路でゼロクロス検出と逆流状態検出を実現できる。
図１７にゼロクロス対応処理及び逆流対応処理を担う要部の構成を示す。図１７の構成において、セット／リセット発行部１２７（図５参照）は、ＯＲ回路１２７ａ及び１２７ｃと、インバータ回路１２７ｄと、ＡＮＤ回路１２７ｅと、逆流対応用ラッチ回路１２７ｂと、を備える。逆流対応用ラッチ回路１２７ｂは、ＮＯＲ回路１２７ｂ＿１及び１２７ｂ＿２を備える。また、制御回路１０にはゼロクロス対応用ラッチ回路１６０が設けられる。ゼロクロス対応用ラッチ回路１６０は、ＮＯＲ回路１６１及び１６２を備える。
ＯＲ回路１２７ａは、信号ＣＬＫ＿ＯＳＨＴ及びＰＲＥＰＲＯＴＯＮを２つの入力信号として受ける論理和回路であり、信号ＣＬＫ＿ＯＳＨＴ及びＰＲＥＰＲＯＴＯＮの内、少なくとも一方がハイレベルであるとき、ハイレベルの信号を出力し、信号ＣＬＫ＿ＯＳＨＴ及びＰＲＥＰＲＯＴＯＮの双方がローレベルであるとき、ローレベルの信号を出力する。図１７の構成において、“１”の値を有する信号ＰＲＥＰＲＯＴＯＮの信号レベルはハイレベルであり、“０”の値を有する信号ＰＲＥＰＲＯＴＯＮの信号レベルはローレベルである。
逆流対応用ラッチ回路１２７ｂは、比較器３２からのハイレベルの信号ＳＤＥＴを受けてセット状態となり、ＯＲ回路１２７ａからのハイレベルの出力信号を受けてリセット状態となるＲＳラッチ回路である。ラッチ回路１２７ｂは、セット状態においてはハイレベルの信号ＳＥＴ３を出力し、リセット状態においてはローレベルの信号ＳＥＴ３を出力する。
具体的には、ＮＯＲ回路１２７ｂ＿１は、比較器３２の出力信号ＳＤＥＴ及びＮＯＲ回路１２７ｂ＿２の出力信号を２つの入力信号として受ける否定論理和回路であり、比較器３２の出力信号ＳＤＥＴ及びＮＯＲ回路１２７ｂ＿２の出力信号の内、少なくとも一方がハイレベルであるとき、ローレベルの信号を出力し、比較器３２の出力信号ＳＤＥＴ及びＮＯＲ回路１２７ｂ＿２の出力信号の双方がローレベルであるとき、ハイレベルの信号を出力する。ＮＯＲ回路１２７ｂ＿２は、ＮＯＲ回路１２７ｂ＿１の出力信号及びＯＲ回路１２７ａの出力信号を２つの入力信号として受ける否定論理和回路であり、ＮＯＲ回路１２７ｂ＿１の出力信号及びＯＲ回路１２７ａの出力信号の内、少なくとも一方がハイレベルであるとき、ローレベルの信号を出力し、ＮＯＲ回路１２７ｂ＿１の出力信号及びＯＲ回路１２７ａの出力信号の双方がローレベルであるとき、ハイレベルの信号を出力する。ＮＯＲ回路１２７ｂ＿２の出力信号が逆流対応用ラッチ回路１２７ｂの出力信号ＳＥＴ３である。
ＯＲ回路１２７ｃは、ラッチ回路１２７ｂからの信号ＳＥＴ３と、上述の信号ＳＥＴ１（図５参照）とを、２つの入力信号として受ける論理和回路であり、ＯＲ回路１２７ｃの出力信号は信号ＳＥＴ２である。ＯＲ回路１２７ｃは、信号ＳＥＴ３及びＳＥＴ１の内、少なくとも一方がハイレベルであるとき、ハイレベルの信号ＳＥＴ２を出力し、信号ＳＥＴ３及びＳＥＴ１の双方がローレベルであるとき、ローレベルの信号ＳＥＴ２を出力する。信号ＳＥＴ２はＰＷＭブロック１３０に入力される。
インバータ回路１２７ｄは信号ＳＥＴ３の反転信号を出力する。ＡＮＤ回路１２７ｅは、インバータ回路１２７ｄの出力信号と、上述の信号ＲＳＴ１（図５参照）とを、２つの入力信号として受ける論理積回路であり、ＡＮＤ回路１２７ｅの出力信号は信号ＲＳＴ２である。ＡＮＤ回路１２７ｅは、信号ＳＥＴ３はローレベルであって且つ信号ＲＳＴ１がハイレベルである期間においてのみハイレベルの信号ＲＳＴ２を出力し、それ以外の期間ではローレベルの信号ＲＳＴ２を出力する。信号ＲＳＴ２はＰＷＭブロック１３０に入力される。
ゼロクロス対応用ラッチ回路１６０は、ハイレベルの信号ＳＤＥＴを受けてセット状態となり、ハイレベルの信号ＰＷＭを受けてリセット状態となるＲＳラッチ回路である。ラッチ回路１６０は、セット状態においてはハイレベルの信号Ｌ＿ＭＳＫを出力し、リセット状態においてはローレベルの信号Ｌ＿ＭＳＫを出力する。
具体的には、ＮＯＲ回路１６１は、比較器３２の出力信号ＳＤＥＴ及びＮＯＲ回路１６２の出力信号を２つの入力信号として受ける否定論理和回路であり、比較器３２の出力信号ＳＤＥＴ及びＮＯＲ回路１６２の出力信号の内、少なくとも一方がハイレベルであるとき、ローレベルの信号を出力し、比較器３２の出力信号ＳＤＥＴ及びＮＯＲ回路１６２の出力信号の双方がローレベルであるとき、ハイレベルの信号を出力する。ＮＯＲ回路１６２は、ＮＯＲ回路１６１の出力信号及びＰＷＭブロック１３０の出力信号ＰＷＭを２つの入力信号として受ける否定論理和回路であり、ＮＯＲ回路１６１の出力信号及びＰＷＭブロック１３０の出力信号ＰＷＭの内、少なくとも一方がハイレベルであるとき、ローレベルの信号を出力し、ＮＯＲ回路１６１の出力信号及びＰＷＭブロック１３０の出力信号ＰＷＭの双方がローレベルであるとき、ハイレベルの信号を出力する。ＮＯＲ回路１６２の出力信号がゼロクロス対応用ラッチ回路１６０の出力信号Ｌ＿ＭＳＫである。
信号Ｌ＿ＭＳＫはドライバブロック１４０に入力される。ハイレベルの信号Ｌ＿ＭＳＫはローサイドマスク信号として機能し、信号Ｌ＿ＭＳＫがハイレベルであるとき、ドライバブロック１４０においてローサイドマスク処理を実行される。ローサイドマスク処理では、信号ＰＷＭがローレベルであっても、ゲート信号Ｇ２をローレベルとすることでトランジスタＭ２をオフとする。従って、信号ＰＷＭがローレベルであって且つ信号Ｌ＿ＭＳＫがハイレベルであるとき、ドライバブロック１４０は出力段回路２０を両オフ状態とする。ローレベルの信号Ｌ＿ＭＳＫは無効であり、信号Ｌ＿ＭＳＫのローレベル期間においてローサイドマスク処理は実行されない。
基本スイッチング期間における、図１７の回路の動作を説明する。基本スイッチング期間では図９を参照して説明した基本スイッチング制御が実行される。基本スイッチング期間では、信号ＳＤＥＴ及びＰＲＥＰＲＯＴＯＮはローレベルに維持され、信号ＯＶＰ及びＳＣＰは“０”の値を持つ。このため、基本スイッチング期間において、信号ＳＥＴ３はローレベルに維持され、故に、信号ＳＥＴ２は信号ＳＥＴ１と同じ波形を有すると共に信号ＲＳＴ２は信号ＲＳＴ１と同じ波形を有する（但し論理回路における遅延を無視）。加えて、基本スイッチング期間では信号Ｌ＿ＭＳＫがローレベルに維持される。このため、図９を参照して上述した通りの信号ＰＷＭが信号ＳＥＴ２及びＲＳＴ２に基づいて生成されると共に、図９を参照して上述した通りのゲート信号Ｇ１及びＧ２が信号ＰＷＭに基づいて生成される。
次に、停止条件の成立に伴う、図１７の回路の動作を説明する。信号ＰＲＥＰＲＯＴＯＮが“１”の値を有するとき（従って信号ＰＲＥＰＲＯＴＯＮがハイレベルであるとき）、信号ＣＬＫ及びＣＬＫ＿ＯＳＨＴの生成及び出力動作は停止され、信号ＳＥＴ１、ＲＳＴ１及びＰＷＭはローレベルに固定される。信号ＰＲＥＰＲＯＴＯＮが“０”の値を有する一方で信号ＯＶＰ又はＳＣＰが“１”の値を有するときには、信号ＣＬＫ及びＣＬＫ＿ＯＳＨＴの生成及び出力動作は停止されず、信号ＳＥＴ１及びＲＳＴ１も夫々にハイレベル及びローレベル間で変動しうるが、“１”の信号ＯＶＰに基づく過電圧保護動作により又は“１”の信号ＳＣＰに基づく短絡保護動作により信号ＰＷＭはローレベルに固定される。
このように、信号ＰＲＥＰＲＯＴＯＮ、ＯＶＰ又はＳＣＰの値が“０”から“１”に変化すると、信号ＳＥＴ２及びＲＳＴ２に依らずＰＷＭブロック１３０は信号ＰＷＭをローレベルに設定し、以後、信号ＰＷＭをローレベルに固定する。但し、信号ＰＲＥＰＲＯＴＯＮ、ＯＶＰ及びＳＣＰの内、信号ＯＶＰの値のみが“０”から“１”に変化することで信号ＰＷＭがローレベルに設定された場合には、過電圧状態の解消により、信号ＰＷＭのローレベルでの固定は解除される。信号ＰＲＥＰＲＯＴＯＮ、ＯＶＰ及びＳＣＰの内、信号ＳＣＰの値のみが“０”から“１”に変化することで信号ＰＷＭがローレベルに設定された場合には、その設定から所定の短絡保護時間の経過後に信号ＳＣＰの値が“１”から“０”に戻され、信号ＳＥＴ２及びＲＳＴ２に基づき信号ＰＷＭのレベルが変化する状態へ復帰する。この短絡保護時間は、後述の時刻ｔＡ２及びｔＡ３間の時間よりも十分に大きい（図１８参照）。
図１８に、信号ＰＲＥＰＲＯＴＯＮの値が“０”から“１”に変化する時刻ｔＡ２を含む期間のタイミングチャートを示す。図１８において、時刻ｔＡ１は時刻ｔＡ２よりも前の時刻であり、時刻ｔＡ３は時刻ｔＡ２よりも後の時刻である。時刻ｔＡ１までは基本スイッチング制御が継続実行されている。時刻ｔＡ１において、信号ＣＬＫ＿ＯＳＨＴのアップエッジに同期して信号ＳＥＴ１にアップエッジが生じ且つ信号ＳＥＴ２にもアップエッジが生じる。時刻ｔＡ１での信号ＳＥＴ２のアップエッジに同期して信号ＰＷＭにアップエッジが生じ、出力段回路２０の状態が出力ロー状態から出力ハイ状態に切り替わる。その後、図１８の例では、信号ＰＷＭがハイレベルであるときの時刻ｔＡ２において信号ＰＲＥＰＲＯＴＯＮの値が“０”から“１”に変化する。
信号ＰＲＥＰＲＯＴＯＮの値の“１”への変化により制御回路１０においてシャットダウン処理が実行される。時刻ｔＡ２から始まるシャットダウン処理において、ＰＷＭブロック１３０は、“１”の信号ＰＲＥＰＲＯＴＯＮに基づき信号ＰＷＭをハイレベルからローレベルに切り替え、以後、信号ＰＲＥＰＲＯＴＯＮの値が“０”に戻らない限り、信号ＰＷＭをローレベルに固定する。時刻ｔＡ２において、信号ＰＷＭのダウンエッジに基づきドライバブロック１４０は出力段回路２０を出力ハイ状態から出力ロー状態に切り替える。そうすると、時刻ｔＡ２を起点にインダクタ電流ＩＬの大きさが“ＩＬ＞０”を保ちながら単調減少してゆき、時刻ｔＡ３においてインダクタ電流ＩＬがゼロに至る（又はインダクタ電流ＩＬが所定のゼロクロス閾値ＩＴＨ＿ＺＲ以下になる）。
つまり、時刻ｔＡ３においてゼロクロスが検出される。故に、時刻ｔＡ３以前はローレベルに保たれていた信号ＳＤＥＴが時刻ｔＡ３にてハイレベルに切り替わる。ハイレベルの信号ＳＤＥＴを受けてゼロクロス対応用ラッチ回路１６０の出力信号Ｌ＿ＭＳＫがローレベルからハイレベルに切り替わる。ハイレベルの信号Ｌ＿ＭＳＫに基づくローサイドマスク処理により、出力段回路２０の状態が出力ロー状態から両オフ状態に切り替わる。出力段回路２０が両オフ状態に切り替わると双方向スイッチ３１がオフに切り替わるので信号ＳＤＥＴにダウンエッジが生じる。
このように、停止条件（図１８の例では信号ＰＲＥＰＲＯＴＯＮの“０”から“１”への変化）の成立に伴ってゼロクロス対応処理が実行され、当該ゼロクロス対応処理では、基本スイッチング制御を停止して出力段回路２０の状態を出力ロー状態に設定し（ｔＡ２）、その後、ゼロクロスの検出を契機に出力段回路２０を両オフ状態に設定する（ｔＡ３）。
図１９に、逆流状態の検出を伴う他のタイミングチャートを示す。図１９において、時間経過に従い、時刻ｔＢ１、ｔＢ２、ｔＢ３が、この順番で訪れる。時刻ｔＢ１以前、時刻ｔＢ１及びｔＢ３間、時刻ｔＢ３以降の全期間において、信号ＰＲＥＰＲＯＴＯＮ、ＯＶＰ及びＳＣＰの各値は“０”に維持されている。時刻ｔＢ１の直前までは基本スイッチング制御が継続実行されている。
時刻ｔＢ１の直前において、信号ＰＷＭはローレベルであって、故に出力段回路２０が出力ロー状態に設定されている。時刻ｔＢ１の直前においてインダクタ電流ＩＬが負の向きに流れ、時間経過と共にインダクタ電流ＩＬの大きさ（絶対値）が増大してゆく。そして、時刻ｔＢ１において、負のインダクタ電流ＩＬの大きさ（絶対値）が所定の逆流閾値ＩＴＨ＿ＲＶ以上となり、これに連動してスイッチ電圧ＶＳＷが逆流検出用の閾電圧ＶＴＨ２（図１４参照）を上回ることで信号ＳＤＥＴにアップエッジが生じる。
時刻ｔＢ１において信号ＣＬＫ＿ＯＳＨＴ及びＳＥＴ１にアップエッジが生じていないが、信号ＳＤＥＴのアップエッジに基づきラッチ回路１２７ｂがセット状態となるため、信号ＳＥＴ３のアップエッジの発生を通じて信号ＳＥＴ２にアップエッジが生じる。信号ＳＤＥＴのアップエッジに基づく信号ＳＥＴ２のアップエッジに基づき信号ＰＷＭがローレベルからハイレベルに切り替わり、ドライバブロック１４０により出力段回路２０の状態が出力ロー状態から出力ハイ状態に切り替えられる。
この後、時刻ｔＢ２において信号ＣＬＫ＿ＯＳＨＴにアップエッジが生じることで、ラッチ回路１２７ｂがリセット状態となり、信号ＳＥＴ３がハイレベルからローレベルに戻る。時刻ｔＢ１から時刻ｔＢ２までの信号ＳＥＴ３がハイレベルとされている期間では、信号ＳＥＴ１及びＲＳＴ１に依らず出力段回路２０が強制的に出力ハイ状態とされる（即ち強制ハイ制御が実行される）。信号ＳＥＴ３がハイレベルからローレベルに戻ることで、基本スイッチング制御が実行される状態、即ち、信号ＳＥＴ１のアップエッジに同期して信号ＳＥＴ２にアップエッジが生じ且つ信号ＲＳＴ１のアップエッジに同期して信号ＲＳＴ２にアップエッジが生じる状態に戻る。
時刻ｔＢ２の後の時刻ｔＢ３において、信号ＲＳＴ１にアップエッジが生じることで信号ＲＳＴ２にもアップエッジが生じ、結果、信号ＰＷＭのハイレベルからローレベルへの切り替わりを通じて出力段回路２０が出力ハイ状態から出力ロー状態に切り替わる。以後は、基本スイッチング制御が実行される。尚、図１９の例において、ゼロクロス対応用ラッチ回路１６０は有意に機能しない。時刻ｔＢ１における信号ＳＤＥＴのアップエッジに基づきラッチ回路１６０はセット状態となるが、その直後において、ハイレベルの信号ＰＷＭに基づきラッチ回路１６０はリセット状態に戻る。
このように、逆流状態の検出（ｔＢ１）に伴って逆流対応処理が実行される。逆流対応処理では、基本スイッチング制御に優先して出力段回路２０を出力ハイ状態に設定する強制ハイ制御を実行し（ｔＢ１及びｔＢ２間の期間に対応）、所定の解除条件が成立すると（信号ＣＬＫ＿ＯＳＨＴのアップエッジが生じると）強制ハイ制御を解除して基本スイッチング制御に戻る。尚、図１９の例では、強制ハイ制御が一度だけ実行されることで安定的に“ＩＬ＞－｜ＩＴＨ＿ＲＶ｜”となっているが、連続的に信号ＳＤＥＴにパルスが発生することで強制ハイ制御が繰り返し実行されることもある。
以下、上述の構成及び動作に対する幾つかの変形例的事項を説明する。
半導体装置１において、上述のゼロクロス対応処理及び逆流対応処理の双方を行うことが望ましいが、上述のゼロクロス対応処理及び逆流対応処理の内、一方のみを行うようにしても良い。
出力電圧ＶＯＵＴの情報（即ち帰還電圧ＶＦＢ）とインダクタ電流ＩＬの情報とに基づき、カレントモード制御方式で出力段回路２０の状態を制御することを説明した。しかしながら、インダクタ電流ＩＬの情報を参照することなく、出力電圧ＶＯＵＴの情報（即ち帰還電圧ＶＦＢ）に基づいて出力段回路２０の状態を制御する方式が制御回路１０にて採用されても良い。
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示であり、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、或いは、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
本開示に係るスイッチング電源用回路について付記を設ける。本開示の一側面に係るスイッチング電源用回路は構成Ｗ１を有する。構成Ｗ１に係るスイッチング電源用回路は、 入力電圧（ＶＩＮ）から出力電圧（ＶＯＵＴ）を生成するためのスイッチング電源用回路（１）であって、前記入力電圧を受けるべき第１端子（ＩＮ）と、前記第１端子よりも低電位側に設けられる第２端子（ＧＮＤ）と、スイッチ端子（ＳＷ）と、前記第１端子及び前記スイッチ端子間に設けられる第１トランジスタ（Ｍ１）と前記スイッチ端子及び前記第２端子間に設けられる第２トランジスタ（Ｍ２）との直列回路を有する出力段回路（２０）と、前記出力電圧に応じた帰還電圧（ＶＦＢ）に基づき前記第１及び第２トランジスタを交互にオン、オフさせる基本スイッチング制御を実行可能な制御回路（１０）と、当該スイッチング電源用回路の外部から前記スイッチ端子を通じ所定の逆流閾値以上の電流が前記出力段回路に向けて流れる逆流状態を検出する検出回路（３０）と、を備え、前記制御回路により、前記出力段回路の状態は、前記第１トランジスタがオン且つ前記第２トランジスタがオフとなる出力ハイ状態、前記第１トランジスタがオフ且つ前記第２トランジスタがオンとなる出力ロー状態、又は、前記第１トランジスタ及び前記第２トランジスタが共にオフとなる両オフ状態に設定され、前記制御回路は、前記基本スイッチング制御により前記出力段回路が前記出力ロー状態に設定されているときにおいて、前記逆流状態が検出されたとき、前記基本スイッチング制御に優先して前記出力段回路を前記出力ハイ状態に設定する強制ハイ制御を実行し、所定の解除条件が成立すると前記強制ハイ制御を解除する（図１６及び図１９参照）。
構成Ｗ１に係るスイッチング電源用回路において、以下の構成Ｗ２を有していても良い。構成Ｗ２に係るスイッチング電源用回路において、前記制御回路は、所定周期にて第1レベル又は第２レベルの信号レベルを交互にとる特定信号（ＣＬＫ＿ＯＳＨＴ）を生成する特定信号生成回路（１１２）を有し、前記特定信号の信号レベルにおける前記第１レベルから前記第２レベルへの変化により、前記解除条件が成立する（図１９参照）。
特定信号において、例えば第１レベルがローレベルであって且つ第２レベルがハイレベルであるが、第１レベルがハイレベルであって且つ第２レベルがローレベルであっても構わない。
構成Ｗ２に係るスイッチング電源用回路において、以下の構成Ｗ３を有していても良い。構成Ｗ３に係るスイッチング電源用回路において、前記制御回路は、前記特定信号に同期したデジタル信号である第１制御信号（ＳＥＴ１）及び前記誤差電圧に応じたデジタル信号である第２制御信号（ＲＳＴ１）を生成し、前記基本スイッチング制御において、前記第１制御信号の第１所定レベル変化を契機に前記出力段回路を前記出力ハイ状態に設定し、その後、前記第２制御信号の第２所定レベル変化を契機に前記出力段回路を前記出力ロー状態に設定するスイッチング動作を繰り返し、そのスイッチング動作の繰り返しの中で、前記出力段回路が前記出力ロー状態に設定されているときに前記逆流状態が検出されると、前記基本スイッチング制御に優先して前記強制ハイ制御を実行し、その後、前記特定信号の信号レベルにおける前記第１レベルから前記第２レベルへの変化を契機に前記強制ハイ制御を解除して前記基本スイッチング制御に戻る。
第１制御信号の第１所定レベル変化は、例えば、第１制御信号のローレベルからハイレベルへの変化であるが、第１制御信号のハイレベルからローレベルへの変化であっても構わない。第２制御信号の第２所定レベル変化は、例えば、第２制御信号のローレベルからハイレベルへの変化であるが、第２制御信号のハイレベルからローレベルへの変化であっても構わない。
構成Ｗ３に係るスイッチング電源用回路において、以下の構成Ｗ４を有していても良い。構成Ｗ４に係るスイッチング電源用回路において（図５参照）、前記制御回路は、前記帰還電圧と所定の基準電圧（ＶＲＥＦ）との差分に応じた誤差電圧（ＶＣＭＰ）を生成するエラーアンプ（１２１）、及び、前記第１トランジスタに流れる電流に応じたスロープ電圧（ＶＳＬＰ）を生成するスロープ電圧生成部（１２４）を有して、前記誤差電圧及び前記スロープ電圧に基づき、前記第２制御信号（ＲＳＴ１）を生成する。
構成Ｗ１～Ｗ４の何れかに係るスイッチング電源用回路において、以下の構成Ｗ５を有していても良い。構成Ｗ５に係るスイッチング電源用回路において、前記検出回路は、前記スイッチ端子を通じ所定の向きに流れる電流が減少を経てゼロに至る又は所定値（ＩＴＨ＿ＺＲ）以下となるゼロクロスを検出可能であり、前記所定の向きは、前記出力段回路から当該スイッチング電源用回路の外部に向かう向きであり、前記制御回路は、所定の停止条件が成立したとき（例えば信号ＰＲＥＰＲＯＴＯＮの値が“０”から“１”に変化したとき）前記基本スイッチング制御を停止して前記出力段回路を前記出力ロー状態に設定し、その後、前記ゼロクロスの検出を契機に前記出力段回路を前記両オフ状態に設定する。
構成Ｗ５に係るスイッチング電源用回路において、以下の構成Ｗ６を有していても良い。構成Ｗ６に係るスイッチング電源用回路において（図１２～図１４参照）、前記検出回路は、前記出力段回路が前記出力ロー状態に設定されているときの前記スイッチ端子の電圧（ＶＳＷ）を閾電圧（ＶＴＨ）と比較する比較器（３２）と、前記停止条件の成否に応じて前記閾電圧を第１閾電圧（ＶＴＨ１）又は第２閾電圧（ＶＴＨ２）に切り替え設定する電圧設定部（３３、３４）と、を有し、前記停止条件が成立しているときには前記閾電圧に前記第１閾電圧を設定することで前記比較器の比較結果から前記ゼロクロスを検出し、前記停止条件が成立していないときには前記閾電圧に前記第２閾電圧を設定することで前記比較器の比較結果から前記逆流状態を検出する。
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
ＡＰ スイッチング電源装置
ＩＮ 入力端子
ＧＮＤ グランド端子
ＳＷ スイッチ端子
ＦＢ 帰還端子
ＥＥ イネーブル端子
１ 半導体装置（スイッチング電源用回路）
２ 整流平滑回路
３ 帰還電圧生成回路
１０ 制御回路
２０ 出力段回路
３０ 逆流／ゼロクロス検出回路
４０ 異常検出部
５０ 内部電源回路
１１０ クロックブロック
１１１ クロック生成回路
１１２ ワンショットパルス生成回路（特定信号生成回路）
１２０ 制御信号生成ブロック
１２１ エラーアンプ
１２２ 基準電圧源
１２３ 位相補償部
１２４ スロープ電圧生成部
１２５ メインコンパレータ
１２６ 信号生成部
１２７ セット／リセット発行部
１３０ ＰＷＭブロック
１４０ ドライバブロック
３１ 双方向スイッチ
３２ 比較器
３３ 可変電圧源
３４ ＯＲ回路

Claims (11)

  1. 入力電圧から出力電圧を生成するためのスイッチング電源用回路であって、
    前記入力電圧を受けるべき第１端子と、
    前記第１端子よりも低電位側に設けられる第２端子と、
    スイッチ端子と、
    前記第１端子及び前記スイッチ端子間に設けられる第１トランジスタと前記スイッチ端子及び前記第２端子間に設けられる第２トランジスタとの直列回路を有する出力段回路と、
    前記出力電圧に応じた帰還電圧に基づき前記第１及び第２トランジスタを交互にオン、オフさせる基本スイッチング制御を実行可能な制御回路と、
    当該スイッチング電源用回路の外部から前記スイッチ端子を通じ所定の逆流閾値以上の電流が前記出力段回路に向けて流れる逆流状態を検出する検出回路と、を備え、
    前記制御回路により、前記出力段回路の状態は、前記第１トランジスタがオン且つ前記第２トランジスタがオフとなる出力ハイ状態、前記第１トランジスタがオフ且つ前記第２トランジスタがオンとなる出力ロー状態、又は、前記第１トランジスタ及び前記第２トランジスタが共にオフとなる両オフ状態に設定され、
    前記制御回路は、前記基本スイッチング制御により前記出力段回路が前記出力ロー状態に設定されているときにおいて、前記逆流状態が検出されたとき、前記基本スイッチング制御に優先して前記出力段回路を前記出力ハイ状態に設定する強制ハイ制御を実行し、所定の解除条件が成立すると前記強制ハイ制御を解除する
    、スイッチング電源用回路。
  2. 前記制御回路は、所定周期にて第１レベル又は第２レベルの信号レベルを交互にとる特定信号を生成する特定信号生成回路を有し、
    前記特定信号の信号レベルにおける前記第１レベルから前記第２レベルへの変化により、前記解除条件が成立する
    、請求項１に記載のスイッチング電源用回路。
  3. 前記制御回路は、前記特定信号に同期したデジタル信号である第１制御信号及び前記誤差電圧に応じたデジタル信号である第２制御信号を生成し、前記基本スイッチング制御において、前記第１制御信号の第１所定レベル変化を契機に前記出力段回路を前記出力ハイ状態に設定し、その後、前記第２制御信号の第２所定レベル変化を契機に前記出力段回路を前記出力ロー状態に設定するスイッチング動作を繰り返し、
    そのスイッチング動作の繰り返しの中で、前記出力段回路が前記出力ロー状態に設定されているときに前記逆流状態が検出されると、前記基本スイッチング制御に優先して前記強制ハイ制御を実行し、その後、前記特定信号の信号レベルにおける前記第１レベルから前記第２レベルへの変化を契機に前記強制ハイ制御を解除して前記基本スイッチング制御に戻る
    、請求項２に記載のスイッチング電源用回路。
  4. 前記制御回路は、前記帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプ、及び、前記第１トランジスタに流れる電流に応じたスロープ電圧を生成するスロープ電圧生成部を有して、前記誤差電圧及び前記スロープ電圧に基づき、前記第２制御信号を生成する
    、請求項３に記載のスイッチング電源用回路。
  5. 前記検出回路は、前記スイッチ端子を通じ所定の向きに流れる電流が減少を経てゼロに至る又は所定値以下となるゼロクロスを検出可能であり、
    前記所定の向きは、前記出力段回路から当該スイッチング電源用回路の外部に向かう向きであり、
    前記制御回路は、所定の停止条件が成立したとき前記基本スイッチング制御を停止して前記出力段回路を前記出力ロー状態に設定し、その後、前記ゼロクロスの検出を契機に前記出力段回路を前記両オフ状態に設定する
    、請求項１～４の何れかに記載のスイッチング電源用回路。
  6. 前記検出回路は、前記出力段回路が前記出力ロー状態に設定されているときの前記スイッチ端子の電圧を閾電圧と比較する比較器と、前記停止条件の成否に応じて前記閾電圧を第１閾電圧又は第２閾電圧に切り替え設定する電圧設定部と、を有し、前記停止条件が成立しているときには前記閾電圧に前記第１閾電圧を設定することで前記比較器の比較結果から前記ゼロクロスを検出し、前記停止条件が成立していないときには前記閾電圧に前記第２閾電圧を設定することで前記比較器の比較結果から前記逆流状態を検出する
    、請求項５に記載のスイッチング電源用回路。
  7. 前記出力電圧を生成するための動作の実行又は非実行を指定するイネーブル信号を受けるべきイネーブル端子を備え、前記イネーブル信号が当該動作の非実行を指定する状態にあるとき、前記停止条件が成立する
    、請求項５又は６に記載のスイッチング電源用回路。
  8. 所定の異常を検出する異常検出部を備え、
    前記異常検出部により前記異常が検出されたとき、前記停止条件が成立する
    、請求項５又は６に記載のスイッチング電源用回路。
  9. 前記スイッチ端子にインダクタの一端を接続可能であって、前記スイッチ端子に前記インダクタの一端が接続されるときに前記インダクタの他端に前記出力電圧が発生する
    、請求項１～８の何れかに記載のスイッチング電源用回路。
  10. 前記第１トランジスタ及び前記第２トランジスタは、ＭＯＳＦＥＴにより構成される
    、請求項１～９の何れかに記載のスイッチング電源用回路。
  11. 請求項１～１０の何れかに記載のスイッチング電源用回路と、
    前記スイッチ端子に生じる電圧を整流及び平滑化することで前記出力電圧を生成する整流平滑回路と、
    前記出力電圧に基づき前記帰還電圧を生成する帰還電圧生成回路と、を備えた
    、スイッチング電源装置。
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