JP2022105981A - 帯域内フォールトインジェクション検出機能を備えたプロセッサ - Google Patents
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Abstract
Description
この方法は、プロセッサによって処理されたコード命令を監視するステップを含み、その1つ以上のコード命令は、1つ以上のエラー検出ビットを含む。プログラムコードのエラーは、エラー検出ビットを用いて検出され、応答アクションがエラーの検出に応答して開始される。
図1は、本発明の実施形態による、安全なプロセッサ20を模式的に示すブロック図である。図1の実施形態では、プロセッサ20は、プログラムコードをフェッチして実行する命令パイプライン24、プログラムコードを格納するメモリ32、およびプログラムコードで発生する可能性のあるビットエラーからプロセッサを保護する保護回路28を含む。
様々な実施形態では、保護回路28によって用いられるEDCスキームは、例えば、コード命令およびプログラムコード全体におけるEDCビットの位置において、互いに異なってもよい。
様々な実施形態では、保護回路28により用いられるEDCスキームは、例えば、EDCにより保護されたコードの部分において、互いに異なる可能性がある。
24 命令パイプライン
28 保護回路
32 メモリ
36 フェッチユニット
40 復号化ユニット
44 実行ユニット
48 挿入回路
50 インターフェース
52 ルックアップテーブル
56 論理(EDCチェック論理)
60、64、68、72、76、80、84 ステップ
Claims (25)
- プロセッサを保護するための装置であって、前記装置は、
前記プロセッサによって処理されたコード命令を監視するように構成され、その1つ以上のコード命令は、1つ以上のエラー検出ビットを含む入力インターフェース、および
前記エラー検出ビットを用いてプログラムコードのエラーを検出するように構成され、前記エラーの検出に応答して応答アクションを開始する保護回路を含む装置。 - 前記エラーの検出では、前記保護回路は、フォールトインジェクション攻撃を検出するように構成される請求項1に記載の装置。
- 前記エラー検出ビットは、前記コード命令の予約済みビット位置に挿入され、前記保護回路は、前記予約済みビット位置から前記エラー検出ビットを抽出するように構成される請求項1に記載の装置。
- 前記エラー検出ビットが、前記コード命令の実行に影響を与えない事実上予約済みビット位置において前記コード命令に挿入され、前記保護回路は、前記事実上予約済みビット位置から前記エラー検出ビットを抽出するように構成される請求項1に記載の装置。
- 前記エラー検出ビットが、(i)ジャンプオフセットを示すように指定されているが、(ii)前記プロセッサが無視するように構成されている、1つ以上のビット位置において1つ以上のジャンプ命令に挿入される請求項1に記載の装置。
- 前記エラー検出ビットが、エラー検出のために前記プログラムコードに追加された1つ以上の専用コード命令に挿入され、前記保護回路は、前記専用コード命令を識別し、前記専用コード命令から前記エラー検出ビットを抽出するように構成される請求項1に記載の装置。
- 前記保護回路は、前記コード命令内の前記エラー検出ビットの位置の定義を保持し、前記定義に従って前記コード命令から前記エラー検出ビットを抽出するように構成される請求項1に記載の装置。
- 前記エラー検出ビットの所与のセットは、所与のコード命令の少なくとも一部を介して計算され、前記所与のコード命令に挿入される請求項1に記載の装置。
- 前記エラー検出ビットの所与のセットは、前記プログラムコード内の複数の選択されたビットを介して計算され、少なくとも1つの前記選択されたビットおよび前記セット内の少なくとも1つの前記エラー検出ビットは、異なるコード命令に配置される請求項1に記載の装置。
- 前記選択されたビットは、決定論的コードフローを有する前記プログラムコードのセクションに限定される請求項9に記載の装置。
- 前記選択されたビットは、ジャンプ命令またはジャンプ宛先命令をトラバースしない前記プログラムコードのセクションに限定される請求項9に記載の装置。
- 前記エラー検出ビットを、処理のために前記プロセッサに提供された前記コード命令に挿入するように構成された挿入回路をさらに含む請求項1に記載の装置。
- コード命令を含むプログラムコードをフェッチして実行するように構成され、その1つ以上のコード命令は1つ以上のエラー検出ビットを含む命令パイプライン、および
少なくとも前記コード命令内の前記エラー検出ビットを監視するように構成され、前記エラー検出ビットを用いて、前記プログラムコード内のエラーの検出に応答して応答アクションを開始する保護回路を含むプロセッサ。 - プロセッサを保護する方法であって、前記方法は、
前記プロセッサによって処理されたコード命令を監視するステップを含み、その1つ以上のコード命令は、1つ以上のエラー検出ビットを含むステップ、
前記エラー検出ビットを用いてプログラムコードのエラーを検出するステップ、および
前記エラーの検出に応答して応答アクションを開始するステップを含む方法。 - 前記エラーを検出するステップは、フォールトインジェクション攻撃を検出するステップを含む請求項14に記載の方法。
- 前記エラー検出ビットは、前記コード命令の予約済みビット位置に挿入され、前記コード命令の監視は、前記予約済みビット位置から前記エラー検出ビットを抽出するステップを含む請求項14に記載の方法。
- 前記エラー検出ビットが、前記コード命令の実行に影響を与えない事実上予約済みビット位置において前記コード命令に挿入され、前記コード命令の監視は、前記事実上予約済みビット位置から前記エラー検出ビットを抽出するステップを含む請求項14に記載の方法。
- 前記エラー検出ビットが、(i)ジャンプオフセットを示すように指定されているが、(ii)前記プロセッサが無視するように構成されている、1つ以上のビット位置において1つ以上のジャンプ命令に挿入される請求項14に記載の方法。
- 前記エラー検出ビットが、エラー検出のために前記プログラムコードに追加された1つ以上の専用コード命令に挿入され、前記コード命令の監視は、前記保護回路は、前記専用コード命令を識別し、前記専用コード命令から前記エラー検出ビットを抽出するステップを含む請求項14に記載の方法。
- 前記コード命令の監視は、前記コード命令内の前記エラー検出ビットの位置の定義を保持し、前記定義に従って前記コード命令から前記エラー検出ビットを抽出するステップを含む請求項14に記載の方法。
- 前記エラー検出ビットの所与のセットは、所与のコード命令の少なくとも一部を介して計算され、前記所与のコード命令に挿入される請求項14に記載の方法。
- 前記エラー検出ビットの所与のセットは、前記プログラムコード内の複数の選択されたビットを介して計算され、少なくとも1つの前記選択されたビットおよび前記セット内の少なくとも1つの前記エラー検出ビットは、異なるコード命令に配置される請求項14に記載の方法。
- 前記選択されたビットは、決定論的コードフローを有する前記プログラムコードのセクションに限定される請求項22に記載の方法。
- 前記選択されたビットは、ジャンプ命令またはジャンプ宛先命令をトラバースしない前記プログラムコードのセクションに限定される請求項22に記載の方法。
- 前記エラー検出ビットを、処理のために前記プロセッサに提供された前記コード命令に挿入するように構成された挿入回路をさらに含む請求項14に記載の方法。
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