JP2022095257A - メモリシステム - Google Patents

Abstract

【課題】 不揮発性メモリの疲弊を軽減しながらデータを保全できるメモリシステムを実現する。【解決手段】 実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラとを具備する。コントローラは、不揮発性メモリの記憶領域を論理的に分割した少なくとも１つの記憶領域を管理する。コントローラは、少なくとも１つの記憶領域の内の１つ以上の記憶領域にそれぞれ記憶されているデータの完全性が最後に確認された時間に関する情報を管理する。【選択図】図１１

Description

本発明の実施形態は、不揮発性メモリを備えるメモリシステムを制御する技術に関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの１つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピューティングデバイスのメインストレージとして使用されている。

メモリシステムとホストとは、不揮発性メモリに書き込まれたデータを保全するための処理をそれぞれ行い得る。

メモリシステムは、例えばパトロールと呼ばれる処理を定期的に行う。パトロール処理では、不揮発性メモリからデータが読み出され、読み出されたデータに対する誤り訂正処理が行われる。例えば、誤りが訂正されたビットの数が閾値を超えた場合、そのデータを格納していたブロックはリフレッシュ処理またはガベージコレクション（ＧＣ）の対象となる。

また、ホストは、例えばスクラビング（ｓｃｒｕｂｂｉｎｇ）と呼ばれる処理を定期的に行う。スクラビング処理では、不揮発性メモリから全データが読み出され、読み出されたデータの検証（例えばチェックサムの確認）が行われる。

パトロール処理やスクラビング処理では、不揮発性メモリに対するアクセスが発生する。不揮発性メモリに対するアクセスが増加することは、不揮発性メモリを疲弊させる。そのため、不揮発性メモリの疲弊を軽減しながらデータを保全できる新たな機能の実現が必要とされる。

国際公開第２０１２／００１９１７号 米国特許出願公開第２０１９／０２５８５８５号明細書 米国特許出願公開第２０１４／０３５１４４６号明細書

実施形態の一つは、不揮発性メモリの疲弊を軽減しながらデータを保全できるメモリシステムを提供する。

実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラとを具備する。コントローラは、不揮発性メモリの記憶領域を論理的に分割した少なくとも１つの記憶領域を管理する。コントローラは、少なくとも１つの記憶領域の内の１つ以上の記憶領域にそれぞれ記憶されているデータの完全性が最後に確認された時間に関する情報を管理する。

第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 第１実施形態のメモリシステムにおいて用いられる論理物理アドレス変換テーブルの構成例を示す図。 第１実施形態のメモリシステムにおいて用いられるベリファイ状況管理テーブルの構成例を示す図。 第１実施形態のメモリシステムにおいて、１つの論理ブロックアドレス（ＬＢＡ）に関連付けられているデータ構造の例を示す図。 第１実施形態のメモリシステムにおける、状態問合せコマンドに応じた動作の例を示すブロック図。 第１実施形態のメモリシステムにおける、強制のベリファイコマンドに応じた動作の例を示すブロック図。 第１実施形態のメモリシステムにおける、許容時間範囲を指定したベリファイコマンドに応じた動作の例を示すブロック図。 第１実施形態のメモリシステムにおける、パトロール処理に付随したベリファイ処理の例を示すブロック図。 第１実施形態のメモリシステムにおいて実行されるベリファイコマンド処理の手順の例を示すフローチャート。 第１実施形態のメモリシステムにおいて実行されるベリファイ処理の手順の例を示すフローチャート。 第１実施形態のメモリシステムにおいて実行されるベリファイコマンド処理の手順の別の例を示すフローチャート。 第１実施形態のメモリシステムにおいて実行されるパトロール処理に付随したベリファイ処理の手順の例を示すフローチャート。 第２実施形態に係るメモリシステムにおいて管理されるゾーンド・ネームスペースの構成例を示す図。 第２実施形態のメモリシステムを含む情報処理システムの構成例を示すブロック図。 第２実施形態のメモリシステムにおいて用いられるゾーン－物理アドレス変換テーブルの構成例を示す図。 第２実施形態のメモリシステムにおいて用いられるベリファイ状況管理テーブルの構成例を示す図。 第２実施形態のメモリシステムにおける、強制のベリファイコマンドに応じた動作の例を示すブロック図。 第２実施形態のメモリシステムにおける、許容時間範囲を指定したベリファイコマンドに応じた動作の例を示すブロック図。 第２実施形態のメモリシステムにおける、パトロール処理に付随したベリファイ処理の例を示すブロック図。 第２実施形態のメモリシステムにおいて実行されるベリファイコマンド処理の手順の例を示すフローチャート。 第２実施形態のメモリシステムにおいて実行されるベリファイコマンド処理の手順の別の例を示すフローチャート。 第２実施形態のメモリシステムにおいて実行されるパトロール処理に付随したベリファイ処理の手順の例を示すフローチャート。

以下、実施の形態について図面を参照して説明する。

（第１実施形態）
まず図１を参照して、第１実施形態に係るメモリシステムを含む情報処理システム１の構成を説明する。情報処理システム１は、ホストデバイス２（以下、ホスト２と称する）と、メモリシステム３とを含む。

ホスト２は情報処理装置である。ホスト２は、大量且つ多様なデータをメモリシステム３に保存するストレージサーバであってもよいし、パーソナルコンピュータであってもよい。

メモリシステムは、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。メモリシステムはストレージデバイスとも称される。メモリシステムは、例えばソリッドステートドライブ（ＳＳＤ）として実現される。

メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、ホスト２に内蔵されてもよいし、ホスト２にケーブルまたはネットワークを介して接続されてもよい。

ホスト２とメモリシステム３とを接続するためのインタフェースは、ＳＣＳＩ、Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）、ＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ ＡＴＡ（ＳＡＴＡ）、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）等の規格に準拠する。

メモリシステム３は、例えば、コントローラ４、ＮＡＮＤ型フラッシュメモリ５、およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）６を備える。コントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現され得る。コントローラ４は、スタティックランダムアクセスメモリ（ＳＲＡＭ）を内蔵していてもよい。また、ＤＲＡＭ６がコントローラ４に内蔵されていてもよい。

ＤＲＡＭ６等のＲＡＭには、ファームウェア（ＦＷ）２１の格納領域、論理物理アドレス変換テーブル２２のキャッシュ領域、およびベリファイ状況管理テーブル２３の格納領域が設けられる。

ＦＷ２１は、コントローラ４の動作を制御するためのプログラムである。ＦＷ２１は、例えばＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされる。

論理物理アドレス変換テーブル２２は、論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを管理する。論理アドレスは、メモリシステム３をアドレス指定するためにホスト２によって使用されるアドレスである。論理アドレスは、例えば論理ブロックアドレス（ＬＢＡ）である。以下では、論理アドレスとしてＬＢＡを用いる場合について主に例示する。

ベリファイ状況管理テーブル２３は、各ＬＢＡのデータの完全性が最後に確認された時間に関する情報を管理する。各ＬＢＡのデータは、ホスト２からのベリファイコマンドに応じて、または、パトロール処理に付随したベリファイ処理によって、その完全性が確認され得る。

ベリファイ状況管理テーブル２３は、例えば、（Ａ）各ＬＢＡのデータの完全性が最後に確認されてから経過した時間、または（Ｂ）各ＬＢＡのデータの完全性が最後に確認された時刻、を管理する。以下の説明において、最終確認時間という用語は（Ａ）または（Ｂ）を意味するために用いられる。

図２は、論理物理アドレス変換テーブル２２の一構成例を示す。論理物理アドレス変換テーブル２２は、ＬＢＡそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを管理する。コントローラ４は論理物理アドレス変換テーブル２２を用いて、ＬＢＡを物理アドレスに変換し得る。また、コントローラ４は論理物理アドレス変換テーブル２２を用いて、物理アドレスをＬＢＡに変換し得る。

図２に示す例では、ＬＢＡ“０”に物理アドレス“Ｘ”が、ＬＢＡ“１”に物理アドレス“Ｙ”が、ＬＢＡ“２”に物理アドレス“Ｚ”が、それぞれマッピングされている。

図３は、ベリファイ状況管理テーブル２３の一構成例を示す。ベリファイ状況管理テーブル２３は、複数のＬＢＡにそれぞれ対応する複数のエントリを含み得る。各エントリは、ＬＢＡのフィールドと、最終確認時間のフィールドとを含む。

あるＬＢＡに対応するエントリにおいて、ＬＢＡのフィールドはそのＬＢＡを示す。

また、最終確認時間のフィールドは、そのＬＢＡのユーザデータの最終確認時間を示す。最終確認時間のフィールドに示される時間は、例えば、対応するＬＢＡのユーザデータの完全性が最後に確認されてから経過した時間を示す。この経過時間は、例えば分単位の時間で表される。また、最終確認時間のフィールドに示される時間は、対応するＬＢＡのユーザデータの完全性が最後に確認された時刻を示してもよい。

図３に示す例では、ＬＢＡ“１”のユーザデータの完全性が確認されてから経過した時間は１分である。ＬＢＡ“１００”のユーザデータの完全性が確認されてから経過した時間は１４４００分である。ＬＢＡ“１０１”のユーザデータの完全性が確認されてから経過した時間は１０８０００分である。

ベリファイ状況管理テーブル２３の１つのエントリは、例えば、対応するＬＢＡのユーザデータがＮＡＮＤ型フラッシュメモリ５に書き込まれたことに応じて追加（生成）される。あるいは、ベリファイ状況管理テーブル２３の１つのエントリは、対応するＬＢＡのユーザデータがＮＡＮＤ型フラッシュメモリ５に書き込まれた後に、そのユーザデータの完全性が最初に確認されたことに応じて追加されてもよい。

また、ベリファイ状況管理テーブル２３の１つのエントリは、例えば、対応するＬＢＡを指定したアンマップコマンドをホスト２から受信したことに応じて削除され得る。つまり、ベリファイ状況管理テーブル２３の１つのエントリは、対応するＬＢＡが、論理物理アドレス変換テーブル２２においていずれの物理アドレスにも関連付けられていない場合に削除され得る。

なお、ＬＢＡと最終確認時間との対応関係は、テーブルに限らず、木構造のような様々なデータ構造で管理され得る。

図１に戻る。ＮＡＮＤ型フラッシュメモリ５は複数のブロックＢ０～Ｂｍ－１を含む。ブロックＢ０～Ｂｍ－１のそれぞれは複数のページ（ここでは、ページＰ０～Ｐｎ－１）を含む。ブロックＢ０～Ｂｍ－１はデータ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。ページＰ０～Ｐｎ－１のそれぞれは、単一のワード線に接続された複数のメモリセルを含む。ページＰ０～Ｐｎ－１は、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。

各ブロックＢ０～Ｂｍ－１に対するプログラム／イレーズサイクル数（Ｐ／Ｅサイクル数）には上限があり、最大Ｐ／Ｅサイクル数と称される。あるブロックの１回のＰ／Ｅサイクルは、このブロック内のすべてのメモリセルを消去状態にするための消去動作と、このブロックのページそれぞれにデータを書き込む書き込み動作とを含む。

コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして機能する。

コントローラ４は、ＮＡＮＤ型フラッシュメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能してもよい。このＦＴＬによって実行されるデータ管理には、（１）ＬＢＡそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、および（２）ページ単位のリード／ライト動作とブロック単位の消去（イレーズ）動作とを隠蔽するための処理が含まれる。ブロック管理には、不良ブロックの管理、ウェアレベリング、およびＧＣが含まれる。

ＬＢＡそれぞれと物理アドレスそれぞれとの間のマッピングの管理は、論理物理アドレス変換テーブル２２を用いて実行される。コントローラ４は、論理物理アドレス変換テーブル２２を使用して、ＬＢＡそれぞれと物理アドレスそれぞれとの間のマッピングを特定の管理サイズ単位で管理する。あるＬＢＡに対応する物理アドレスは、このＬＢＡのデータが書き込まれたＮＡＮＤ型フラッシュメモリ５内の物理記憶位置を示す。コントローラ４は、論理物理アドレス変換テーブル２２を用いて、ＮＡＮＤ型フラッシュメモリ５の記憶領域を論理的に分割した複数の記憶領域を管理する。これら複数の記憶領域は、複数のＬＢＡにそれぞれ対応する。つまり、これら複数の記憶領域のそれぞれは、１つのＬＢＡで特定される。論理物理アドレス変換テーブル２２は、メモリシステム３の電源オン時にＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされてもよい。

１つのページへのデータ書き込みは、１回のＰ／Ｅサイクル当たり１回のみ可能である。このため、コントローラ４は、あるＬＢＡに対応する更新データを、このＬＢＡに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ４は、このＬＢＡをこの別の物理記憶位置に関連付けるように論理物理アドレス変換テーブル２２を更新することにより、以前のデータを無効化する。論理物理アドレス変換テーブル２２から参照されているデータ（すなわちＬＢＡと紐付けられているデータ）は有効データと称される。また、どのＬＢＡとも紐付けられていないデータは無効データと称される。有効データは、後にホスト２からリードされる可能性があるデータである。無効データは、もはやホスト２からリードされる可能性が無いデータである。

図４は、１つのＬＢＡｘに関連付けられているデータ構造の例を示す。ＬＢＡｘは、コントローラ４が管理するＬＢＡ空間内のいずれかのＬＢＡである。ＬＢＡｘに関連付けられているデータ構造５０は、論理的にＬＢＡｘに記憶されているデータである。

データ構造５０は、例えば、ＬＢＡ５１、ユーザデータ５２、保護情報（ｐｒｏｔｅｃｔｉｏｎ ｉｎｆｏｒｍａｔｉｏｎ：ＰＩ）５３、巡回冗長検査（ＣＲＣ）符号５４、およびエラー訂正符号（ＥＣＣ）５５を含む。

ＬＢＡ５１は、このデータ構造に関連付けられているＬＢＡ（ＬＢＡｘ）である。ユーザデータ５２は、ＬＢＡｘを指定した書き込み要求と共にホスト２から受信したユーザデータである。

ＰＩ５３は、ユーザデータ５２を保護するための情報である。ＰＩ５３は、書き込み要求およびユーザデータ５２と共にホスト２から受信されてもよいし、コントローラ４が生成してもよい。ＰＩ５３は、例えば、Ｇｕａｒｄフィールド５３１、Ａｐｐｌｉｃａｔｉｏｎ Ｔａｇフィールド５３２、およびＲｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３３を含む。

Ｇｕａｒｄフィールド５３１は、ユーザデータ５２に対して算出されたＣＲＣ符号（例えばＣＲＣ－１６）を含む。Ａｐｐｌｉｃａｔｉｏｎ Ｔａｇフィールド５３２は、コントローラ４によって解釈されないデータを含み、ＰＩ５３のチェックを無効にするために用いられ得る。Ｒｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３３は、ユーザデータ５２をアドレスに関連付けるための情報を含む。Ｒｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３３は、例えば、ユーザデータ５２と共に受信した書き込み要求で指定されたＬＢＡの少なくとも一部を含む。

ＣＲＣ符号５４は、ユーザデータ５２およびＰＩ５３に対して算出されたＣＲＣ符号である。ＣＲＣ符号５４は、コントローラ４によって算出される。ＣＲＣ符号５４は、ＮＡＮＤ型フラッシュメモリ５から読み出したユーザデータ５２およびＰＩ５３の完全性を検証するために用いられ得る。

ＥＣＣ５５は、ユーザデータ５２、ＰＩ５３、およびＣＲＣ５４に対して算出されたＥＣＣである。ＥＣＣ５５は、コントローラ４によって算出される。ＥＣＣ５５は、ＮＡＮＤ型フラッシュメモリ５から読み出したユーザデータ５２、ＰＩ５３、およびＣＲＣ５４の誤りを訂正するために用いられ得る。

なお、データ構造５０には、ＰＩ５３とＣＲＣ符号５４のいずれか一方が含まれていてもよい。

図１に戻る。コントローラ４は、ホストインタフェース（ホストＩ／Ｆ）１１、ＣＰＵ１２、ＮＡＮＤ Ｉ／Ｆ１３、およびＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１４を含んでもよい。これらホストＩ／Ｆ１１、ＣＰＵ１２、ＮＡＮＤ Ｉ／Ｆ１３、およびＤＲＡＭ Ｉ／Ｆ１４は、バス１０を介して接続されていてもよい。

ホストＩ／Ｆ１１は、ホスト２から様々なコマンド、例えば、Ｉ／Ｏコマンド、各種制御コマンド、を受信する回路として機能する。Ｉ／Ｏコマンドには、ライトコマンド、リードコマンド、およびベリファイコマンドが含まれ得る。制御コマンドには、アンマップコマンド（トリムコマンド）およびフォーマットコマンドが含まれ得る。フォーマットコマンドは、メモリシステム３全体をアンマップするためのコマンドである。

ＮＡＮＤ Ｉ／Ｆ１３は、コントローラ４とＮＡＮＤ型フラッシュメモリ５とを電気的に接続する。ＮＡＮＤ Ｉ／Ｆ１３は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。

ＮＡＮＤ Ｉ／Ｆ１３は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤ Ｉ／Ｆ１３は、複数のチャネル（Ｃｈ）を介して、ＮＡＮＤ型フラッシュメモリ５内の複数のメモリチップにそれぞれ接続されていてもよい。複数のメモリチップが並列に駆動されることにより、ＮＡＮＤ型フラッシュメモリ５全体に対するアクセスを広帯域化することができる。

ＤＲＡＭ Ｉ／Ｆ１４は、ＤＲＡＭ６のアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。ＤＲＡＭ６の記憶領域は、ＦＷ２１、論理物理アドレス変換テーブル２２、ベリファイ状況管理テーブル２３等を格納するための領域や、リード／ライトバッファとして利用されるバッファ領域に割り当てられる。

ＣＰＵ１２は、ホストＩ／Ｆ１１、ＮＡＮＤ Ｉ／Ｆ１３、およびＤＲＡＭ Ｉ／Ｆ１４を制御するように構成されたプロセッサである。ＣＰＵ１２はＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされたＦＷ２１を実行することによって、様々な処理を行う。ＦＷ２１は、ＣＰＵ１２に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１２は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１２の動作は、ＣＰＵ１２によって実行されるＦＷ２１によって制御される。

コントローラ４内の各部の機能は、コントローラ４内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１２がＦＷ２１を実行することによって実現されてもよい。

ＣＰＵ１２は、例えば、コマンド処理部１２１、リード処理部１２２、ベリファイ処理部１２３、パトロール処理部１２４、およびベリファイ状況管理部１２５として機能する。ＣＰＵ１２は、例えばＦＷ２１を実行することにより、これら各部として機能する。

ところで、メモリシステム３（より詳しくはコントローラ４）とホスト２は、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの保全のための処理をそれぞれ行い得る。メモリシステム３は、例えばパトロール処理を定期的に行う。ホスト２は、例えばスクラビング処理を定期的に行う。

あるいは、ホスト２はメモリシステム３にベリファイコマンドを送信し得る。ベリファイコマンドは、例えばＮＶＭｅ規格で規定された、ＮＡＮＤ型フラッシュメモリ５に格納されているユーザデータの完全性を検証するためのコマンドである。メモリシステム３のコントローラ４は、ベリファイコマンドに応じて、ＮＡＮＤ型フラッシュメモリ５からデータ（例えばデータ構造５０）を読み出し、読み出したデータに含まれる情報（例えばＰＩ５３）を用いて、データ内のユーザデータの完全性を検証する。

コントローラ４は、ベリファイコマンドに応じた処理において、読み出したデータをホスト２に転送しない。そのため、ホスト２とメモリシステム３の間のバス帯域が損なわれない。また、ホスト２は読み出されたデータの処理を行う必要がない。

しかし、メモリシステム３では、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータの保全のために、パトロール処理だけでなく、ベリファイコマンドに応じた処理も行われることになる。パトロール処理とベリファイコマンドに応じた処理のいずれでも、ＮＡＮＤ型フラッシュメモリ５に対するアクセスが発生する。ＮＡＮＤ型フラッシュメモリ５に対するアクセスが増加することは、ＮＡＮＤ型フラッシュメモリ５を疲弊させる。

そのため、本実施形態のメモリシステム３では、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減しながらデータを保全する。具体的には、コントローラ４は、ベリファイ状況管理テーブル２３を用いて、複数のＬＢＡのそれぞれに関連付けられたユーザデータの最終確認時間に関する情報を管理する。コントローラ４は、各ＬＢＡのユーザデータの最終確認時間を用いて、ベリファイ処理を行うタイミングを制御する。あるいは、ホスト２は、各ＬＢＡのユーザデータの最終確認時間を用いて、ベリファイコマンドの送信タイミングを制御する。これにより、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す回数を低減できるので、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減しながらデータを保全できる。

メモリシステム３における具体的な動作例について、以下に説明する。

図５は、メモリシステム３における、状態問合せコマンドに応じた動作の例を示す。状態問合せコマンドは、ＮＡＮＤ型フラッシュメモリ５に格納されているユーザデータのベリファイ状況を問い合わせるためにホスト２が発行するコマンドである。

ここで、ベリファイ状況管理テーブル２３で管理される最終確認時間について説明する。最終確認時間は、例えばベリファイ状況管理部１２５に設けられるタイマーを用いて決定される。

（Ａ）最終確認時間が、各ＬＢＡのユーザデータの完全性が最後に確認されてから経過した時間を示す場合、あるＬＢＡのユーザデータの完全性が確認されたことに応じて、そのＬＢＡに関連付けられる最終確認時間として、ベリファイ状況管理テーブル２３に０が設定される。ベリファイ状況管理部１２５は、そのＬＢＡのユーザデータの完全性が次に確認されるまでの間、例えば定期的に、タイマーに基づく時間の経過に応じて、設定されている最終確認時間を増加させる。そのＬＢＡのユーザデータの完全性が次に確認された場合には、そのＬＢＡに関連付けられる最終確認時間として、再び０が設定される。

（Ｂ）最終確認時間が、各ＬＢＡのユーザデータの完全性が最後に確認された時刻を示す場合、あるＬＢＡのユーザデータの完全性が確認されたことに応じて、そのＬＢＡに関連付けられる最終確認時間として、ベリファイ状況管理部１２５のタイマーを用いて取得された現在の時刻がベリファイ状況管理テーブル２３に設定される。そのＬＢＡのユーザデータの完全性が次に確認された場合、設定されている最終確認時間は、ベリファイ状況管理部１２５のタイマーを用いてさらに取得された現在の時刻で更新される。

コマンド処理部１２１はホスト２からホストＩ／Ｆ１１を介して、状態問合せコマンドを受信する。コマンド処理部１２１は、受信した状態問合せコマンドに応じて、ベリファイ状況管理テーブル２３から、例えば、最も古い時刻に相当する最終確認時間を取得する。

より具体的には、ベリファイ状況管理テーブル２３の最終確認時間が、対応するＬＢＡのユーザデータの完全性が確認されてから経過した時間を示す場合、コマンド処理部１２１は、ベリファイ状況管理テーブル２３に含まれる１つ以上の最終確認時間から最大値を取得する。例えば図３に示すベリファイ状況管理テーブル２３では、コマンド処理部１２１は、３つの最終確認時間のうちの最大値である“１０８０００”を取得する。

そして、コマンド処理部１２１は、取得した最も大きい最終確認時間を示す情報を、ホストＩ／Ｆ１１を介してホスト２に送信する。

これにより、ホスト２は、ＮＡＮＤ型フラッシュメモリ５に格納されているユーザデータにおける、最も大きい最終確認時間を取得できる。ホスト２は、取得した最も大きい最終確認時間に応じて、メモリシステム３にベリファイコマンドを送信すべきか否かを判断できる。

例えば、取得した最も大きい最終確認時間（経過時間）が閾値を超えている場合、ホスト２はメモリシステム３にベリファイコマンドを送信すべきと判断する。これにより、最も大きい最終確認時間に基づく適切なタイミングで、メモリシステム３にベリファイ処理を行わせることができる。

また、取得した最も大きい最終確認時間が閾値以下である場合、ホスト２はメモリシステム３にベリファイコマンドをまだ送信しなくてもよいと判断する。これにより、ホスト２は、メモリシステム３によってベリファイ処理が行われる頻度を制御できる。したがって、ＮＡＮＤ型フラッシュメモリ５に対するアクセス回数を低減し得る。

状態問合せコマンドは、ＬＢＡを指定してもよい。その場合、コマンド処理部１２１は、指定されたＬＢＡに対応する最終確認時間に関する情報を、ホスト２に送信する。

また、状態問合せコマンドは、ＬＢＡ範囲を指定してもよい。その場合、コマンド処理部１２１は、指定されたＬＢＡ範囲の各ＬＢＡに対応する最終確認時間に関する情報、または、指定されたＬＢＡ範囲の各ＬＢＡに対応する最終確認時間のうちの最大値を、ホスト２に送信する。

状態問合せコマンドが、ＬＢＡまたはＬＢＡ範囲を指定しない場合、コマンド処理部１２１は、最も大きい最終確認時間に関する情報と共に、これに対応するＬＢＡまたはＬＢＡ範囲を、ホスト２に送信してもよい。

次いで、図６および図７を参照して、ホスト２からベリファイコマンドを受信した場合のメモリシステム３の動作を説明する。ベリファイコマンドは、ＬＢＡまたはＬＢＡ範囲を指定する。ベリファイコマンドは、指定したＬＢＡまたはＬＢＡ範囲のユーザデータの完全性の検証（すなわちベリファイ）を要求するコマンドである。

より具体的には、ベリファイコマンドは、ベリファイの対象となるデータの先頭ＬＢＡと、当該データのサイズとを含む。ベリファイの対象となるデータのサイズは、例えば、セクタの数で指定されもてよい。セクタは論理ブロックとも称される。

以下では、説明を分かりやすくするために、ベリファイコマンドが１つのＬＢＡを指定している場合について主に説明する。なお、ベリファイコマンドがＬＢＡ範囲を指定している場合には、ＬＢＡ範囲に含まれる各ＬＢＡについて、以下の説明と同様の動作が行われる。

図６は、メモリシステム３における、第１ベリファイコマンドに応じた動作の例を示す。メモリシステム３では、第１ベリファイコマンドに応じて、指定されたＬＢＡのユーザデータの完全性が検証される。つまり、第１ベリファイコマンドは、指定したＬＢＡのユーザデータの完全性の検証をメモリシステム３に強制するコマンドである。具体的な動作について以下に説明する。以下では、第１ベリファイコマンドで指定されたＬＢＡを、対象ＬＢＡとも称する。

まず、コマンド処理部１２１はホスト２からホストＩ／Ｆ１１を介して、第１ベリファイコマンドを受信する。コマンド処理部１２１は論理物理アドレス変換テーブル２２を用いて、対象ＬＢＡに対応する物理アドレスを取得する。コマンド処理部１２１は、取得した物理アドレスをリード処理部１２２に送出する。また、コマンド処理部１２１は、対象ＬＢＡをベリファイ処理部１２３に送出する。

リード処理部１２２は、コマンド処理部１２１によって送出された物理アドレスを用いて、その物理アドレスのデータをＮＡＮＤ型フラッシュメモリ５から読み出す。以下では、リード処理部１２２が読み出したデータを、リードデータとも称する。また、リードデータは、図４を参照して前述したデータ構造５０の構成を有しているものとする。

リード処理部１２２は、リードデータをベリファイ処理部１２３に送出する。なお、リード処理部１２２は、リードデータをＤＲＡＭ６（より詳しくはリードバッファ）に格納してもよい。

ベリファイ処理部１２３は、リードデータに含まれるユーザデータ５２の完全性を検証する。ベリファイ処理部１２３は、例えばリードデータに含まれるＰＩ５３を用いて、ユーザデータ５２の完全性を検証する。

具体的には、ベリファイ処理部１２３は、リードデータに含まれるユーザデータ５２のＣＲＣ符号を算出する。そして、ベリファイ処理部１２３は、算出したＣＲＣ符号が、ＰＩ５３のＧｕａｒｄフィールド５３１に含まれるＣＲＣ符号と一致するか否かを判定する。算出したＣＲＣ符号が、Ｇｕａｒｄフィールド５３１のＣＲＣ符号と一致する場合、ベリファイ処理部１２３はユーザデータ５２の完全性が確認されたと判断する。算出したＣＲＣ符号が、Ｇｕａｒｄフィールド５３１のＣＲＣ符号とは異なる場合、ベリファイ処理部１２３はユーザデータ５２の完全性が確認されなかったと判断する。

なお、算出したＣＲＣ符号が、Ｇｕａｒｄフィールド５３１のＣＲＣ符号と一致する場合、ベリファイ処理部１２３は、リードデータに含まれるＬＢＡ５１と、ＰＩ５３のＲｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３３とを用いて、ユーザデータ５２の完全性をさらに検証してもよい。リードデータに含まれるＬＢＡ５１が、Ｒｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３３に含まれるＬＢＡと一致する場合、ベリファイ処理部１２３はユーザデータ５２の完全性が確認されたと判断する。リードデータに含まれるＬＢＡ５１と、Ｒｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３３に含まれるＬＢＡとが異なる場合、ベリファイ処理部１２３はユーザデータ５２の完全性が確認されなかったと判断する。なお、ベリファイ処理部１２３は、リードデータに含まれるＬＢＡ５１の代わりに、第１ベリファイコマンドで指定されたＬＢＡを用いてもよい。

あるいは、ベリファイ処理部１２３は、リードデータに含まれるＣＲＣ符号５４を用いて、ユーザデータ５２の完全性を検証してもよい。ベリファイ処理部１２３は、例えばリードデータにＰＩ５３が含まれていない場合に、ＣＲＣ符号５４を用いてユーザデータ５２の完全性を検証する。

具体的には、ベリファイ処理部１２３は、リードデータに含まれるユーザデータ５２およびＰＩ５３に対するＣＲＣ符号を算出する。そして、ベリファイ処理部１２３は、算出したＣＲＣ符号が、リードデータに含まれるＣＲＣ符号５４と一致するか否かを判定する。算出したＣＲＣ符号が、リードデータに含まれるＣＲＣ符号５４と一致する場合、ベリファイ処理部１２３はユーザデータ５２の完全性が確認されたと判断する。算出したＣＲＣ符号が、リードデータに含まれるＣＲＣ符号５４とは異なる場合、ベリファイ処理部１２３はユーザデータ５２の完全性が確認されなかったと判断する。

ユーザデータ５２の完全性が確認された場合、ベリファイ処理部１２３は、ベリファイ状況管理テーブル２３において、対象ＬＢＡに関連付けられた最終確認時間を更新する。そして、ベリファイ処理部１２３は、対象ＬＢＡのユーザデータ５２の完全性が確認されたことをホスト２に通知する。

ユーザデータ５２の完全性が確認されなかった場合、ベリファイ処理部１２３は、対象ＬＢＡのユーザデータ５２の完全性が確認されなかったことをホスト２に通知する。ユーザデータ５２の完全性が確認されなかった場合、ベリファイ処理部１２３は、ベリファイ状況管理テーブル２３において、対象ＬＢＡに関連付けられた最終確認時間を更新しない。

なお、ベリファイ処理部１２３は、例えばＮＶＭｅのＬＢＡ Ｆｏｒｍａｔ Ｄａｔａ ＳｔｒｕｃｔｕｒｅのＭｅｔａｄａｔａ Ｓｉｚｅフィールドを用いて、ＬＢＡに関連付けられたデータ（例えばＬＢＡｘに関連付けられたデータ５０）にＰＩが含まれるか否かを判定し得る。具体的には、Ｍｅｔａｄａｔａ Ｓｉｚｅフィールドに０が設定されている場合、ベリファイ処理部１２３は、ＬＢＡに関連付けられたデータにＰＩが含まれていないと判断する。一方、Ｍｅｔａｄａｔａ Ｓｉｚｅフィールドに０以外の値が設定されている場合、ベリファイ処理部１２３は、ＬＢＡに関連付けられたデータにＰＩが含まれていると判断する。

以上の動作により、メモリシステム３は、第１ベリファイコマンドで指定されたＬＢＡ（またはＬＢＡ範囲）のユーザデータの完全性を検証できる。

図７は、メモリシステム３における、第２ベリファイコマンドに応じた動作の例を示す。第２ベリファイコマンドは、ＬＢＡまたはＬＢＡ範囲に加えて、許容時間範囲を指定する。コントローラ４は、第２ベリファイコマンドに応じて、指定されたＬＢＡのユーザデータ（あるいは指定されたＬＢＡ範囲の各ＬＢＡのユーザデータ）の完全性が最後に確認された時間が許容時間範囲外である場合に、そのＬＢＡのユーザデータの完全性を検証する。また、コントローラ４は、指定されたＬＢＡのユーザデータの完全性が最後に確認された時間が許容時間範囲内である場合、そのＬＢＡのユーザデータの完全性を検証しない。つまり、コントローラ４は、指定されたＬＢＡのユーザデータの完全性が最後に確認された時間が許容時間範囲内である場合、そのＬＢＡに対するベリファイ動作をスキップする。具体的な動作について以下に説明する。以下では、第２ベリファイコマンドで指定されたＬＢＡを、対象ＬＢＡとも称する。

まず、コマンド処理部１２１はホスト２からホストＩ／Ｆ１１を介して、第２ベリファイコマンドを受信する。コマンド処理部１２１は、ベリファイ状況管理テーブル２３から、対象ＬＢＡに関連付けられた最終確認時間を取得する。

次いで、コマンド処理部１２１は、取得した最終確認時間が、第２ベリファイコマンドで指定された許容時間範囲内であるか否かを判定する。

取得した最終確認時間が許容時間範囲内である場合、コマンド処理部１２１は、対象ＬＢＡのユーザデータの完全性を検証する動作が行われないように制御する。具体的には、コマンド処理部１２１は、対象ＬＢＡに対応する物理アドレスをリード処理部１２２に送出しない。また、コマンド処理部１２１は、対象ＬＢＡをベリファイ処理部１２３に送出しない。これにより、リード処理部１２２は、ＮＡＮＤ型フラッシュメモリ５から、対象ＬＢＡに対応する物理アドレスのデータを読み出さず、ベリファイ処理部１２３は対象ＬＢＡのユーザデータの完全性を検証しない。したがって、コマンド処理部１２１は、対象ＬＢＡの最終確認時間が許容時間範囲内である場合、対象ＬＢＡに対するベリファイ動作をスキップする。なお、コマンド処理部１２１は、対象ＬＢＡのユーザデータの完全性が許容時間範囲内の時間に確認済みであることを、ホスト２に通知してもよい。

一方、取得した最終確認時間が許容時間範囲外である場合、コマンド処理部１２１は論理物理アドレス変換テーブル２２を用いて、対象ＬＢＡに対応する物理アドレスを取得する。コマンド処理部１２１は、取得した物理アドレスをリード処理部１２２に送出する。また、コマンド処理部１２１は、対象ＬＢＡをベリファイ処理部１２３に送出する。以降のリード処理部１２２およびベリファイ処理部１２３による動作は、図６を参照して前述した通りである。したがって、対象ＬＢＡの最終確認時間が許容時間範囲外である場合、対象ＬＢＡに対するベリファイ動作を行うことができる。

以上の動作により、メモリシステム３は、対象ＬＢＡのユーザデータの最終確認時間が許容時間範囲内である場合に、対象ＬＢＡに対するベリファイ動作をスキップできる。つまり、許容時間範囲を指定する第２ベリファイコマンドを用いる場合、対象ＬＢＡに関連付けられた最終確認時間を考慮して、ベリファイ動作を行うかどうかを制御できる。したがって、例えば許容時間範囲を指定しない第１ベリファイコマンドを用いる場合と比較して、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す回数を低減できる可能性がある。よって、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減し得る。

次いで、パトロール処理で読み出されたデータに対して行われるベリファイ処理について説明する。

図８は、メモリシステム３における、パトロール処理に付随したベリファイ処理の例を示す。パトロール処理は、ＮＡＮＤ型フラッシュメモリ５に含まれる複数のブロックの内、誤りビット数が閾値を上回るデータが格納されているブロックそれぞれを検出するための処理である。検出された各ブロックは、例えばリフレッシュ処理またはＧＣの対象となる。これにより、検出された各ブロック内の有効データを、ＮＡＮＤ型フラッシュメモリ５内の別のブロックに書き直すことができる。

ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータは、書き込まれてから経過した時間が長いほど、エラーが発生する可能性が高まる。また、ＮＡＮＤ型フラッシュメモリ５に書き込まれたデータは、読み出された回数が多いほど、エラーが発生する可能性が高まる。コントローラ４は、例えば一定時間毎にパトロール処理を行うことで、誤りビット数が閾値を上回るデータが格納されているブロックを検出できる。

また、パトロール処理に付随したベリファイ処理は、パトロール処理で読み出されたデータに対するベリファイ処理である。この場合、パトロール処理で読み出されたデータを利用するので、ベリファイ処理を行うために改めてＮＡＮＤ型フラッシュメモリ５からデータを読み出す必要がない。したがって、パトロール処理に付随してベリファイ処理を行うことで、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す回数を低減できる。具体的な動作について以下に説明する。

まず、パトロール処理部１２４は、読み出し対象の物理アドレスを決定する。パトロール処理部１２４は、ＮＡＮＤ型フラッシュメモリ５に記憶されているデータを、特定の順序で、所定データ長単位で読み出す。より詳しくは、パトロール処理部１２４は、ＮＡＮＤ型フラッシュメモリ５に含まれる複数のブロックから、例えばブロック番号順に、１つのブロックを選択する。なお、パトロール処理部１２４は、ライトアクセス中のブロックの選択をスキップしてもよい。パトロール処理部１２４は、例えば選択したブロックの先頭から順に、所定データ長単位でデータを読み出すために、読み出し対象の物理アドレスを決定する。パトロール処理部１２４は、決定した読み出し対象の物理アドレスをリード処理部１２２に送出する。以下では、読み出し対象の物理アドレスを、対象物理アドレスとも称する。なお、パトロール処理においてＮＡＮＤ型フラッシュメモリ５からデータが読み出される順序、および読み出されるデータの単位は、ＮＡＮＤ型フラッシュメモリ５の仕様等に応じて任意に決定される。

パトロール処理部１２４は論理物理アドレス変換テーブル２２を用いて、対象物理アドレスに対応するＬＢＡ（対象ＬＢＡ）を取得する。パトロール処理部１２４は、取得した対象ＬＢＡをベリファイ処理部１２３に送出する。

リード処理部１２２は、パトロール処理部１２４によって送出された対象物理アドレスを用いて、対象物理アドレスのデータをＮＡＮＤ型フラッシュメモリ５から読み出す。ここでは、読み出したデータ（リードデータ）が、図４を参照して前述したデータ構造５０の構成を有しているものとする。

リード処理部１２２は、リードデータをパトロール処理部１２４とベリファイ処理部１２３とに送出する。なお、リード処理部１２２は、リードデータをＤＲＡＭ６（より詳しくはリードバッファ）に格納してもよい。

パトロール処理部１２４は、リードデータに含まれるＥＣＣ５５を用いて誤り訂正処理を行う。パトロール処理部１２４は、誤り訂正処理で誤りが訂正されたビット数（すなわちＥＣＣエラービットの数）が閾値を超えた場合、リードデータを格納しているブロックをリフレッシュ対象またはＧＣ対象のブロックに設定する。これにより、リフレッシュ処理またはＧＣ処理において、リフレッシュ対象またはＧＣ対象のブロック内の有効データを別のブロックに書き直すことができる。

また、ベリファイ処理部１２３は、リードデータに含まれるユーザデータ５２の完全性を検証する。ベリファイ処理部１２３によるユーザデータ５２の完全性を検証するための動作は、図６を参照して前述した通りである。ユーザデータ５２の完全性を確認した場合、ベリファイ処理部１２３は、ベリファイ状況管理テーブル２３において、対象ＬＢＡに関連付けられた最終確認時間を更新する。一方、ユーザデータ５２の完全性を確認できなかった場合、ベリファイ状況管理テーブル２３において、対象ＬＢＡに関連付けられた最終確認時間を更新しない。

以上の動作により、メモリシステム３では、定期的なパトロール処理でＮＡＮＤ型フラッシュメモリ５から読み出したデータを、ベリファイ処理にも用いることができる。これにより、定期的にパトロール処理が行われ、さらにベリファイコマンドに応じてベリファイ処理が行われる場合のような、パトロール処理とベリファイ処理とが別々に行われる場合よりも、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す回数を低減できる。したがって、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減しながら、データを保全できる。

なお、ユーザデータの最終確認時間をＬＢＡ単位で管理する場合、ベリファイ状況管理テーブル２３のデータ量が膨大になる可能性がある。

ホスト２は、例えば、最終確認時間が特定の限界値を超えているユーザデータに対して、再度ベリファイ処理を行う必要があると判断する。したがって、ベリファイ状況管理テーブル２３内の、限界値を超えた最終確認時間を含むエントリの情報は、ホスト２にとって不要な情報になる。そのため、ホスト２は、例えば限界値を指定したコマンドをメモリシステム３に送信してもよい。これにより、ホスト２は、指定した限界値を超えた最終確認時間を含むエントリの情報が、ホスト２にとって不要であることをメモリシステム３に通知できる。

メモリシステム３のベリファイ処理部１２３は、コマンドに指定された最終確認時間の限界値に従って、ベリファイ状況管理テーブル２３を縮退する。つまり、ベリファイ処理部１２３は、コマンドで指定された限界値を超えた最終確認時間を含むエントリを、ベリファイ状況管理テーブル２３から削除する。

具体的には、例えば、図３に示したベリファイ状況管理テーブル２３では、最終確認時間として、対応するＬＢＡのユーザデータの完全性が確認されてから経過した時間が示されている。この場合、ベリファイ処理部１２３は、例えば、限界値として１０００００が指定されたコマンドに従って、限界値を超えた最終確認時間（１０８０００）を含むＬＢＡ１０１のエントリを、ベリファイ状況管理テーブル２３から削除する。

これにより、ベリファイ状況管理テーブル２３を格納するために設けられるＤＲＡＭ６内の領域のサイズを縮小できる。

なお、ホスト２は、最終確認時間の限界値の指定を解除することを示すコマンドを、メモリシステム３に送信してもよい。メモリシステム３のベリファイ処理部１２３は、このコマンドに応じて、ベリファイ状況管理テーブル２３の縮退を停止する。

図９は、ＣＰＵ１２によって実行されるベリファイコマンド処理の手順の例を示すフローチャートである。ＣＰＵ１２は、このベリファイコマンド処理を、強制のベリファイコマンド（第１ベリファイコマンド）をホスト２から受信したことに応じて実行する。ここでは、ベリファイコマンドが、ベリファイ処理の対象となるＬＢＡ範囲を指定している場合を例示する。

まず、ＣＰＵ１２はベリファイ対象のＬＢＡを決定する（ステップＳ１０１）。ベリファイ対象のＬＢＡは、ベリファイコマンドで指定されたＬＢＡ範囲内の１つのＬＢＡである。決定したベリファイ対象のＬＢＡを、対象ＬＢＡとも称する。

ＣＰＵ１２は論理物理アドレス変換テーブル２２を用いて、対象ＬＢＡに対応する物理アドレスを特定する（ステップＳ１０２）。そして、ＣＰＵ１２はＮＡＮＤ型フラッシュメモリ５から、特定した物理アドレスのデータを読み出す（ステップＳ１０３）。読み出すデータは、所定長のデータである。なお、以下では、読み出したデータを、リードデータとも称する。

次いで、ＣＰＵ１２は、リードデータを用いてベリファイ処理を行う（ステップＳ１０４）。ベリファイ処理は、リードデータに含まれるユーザデータの完全性を検証するための処理である。ＣＰＵ１２は、ベリファイ処理の結果として、例えば、ユーザデータの完全性が確認されたことを示す情報と、ユーザデータの完全性が確認されなかったことを示す情報のいずれか一方を得る。ベリファイ処理の具体的な手順については、図１０のフローチャートを参照して後述する。

ＣＰＵ１２の処理は、ベリファイ処理の結果に応じて分岐する（ステップＳ１０５）。

具体的には、ベリファイ処理の結果が、ユーザデータの完全性が確認されたことを示す場合（ステップＳ１０５でＹＥＳ）、ＣＰＵ１２は、ベリファイ状況管理テーブル２３において、対象ＬＢＡに関連付けられた最終確認時間を更新する（ステップＳ１０６）。例えば、最終確認時間が、ユーザデータの完全性が確認されてから経過した時間を示す場合、ＣＰＵ１２は、対象ＬＢＡに関連付けられた最終確認時間として、０を設定する。この場合、ベリファイ状況管理テーブル２３において、最終確認時間は、時間の経過に伴って増加するように構成される。あるいは、ＣＰＵ１２は、対象ＬＢＡに関連付けられた最終確認時間として、現在の時刻を設定してもよい。そして、ＣＰＵ１２は、対象ＬＢＡのユーザデータの完全性が確認されたことをホスト２に通知し（ステップＳ１０７）、ＣＰＵ１２の処理はステップＳ１０９に進む。なお、ＣＰＵ１２は、ベリファイコマンドで指定されたＬＢＡ範囲に含まれる全てのＬＢＡのユーザデータに関するベリファイ結果を、まとめてホスト２に通知してもよい。

ベリファイ処理の結果が、ユーザデータの完全性が確認されなかったことを示す場合（ステップＳ１０５でＮＯ）、ＣＰＵ１２は、対象ＬＢＡのユーザデータの完全性が確認されなかったことをホスト２に通知し（ステップＳ１０８）、ＣＰＵ１２の処理はステップＳ１０９に進む。つまり、ユーザデータの完全性が確認されなかった場合、ＣＰＵ１２はベリファイ状況管理テーブル２３において、対象ＬＢＡに関連付けられた最終確認時間を更新しない。

次いで、ＣＰＵ１２は、ベリファイ対象の別のＬＢＡがあるか否かを判定する（ステップＳ１０９）。つまり、ＣＰＵ１２は、ベリファイコマンドで指定されたＬＢＡ範囲に、ユーザデータに対するベリファイ処理がまだ行われていないＬＢＡが残っているか否かを判定する。

ベリファイ対象の別のＬＢＡがある場合（ステップＳ１０９でＹＥＳ）、ＣＰＵ１２の処理はステップＳ１０１に戻り、その別のＬＢＡを対象とした処理を行う。

一方、ベリファイ対象の別のＬＢＡがない場合（ステップＳ１０９でＮＯ）、すなわちベリファイコマンドで指定されたＬＢＡ範囲内の全てのＬＢＡのユーザデータに対するベリファイ処理が完了した場合、ＣＰＵ１２はベリファイコマンド処理を終了する。

以上のベリファイコマンド処理により、ＣＰＵ１２はベリファイ状況管理テーブル２３を更新し得る。具体的には、ＣＰＵ１２は、ベリファイコマンドで指定されたＬＢＡ範囲内の各ＬＢＡのユーザデータの完全性を検証する。そして、ＣＰＵ１２は、完全性を確認したユーザデータのＬＢＡに関連付けられた最終確認時間を更新する。これにより、メモリシステム３において、各ＬＢＡに記憶されているユーザデータの完全性の最終確認時間を管理できる。

図１０は、ＣＰＵ１２によって実行されるベリファイ処理の手順の例を示すフローチャートである。ベリファイ処理は、ユーザデータの完全性を検証するための処理である。ベリファイ処理は、例えば、図９を参照して前述したベリファイコマンド処理のステップＳ１０４に相当する。ここでは、ＣＰＵ１２がＮＡＮＤ型フラッシュメモリ５から読み出した、対象ＬＢＡのデータ（リードデータ）を用いて、ベリファイ処理を行う場合を例示する。また、リードデータには、ユーザデータ５２、ＰＩ５３、およびＬＢＡ５１が含まれている場合を例示する。

まず、ＣＰＵ１２はユーザデータ５２を用いてＣＲＣ符号を算出する（ステップＳ２０１）。そして、ＣＰＵ１２は、算出したＣＲＣ符号が、ＰＩ５３に含まれるＧｕａｒｄフィールド５３１内のＣＲＣ符号と一致しているかを判定する（ステップＳ２０２）。

算出したＣＲＣ符号がＧｕａｒｄフィールド５３１内のＣＲＣ符号とは異なる場合（ステップＳ２０２でＮＯ）、ＣＰＵ１２は、ユーザデータ５２の完全性が確認されなかったことを示すベリファイ結果を生成し（ステップＳ２０３）、ベリファイ処理を終了する。

算出したＣＲＣ符号がＧｕａｒｄフィールド５３１内のＣＲＣ符号と一致する場合（ステップＳ２０２のＹＥＳ）、ＣＰＵ１２は、リードデータ内のＬＢＡ５１が、ＰＩ５３に含まれるＲｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３３内のＬＢＡと一致しているか否かを判定する（ステップＳ２０４）。なお、ＣＰＵ１２は、対象ＬＢＡが、Ｒｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３３内のＬＢＡと一致しているか否かを判定してもよい。

リードデータ内のＬＢＡ５１が、ＰＩ５３に含まれるＲｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３３内のＬＢＡと一致している場合（ステップＳ２０４でＹＥＳ）、ＣＰＵ１２は、ユーザデータ５２の完全性が確認されたことを示すベリファイ結果を生成し（ステップＳ２０５）、ベリファイ処理を終了する。

一方、リードデータ内のＬＢＡ５１が、ＰＩ５３に含まれるＲｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３１内のＬＢＡとは異なる場合（ステップＳ２０４でＮＯ）、ＣＰＵ１２は、ユーザデータ５２の完全性が確認されなかったことを示すベリファイ結果を生成し（ステップＳ２０３）、ベリファイ処理を終了する。

以上のベリファイ処理により、ＣＰＵ１２はＰＩ５３を用いてユーザデータ５２の完全性を検証できる。なお、リードデータ内のＬＢＡ５１とＲｅｆｅｒｅｎｃｅ Ｔａｇフィールド５３１内のＬＢＡとを比較するステップＳ２０４の処理は省略されてもよい。

また、リードデータにＰＩ５３が含まれていない場合、ＣＰＵ１２は、リードデータに含まれるＰＩ５３と同等の情報（例えばＣＲＣ符号５４）を用いて、ユーザデータ５２の完全性を検証してもよい。具体的には、ＣＰＵ１２は、ユーザデータ５２を用いてＣＲＣ符号を算出し、算出したＣＲＣ符号が、リードデータ内のＣＲＣ符号５４と一致するか否かを判定する。算出したＣＲＣ符号が、リードデータ内のＣＲＣ符号５４と一致する場合、ＣＰＵ１２は、ユーザデータ５２の完全性が確認されたことを示すベリファイ結果を生成する。一方、算出したＣＲＣ符号が、リードデータ内のＣＲＣ符号５４とは異なる場合、ＣＰＵ１２は、ユーザデータ５２の完全性が確認されなかったことを示すベリファイ結果を生成する。

図１１は、ＣＰＵ１２によって実行されるベリファイコマンド処理の手順の別の例を示すフローチャートである。ＣＰＵ１２は、このベリファイコマンド処理を、許容時間範囲を指定したベリファイコマンド（第２ベリファイコマンド）をホスト２から受信したことに応じて実行する。ここでは、ベリファイコマンドが、ベリファイ処理の対象となるＬＢＡ範囲を指定している場合を例示する。

まず、ＣＰＵ１２はベリファイ対象のＬＢＡ（対象ＬＢＡ）を決定する（ステップＳ３０１）。ＣＰＵ１２はベリファイ状況管理テーブル２３から、対象ＬＢＡに関連付けられた最終確認時間を取得する（ステップＳ３０２）。

ＣＰＵ１２は、取得した最終確認時間が、ベリファイコマンドで指定された許容時間範囲内であるか否かを判定する（ステップＳ３０３）。

取得した最終確認時間が許容時間範囲外である場合（ステップＳ３０３でＮＯ）、ＣＰＵ１２は、ステップＳ３０４からステップＳ３１０までの処理により、対象ＬＢＡのユーザデータの完全性を検証し、その検証結果をホスト２に通知するための処理を行う。ステップＳ３０４からステップＳ３１０までの処理は、図９を参照して前述したベリファイコマンド処理のステップＳ１０２からステップＳ１０８までの処理と同様であるのでその説明を省略する。そして、ＣＰＵ１２は、ベリファイ対象の別のＬＢＡがあるか否かを判定する（ステップＳ３１１）。ベリファイ対象の別のＬＢＡがある場合（ステップＳ３１１でＹＥＳ）、ＣＰＵ１２の処理はステップＳ３０１に戻り、その別のＬＢＡを対象とした処理を行う。一方、ベリファイ対象の別のＬＢＡがない場合（ステップＳ３１１でＮＯ）、ＣＰＵ１２はベリファイコマンド処理を終了する。

取得した最終確認時間が許容時間範囲内である場合（ステップＳ３０３でＹＥＳ）、ＣＰＵ１２は、ベリファイ対象の別のＬＢＡがあるか否かを判定する（ステップＳ３１１）。ベリファイ対象の別のＬＢＡがある場合（ステップＳ３１１でＹＥＳ）、ＣＰＵ１２の処理はステップＳ３０１に戻り、その別のＬＢＡを対象とした処理を行う。一方、ベリファイ対象の別のＬＢＡがない場合（ステップＳ３１１でＮＯ）、ＣＰＵ１２はベリファイコマンド処理を終了する。つまり、取得した最終確認時間が許容時間範囲内である場合、ＣＰＵ１２は、対象ＬＢＡのユーザデータの完全性を検証するための処理を行うことなく、別のＬＢＡを対象とした処理を行い得る。なお、取得した最終確認時間が許容時間範囲内である場合、ＣＰＵ１２は、許容時間範囲内の時間に対象ＬＢＡのユーザデータの完全性を確認済みであることを、ホスト２に通知してもよい。

以上のベリファイコマンド処理により、ＣＰＵ１２は、対象ＬＢＡに対応する最終確認時間が許容時間範囲外である場合、ベリファイ状況管理テーブル２３を更新し得る。これにより、メモリシステム３において、各ＬＢＡに格納されているユーザデータの最終確認時間を管理できる。

また、対象ＬＢＡに対応する最終確認時間が許容時間範囲内である場合、ＣＰＵ１２は、対象ＬＢＡのユーザデータの完全性を検証するためのベリファイ処理を行わない。つまり、ＣＰＵ１２は、ユーザデータの完全性が許容時間範囲内に確認されているＬＢＡについては、ベリファイ処理を行わない。このように、ＣＰＵ１２は、ベリファイ状況管理テーブル２３に記録された最終確認時間を利用することで、各ＬＢＡのユーザデータをＮＡＮＤ型フラッシュメモリ５から読み出す回数を低減し得る。したがって、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減できる。

図１２は、ＣＰＵ１２によって実行されるパトロール処理に付随したベリファイ処理の手順の例を示すフローチャートである。ＣＰＵ１２は、パトロール処理およびパトロール処理に付随したベリファイ処理を、例えば一定時間毎に実行する。

まず、ＣＰＵ１２は、ステップＳ４０１からステップＳ４０６までの処理で、ＮＡＮＤ型フラッシュメモリ５に対するパトロール処理を行う。

具体的には、ＣＰＵ１２は、読み出し対象の物理アドレスを決定する（ステップＳ４０１）。ＣＰＵ１２は、パトロール処理において、ＮＡＮＤ型フラッシュメモリ５に記憶されているデータを、特定の順序で、所定データ長単位で読み出す。ＣＰＵ１２は、その特定の順序に従って、所定データ長単位でデータを読み出すために、読み出し対象の物理アドレスを決定する。以下では、決定した読み出し対象の物理アドレスを、対象物理アドレスとも称する。

ＣＰＵ１２はＮＡＮＤ型フラッシュメモリ５から、対象物理アドレスのデータを読み出す（ステップＳ４０２）。そして、ＣＰＵ１２は論理物理アドレス変換テーブル２２を用いて、対象物理アドレスに対応するＬＢＡを特定する（ステップＳ４０３）。

ＣＰＵ１２は、対象物理アドレスに対応するＬＢＡを特定できたか否かを判定する（ステップＳ４０４）。換言すると、ＣＰＵ１２は、読み出した対象物理アドレスのデータ（リードデータ）が有効データであるか、それとも無効データであるかを判定する。

対象物理アドレスに対応するＬＢＡを特定できなかった場合（ステップＳ４０４でＮＯ）、つまりリードデータが無効データである場合、ＣＰＵ１２の処理はステップＳ４１１に進む。ＣＰＵ１２は、無効データであるリードデータを何等処理することなく、後続するデータのための処理に進む。

対象物理アドレスに対応するＬＢＡを特定できた場合（ステップＳ４０４でＹＥＳ）、つまりリードデータが有効データである場合、ＣＰＵ１２はリードデータに対して、ＥＣＣ５５を用いた誤り訂正処理を行う（ステップＳ４０５）。ＣＰＵ１２は、誤り訂正処理で誤りが訂正されたビット数が閾値を超えたか否かを判定する（ステップＳ４０６）。誤り訂正処理で誤りが訂正されたビット数が閾値を超えた場合（ステップＳ４０６でＹＥＳ）、ＣＰＵ１２は、リードデータを格納しているブロックを、リフレッシュまたはＧＣ対象のブロックに設定し（ステップＳ４０７）、ＣＰＵ１２の処理はステップＳ４０８に進む。リフレッシュ処理またはＧＣ処理では、リフレッシュまたはＧＣ対象のブロック内の有効データが別のブロックに書き込まれる。一方、誤り訂正処理で誤りが訂正されたビット数が閾値以下である場合（ステップＳ４０６でＮＯ）、ＣＰＵ１２の処理はステップＳ４０８に進む。

次いで、ＣＰＵ１２は、リードデータを用いてベリファイ処理を行う（ステップＳ４０８）。ベリファイ処理は、リードデータに含まれるユーザデータ５２の完全性を検証するための処理である。ベリファイ処理の具体的な手順は、図１０のフローチャートを参照して前述した通りである。なお、リードデータは、パトロール処理のためにステップＳ４０２で既に読み出したデータであるので、ＣＰＵ１２は、ベリファイ処理を行うために、改めてＮＡＮＤ型フラッシュメモリ５からデータを読み出す必要がない。

ＣＰＵ１２の処理は、ベリファイ処理の結果に応じて分岐する（ステップＳ４０９）。

具体的には、ベリファイ処理の結果が、ユーザデータの完全性が確認されたことを示す場合（ステップＳ４０９でＹＥＳ）、ＣＰＵ１２は、ベリファイ状況管理テーブル２３において、ステップＳ４０３で特定したＬＢＡ（対象ＬＢＡ）に関連付けられた最終確認時間を更新し（ステップＳ４１０）、ＣＰＵ１２の処理はステップＳ４１１に進む。

ベリファイ処理の結果が、ユーザデータの完全性が確認されなかったことを示す場合（ステップＳ４０９でＮＯ）、ＣＰＵ１２の処理はステップＳ４１１に進む。つまり、ユーザデータの完全性が確認されなかった場合、ＣＰＵ１２はベリファイ状況管理テーブル２３において、対象ＬＢＡに関連付けられた最終確認時間を更新しない。

次いで、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５の全データに対するパトロール処理が完了したか否かを判定する（ステップＳ４１１）。つまり、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５内のブロックに、パトロール処理でまだ読み出されていないデータが残っているか否かを判定する。

全データに対するパトロール処理が完了していない場合（ステップＳ４１１でＮＯ）、ＣＰＵ１２の処理はステップＳ４０１に戻り、まだ読み出されていないデータを対象としたパトロール処理を行う。

一方、全データに対するパトロール処理が完了した場合（ステップＳ４１１でＹＥＳ）、ＣＰＵ１２はパトロール処理およびベリファイ処理を終了する。

以上のパトロール処理およびベリファイ処理により、ＣＰＵ１２は、パトロール処理で読み出したデータに対して、ベリファイ処理も行うことができる。これにより、ＣＰＵ１２は、パトロール処理とベリファイ処理とが別々に行われる場合よりも、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す回数を低減できる。したがって、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減しながら、データを保全できる。

（第２実施形態）
第１実施形態では、データのベリファイ状況が論理アドレス単位（例えばＬＢＡ単位）で管理される。これに対して、第２実施形態では、データのベリファイ状況がゾーン単位で管理される。

第２実施形態に係るメモリシステム３の構成は第１実施形態のメモリシステム３と同様である。第２実施形態と第１実施形態とでは、ベリファイ状況をゾーン毎に管理するための構成のみが異なる。以下、第１実施形態と異なる点を主に説明する。

第２実施形態に係るメモリシステム３は、ＮＡＮＤ型フラッシュメモリ５に格納されるデータをゾーン単位で管理する方法として、例えばＮＶＭｅ規格で規定されたＺｏｎｅｄ Ｎａｍｅｓｐａｃｅｓ（ＺＮＳ）を用いる。

図１３を参照して、ＺＮＳについて説明する。メモリシステム３にアクセスするためにホスト２によって使用されるＬＢＡ空間の全体は、複数の部分空間に分割され得る。各部分空間は、ネームスペースと称されることがある。ＺＮＳでは、１つのネームスペースのＬＢＡ空間の全体は、複数のゾーンに分割され得る。複数のゾーンのそれぞれは、複数のＬＢＡを含み得る。１つのネームスペースを分割して得られる複数のゾーンのそれぞれは、連続し、且つ重複しない複数のＬＢＡで構成されるＬＢＡ範囲に対応する。各ゾーンは、ＮＡＮＤ型フラッシュメモリ５にアクセスするための単位として用いられる。

図１３に示す例では、ネームスペースはｚ個のＬＢＡ０～ＬＢＡ（ｚ－１）に対応し、ｘ個のゾーン０～ゾーン（ｘ－１）を備える。ＬＢＡ０はゾーン０の最小のＬＢＡである。また、ＬＢＡ（ｚ－１）はゾーン（ｘ－１）の最大のＬＢＡである。

１つのゾーン内の書き込みは、シーケンシャルに実行される。１つのゾーンは、ＮＡＮＤ型フラッシュメモリ５内の任意の物理単位に対応し得る。例えば、１つのゾーンは、ＮＡＮＤ型フラッシュメモリ５内の１つのブロックに対応する。この場合、１つのブロックは、１つのゾーンに割り当てられたＬＢＡ範囲に含まれる連続するＬＢＡを用いてアクセスされる。

図１４は、第２実施形態に係るメモリシステム３を含む情報処理システム１の構成例を示す。ＤＲＡＭ６には、ＦＷ２１の格納領域、ゾーン－物理アドレス変換テーブル２５のキャッシュ領域、およびベリファイ状況管理テーブル２３の格納領域が設けられる。つまり、第２実施形態のメモリシステム３では、第１実施形態のメモリシステム３で用いられる論理物理アドレス変換テーブル２２の代わりに、ゾーン－物理アドレス変換テーブル２５が用いられる。

ＤＲＡＭ６には、ゾーンディスクリプタ２６の格納領域がさらに設けられていてもよい。ゾーンディスクリプタ２６は、各ゾーンの構成や状態を示す情報を含む。あるゾーンに対応するゾーンディスクリプタ２６は、例えば、そのゾーンの先頭のＬＢＡ（すなわち最小のＬＢＡ）、そのゾーンに書き込み可能な容量等の情報を含む。

図１５はゾーン－物理アドレス変換テーブル２５の一構成例を示す。ゾーン－物理アドレス変換テーブル２５は、ゾーンそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを管理する。ゾーン－物理アドレス変換テーブル２５において、１つのゾーンは、例えば、そのゾーンに割り当てられたＬＢＡ範囲の先頭のＬＢＡ（例えばＬＢＡ）で表される。

図１５に示す例では、ゾーン“０”に物理アドレス“Ｘ”が、ゾーン“１”に物理アドレス“Ｙ”が、ゾーン“２”に物理アドレス“Ｚ”が、それぞれマッピングされている。

コントローラ４は、ゾーン－物理アドレス変換テーブル２５を用いて、ＮＡＮＤ型フラッシュメモリ５の記憶領域を論理的に分割した複数の記憶領域を管理する。これら複数の記憶領域は、複数のゾーンにそれぞれ対応する。複数のゾーンのそれぞれは、例えば、そのゾーンに割り当てられたＬＢＡ範囲の先頭のＬＢＡで特定される。

図１６はベリファイ状況管理テーブル２３の一構成例を示す。ベリファイ状況管理テーブル２３は、各ゾーンの先頭のＬＢＡにそれぞれ対応する複数のエントリを含み得る。各エントリは、ＬＢＡのフィールドと、最終確認時間のフィールドとを含む。

あるゾーンに対応するエントリにおいて、ＬＢＡのフィールドはそのゾーンに割り当てられたＬＢＡ範囲の先頭のＬＢＡを示す。

また、最終確認時間のフィールドは、そのゾーンのユーザデータの完全性が最後に確認された時間を示す。最終確認時間のフィールドに示される時間は、例えば、（Ａ）対応するゾーンのユーザデータの完全性が最後に確認されてから経過した時間、を示す。経過時間は、例えば分単位の時間で表される。また、最終確認時間のフィールドに示される時間は、（Ｂ）対応するゾーンのユーザデータの完全性が最後に確認された時刻、を示してもよい。以下の説明において、最終確認時間という用語は（Ａ）または（Ｂ）を意味するために用いられる。

図１６に示す例では、Ｚｏｎｅ“１”のユーザデータの完全性が確認されてから経過した時間は１分である。Ｚｏｎｅ“１００”のユーザデータの完全性が確認されてから経過した時間は１４４００分である。Ｚｏｎｅ“１０１”のユーザデータの完全性が確認されてから経過した時間は１０８０００分である。

なお、ベリファイ状況管理テーブル２３を用いる代わりに、最終確認時間をゾーンディスクリプタ２６に含めるようにしてもよい。

次いで、ベリファイ状況をゾーン毎に管理する場合のコマンド処理部１２１、リード処理部１２２、ベリファイ処理部１２３、パトロール処理部１２４、およびベリファイ状況管理部１２５の動作について例示する。

まず、ベリファイ状況管理テーブル２３で管理される最終確認時間について説明する。最終確認時間は、例えばベリファイ状況管理部１２５に設けられるタイマーを用いて決定される。

（Ａ）最終確認時間が、各ゾーンのユーザデータの完全性が最後に確認されてから経過した時間を示す場合、あるゾーンのユーザデータの完全性が確認されたことに応じて、そのゾーンに関連付けられる最終確認時間として、ベリファイ状況管理テーブル２３に０が設定される。ベリファイ状況管理部１２５は、そのゾーンのユーザデータの完全性が次に確認されるまでの間、例えば定期的に、タイマーに基づく時間の経過に応じて、設定されている最終確認時間を増加させる。そのゾーンのユーザデータの完全性が次に確認された場合には、そのゾーンに関連付けられる最終確認時間として、再び０が設定される。

（Ｂ）最終確認時間が、各ゾーンのユーザデータの完全性が最後に確認された時刻を示す場合、あるゾーンのデータの完全性が確認されたことに応じて、そのゾーンに関連付けられる最終確認時間として、ベリファイ状況管理部１２５のタイマーを用いて取得された現在の時刻がベリファイ状況管理テーブル２３に設定される。そのゾーンのデータの完全性が次に確認された場合、設定されている最終確認時間は、ベリファイ状況管理部１２５のタイマーを用いてさらに取得された現在の時刻で更新される。

図１７および図１８を参照して、ホスト２からベリファイコマンドを受信した場合のメモリシステム３の動作を説明する。以下では、説明を分かりやすくするために、ベリファイコマンドが１つのゾーンに割り当てられたＬＢＡ範囲を指定している場合について主に説明する。ベリファイコマンドは、前述したように、ベリファイの対象となるデータの先頭ＬＢＡと、当該データのサイズとを含む。ここでは、ベリファイコマンドで指定された先頭ＬＢＡが、１つのゾーンの先頭ＬＢＡに対応する。したがって、ベリファイコマンドで指定された先頭ＬＢＡが、ゾーンを識別する情報として用いられる。なお、ベリファイコマンドが複数のゾーンに跨るＬＢＡ範囲を指定している場合には、１つのゾーンに対応するＬＢＡ範囲毎に、以下の説明と同様の動作が行われる。

図１７は、メモリシステム３における、第１ベリファイコマンドに応じた動作の例を示す。メモリシステム３のコントローラ４は、第１ベリファイコマンドに応じて、指定されたＬＢＡ範囲に対応するゾーンのユーザデータの完全性を検証する。具体的な動作について以下に説明する。以下では、第１ベリファイコマンドで指定された先頭ＬＢＡで識別されるゾーンを、対象ゾーンとも称する。

まず、コマンド処理部１２１はホスト２からホストＩ／Ｆ１１を介して、第１ベリファイコマンドを受信する。コマンド処理部１２１は、ゾーン－物理アドレス変換テーブル２５を用いて、受信した第１ベリファイコマンドで指定された先頭ＬＢＡに対応する物理アドレスを取得する。コマンド処理部１２１は、取得した物理アドレス（対象物理アドレス）をリード処理部１２２に送出する。また、コマンド処理部１２１は、第１ベリファイコマンドで指定された先頭ＬＢＡをベリファイ処理部１２３に送出する。

リード処理部１２２は、コマンド処理部１２１によって送出された物理アドレスを用いて、その物理アドレスのデータをＮＡＮＤ型フラッシュメモリ５から読み出す。例えば、対象ゾーンが、ＮＡＮＤ型フラッシュメモリ５内の対象物理アドレスで特定される１つのブロックに対応する場合、リード処理部１２２は、そのブロック内のデータを先頭から順に所定データ長単位で読み出してもよい。以下では、リード処理部１２２が読み出した所定データ長単位のデータを、リードデータとも称する。また、リードデータは、図４を参照して前述したデータ構造５０の構成を有しているものとする。

リード処理部１２２は、リードデータをベリファイ処理部１２３に送出する。なお、リード処理部１２２は、リードデータをＤＲＡＭ６（より詳しくはリードバッファ）に格納してもよい。

ベリファイ処理部１２３は、リードデータに含まれるユーザデータ５２の完全性を検証する。ベリファイ処理部１２３によるユーザデータ５２の完全性を検証するための動作は、第１実施形態で説明した通りである。ベリファイ処理部１２３は、例えば、リード処理部１２２によって送出された所定データ長単位のリードデータを順に処理することで、対象ゾーン内の全ユーザデータの完全性を検証する。１つのゾーン内の全ユーザデータは、そのゾーンに割り当てられたＬＢＡ範囲に含まれる全てのＬＢＡのユーザデータである。

対象ゾーン内の全ユーザデータの完全性が確認された場合、ベリファイ処理部１２３は、ベリファイ状況管理テーブル２３において、先頭ＬＢＡに関連付けられた最終確認時間を更新する。そして、ベリファイ処理部１２３は、指定されたＬＢＡ範囲（すなわちゾーン）のユーザデータの完全性が確認されたことをホスト２に通知する。

また、対象ゾーン内の少なくとも一部のユーザデータの完全性が確認されなかった場合、ベリファイ処理部１２３は、ベリファイ状況管理テーブル２３において、先頭ＬＢＡに関連付けられた最終確認時間を更新しない。そして、ベリファイ処理部１２３は、指定されたＬＢＡ範囲（ゾーン）のユーザデータの完全性が確認されなかったことをホスト２に通知する。

以上の動作により、メモリシステム３は、第１ベリファイコマンドで指定されたＬＢＡ範囲（ゾーン）のユーザデータの完全性を検証できる。

図１８は、メモリシステム３における、第２ベリファイコマンドに応じた動作の例を示す。第２ベリファイコマンドはＬＢＡ範囲と許容時間範囲とを指定する。コントローラ４は、第２ベリファイコマンドに応じて、指定されたＬＢＡ範囲に対応するゾーンのユーザデータの完全性が最後に確認された時間が許容時間範囲外である場合に、そのゾーンのユーザデータの完全性を検証する。また、コントローラ４は、指定されたＬＢＡ範囲に対応するゾーンのユーザデータの完全性が最後に確認された時間が許容時間範囲内である場合、そのゾーンのユーザデータの完全性を検証しない。つまり、コントローラ４は、指定されたＬＢＡ範囲に対応するゾーンのユーザデータの完全性が最後に確認された時間が許容時間範囲内である場合、そのゾーンに対するベリファイ動作をスキップする。具体的な動作について以下に説明する。以下では、第２ベリファイコマンドで指定された先頭ＬＢＡで識別されるゾーンを、対象ゾーンとも称する。

まず、コマンド処理部１２１はホスト２からホストＩ／Ｆ１１を介して、第２ベリファイコマンドを受信する。コマンド処理部１２１は、第２ベリファイコマンドで指定された先頭ＬＢＡを用いて、ベリファイ状況管理テーブル２３から、対象ゾーンに関連付けられた最終確認時間を取得する。

次いで、コマンド処理部１２１は、取得した最終確認時間が、第２ベリファイコマンドで指定された許容時間範囲内であるか否かを判定する。

取得した最終確認時間が許容時間範囲内である場合、コマンド処理部１２１は、対象ゾーンのユーザデータの完全性を検証する動作が行われないように制御する。具体的には、コマンド処理部１２１は、対象ゾーンに対応する物理アドレス（例えば先頭ＬＢＡに対応する物理アドレス）をリード処理部１２２に送出しない。また、コマンド処理部１２１は、対象ゾーンを識別する先頭ＬＢＡをベリファイ処理部１２３に送出しない。これにより、リード処理部１２２は、ＮＡＮＤ型フラッシュメモリ５から、対象ゾーンに対応する物理アドレスのデータを読み出さず、ベリファイ処理部１２３は対象ゾーンのユーザデータの完全性を検証しない。したがって、コマンド処理部１２１は、対象ゾーンの最終確認時間が許容時間範囲内である場合、対象ゾーンに対するベリファイ動作をスキップする。なお、コマンド処理部１２１は、対象ゾーンのユーザデータの完全性が許容時間範囲内の時間に確認済みであることを、ホスト２に通知してもよい。

一方、取得した最終確認時間が許容時間範囲外である場合、コマンド処理部１２１はゾーン－物理アドレス変換テーブル２５を用いて、先頭ＬＢＡに対応する物理アドレスを取得する。コマンド処理部１２１は、取得した物理アドレスをリード処理部１２２に送出する。また、コマンド処理部１２１は、先頭ＬＢＡをベリファイ処理部１２３に送出する。以降のリード処理部１２２およびベリファイ処理部１２３による動作は、図１７を参照して前述した通りである。したがって、対象ゾーンの最終確認時間が許容時間範囲外である場合、対象ゾーンに対するベリファイ動作を行うことができる。

以上の動作により、メモリシステム３は、対象ゾーンの全ユーザデータの最終確認時間が許容時間範囲内である場合に、対象ゾーンに対するベリファイ動作をスキップできる。つまり、許容時間範囲を指定する第２ベリファイコマンドを用いる場合、対象ゾーンに関連付けられた最終確認時間を考慮して、ベリファイ動作を行うかどうかを制御できる。したがって、例えば許容時間範囲を指定しない第１ベリファイコマンドを用いる場合と比較して、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す回数を低減できる可能性がある。よって、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減し得る。

なお、メモリシステム３における、状態問合せコマンドに応じた動作は、第１実施形態と同様である。

図１９は、メモリシステム３における、パトロール処理に付随したベリファイ処理の例を示す。

まず、パトロール処理部１２４は、読み出し対象の物理アドレス（対象物理アドレス）を決定する。パトロール処理部１２４は、決定した対象物理アドレスをリード処理部１２２に送出する。対象物理アドレスを決定する方法は、第１実施形態で前述した通りである。

また、パトロール処理部１２４はゾーン－物理アドレス変換テーブル２５を用いて、対象物理アドレスに対応するＬＢＡ（対象ＬＢＡ）を取得する。ゾーン－物理アドレス変換テーブル２５は、ゾーンの先頭ＬＢＡと、物理アドレスとの対応関係を示している。パトロール処理部１２４は、例えば、ゾーンの先頭ＬＢＡに対応する物理アドレスと、対象物理アドレスとの相対的な関係に基づいて、対象物理アドレスに対応するＬＢＡを取得できる。パトロール処理部１２４は、取得した対象ＬＢＡをベリファイ処理部１２３に送出する。

リード処理部１２２は、パトロール処理部１２４によって送出された対象物理アドレスを用いて、対象物理アドレスのデータをＮＡＮＤ型フラッシュメモリ５から読み出す。読み出したデータ（リードデータ）は、図４を参照して前述したデータ構造５０の構成を有しているものとする。

リード処理部１２２は、リードデータをパトロール処理部１２４とベリファイ処理部１２３とに送出する。なお、リード処理部１２２は、リードデータをＤＲＡＭ６（より詳しくはリードバッファ）に格納してもよい。

パトロール処理部１２４は、リードデータに含まれるＥＣＣ５５を用いて誤り訂正処理を行う。パトロール処理部１２４は、誤り訂正処理で誤りが訂正されたビット数（すなわちＥＣＣエラービットの数）が閾値を超えた場合、リードデータを格納しているゾーンのリセットまたは変更をホスト２に通知してもよい。ゾーンのリセットの通知には、例えば、ＮＶＭｅのＲｅｓｅｔ Ｚｏｎｅ Ｒｅｃｏｍｍｅｎｄｅｄが用いられる。ゾーンの変更の通知は、ゾーンをオフラインに設定することを含む。

また、ベリファイ処理部１２３は、リードデータに含まれるユーザデータ５２の完全性を検証する。ベリファイ処理部１２３によるユーザデータ５２の完全性を検証するための動作は、第１実施形態で説明した通りである。ベリファイ処理部１２３は、例えば、リード処理部１２２によって送出される所定データ長単位のリードデータを順に処理することで、ゾーンのそれぞれの全ユーザデータの完全性を検証する。

１つのゾーンの全ユーザデータの完全性を確認した場合、ベリファイ処理部１２３は、ベリファイ状況管理テーブル２３において、そのゾーンに関連付けられた最終確認時間を更新する。一方、１つのゾーンの少なくとも一部のユーザデータの完全性を確認できなかった場合、ベリファイ処理部１２３は、ベリファイ状況管理テーブル２３において、対象ゾーンに関連付けられた最終確認時間を更新しない。なお、１つのゾーンの少なくとも一部のユーザデータの完全性を確認できなかった場合、ベリファイ処理部１２３は、ゾーンのリセットまたは変更をホスト２に通知してもよい。

以上の動作により、メモリシステム３では、定期的なパトロール処理でＮＡＮＤ型フラッシュメモリ５から読み出したデータを、ベリファイ処理にも用いることができる。これにより、定期的にパトロール処理が行われ、さらにベリファイコマンドに応じたベリファイ処理が行われる場合のような、パトロール処理とベリファイ処理とが別々に行われる場合よりも、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す回数を低減できる。したがって、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減しながら、データを保全できる。

また、最終確認時間をゾーン単位で管理する場合、ＬＢＡ単位で管理する場合よりも、ベリファイ状況管理テーブル２３のデータ量を低減できる。

図２０は、ＣＰＵ１２によって実行されるベリファイコマンド処理の手順の例を示すフローチャートである。ＣＰＵ１２は、このベリファイコマンド処理を、強制のベリファイコマンド（第１ベリファイコマンド）をホスト２から受信したことに応じて実行する。ここでは、ベリファイコマンドが、先頭ＬＢＡとサイズにより、ベリファイ処理の対象となるＬＢＡ範囲を指定している場合を例示する。また、指定されたＬＢＡ範囲が１つ以上のゾーンに対応し得ることを想定する。

まず、ＣＰＵ１２はベリファイ対象のＬＢＡ（対象ＬＢＡ）を決定する（ステップＳ６０１）。ベリファイ対象のＬＢＡは、ベリファイコマンドで指定されたＬＢＡ範囲内の１つのＬＢＡである。そして、ＣＰＵ１２は対象ＬＢＡを含むゾーンを特定する（ステップＳ６０２）。ＣＰＵ１２は、例えばゾーンディスクリプタ２６を用いて、対象ＬＢＡを含むゾーンを特定する。以下では、特定したゾーンを、対象ゾーンとも称する。

次いで、ＣＰＵ１２はステップＳ６０３からステップＳ６０５までの処理により、対象ＬＢＡのユーザデータ５２に対するベリファイ処理を行って、対象ＬＢＡのユーザデータ５２の完全性を検証する。ステップＳ６０３からステップＳ６０５までの処理は、図９を参照して前述したベリファイコマンド処理のステップＳ１０２からステップＳ１０４までの処理と同様である。

次いで、ＣＰＵ１２の処理は、ベリファイ処理の結果に応じて分岐する（ステップＳ６０６）。

ベリファイ処理の結果が、ユーザデータの完全性が確認されなかったことを示す場合（ステップＳ６０６でＮＯ）、ＣＰＵ１２は、対象ゾーンのユーザデータの完全性が確認されなかったことをホスト２に通知し（ステップＳ６０７）、ＣＰＵ１２の処理はステップＳ６１１に進む。なお、ユーザデータの完全性が確認されなかった場合、ＣＰＵ１２はベリファイ状況管理テーブル２３において、対象ゾーンに関連付けられた最終確認時間を更新しない。

一方、ベリファイ処理の結果が、ユーザデータの完全性が確認されたことを示す場合（ステップＳ６０６でＹＥＳ）、ＣＰＵ１２は、対象ゾーンの終端までベリファイが完了したか否かを判定する（ステップＳ６０８）。具体的には、ＣＰＵ１２は、例えばゾーンディスクリプタ２６を用いて、現在の対象ＬＢＡが対象ゾーンに対応するＬＢＡ範囲の終端のＬＢＡであるか否かを判定する。現在の対象ＬＢＡが対象ゾーンに対応するＬＢＡ範囲の終端のＬＢＡである場合、ＣＰＵ１２は、対象ゾーンの終端までベリファイが完了したと判断する。

対象ゾーンの終端までベリファイが完了していない場合（ステップＳ６０８でＮＯ）、ＣＰＵ１２の処理はステップＳ６０１に戻り、後続するＬＢＡを対象とした処理を続行する。

対象ゾーンの終端までベリファイが完了した場合（ステップＳ６０８でＹＥＳ）、ＣＰＵ１２は、ベリファイ状況管理テーブル２３において、対象ゾーンに関連付けられた最終確認時間を更新する（ステップＳ６０９）。例えば、最終確認時間が、ユーザデータの完全性が確認されてから経過した時間を示す場合、ＣＰＵ１２は、対象ゾーンに関連付けられた最終確認時間として、０を設定する。あるいは、ＣＰＵ１２は、対象ゾーンに関連付けられた最終確認時間として、現在の時刻を設定してもよい。そして、ＣＰＵ１２は、対象ゾーンのユーザデータの完全性が確認されたことをホスト２に通知し（ステップＳ６１０）、ＣＰＵ１２の処理はステップＳ６１１に進む。なお、ＣＰＵ１２は、ベリファイコマンドで指定されたＬＢＡ範囲に対応する全てのゾーンのユーザデータに関するベリファイ結果を、まとめてホスト２に通知してもよい。

次いで、ＣＰＵ１２は、別のゾーンのベリファイ対象のＬＢＡがあるか否かを判定する（ステップＳ６１１）。つまり、ＣＰＵ１２は、ベリファイコマンドで指定されたＬＢＡ範囲に、ユーザデータに対するベリファイ処理がまだ行われていない別のゾーンのＬＢＡが残っているか否かを判定する。

別のゾーンのベリファイ対象のＬＢＡがある場合（ステップＳ６１１でＹＥＳ）、ＣＰＵ１２の処理はステップＳ６０１に戻り、その別のゾーンのＬＢＡを対象とした処理を行う。

一方、別のゾーンのベリファイ対象のＬＢＡがない場合（ステップＳ６１１でＮＯ）、すなわちベリファイコマンドで指定されたＬＢＡ範囲に対応する全てのゾーンに対するベリファイ処理が完了した場合、ＣＰＵ１２はベリファイコマンド処理を終了する。

以上のベリファイコマンド処理により、ＣＰＵ１２はベリファイ状況管理テーブル２３を更新し得る。具体的には、ＣＰＵ１２は、ベリファイコマンドで指定されたＬＢＡ範囲に対応する１つ以上のゾーンのそれぞれのユーザデータの完全性を検証する。そして、ＣＰＵ１２は、完全性を確認したユーザデータのゾーンに関連付けられた最終確認時間を更新する。これにより、メモリシステム３において、各ゾーンに格納されているユーザデータの完全性の最終確認時間を管理できる。

図２１は、ＣＰＵ１２によって実行されるベリファイコマンド処理の手順の別の例を示すフローチャートである。ＣＰＵ１２は、このベリファイコマンド処理を、許容時間範囲を指定したベリファイコマンド（第２ベリファイコマンド）をホスト２から受信したことに応じて実行する。ここでは、ベリファイコマンドが、ベリファイ処理の対象となるＬＢＡ範囲を指定している場合を例示する。また、指定されたＬＢＡ範囲が１つ以上のゾーンに対応し得ることを想定する。

まず、ＣＰＵ１２はベリファイ対象のＬＢＡ（対象ＬＢＡ）を決定する（ステップＳ７０１）。ＣＰＵ１２は対象ＬＢＡを含むゾーン（対象ゾーン）を特定する（ステップＳ７０２）。そして、ＣＰＵ１２はベリファイ状況管理テーブル２３から、対象ゾーンに関連付けられた最終確認時間を取得する（ステップＳ７０３）。

ＣＰＵ１２は、取得した最終確認時間が、ベリファイコマンドで指定された許容時間範囲内であるか否かを判定する（ステップＳ７０４）。

取得した最終確認時間が許容時間範囲外である場合（ステップＳ７０４でＮＯ）、ＣＰＵ１２は、ステップＳ７０５からステップＳ７１２までの処理により、対象ＬＢＡのユーザデータの完全性を検証し、終端までベリファイが完了したゾーンの検証結果をホスト２に通知するための処理を行う。ステップＳ７０５からステップＳ７１２までの処理は、図２０を参照して前述したベリファイコマンド処理のステップＳ６０３からステップＳ６１０までの処理と同様であるのでその説明を省略する。そして、ＣＰＵ１２は、別のゾーンのベリファイ対象のＬＢＡがあるか否かを判定する（ステップＳ７１３）。別のゾーンのベリファイ対象のＬＢＡがある場合（ステップＳ７１３でＹＥＳ）、ＣＰＵ１２の処理はステップＳ７０１に戻り、その別のゾーンのＬＢＡを対象とした処理を行う。一方、別のゾーンのベリファイ対象ＬＢＡがない場合（ステップＳ７１３でＮＯ）、ＣＰＵ１２はベリファイコマンド処理を終了する。

取得した最終確認時間が許容時間範囲内である場合（ステップＳ７０４でＹＥＳ）、ＣＰＵ１２は、別のゾーンのベリファイ対象のＬＢＡがあるか否かを判定する（ステップＳ７１３）。別のゾーンのベリファイ対象のＬＢＡがある場合（ステップＳ７１３のＹＥＳ）、ＣＰＵ１２の処理はステップＳ７０１に戻り、その別のゾーンのＬＢＡを対象とした処理を行う。一方、別のゾーンのベリファイ対象のＬＢＡがない場合（ステップＳ７１３でＮＯ）、ＣＰＵ１２はベリファイコマンド処理を終了する。つまり、取得した最終確認時間が許容時間範囲内である場合、ＣＰＵ１２は、対象ゾーンのユーザデータの完全性を検証するための処理を行うことなく、別のゾーンを対象とした処理を行い得る。なお、取得した最終確認時間が許容時間範囲内である場合、ＣＰＵ１２は、許容時間範囲内の時間に対象ゾーンのユーザデータの完全性が確認済みであることを、ホスト２に通知してもよい。

以上のベリファイコマンド処理により、ＣＰＵ１２は、対象ゾーンに対応する最終確認時間が許容時間範囲外である場合、ベリファイ状況管理テーブル２３を更新し得る。これにより、メモリシステム３において、各ゾーンに格納されているユーザデータの最終確認時間を管理できる。

また、対象ゾーンに対応する最終確認時間が許容時間範囲内である場合、ＣＰＵ１２は、対象ゾーンのユーザデータ（すなわち、対象ゾーンに割り当てられたＬＢＡ範囲のユーザデータ）の完全性を検証するためのベリファイ処理を行わない。つまり、ＣＰＵ１２は、ユーザデータの完全性が許容時間範囲内に確認されているゾーンについては、ベリファイ処理を行わない。このように、ＣＰＵ１２は、ベリファイ状況管理テーブル２３に記録された最終確認時間を利用することで、各ゾーンのユーザデータをＮＡＮＤ型フラッシュメモリ５から読み出す回数を低減し得る。したがって、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減できる。

図２２は、ＣＰＵ１２によって実行されるパトロール処理に付随したベリファイ処理の手順の例を示すフローチャートである。ＣＰＵ１２は、パトロール処理およびパトロール処理に付随したベリファイ処理を、例えば一定時間毎に実行する。

まず、ＣＰＵ１２は、ステップＳ８０１からステップＳ８０６までの処理で、ＮＡＮＤ型フラッシュメモリ５に対するパトロール処理を行う。パトロール処理は、ＮＡＮＤ型フラッシュメモリ５に含まれる複数のブロックのうち、誤りビット数が閾値を上回るデータが格納されているブロックそれぞれを検出するための処理である。ＣＰＵ１２は、例えば、検出されたブロックの物理アドレスが、あるゾーンに含まれるＬＢＡに対応する場合、そのゾーンのリセットまたは変更をホスト２に通知する。

具体的には、ＣＰＵ１２は、読み出し対象の物理アドレスを決定する（ステップＳ８０１）。ＣＰＵ１２はＮＡＮＤ型フラッシュメモリ５から、対象物理アドレスのデータを読み出す（ステップＳ８０２）。そして、ＣＰＵ１２はゾーン－物理アドレス変換テーブル２５を用いて、対象物理アドレスに対応するＬＢＡを特定する（ステップＳ８０３）。

ＣＰＵ１２は、対象物理アドレスに対応するＬＢＡを特定できたか否かを判定する（ステップＳ８０４）。換言すると、ＣＰＵ１２は、読み出した対象物理アドレスのデータ（リードデータ）が有効データであるか、それとも無効データであるかを判定する。

対象物理アドレスに対応するＬＢＡを特定できなかった場合（ステップＳ８０４でＮＯ）、つまりリードデータが無効データである場合、ＣＰＵ１２の処理はステップＳ８１６に進む。ＣＰＵ１２は、無効データであるリードデータを何等処理することなく、後続するデータのための処理に進む。

対象物理アドレスに対応するＬＢＡを特定できた場合（ステップＳ８０４でＹＥＳ）、つまりリードデータが有効データである場合、ＣＰＵ１２は、特定したＬＢＡを含むゾーン（対象ゾーン）を特定する（ステップＳ８０５）。そして、ＣＰＵ１２はリードデータに対して、ＥＣＣ５５を用いた誤り訂正処理を行う（ステップＳ８０６）。ＣＰＵ１２は、誤り訂正処理で誤りが訂正されたビット数が閾値を超えたか否かを判定する（ステップＳ８０７）。誤り訂正処理で誤りが訂正されたビット数が閾値を超えた場合（ステップＳ８０７でＹＥＳ）、ＣＰＵ１２は、対象ゾーンのリセットまたは変更をホスト２に通知し（ステップＳ８０８）、ＣＰＵ１２の処理はステップＳ８０９に進む。ホスト２は、この通知に応じて対象ゾーンをリセットまたは変更し得る。一方、誤り訂正処理で誤りが訂正されたビット数が閾値以下である場合（ステップＳ８０７でＮＯ）、ＣＰＵ１２の処理はステップＳ８０９に進む。

次いで、ＣＰＵ１２は、リードデータを用いてベリファイ処理を行う（ステップＳ８０９）。ベリファイ処理の具体的な手順は、図１０のフローチャートを参照して前述した通りである。なお、リードデータは、パトロール処理のためにステップＳ８０２で既に読み出したデータであるので、ＣＰＵ１２は、ベリファイ処理を行うために、改めてＮＡＮＤ型フラッシュメモリ５からデータを読み出す必要がない。

ＣＰＵ１２の処理は、ベリファイ処理の結果に応じて分岐する（ステップＳ８１０）。

具体的には、ベリファイ処理の結果が、ユーザデータの完全性が確認されたことを示す場合（ステップＳ８１０でＹＥＳ）、ＣＰＵ１２の処理はステップＳ８１２に進む。一方、ベリファイ処理の結果が、ユーザデータの完全性が確認されなかったことを示す場合（ステップＳ８１０でＮＯ）、ＣＰＵ１２は、対象ゾーンのエラーフラグを立てて（ステップＳ８１１）、ＣＰＵ１２の処理はステップＳ８１２に進む。エラーフラグは、対応するゾーンにおいて、少なくとも１つのＬＢＡのユーザデータの完全性が確認されなかったことを示す。つまり、エラーフラグは、対応するゾーンに完全性が確認されなかったユーザデータが格納されていることを示す。なお、パトロール処理に付随したベリファイ処理を開始する際に、各ゾーンのエラーフラグはクリアされた状態であるものとする。

次いで、ＣＰＵ１２は、対象ゾーン全体のベリファイが完了したか否かを判定する（ステップＳ８１２）。対象ゾーン全体のベリファイが完了していない場合（ステップＳ８１２でＮＯ）、ＣＰＵ１２の処理はステップＳ８１６に進む。

対象ゾーン全体のベリファイが完了した場合（ステップＳ８１２でＹＥＳ）、ＣＰＵ１２は、対象ゾーンのエラーフラグが立っているか否かを判定する（ステップＳ８１３）。対象ゾーンのエラーフラグがクリアされている場合（ステップＳ８１３でＮＯ）、ＣＰＵ１２は、ベリファイ状況管理テーブル２３において、対象ゾーンに関連付けられた最終確認時間を更新し（ステップＳ８１４）、ＣＰＵ１２の処理はステップＳ８１６に進む。つまり、対象ゾーンに格納されている全ユーザデータの完全性が確認された場合に、ＣＰＵ１２は、ベリファイ状況管理テーブル２３において、対象ゾーンに関連付けられた最終確認時間を更新する。

一方、対象ゾーンのエラーフラグが立っている場合（ステップＳ８１３でＹＥＳ）、ＣＰＵ１２は対象ゾーンのリセットまたは変更をホスト２に通知し（ステップＳ８１５）、ＣＰＵ１２の処理はステップＳ８１６に進む。対象ゾーンに格納されている少なくとも一部のユーザデータの完全性が確認されなかった場合、ＣＰＵ１２は、ベリファイ状況管理テーブル２３において、対象ゾーンに関連付けられた最終確認時間を更新しない。

次いで、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５の全データに対するパトロール処理が完了したか否かを判定する（ステップＳ８１６）。つまり、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５内のブロックに、パトロール処理でまだ読み出されていないデータが残っているか否かを判定する。

全データに対するパトロール処理が完了していない場合（ステップＳ８１６でＮＯ）、ＣＰＵ１２の処理はステップＳ８０１に戻り、まだ読み出されていないデータを対象とした処理を行う。

一方、全データに対するパトロール処理が完了した場合（ステップＳ８１６でＹＥＳ）、ＣＰＵ１２はパトロール処理およびベリファイ処理を終了する。

以上のパトロール処理およびベリファイ処理により、ＣＰＵ１２は、パトロール処理で読み出したデータに対して、ベリファイ処理も行うことができる。これにより、ＣＰＵ１２は、パトロール処理とベリファイ処理とが別々に行われる場合よりも、ＮＡＮＤ型フラッシュメモリ５からデータを読み出す回数を低減できる。したがって、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減しながら、データを保全できる。

以上説明したように、第１および第２実施形態によれば、不揮発性メモリの疲弊を軽減しながらデータを保全できる。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５の記憶領域を論理的に分割した少なくとも１つの記憶領域を管理する。コントローラ４は、少なくとも１つの記憶領域の内の１つ以上の記憶領域にそれぞれ記憶されているデータの完全性が最後に確認された時間に関する情報（例えばベリファイ状況管理テーブル２３）を管理する。

この情報を用いることで、１つ以上の記憶領域にそれぞれ記憶されているデータに対してベリファイ処理を行うタイミングを制御できる。したがって、ＮＡＮＤ型フラッシュメモリ５にからデータを読み出す回数を低減できるので、ＮＡＮＤ型フラッシュメモリ５の疲弊を軽減しながらデータを保全できる。

第１および第２実施形態に記載された様々な機能のそれぞれは、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実現する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。これら実施形態に記載されたＣＰＵ以外の他のコンポーネントのそれぞれもまた処理回路によって実現されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…情報処理システム、２…ホスト、３…メモリシステム、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、１１…ホストＩ／Ｆ、１２…ＣＰＵ、１３…ＮＡＮＤ Ｉ／Ｆ、１４…ＤＲＡＭ Ｉ／Ｆ、１２１…コマンド処理部、１２２…リード処理部、１２３…ベリファイ処理部、１２４…パトロール処理部、１２５…ベリファイ状況管理部、２１…ＦＷ、２２…論理物理アドレス変換テーブル、２３…ベリファイ状況管理テーブル、２５…ゾーン－物理アドレス変換テーブル、２６…ゾーンディスクリプタ。

Claims (12)

1. 不揮発性メモリと、
   前記不揮発性メモリの記憶領域を論理的に分割した少なくとも１つの記憶領域を管理するように構成されるコントローラとを具備し、
   前記コントローラは、前記少なくとも１つの記憶領域の内の１つ以上の記憶領域にそれぞれ記憶されているデータの完全性が最後に確認された時間に関する情報を管理するように構成されるメモリシステム。
2. 前記１つ以上の記憶領域にそれぞれ記憶されているデータの完全性が最後に確認された時間は、前記データの完全性が最後に確認されてから経過した時間を示し、
   前記コントローラは、さらに、
   ホストから問い合わせを受信し、
   前記問い合わせに応じて、前記情報を用いて、前記１つ以上の記憶領域のそれぞれに記憶されているデータの完全性が最後に確認されてから経過した時間の内、最大値を示す情報を、前記ホストに送信するように構成される請求項１記載のメモリシステム。
3. 前記１つ以上の記憶領域にそれぞれ記憶されているデータの完全性が最後に確認された時間は、前記データの完全性が最後に確認された時刻を示し、
   前記コントローラは、さらに、
   ホストから問い合わせを受信し、
   前記問い合わせに応じて、前記情報を用いて、前記１つ以上の記憶領域のそれぞれに記憶されているデータの完全性が最後に確認された時刻の内、最も古い時刻を示す情報を、前記ホストに送信するように構成される請求項１記載のメモリシステム。
4. 前記コントローラは、さらに、
   ホストから、前記１つ以上の記憶領域の内の第１記憶領域を指定した問い合わせを受信し、
   前記問い合わせに応じて、前記第１記憶領域に記憶されているデータの完全性が最後に確認された時間に関する情報を、前記ホストに送信するように構成される請求項１記載のメモリシステム。
5. 前記コントローラは、さらに、
   ホストから、前記１つ以上の記憶領域の内の第１記憶領域を指定したベリファイ要求を受信し、前記ベリファイ要求に応じて、
   前記第１記憶領域から第１データを読み出し、
   読み出した前記第１データの完全性を検証し、
   読み出した前記第１データの完全性が確認された場合、前記第１データの完全性が最後に確認された時間に関する情報を更新するように構成される請求項１記載のメモリシステム。
6. 前記コントローラは、さらに、
   ホストから、前記１つ以上の記憶領域の内の第１記憶領域と、許容時間範囲とを指定したベリファイ要求を受信し、前記ベリファイ要求に応じて、
   前記情報に基づく、前記第１記憶領域に記憶された第１データの完全性が最後に確認された時間が、前記許容時間範囲外である場合、前記第１記憶領域から前記第１データを読み出し、
   読み出した前記第１データの完全性を検証し、
   読み出した前記第１データの完全性が確認された場合、前記第１データの完全性が最後に確認された時間に関する情報を更新するように構成される請求項１記載のメモリシステム。
7. 前記コントローラは、さらに、
   ホストから、前記１つ以上の記憶領域の内の第１記憶領域と、許容時間範囲とを指定したベリファイ要求を受信し、前記ベリファイ要求に応じて、
   前記情報に基づく、前記第１記憶領域に記憶された第１データの完全性が最後に確認された時間が、前記許容時間範囲内である場合、前記第１記憶領域からの前記第１データの読み出しをスキップし、前記第１データの完全性が確認済みであることを前記ホストに通知するように構成される請求項１記載のメモリシステム。
8. 前記コントローラは、さらに、
   前記不揮発性メモリに対するパトロール処理を行って、前記１つ以上の記憶領域の内の第１記憶領域から第１データを読み出し、読み出した前記第１データの完全性を検証し、
   読み出した前記第１データの完全性が確認された場合、前記第１データの完全性が最後に確認された時間に関する情報を更新するように構成される請求項１記載のメモリシステム。
9. 前記コントローラは、前記第１データと共に前記第１記憶領域から読み出した保護情報を用いて、前記第１データの完全性を検証する請求項５乃至請求項８のいずれか一項に記載のメモリシステム。
10. 前記コントローラは、前記第１データと共に前記第１記憶領域から読み出したＣＲＣ符号を用いて、前記第１データの完全性を検証する請求項５乃至請求項８のいずれか一項に記載のメモリシステム。
11. 前記少なくとも１つの記憶領域は、少なくとも１つの論理アドレスにそれぞれ対応する請求項１乃至請求項１０のいずれか一項に記載のメモリシステム。
12. 前記少なくとも１つの記憶領域は、少なくとも１つのゾーンにそれぞれ対応し、
    前記少なくとも１つのゾーンのそれぞれは、論理アドレス範囲に対応する請求項１乃至請求項１０のいずれか一項に記載のメモリシステム。

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