JP2022090922A - Silicon carbide semiconductor device and manufacturing method of the same - Google Patents

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啓道 金原
Hiromichi Kanehara
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Abstract

To improve a surface smoothness of a back electrode of a silicon carbide semiconductor device.SOLUTION: A front surface side element structure of an impurity layer 21 or the like is formed on a front surface 20a side of a SiC wafer 20. After that, a back surface 20b side of the SiC wafer 20 is removed to reduce a thickness of the SiC wafer 20 down to a desire thickness. Thereafter, a block material is formed on the back surface 20b of the SiC wafer 20, and the block material is removed so that the block material remains only in a micro pipe 15. Then, a block part 16 having one surface 16a structuring one part of the back surface 20b of the SiC wafer 20 is formed. After that, a back surface electrode 23 is formed on the back surface 20b of the SiC wafer 20 containing the one surface 16a of the block part 16. According to this, a surface smoothness of the back surface electrode 23 can be improved as compared with the case where the block part 16 is not formed.SELECTED DRAWING: Figure 7

Description

本発明は、炭化珪素（以下、ＳｉＣという）によって構成される半導体素子を備えるＳｉＣ半導体装置およびその製造方法に関するものである。 The present invention relates to a SiC semiconductor device including a semiconductor element composed of silicon carbide (hereinafter referred to as SiC) and a method for manufacturing the same.

ＳｉＣ半導体装置に用いられるＳｉＣ基板には、マイクロパイプ等の結晶欠陥が存在することが知られている（例えば、特許文献１参照）。 It is known that the SiC substrate used in the SiC semiconductor device has crystal defects such as micropipes (see, for example, Patent Document 1).

特開２００４－１７２５５６号公報Japanese Unexamined Patent Publication No. 2004-172556

縦型の半導体素子を備えるＳｉＣ半導体装置は、次の手順によって製造される。まず、表面と裏面とを有するＳｉＣ基板を用意する。用意したＳｉＣ基板の表面側に、表面側素子構造を形成する。表面側素子構造は、半導体素子の一部を構成する部分である。その後、ＳｉＣ基板の裏面側を除去して、ＳｉＣ基板を薄板化する。そして、ＳｉＣ基板の裏面に対して、裏面電極を形成する。 A SiC semiconductor device including a vertical semiconductor element is manufactured by the following procedure. First, a SiC substrate having a front surface and a back surface is prepared. A surface-side element structure is formed on the surface side of the prepared SiC substrate. The surface-side element structure is a part that constitutes a part of the semiconductor element. After that, the back surface side of the SiC substrate is removed to thin the SiC substrate. Then, a back surface electrode is formed with respect to the back surface of the SiC substrate.

ここで、裏面電極を形成するときに、ＳｉＣ基板の裏面にマイクロパイプが存在すると、裏面電極の一部がマイクロパイプに入り込むことで、裏面電極に窪みが発生し、裏面電極の平坦性が悪化する。裏面電極の平坦性が悪化すると、半導体装置の抗折強度が低下する。抗折強度は、半導体素子の信頼性と相関があることが知られている。このため、裏面電極の平坦性の悪化により、抗折強度が低下することは、好ましくない。なお、裏面電極の平坦性が悪化するという問題は、マイクロパイプ以外の結晶欠陥による穴部が、ＳｉＣ基板の裏面に存在する場合においても生じる。 Here, when the back surface electrode is formed, if a micropipe is present on the back surface of the SiC substrate, a part of the back surface electrode enters the micropipe, causing a dent in the back surface electrode and deteriorating the flatness of the back surface electrode. do. When the flatness of the back surface electrode deteriorates, the bending strength of the semiconductor device decreases. It is known that the bending strength correlates with the reliability of the semiconductor device. Therefore, it is not preferable that the bending strength is lowered due to the deterioration of the flatness of the back surface electrode. The problem that the flatness of the back surface electrode deteriorates also occurs when a hole due to a crystal defect other than the micropipe is present on the back surface of the SiC substrate.

本発明は上記点に鑑みて、裏面電極の平坦性を向上させることができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a SiC semiconductor device capable of improving the flatness of a back surface electrode and a method for manufacturing the same.

上記目的を達成するため、請求項１に記載の発明によれば、縦型の半導体素子を備えるＳｉＣ半導体装置の製造方法は、
表面（２０ａ）と裏面（２０ｂ）とを有するとともに、結晶欠陥による穴部（１５）が裏面に存在するＳｉＣ半導体基板（２０）を用意することと、
ＳｉＣ半導体基板の表面側に対して、半導体素子の一部を構成する表面側素子構造（１１～１３、３２～４１）を形成することと、
表面側素子構造を形成した後、ＳｉＣ半導体基板の裏面側を除去して、ＳｉＣ半導体基板を薄板化することと、
ＳｉＣ半導体基板を薄板化した後、裏面に閉塞材料（２２）を成膜することと、
穴部のうち少なくとも裏面側の部分に閉塞材料が存在し、かつ、裏面のうち穴部を除く領域が閉塞材料から露出した状態となるように、閉塞材料を除去することで、裏面の一部を構成する一面（１６ａ）を有し、裏面において穴部を閉塞する閉塞部（１６）を形成することと、
閉塞部の一面を含む裏面に対して、裏面電極（２３）を形成することと、を含む。 In order to achieve the above object, according to the invention of claim 1, the method for manufacturing a SiC semiconductor device including a vertical semiconductor element is a method.
To prepare a SiC semiconductor substrate (20) having a front surface (20a) and a back surface (20b) and having holes (15) due to crystal defects on the back surface.
Forming a surface-side element structure (11 to 13, 32 to 41) constituting a part of the semiconductor element with respect to the surface side of the SiC semiconductor substrate, and
After forming the element structure on the front side, the back side of the SiC semiconductor substrate is removed to make the SiC semiconductor substrate thinner.
After thinning the SiC semiconductor substrate, a blocking material (22) is formed on the back surface, and
A part of the back surface is removed by removing the closing material so that the blocking material is present at least on the back surface side of the hole and the area of the back surface excluding the hole is exposed from the closing material. To form a closed portion (16) that has one surface (16a) constituting the above surface and closes the hole portion on the back surface.
It includes forming a back surface electrode (23) with respect to the back surface including one surface of the closed portion.

これによれば、裏面電極を形成するときに、閉塞部の一面によって裏面電極が穴部へ入り込むことを抑制することできる。このため、裏面電極の窪みの発生を抑制することができる。よって、これによれば、閉塞部を形成しない場合と比較して、裏面電極の平坦性を向上させることができる。 According to this, when the back surface electrode is formed, it is possible to prevent the back surface electrode from entering the hole portion by one surface of the closed portion. Therefore, it is possible to suppress the occurrence of dents on the back surface electrode. Therefore, according to this, the flatness of the back surface electrode can be improved as compared with the case where the closed portion is not formed.

また、請求項４に記載の発明によれば、縦型の半導体素子を備えるＳｉＣ半導体装置は、
表面（１０ａ、３１ａ）と裏面（１０ｂ、３１ｂ）とを有するとともに、結晶欠陥による穴部（１５）が裏面に存在するＳｉＣ半導体基板（１０、３１）と、
ＳｉＣ半導体基板の表面側に形成され、半導体素子の一部を構成する表面側素子構造（１１～１３、３２～４１）と、
裏面のうち穴部のみに存在し、裏面の一部を構成する一面（１６ａ）を有し、裏面において穴部を閉塞する閉塞部（１６）と、
閉塞部の一面を含む裏面に形成された裏面電極（１４、４２）と、を備える。 Further, according to the invention of claim 4, the SiC semiconductor device including the vertical semiconductor element is a SiC semiconductor device.
A SiC semiconductor substrate (10, 31) having a front surface (10a, 31a) and a back surface (10b, 31b) and having a hole (15) due to a crystal defect on the back surface.
A surface-side element structure (11 to 13, 32 to 41) formed on the surface side of a SiC semiconductor substrate and forming a part of a semiconductor element, and
A closed portion (16) that exists only in the hole portion of the back surface and has one surface (16a) that constitutes a part of the back surface and closes the hole portion on the back surface.
A back surface electrode (14, 42) formed on the back surface including one surface of the closed portion is provided.

これによれば、裏面電極は、閉塞部の一面を含むＳｉＣ半導体基板の裏面に形成されている。このため、ＳｉＣ半導体装置が閉塞部を備えていない場合と比較して、裏面電極の平坦性を向上させることができる。 According to this, the back surface electrode is formed on the back surface of the SiC semiconductor substrate including one surface of the closed portion. Therefore, the flatness of the back surface electrode can be improved as compared with the case where the SiC semiconductor device does not have the closing portion.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference numerals in parentheses attached to each component or the like indicate an example of the correspondence between the component or the like and the specific component or the like described in the embodiment described later.

第１実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 1st Embodiment. 図１に示す半導体装置の製造工程を示した図である。It is a figure which showed the manufacturing process of the semiconductor device shown in FIG. 図２に続く半導体装置の製造工程を示した図である。It is a figure which showed the manufacturing process of the semiconductor device following FIG. 図３に続く半導体装置の製造工程を示した図である。It is a figure which showed the manufacturing process of the semiconductor device following FIG. 図４に続く半導体装置の製造工程を示した図である。It is a figure which showed the manufacturing process of the semiconductor device following FIG. 図５に続く半導体装置の製造工程を示した図である。It is a figure which showed the manufacturing process of the semiconductor device following FIG. 図６に続く半導体装置の製造工程を示した図である。It is a figure which showed the manufacturing process of the semiconductor device following FIG. 比較例１の半導体装置において、ＳｉＣ基板の裏面に存在するマイクロパイプ付近に形成された裏面電極の拡大図である。It is an enlarged view of the back surface electrode formed in the vicinity of the micropipe existing on the back surface of the SiC substrate in the semiconductor device of Comparative Example 1. 第１実施形態の半導体装置において、ＳｉＣ基板の裏面に存在するマイクロパイプ付近に形成された裏面電極の拡大図である。It is an enlarged view of the back surface electrode formed in the vicinity of the micropipe existing on the back surface of the SiC substrate in the semiconductor device of 1st Embodiment. 第２実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 2nd Embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, the parts that are the same or equal to each other will be described with the same reference numerals.

（第１実施形態）
図１に示すように、本実施形態のＳｉＣ半導体装置１は、縦型の半導体素子としてのショットキーダイオードを備える。具体的には、ＳｉＣ半導体装置１は、ｎ＋型のＳｉＣ基板１０と、ｎ型層１１と、ショットキー電極１２と、保護膜１３と、オーミック電極１４と、を備える。 (First Embodiment)
As shown in FIG. 1, the SiC semiconductor device 1 of the present embodiment includes a Schottky diode as a vertical semiconductor element. Specifically, the SiC semiconductor device 1 includes an n + type SiC substrate 10, an n-type layer 11, a Schottky electrode 12, a protective film 13, and an ohmic electrode 14.

ＳｉＣ基板１０は、所定のｎ型の不純物濃度とされた単結晶ＳｉＣで構成される半導体基板である。ＳｉＣ基板１０は、表面１０ａおよびその反対側の裏面１０ｂを有する。ｎ型層１１は、ＳｉＣ基板１０の表面１０ａ上に形成されている。ｎ型層１１は、ＳｉＣ基板１０よりもｎ型の不純物濃度が低くされたＳｉＣで構成される。ショットキー電極１２は、ｎ型層１１の表面上に形成されている。保護膜１３は、ショットキー電極１２の周囲のｎ型層１１の表面およびショットキー電極１２の表面を覆っている。 The SiC substrate 10 is a semiconductor substrate composed of single crystal SiC having a predetermined n-type impurity concentration. The SiC substrate 10 has a front surface 10a and a back surface 10b on the opposite side thereof. The n-type layer 11 is formed on the surface 10a of the SiC substrate 10. The n-type layer 11 is composed of SiC having an n-type impurity concentration lower than that of the SiC substrate 10. The Schottky electrode 12 is formed on the surface of the n-type layer 11. The protective film 13 covers the surface of the n-type layer 11 around the Schottky electrode 12 and the surface of the Schottky electrode 12.

ｎ型層１１、ショットキー電極１２および保護膜１３は、ＳｉＣ基板１０の表面１０ａ側に形成された半導体素子の一部を構成する表面側素子構造である。オーミック電極１４は、ＳｉＣ基板１０の裏面１０ｂ上に形成された裏面電極である。 The n-type layer 11, the Schottky electrode 12, and the protective film 13 are surface-side element structures that form a part of the semiconductor element formed on the surface 10a side of the SiC substrate 10. The ohmic electrode 14 is a back surface electrode formed on the back surface 10b of the SiC substrate 10.

ショットキー電極１２は、アルミニウム等の金属材料で構成されており、ｎ型層１１に対してショットキー接触させられている。保護膜１３は、ポリイミド等の合成樹脂材料で構成されている。オーミック電極１４は、Ｔｉ／Ｎｉ／Ａｕ等の金属材料で構成されている。 The Schottky electrode 12 is made of a metal material such as aluminum, and is brought into Schottky contact with the n-type layer 11. The protective film 13 is made of a synthetic resin material such as polyimide. The ohmic electrode 14 is made of a metal material such as Ti / Ni / Au.

ＳｉＣ基板１０は、マイクロパイプ１５を有する。マイクロパイプ１５は、大型のらせん転位であり、ＳｉＣ単結晶のｃ軸方向にＳｉＣ基板１０を貫通する中空の結晶欠陥である。マイクロパイプ１５の直径は、例えば１００ｎｍ以上１０μｍ以下である。マイクロパイプ１５は、ＳｉＣ基板１０の表面１０ａから裏面１０ｂに到達している。このため、ＳｉＣ基板１０の裏面１０ｂには、マイクロパイプ１５が存在する。ＳｉＣ基板１０の裏面１０ｂに存在するマイクロパイプ１５は、ＳｉＣ基板１０の裏面１０ｂに存在する、結晶欠陥による穴部である。 The SiC substrate 10 has a micropipe 15. The micropipe 15 is a large spiral dislocation and is a hollow crystal defect penetrating the SiC substrate 10 in the c-axis direction of the SiC single crystal. The diameter of the micropipe 15 is, for example, 100 nm or more and 10 μm or less. The micropipe 15 reaches the back surface 10b from the front surface 10a of the SiC substrate 10. Therefore, the micropipe 15 is present on the back surface 10b of the SiC substrate 10. The micropipe 15 existing on the back surface 10b of the SiC substrate 10 is a hole due to a crystal defect existing on the back surface 10b of the SiC substrate 10.

ＳｉＣ半導体装置１は、ＳｉＣ基板１０の裏面１０ｂにおいてマイクロパイプ１５を閉塞する閉塞部１６を備える。閉塞部１６は、ＳｉＣ基板１０の裏面１０ｂのうちマイクロパイプ１５を除く領域に形成されていない。すなわち、閉塞部１６は、ＳｉＣ基板１０の裏面１０ｂのうちマイクロパイプ１５のみに存在する。閉塞部１６は、ＳｉＣ基板１０の裏面１０ｂの一部を構成する一面１６ａを有する。閉塞部１６の一面１６ａは、ＳｉＣ基板１０の裏面１０ｂのうち閉塞部１６を除く領域に対して連続しており、同一平面となっている。閉塞部１６の一面１６ａを含むＳｉＣ基板１０の裏面１０ｂに対して、オーミック電極１４が形成されている。 The SiC semiconductor device 1 includes a closing portion 16 that closes the micropipe 15 on the back surface 10b of the SiC substrate 10. The closed portion 16 is not formed in the region of the back surface 10b of the SiC substrate 10 except for the micropipe 15. That is, the closed portion 16 exists only in the micropipe 15 of the back surface 10b of the SiC substrate 10. The closed portion 16 has one surface 16a that constitutes a part of the back surface 10b of the SiC substrate 10. One surface 16a of the closed portion 16 is continuous with respect to the region of the back surface 10b of the SiC substrate 10 excluding the closed portion 16 and is in the same plane. The ohmic electrode 14 is formed on the back surface 10b of the SiC substrate 10 including one surface 16a of the closed portion 16.

閉塞部１６は、マイクロパイプ１５の全域に埋め込まれておらず、マイクロパイプ１５のうちマイクロパイプ１５の延伸方向の裏面１０ｂ側の一部のみに存在する。なお、閉塞部１６は、マイクロパイプ１５の全域に埋め込まれていてもよい。すなわち、閉塞部１６は、マイクロパイプ１５のその延伸方向での全域に存在していてもよい。 The closed portion 16 is not embedded in the entire area of the micropipe 15, and is present only in a part of the micropipe 15 on the back surface 10b side in the extending direction of the micropipe 15. The closed portion 16 may be embedded in the entire area of the micropipe 15. That is, the closed portion 16 may be present in the entire area of the micropipe 15 in the extending direction.

次に、本実施形態のＳｉＣ半導体装置１の製造方法について、図２～７を用いて説明する。 Next, the manufacturing method of the SiC semiconductor device 1 of the present embodiment will be described with reference to FIGS. 2 to 7.

まず、図２に示すように、円盤状のＳｉＣ半導体基板であるＳｉＣウェハ２０を用意する。ＳｉＣウェハ２０がＳｉＣ基板１０に対応する。ＳｉＣウェハ２０は、表面２０ａとその反対側の裏面２０ｂとを有する。ＳｉＣウェハ２０の表面２０ａがＳｉＣ基板１０の表面１０ａに対応する。ＳｉＣウェハ２０の裏面２０ｂがＳｉＣ基板１０の裏面１０ｂに対応する。ＳｉＣウェハ２０は、マイクロパイプ１５を含有している。マイクロパイプ１５は、ＳｉＣウェハ２０の表面２０ａから裏面２０ｂに到達している。したがって、マイクロパイプ１５は、ＳｉＣウェハ２０の表面２０ａに存在するとともに、ＳｉＣウェハ２０の裏面２０ｂに存在する。 First, as shown in FIG. 2, a SiC wafer 20 which is a disk-shaped SiC semiconductor substrate is prepared. The SiC wafer 20 corresponds to the SiC substrate 10. The SiC wafer 20 has a front surface 20a and a back surface 20b on the opposite side thereof. The surface 20a of the SiC wafer 20 corresponds to the surface 10a of the SiC substrate 10. The back surface 20b of the SiC wafer 20 corresponds to the back surface 10b of the SiC substrate 10. The SiC wafer 20 contains a micropipe 15. The micropipe 15 reaches the back surface 20b from the front surface 20a of the SiC wafer 20. Therefore, the micropipe 15 exists on the front surface 20a of the SiC wafer 20 and on the back surface 20b of the SiC wafer 20.

続いて、図３に示すように、ＳｉＣウェハ２０の表面２０ａ側に、表面側素子構造を形成する。具体的には、ＳｉＣウェハ２０の表面２０ａ上に、エピタキシャル成長法によって、ＳｉＣからなるｎ型の不純物層２１を形成する。不純物層２１は、図１中のｎ型層１１に対応する。不純物層２１の形成によって、ＳｉＣウェハ２０の表面２０ａに存在するマイクロパイプ１５は、閉塞される。その後、図示しないが、不純物層２１の表面上に、ショットキー電極を形成する。さらに、ショットキー電極の周囲の不純物層２１の表面上およびショットキー電極の表面上に、保護膜を形成する。これにより、図１に示すショットキー電極１２、保護膜１３が形成される。 Subsequently, as shown in FIG. 3, a surface side element structure is formed on the surface 20a side of the SiC wafer 20. Specifically, an n-type impurity layer 21 made of SiC is formed on the surface 20a of the SiC wafer 20 by an epitaxial growth method. The impurity layer 21 corresponds to the n-type layer 11 in FIG. The formation of the impurity layer 21 closes the micropipe 15 existing on the surface 20a of the SiC wafer 20. After that, although not shown, a Schottky electrode is formed on the surface of the impurity layer 21. Further, a protective film is formed on the surface of the impurity layer 21 around the Schottky electrode and on the surface of the Schottky electrode. As a result, the Schottky electrode 12 and the protective film 13 shown in FIG. 1 are formed.

表面側素子構造を形成した後、図４に示すように、ＳｉＣウェハ２０の裏面２０ｂ側を除去して、ＳｉＣウェハ２０を所望の厚さまで薄板化する。薄板化する方法として、例えば、裏面研削、研磨などを用いることができる。 After forming the front surface side element structure, as shown in FIG. 4, the back surface 20b side of the SiC wafer 20 is removed to thin the SiC wafer 20 to a desired thickness. As a method of thinning the plate, for example, back surface grinding, polishing and the like can be used.

薄板化した後、図５に示すように、ＳｉＣウェハ２０の裏面２０ｂに存在するマイクロパイプ１５を閉塞するように、ＳｉＣウェハ２０の裏面２０ｂ上に閉塞材料２２を成膜する。閉塞材料２２は、図１中の閉塞部１６を形成するための材料である。 After thinning, as shown in FIG. 5, the blocking material 22 is formed on the back surface 20b of the SiC wafer 20 so as to block the micropipe 15 existing on the back surface 20b of the SiC wafer 20. The blockage material 22 is a material for forming the blockage portion 16 in FIG.

閉塞材料２２を成膜したとき、閉塞材料２２は、マイクロパイプ１５のうち少なくともＳｉＣウェハ２０の裏面２０ｂ側の部分に埋め込まれる。すなわち、閉塞材料２２は、マイクロパイプ１５のうちその延伸方向のＳｉＣウェハ２０の裏面２０ｂ側の一部に埋め込まれる、または、マイクロパイプ１５の全域に埋め込まれる。 When the closing material 22 is formed, the closing material 22 is embedded in at least a portion of the micropipe 15 on the back surface 20b side of the SiC wafer 20. That is, the closing material 22 is embedded in a part of the micropipe 15 on the back surface 20b side of the SiC wafer 20 in the stretching direction, or is embedded in the entire area of the micropipe 15.

閉塞材料２２を成膜するときには、閉塞材料２２のマイクロパイプ１５内への入り込み量が閉塞材料２２を除去して平坦化した後でも閉塞部１６として残る量となるように、ＳｉＣウェハ２０の裏面２０ｂ上での閉塞材料２２の膜厚が調整される。 When the closing material 22 is formed, the back surface of the SiC wafer 20 is such that the amount of the closing material 22 entering the micropipe 15 remains as the closing portion 16 even after the closing material 22 is removed and flattened. The film thickness of the closing material 22 on 20b is adjusted.

閉塞材料２２として、導電材料、絶縁材料のどちらを用いてもよいが、導電材料を用いると閉塞材料２２が表面２０ａに達するまで埋め込まれたときに表裏が導通してしまうため、絶縁材料を用いることが好ましい。閉塞材料２２としては、例えば、カーボン、ＳｉＯ２等が挙げられる。閉塞材料２２がカーボンである場合、成膜方法としてスパッタリング法等が用いられる。閉塞材料２２がＳｉＯ２である場合、成膜方法としてプラズマＣＶＤ法、スピンコート法等が用いられる。 Either a conductive material or an insulating material may be used as the blocking material 22, but if a conductive material is used, the front and back surfaces will conduct when the blocking material 22 is embedded until it reaches the surface 20a, so an insulating material is used. Is preferable. Examples of the blocking material 22 include carbon, SiO 2 , and the like. When the blocking material 22 is carbon, a sputtering method or the like is used as the film forming method. When the blocking material 22 is SiO 2 , a plasma CVD method, a spin coating method, or the like is used as the film forming method.

また、閉塞材料２２を成膜するときの成膜温度は、表面側素子構造を構成する部材の融解、軟化または変形が生じる温度よりも低い温度とされる。以下では、融解、軟化または変形が生じる温度を単に融解等が生じる温度ともいう。具体的には、保護膜１３として、融点が３５０℃であるポリイミド膜が用いられる場合、閉塞材料２２の成膜温度は、３５０℃よりも低い温度とされる。なお、ショットキー電極１２として、アルミニウム膜が用いられる場合、アルミニウム膜の成膜後に、４７０℃で焼き締めが行われる。この焼き締め温度が、表面側素子構造を構成する部材の融解等が生じる温度に相当する。閉塞材料２２の成膜温度は、表面側素子構造を構成する各部材の融解等が生じる温度のうち最も低い温度よりも低い温度とされる。 Further, the film forming temperature at the time of forming the film forming material 22 is set to be lower than the temperature at which the member constituting the surface side element structure is melted, softened or deformed. Hereinafter, the temperature at which melting, softening, or deformation occurs is also simply referred to as the temperature at which melting or the like occurs. Specifically, when a polyimide film having a melting point of 350 ° C. is used as the protective film 13, the film formation temperature of the closing material 22 is set to be lower than 350 ° C. When an aluminum film is used as the Schottky electrode 12, baking is performed at 470 ° C. after the aluminum film is formed. This shrinkage temperature corresponds to the temperature at which the members constituting the surface-side element structure are melted or the like. The film formation temperature of the closing material 22 is set to be lower than the lowest temperature among the temperatures at which melting or the like of each member constituting the surface side element structure occurs.

続いて、図６に示すように、閉塞材料２２を除去する。これにより、マイクロパイプ１５のうち少なくともＳｉＣウェハ２０の裏面２０ｂ側の部分に閉塞材料２２が存在し、かつ、ＳｉＣウェハ２０の裏面２０ｂのうちマイクロパイプ１５を除く領域が閉塞材料２２から露出した状態となるようにする。閉塞材料２２の除去方法としては、機械的な除去方法である研削および研磨や、化学的な除去方法であるドライエッチング法等が用いられる。このとき、ＳｉＣウェハ２０の裏面２０ｂのうちマイクロパイプ１５を除く領域に閉塞材料２２が残らないように、成膜された閉塞材料２２の厚さよりも、除去される層の厚さを大きく設定する。また、除去される層の厚さが大きすぎると、マイクロパイプ１５に埋め込まれた閉塞材料２２の全部が消失するため、閉塞材料２２の全部が消失しない範囲に、除去される層の厚さ、すなわち、除去量を設定する。 Subsequently, as shown in FIG. 6, the blocking material 22 is removed. As a result, the blocking material 22 is present at least on the back surface 20b side of the SiC wafer 20 of the micropipe 15, and the region of the back surface 20b of the SiC wafer 20 excluding the micropipe 15 is exposed from the blocking material 22. To be. As a method for removing the blockage material 22, grinding and polishing, which are mechanical removal methods, dry etching method, which is a chemical removal method, and the like are used. At this time, the thickness of the layer to be removed is set larger than the thickness of the film-formed blocking material 22 so that the blocking material 22 does not remain in the region of the back surface 20b of the SiC wafer 20 other than the micropipe 15. .. Further, if the thickness of the layer to be removed is too large, the entire obstruction material 22 embedded in the micropipe 15 disappears. That is, the removal amount is set.

この結果、ＳｉＣウェハ２０の裏面２０ｂのうちマイクロパイプ１５のみに閉塞材料２２が残留して、ＳｉＣウェハ２０の裏面２０ｂの一部を構成する一面１６ａを有する閉塞部１６が形成される。そして、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂが平坦化される。 As a result, the closing material 22 remains only on the micropipe 15 of the back surface 20b of the SiC wafer 20, and the closing portion 16 having one side 16a forming a part of the back surface 20b of the SiC wafer 20 is formed. Then, the back surface 20b of the SiC wafer 20 including one surface 16a of the closed portion 16 is flattened.

続いて、図７に示すように、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂに対して、裏面電極２３を形成する。裏面電極２３は、図１のオーミック電極１４に対応する。このとき、例えば、スパッタリング法により、裏面電極２３を構成するための導電膜を形成している。 Subsequently, as shown in FIG. 7, the back surface electrode 23 is formed on the back surface 20b of the SiC wafer 20 including one surface 16a of the closing portion 16. The back surface electrode 23 corresponds to the ohmic electrode 14 in FIG. At this time, for example, a conductive film for forming the back surface electrode 23 is formed by a sputtering method.

その後、図示しないが、ＳｉＣウェハ２０をダイシングカットする。これにより、図１に示すＳｉＣ半導体装置１が製造される。 After that, although not shown, the SiC wafer 20 is diced and cut. As a result, the SiC semiconductor device 1 shown in FIG. 1 is manufactured.

次に、本実施形態の効果について、図８に示す比較例１と対比して説明する。図８に示す比較例１では、ＳｉＣ半導体装置の製造方法において、閉塞材料２２を成膜せずに、ＳｉＣウェハ２０の裏面２０ｂに対して、裏面電極２３を形成する点が、第１実施形態のＳｉＣ半導体装置の製造方法と異なる。ＳｉＣ半導体装置の製造方法の他の手順については、第１実施形態と同じである。 Next, the effect of this embodiment will be described in comparison with Comparative Example 1 shown in FIG. In Comparative Example 1 shown in FIG. 8, in the method for manufacturing a SiC semiconductor device, the back surface electrode 23 is formed on the back surface 20b of the SiC wafer 20 without forming the blocking material 22. It is different from the manufacturing method of the SiC semiconductor device of. Other procedures for manufacturing the SiC semiconductor device are the same as those in the first embodiment.

比較例１では、裏面電極２３を形成するときに、ＳｉＣウェハ２０の裏面２０ｂに存在するマイクロパイプ１５に、裏面電極２３の一部が入り込むことで、図８に示すように、裏面電極２３に窪みが発生し、裏面電極２３の平坦性が悪化する。裏面電極２３の平坦性が悪化すると、局所的な応力が増大し、ＳｉＣ半導体装置の抗折強度が低下する。抗折強度が低下すると、半導体素子の信頼性が低下する。すなわち、機械的応力および熱応力による割れ、チッピング、変形などが生じやすくなる。 In Comparative Example 1, when the back surface electrode 23 is formed, a part of the back surface electrode 23 enters the micropipe 15 existing on the back surface 20b of the SiC wafer 20, so that the back surface electrode 23 is formed as shown in FIG. A dent is generated, and the flatness of the back surface electrode 23 is deteriorated. When the flatness of the back surface electrode 23 deteriorates, the local stress increases and the bending strength of the SiC semiconductor device decreases. When the bending strength decreases, the reliability of the semiconductor device decreases. That is, cracking, chipping, deformation, etc. due to mechanical stress and thermal stress are likely to occur.

これに対して、本実施形態のＳｉＣ半導体装置１の製造方法では、ＳｉＣウェハ２０を薄板化した後であって、裏面電極２３を形成する前に、図６に示すように、ＳｉＣウェハ２０の裏面２０ｂの一部を構成する一面１６ａを有する閉塞部１６を形成する。その後、図７、９に示すように、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂに対して、裏面電極２３を形成する。このようにして、図１に示すように、本実施形態のＳｉＣ半導体装置１では、裏面電極であるオーミック電極１４は、閉塞部１６の一面１６ａを含むＳｉＣ基板１０の裏面１０ｂに形成されている。 On the other hand, in the manufacturing method of the SiC semiconductor device 1 of the present embodiment, as shown in FIG. 6, after the SiC wafer 20 is thinned and before the back surface electrode 23 is formed, the SiC wafer 20 is formed. A closed portion 16 having one surface 16a constituting a part of the back surface 20b is formed. After that, as shown in FIGS. 7 and 9, the back surface electrode 23 is formed on the back surface 20b of the SiC wafer 20 including one surface 16a of the closing portion 16. In this way, as shown in FIG. 1, in the SiC semiconductor device 1 of the present embodiment, the ohmic electrode 14 which is the back surface electrode is formed on the back surface 10b of the SiC substrate 10 including one surface 16a of the closing portion 16. ..

これによれば、裏面電極２３を形成するときに、閉塞部１６の一面１６ａによって、裏面電極２３のマイクロパイプ１５への入り込みを抑制できる。このため、図９に示すように、裏面電極２３の窪みの発生を抑制することができ、比較例１と比較して、裏面電極２３の平坦性を向上させることができる。よって、ＳｉＣ半導体装置１の抗折強度の低下を抑制することができる。 According to this, when the back surface electrode 23 is formed, the back surface electrode 23 can be suppressed from entering the micropipe 15 by the one surface 16a of the closing portion 16. Therefore, as shown in FIG. 9, the generation of dents in the back surface electrode 23 can be suppressed, and the flatness of the back surface electrode 23 can be improved as compared with Comparative Example 1. Therefore, it is possible to suppress a decrease in the bending strength of the SiC semiconductor device 1.

閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂは平坦面であることが好ましい。すなわち、閉塞部１６の一面１６ａとＳｉＣ基板１０の裏面１０ｂのうち閉塞部１６を除く領域との間に段差が無いことが好ましい。この場合、裏面電極２３の表面を平坦にすることができる。なお、比較例１と比較して、裏面電極２３の平坦性が向上していれば、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂは、完全な平坦でなくてもよく、平坦に近ければよい。 The back surface 20b of the SiC wafer 20 including one surface 16a of the closed portion 16 is preferably a flat surface. That is, it is preferable that there is no step between one surface 16a of the closed portion 16 and the region of the back surface 10b of the SiC substrate 10 excluding the closed portion 16. In this case, the front surface of the back surface electrode 23 can be flattened. If the flatness of the back surface electrode 23 is improved as compared with Comparative Example 1, the back surface 20b of the SiC wafer 20 including one surface 16a of the closed portion 16 does not have to be completely flat and is flat. It should be close.

ところで、従来技術として、ＳｉＣ基板の表面上にエピタキシャル成長法によってＳｉＣを成膜することで、マイクロパイプを閉塞する技術がある（例えば、特許文献１、特開２００７－１３７６８９号公報参照）。そこで、比較例２のＳｉＣ半導体装置の製造方法として、ＳｉＣウェハの表面側に表面側素子構造を形成する前に、ＳｉＣウェハの裏面に対して、エピタキシャル成長法によってＳｉＣを成膜することが考えられる。この場合、表面側素子構造を形成した後に、ＳｉＣウェハの裏面側を除去して、ＳｉＣウェハを薄板化する。その後、ＳｉＣウェハの裏面に、裏面電極を形成する。 By the way, as a conventional technique, there is a technique of closing a micropipe by forming a SiC film on the surface of a SiC substrate by an epitaxial growth method (see, for example, Patent Document 1, Japanese Patent Application Laid-Open No. 2007-137689). Therefore, as a method for manufacturing the SiC semiconductor device of Comparative Example 2, it is conceivable to deposit SiC on the back surface of the SiC wafer by an epitaxial growth method before forming the surface side element structure on the front surface side of the SiC wafer. .. In this case, after the front surface side element structure is formed, the back surface side of the SiC wafer is removed to thin the SiC wafer. Then, a back surface electrode is formed on the back surface of the SiC wafer.

しかし、比較例２では、ＳｉＣウェハを薄板化する前に、エピタキシャル成長法によってＳｉＣウェハの裏面にＳｉＣを成膜して、マイクロパイプを閉塞するが、ＳｉＣウェハの内部のマイクロパイプは空洞のままである。このため、エピタキシャル成長法によってＳｉＣウェハの裏面にＳｉＣを成膜した後に、ＳｉＣウェハを薄板化すると、ＳｉＣウェハの裏面にマイクロパイプが露出してしまう。 However, in Comparative Example 2, before thinning the SiC wafer, SiC is formed on the back surface of the SiC wafer by the epitaxial growth method to close the micropipe, but the micropipe inside the SiC wafer remains hollow. be. Therefore, if the SiC wafer is thinned after forming the SiC film on the back surface of the SiC wafer by the epitaxial growth method, the micropipes are exposed on the back surface of the SiC wafer.

これに対して、本実施形態では、ＳｉＣウェハ２０を薄板化した後に、ＳｉＣウェハ２０の裏面２０ｂに閉塞部１６を形成するので、ＳｉＣウェハ２０の裏面２０ｂに存在するマイクロパイプ１５を閉塞することができる。 On the other hand, in the present embodiment, after the SiC wafer 20 is thinned, the closing portion 16 is formed on the back surface 20b of the SiC wafer 20, so that the micropipe 15 existing on the back surface 20b of the SiC wafer 20 is closed. Can be done.

また、比較例３のＳｉＣ半導体装置の製造方法として、ＳｉＣウェハの表面側に表面側素子構造を形成し、ＳｉＣウェハの裏面側を除去してＳｉＣウェハを薄板化した後に、ＳｉＣウェハの裏面に対して、エピタキシャル成長法によってＳｉＣを成膜することが考えられる。しかし、エピタキシャル成長は、１６００℃以上の高温処理によって行われるため、ショットキー電極１２、保護膜１３等の表面側素子構造を構成する部材が融解してしまう。このため、比較例３のＳｉＣ半導体装置の製造方法は実施できない。 Further, as a method for manufacturing the SiC semiconductor device of Comparative Example 3, a surface side element structure is formed on the front surface side of the SiC wafer, the back surface side of the SiC wafer is removed to thin the SiC wafer, and then the back surface of the SiC wafer is formed. On the other hand, it is conceivable to form SiC by the epitaxial growth method. However, since the epitaxial growth is performed by a high temperature treatment of 1600 ° C. or higher, the members constituting the surface side element structure such as the Schottky electrode 12 and the protective film 13 are melted. Therefore, the method for manufacturing the SiC semiconductor device of Comparative Example 3 cannot be carried out.

また、従来技術として、ＳｉＣ基板の裏面に対して、高耐熱材料としてのスピンオングラス（すなわち、ＳＯＧ）を塗布して、マイクロパイプ内に流し込み、５００℃で焼結させることで、マイクロパイプの全域にＳＯＧを隙間なく埋め込む技術がある（例えば、特開２００６－２７８６０９号公報参照）。そこで、比較例４のＳｉＣ半導体装置の製造方法として、ＳｉＣウェハの表面側に表面側素子構造を形成する前に、ＳｉＣウェハの裏面に対して、ＳＯＧを塗布してマイクロパイプの全域にＳＯＧを隙間なく埋め込むことが考えられる。この場合、表面側素子構造を形成した後に、ＳｉＣウェハの裏面側を除去して、ＳｉＣウェハを薄板化する。その後、ＳｉＣウェハの裏面に、裏面電極を形成する。 Further, as a conventional technique, spin-on glass (that is, SOG) as a highly heat-resistant material is applied to the back surface of a SiC substrate, poured into a micropipe, and sintered at 500 ° C. to obtain the entire area of the micropipe. There is a technique for embedding SOG without gaps (see, for example, Japanese Patent Application Laid-Open No. 2006-278609). Therefore, as a method for manufacturing the SiC semiconductor device of Comparative Example 4, SOG is applied to the back surface of the SiC wafer before the surface element structure is formed on the front surface side of the SiC wafer, and SOG is applied to the entire surface of the micropipe. It is conceivable to embed without gaps. In this case, after the front surface side element structure is formed, the back surface side of the SiC wafer is removed to thin the SiC wafer. Then, a back surface electrode is formed on the back surface of the SiC wafer.

しかしながら、表面側素子構造の一部としてＳｉＣからなる層を形成するときに、ＳｉＣ特有の１６００℃以上の活性加熱処理が行われる。このため、比較例４では、この活性化熱処理で、マイクロパイプに埋め込まれたＳＯＧが融解し、ＳｉＣウェハの裏面にマイクロパイプが露出してしまう。よって、比較例４のＳｉＣ半導体装置の製造方法は実施できない。 However, when forming a layer made of SiC as a part of the surface-side element structure, an active heat treatment of 1600 ° C. or higher peculiar to SiC is performed. Therefore, in Comparative Example 4, the SOG embedded in the micropipe is melted by this activation heat treatment, and the micropipe is exposed on the back surface of the SiC wafer. Therefore, the method for manufacturing the SiC semiconductor device of Comparative Example 4 cannot be implemented.

また、比較例５のＳｉＣ半導体装置の製造方法として、比較例４で示したＳＯＧの形成を表面側素子構造形成後に行うことが考えられる。すなわち、ＳｉＣウェハの表面側に表面側素子構造を形成し、ＳｉＣウェハの裏面側を除去してＳｉＣウェハを薄板化した後に、ＳｉＣウェハの裏面に対して、ＳＯＧを塗布してマイクロパイプ内に流し込み、５００℃で焼結させる。しかしながら、表面側素子構造を構成する部材が５００℃で加熱されると、融解、軟化または変形が生じる場合、ＳＯＧの５００℃の焼結処理時に、表面側素子構造が融解、軟化または変形する。例えば、保護膜としてポリイミド膜が用いられる場合、ＳＯＧの５００℃の焼結処理時に、ポリイミド膜が融解する。また、ショットキー電極としてアルミニウム電極が用いられる場合、ＳＯＧの５００℃の焼結処理時に、アルミニウム電極が軟化し、変形する。このため、表面側素子構造を維持することができない。よって、比較例５のＳｉＣ半導体装置の製造方法は実施できない。 Further, as a method for manufacturing the SiC semiconductor device of Comparative Example 5, it is conceivable that the SOG shown in Comparative Example 4 is formed after the surface side element structure is formed. That is, after forming the surface side element structure on the front surface side of the SiC wafer and removing the back surface side of the SiC wafer to make the SiC wafer into a thin plate, SOG is applied to the back surface of the SiC wafer and into the micropipe. Pour and sinter at 500 ° C. However, if the member constituting the surface side element structure is heated at 500 ° C. and melts, softens or deforms, the surface side element structure melts, softens or deforms during the sintering process of SOG at 500 ° C. For example, when a polyimide film is used as a protective film, the polyimide film melts during the sintering process of SOG at 500 ° C. When an aluminum electrode is used as the Schottky electrode, the aluminum electrode is softened and deformed during the sintering process of SOG at 500 ° C. Therefore, the surface side element structure cannot be maintained. Therefore, the method for manufacturing the SiC semiconductor device of Comparative Example 5 cannot be carried out.

これに対して、本実施形態のＳｉＣ半導体装置の製造方法では、閉塞材料２２を成膜するときの成膜温度は、表面側素子構造を構成する部材の融解等が生じる温度よりも低い温度とされる。これにより、閉塞材料２２の成膜時に、表面側素子構造を構成する部材の融解、軟化または変形を防止することができ、表面側素子構造を維持することができる。 On the other hand, in the method for manufacturing the SiC semiconductor device of the present embodiment, the film forming temperature at the time of forming the film-forming material 22 is lower than the temperature at which the members constituting the surface-side element structure are melted or the like. Will be done. As a result, it is possible to prevent melting, softening or deformation of the members constituting the surface side element structure at the time of film formation of the closing material 22, and it is possible to maintain the surface side element structure.

（第２実施形態）
図１０に示すように、本実施形態のＳｉＣ半導体装置１Ａは、縦型の半導体素子としての縦型ＭＯＳＦＥＴを備える。具体的には、ＳｉＣ半導体装置１Ａは、ｎ＋型のＳｉＣ基板３１と、ｎ－型のドリフト層３２と、ｐ型のベース領域３３と、ｎ＋型のソース領域３４と、ディープ層３５など、を備える。 (Second Embodiment)
As shown in FIG. 10, the SiC semiconductor device 1A of the present embodiment includes a vertical MOSFET as a vertical semiconductor element. Specifically, the SiC semiconductor device 1A includes an n + type SiC substrate 31, an n − type drift layer 32, a p-type base region 33, an n + type source region 34, a deep layer 35, and the like. , Equipped with.

ＳｉＣ基板３１は、所定のｎ型の不純物濃度とされた単結晶ＳｉＣで構成される半導体基板である。ＳｉＣ基板３１は、表面３１ａおよびその反対側の裏面３１ｂを有する。ドリフト層３２は、ＳｉＣ基板３１の表面３１ａ上に形成されている。ドリフト層３２は、ＳｉＣ基板３１よりもｎ型の不純物濃度が低くされたＳｉＣで構成される。ベース領域３３は、ドリフト層３２の上に形成されている。ベース領域３３は、ｐ型のＳｉＣで構成される。ベース領域３３のうち表層部は、ｐ型の不純物濃度が高くされたコンタクト領域３３ａとされている。ソース領域３４は、ベース領域３３の上に形成されている。ソース領域３４は、ドリフト層３２よりもｎ型の不純物濃度が高くされたＳｉＣで構成される。ドリフト層３２の表層部には、ｐ型のディープ層３５が形成されている。ディープ層３５は、ベース領域３３よりもｐ型の不純物濃度が高くされている。 The SiC substrate 31 is a semiconductor substrate composed of single crystal SiC having a predetermined n-type impurity concentration. The SiC substrate 31 has a front surface 31a and a back surface 31b on the opposite side thereof. The drift layer 32 is formed on the surface 31a of the SiC substrate 31. The drift layer 32 is composed of SiC having an n-type impurity concentration lower than that of the SiC substrate 31. The base region 33 is formed on the drift layer 32. The base region 33 is composed of p-type SiC. The surface layer portion of the base region 33 is a contact region 33a having a high concentration of p-type impurities. The source region 34 is formed on the base region 33. The source region 34 is composed of SiC having a higher concentration of n-type impurities than the drift layer 32. A p-type deep layer 35 is formed on the surface layer portion of the drift layer 32. The deep layer 35 has a higher concentration of p-type impurities than the base region 33.

また、ＳｉＣ半導体装置１Ａは、ゲート絶縁膜３７と、ゲート電極３８と、層間絶縁膜３９と、ソース電極４０と、保護膜４１と、ドレイン電極４２と、を備える。 Further, the SiC semiconductor device 1A includes a gate insulating film 37, a gate electrode 38, an interlayer insulating film 39, a source electrode 40, a protective film 41, and a drain electrode 42.

ＳｉＣ基板３１の表面３１ａ側には、ベース領域３３およびソース領域３４を貫通してドリフト層３２に達するゲートトレンチ３６が形成されている。ベース領域３３のうちゲートトレンチ３６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にソース領域３４とドリフト層３２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ３６の内壁面に、ゲート絶縁膜３７が形成されている。このように、ゲート絶縁膜３７は、ドリフト層３２とソース領域３４との間におけるベース領域３３の表面に形成されている。 On the surface 31a side of the SiC substrate 31, a gate trench 36 that penetrates the base region 33 and the source region 34 and reaches the drift layer 32 is formed. The portion of the base region 33 located on the side surface of the gate trench 36 is a channel region connecting the source region 34 and the drift layer 32 when the vertical MOSFET is operated. A gate insulating film 37 is formed on the inner wall surface of the gate trench 36 including this channel region. As described above, the gate insulating film 37 is formed on the surface of the base region 33 between the drift layer 32 and the source region 34.

ゲート電極３８は、ゲートトレンチ３６を埋めるように、ゲート絶縁膜３７の上に形成されている。ゲート電極３８およびゲート絶縁膜３７によって、ゲートトレンチ３６内が埋め込まれている。層間絶縁膜３９は、ゲート電極３８およびゲート絶縁膜３７を覆っている。層間絶縁膜３９には、コンタクトホール３９ａが形成されている。ソース電極４０は、層間絶縁膜３９の上に形成されている。ソース電極４０は、コンタクトホール３９ａを通じて、ソース領域３４に電気的に接続されている。ソース電極４０は、アルミニウム等の金属材料で構成されている。保護膜４１は、ソース電極４０を覆っている。保護膜４１は、ポリイミド等の合成樹脂材料で構成されている。 The gate electrode 38 is formed on the gate insulating film 37 so as to fill the gate trench 36. The inside of the gate trench 36 is embedded by the gate electrode 38 and the gate insulating film 37. The interlayer insulating film 39 covers the gate electrode 38 and the gate insulating film 37. A contact hole 39a is formed in the interlayer insulating film 39. The source electrode 40 is formed on the interlayer insulating film 39. The source electrode 40 is electrically connected to the source region 34 through the contact hole 39a. The source electrode 40 is made of a metal material such as aluminum. The protective film 41 covers the source electrode 40. The protective film 41 is made of a synthetic resin material such as polyimide.

ドリフト層３２、ベース領域３３、ソース領域３４、ディープ層３５、ゲートトレンチ３６、ゲート絶縁膜３７、ゲート電極３８、層間絶縁膜３９、ソース電極４０および保護膜４１は、ＳｉＣ基板３１の表面３１ａ側に形成された半導体素子の一部を構成する表面側素子構造である。ドレイン電極４２は、ＳｉＣ基板３１の裏面３１ｂに形成された裏面電極である。 The drift layer 32, the base region 33, the source region 34, the deep layer 35, the gate trench 36, the gate insulating film 37, the gate electrode 38, the interlayer insulating film 39, the source electrode 40 and the protective film 41 are on the surface 31a side of the SiC substrate 31. It is a surface side element structure which constitutes a part of the semiconductor element formed in. The drain electrode 42 is a back surface electrode formed on the back surface 31b of the SiC substrate 31.

第１実施形態と同様に、ＳｉＣ基板３１は、マイクロパイプ１５を有する。ＳｉＣ基板３１の裏面３１ｂには、マイクロパイプ１５が存在する。第１実施形態と同様に、ＳｉＣ半導体装置１Ａは、ＳｉＣ基板３１の裏面３１ｂにおいてマイクロパイプ１５を閉塞する閉塞部１６を備える。閉塞部１６の説明については、第１実施形態と同じである。閉塞部１６の一面１６ａを含むＳｉＣ基板３１の裏面３１ｂに対して、ドレイン電極４２が形成されている。 Similar to the first embodiment, the SiC substrate 31 has a micropipe 15. A micropipe 15 is present on the back surface 31b of the SiC substrate 31. Similar to the first embodiment, the SiC semiconductor device 1A includes a closing portion 16 that closes the micropipe 15 on the back surface 31b of the SiC substrate 31. The description of the closed portion 16 is the same as that of the first embodiment. A drain electrode 42 is formed on the back surface 31b of the SiC substrate 31 including one surface 16a of the closed portion 16.

本実施形態のＳｉＣ半導体装置１Ａの製造方法は、表面側素子構造の形成を除き、第１実施形態と同じである。本実施形態では、第１実施形態で説明したＳｉＣウェハ２０がＳｉＣ基板３１に対応する。ＳｉＣウェハ２０の表面２０ａがＳｉＣ基板３１の表面３１ａに対応する。ＳｉＣウェハ２０の裏面２０ｂがＳｉＣ基板３１の裏面３１ｂに対応する。裏面電極２３がドレイン電極４２に対応する。 The method for manufacturing the SiC semiconductor device 1A of the present embodiment is the same as that of the first embodiment except for the formation of the surface side element structure. In the present embodiment, the SiC wafer 20 described in the first embodiment corresponds to the SiC substrate 31. The surface 20a of the SiC wafer 20 corresponds to the surface 31a of the SiC substrate 31. The back surface 20b of the SiC wafer 20 corresponds to the back surface 31b of the SiC substrate 31. The back surface electrode 23 corresponds to the drain electrode 42.

表面側素子構造を形成するときでは、図３に示すように、ＳｉＣウェハ２０の表面２０ａ上に、エピタキシャル成長法によって、ＳｉＣからなるｎ型の不純物層２１を形成する。不純物層２１は、図１０中のドリフト層３２に対応する。その後、図１０に示すように、ドリフト層３２に対してｐ型不純物をイオン注入することで、ｐ型のディープ層３５を形成する。ディープ層３５を形成したドリフト層３２の上に、ベース領域３３およびソース領域３４を形成する。例えば、ベース領域３３およびソース領域３４をエピタキシャル成長させた後、ｐ型不純物をイオン注入することで、ベース領域３３のコンタクト領域３３ａを形成する。なお、ベース領域３３をエピタキシャル成長させた後、ｎ型不純物をイオン注入することで、ソース領域３４を形成してもよい。その後、ゲートトレンチ３６、ゲート絶縁膜３７、ゲート電極３８、層間絶縁膜３９、ソース電極４０および保護膜４１を形成する。これにより、表面側素子構造が形成される。 When forming the surface-side element structure, as shown in FIG. 3, an n-type impurity layer 21 made of SiC is formed on the surface 20a of the SiC wafer 20 by an epitaxial growth method. The impurity layer 21 corresponds to the drift layer 32 in FIG. Then, as shown in FIG. 10, the p-type deep layer 35 is formed by ion-implanting the p-type impurities into the drift layer 32. The base region 33 and the source region 34 are formed on the drift layer 32 on which the deep layer 35 is formed. For example, after epitaxially growing the base region 33 and the source region 34, p-type impurities are ion-implanted to form the contact region 33a of the base region 33. The source region 34 may be formed by ion-implanting an n-type impurity after epitaxially growing the base region 33. After that, the gate trench 36, the gate insulating film 37, the gate electrode 38, the interlayer insulating film 39, the source electrode 40 and the protective film 41 are formed. As a result, the surface side element structure is formed.

以上の説明の通り、本実施形態のＳｉＣ半導体装置１Ａの製造方法は、表面側素子構造の形成を除き、第１実施形態と同じである。このため、本実施形態においても、第１実施形態と同じ効果が得られる。 As described above, the method for manufacturing the SiC semiconductor device 1A of the present embodiment is the same as that of the first embodiment except for the formation of the surface side element structure. Therefore, the same effect as that of the first embodiment can be obtained in this embodiment as well.

なお、本実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、ＭＯＳ構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のＭＯＳ構造を有するＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、本実施形態に対してＳｉＣ基板３１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては本実施形態と同様である。さらに、トレンチゲート型のＭＯＳ構造に限らず、プレーナ型のＭＯＳ構造の半導体素子であっても良い。すなわちドリフト層とソース領域との間におけるベース領域の表面にゲート絶縁膜が形成され、このゲート絶縁膜の上にゲート電極が配置された構造であれば、トレンチゲート型であってもプレーナ型であっても良い。 In this embodiment, an n-channel type vertical MOSFET in which the first conductive type is n-type and the second conductive type is p-type has been described as an example, but the conductive type of each component is inverted. It may be a p-channel type vertical MOSFET. Further, in the above description, a vertical MOSFET has been described as an example of a semiconductor element having a MOS structure, but the present invention can also be applied to an IGBT having a similar MOS structure. In the case of the n-channel type IGBT, only the conductive type of the SiC substrate 31 is changed from the n-type to the p-type with respect to the present embodiment, and other structures and manufacturing methods are the same as those of the present embodiment. Further, the semiconductor element is not limited to the trench gate type MOS structure and may be a planar type MOS structure. That is, if a gate insulating film is formed on the surface of the base region between the drift layer and the source region and the gate electrode is arranged on the gate insulating film, even if it is a trench gate type, it is a planar type. It may be there.

（他の実施形態）
（１）上記した各実施形態では、ＳｉＣ半導体装置１、１Ａの製造方法において、閉塞材料２２を除去して閉塞部１６を形成した後に、ＳｉＣウェハ２０の裏面２０ｂに対して裏面電極２３を形成する。これらのＳｉＣ半導体装置１、１Ａの製造方法において、閉塞部１６を形成した後であって、裏面電極２３を形成する前に、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂをＣＭＰ（すなわち、化学機械研磨）等によって平坦化することを追加してもよい。これによれば、閉塞部１６の一面１６ａを含むＳｉＣウェハ２０の裏面２０ｂの平坦性をさらに向上させることができ、裏面電極２３の平坦性をさらに向上させることができる。 (Other embodiments)
(1) In each of the above-described embodiments, in the manufacturing method of the SiC semiconductor devices 1 and 1A, after the closing material 22 is removed to form the closing portion 16, the back surface electrode 23 is formed on the back surface 20b of the SiC wafer 20. do. In the manufacturing methods of these SiC semiconductor devices 1 and 1A, after the closed portion 16 is formed and before the back surface electrode 23 is formed, the back surface 20b of the SiC wafer 20 including one surface 16a of the closed portion 16 is CMP (CMP). That is, flattening by chemical mechanical polishing) or the like may be added. According to this, the flatness of the back surface 20b of the SiC wafer 20 including the one side surface 16a of the closed portion 16 can be further improved, and the flatness of the back surface electrode 23 can be further improved.

（２）上記した各実施形態では、ＳｉＣ基板１０、３１およびＳｉＣウェハ２０の裏面にマイクロパイプ１５が存在するが、マイクロパイプ以外の結晶欠陥による穴部が存在する場合においても、本発明の適用が可能である。結晶欠陥による穴部とは、結晶欠陥に起因して生じた穴部のことである。この穴部は、ＳｉＣ基板１０、３１およびＳｉＣウェハ２０を貫通するもの、貫通しないもののどちらでもよい。 (2) In each of the above-described embodiments, the micropipe 15 is present on the back surfaces of the SiC substrates 10, 31 and the SiC wafer 20, but the present invention is applied even when a hole due to a crystal defect other than the micropipe is present. Is possible. A hole due to a crystal defect is a hole generated due to a crystal defect. This hole may or may not penetrate the SiC substrates 10, 31 and the SiC wafer 20.

（３）第１実施形態のＳｉＣ半導体装置は、ダイオード構造の半導体素子を備える。第２実施形態のＳｉＣ半導体装置は、ＭＯＳ構造の半導体素子を備える。しかしながら、ＳｉＣ半導体装置は、他の構造の縦型の半導体素子を備えていてもよい (3) The SiC semiconductor device of the first embodiment includes a semiconductor element having a diode structure. The SiC semiconductor device of the second embodiment includes a semiconductor element having a MOS structure. However, the SiC semiconductor device may include a vertical semiconductor device having another structure.

（４）本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能であり、様々な変形例や均等範囲内の変形をも包含する。また、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の材質、形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の材質、形状、位置関係等に限定される場合等を除き、その材質、形状、位置関係等に限定されるものではない。 (4) The present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope of the claims, and includes various modifications and modifications within the uniform range. Further, the above embodiments are not unrelated to each other, and can be appropriately combined unless the combination is clearly impossible. Further, in each of the above embodiments, it goes without saying that the elements constituting the embodiment are not necessarily essential except when it is clearly stated that they are essential or when they are clearly considered to be essential in principle. stomach. Further, in each of the above embodiments, when numerical values such as the number, numerical values, quantities, and ranges of the constituent elements of the embodiment are mentioned, when it is clearly stated that they are particularly essential, and when it is clearly limited to a specific number in principle. It is not limited to the specific number except when it is done. In addition, in each of the above embodiments, when the material, shape, positional relationship, etc. of the constituent elements, etc. are referred to, except when specifically specified or when the material, shape, positional relationship, etc. are limited to a specific material, shape, positional relationship, etc. in principle. , The material, shape, positional relationship, etc. are not limited.

１０ ＳｉＣ基板
１０ｂ 裏面
１４ ショットキー電極
１５ マイクロパイプ
１６ 閉塞部
１６ａ 一面
２０ ＳｉＣウェハ
２０ｂ 裏面
２３ 裏面電極 10 SiC substrate 10b back side 14 Schottky electrode 15 micropipe 16 blockage part 16a one side 20 SiC wafer 20b back side 23 back side electrode

Claims (4)

縦型の半導体素子を備える炭化珪素半導体装置の製造方法であって、
表面（２０ａ）と裏面（２０ｂ）とを有するとともに、結晶欠陥による穴部（１５）が前記裏面に存在する炭化珪素半導体基板（２０）を用意することと、
前記炭化珪素半導体基板の前記表面側に対して、前記半導体素子の一部を構成する表面側素子構造（１１～１３、３２～４１）を形成することと、
前記表面側素子構造を形成した後、前記炭化珪素半導体基板の前記裏面側を除去して、前記炭化珪素半導体基板を薄板化することと、
前記炭化珪素半導体基板を薄板化した後、前記裏面に閉塞材料（２２）を成膜することと、
前記穴部のうち少なくとも前記裏面側の部分に前記閉塞材料が存在し、かつ、前記裏面のうち前記穴部を除く領域が前記閉塞材料から露出した状態となるように、前記閉塞材料を除去することで、前記裏面の一部を構成する一面（１６ａ）を有し、前記裏面において前記穴部を閉塞する閉塞部（１６）を形成することと、
前記閉塞部の前記一面を含む前記裏面に対して、裏面電極（２３）を形成することと、を含む、炭化珪素半導体装置の製造方法。 A method for manufacturing a silicon carbide semiconductor device including a vertical semiconductor element.
A silicon carbide semiconductor substrate (20) having a front surface (20a) and a back surface (20b) and having holes (15) due to crystal defects on the back surface is prepared.
Forming a surface-side element structure (11 to 13, 32 to 41) constituting a part of the semiconductor element with respect to the surface side of the silicon carbide semiconductor substrate.
After forming the front surface side element structure, the back surface side of the silicon carbide semiconductor substrate is removed to thin the silicon carbide semiconductor substrate.
After thinning the silicon carbide semiconductor substrate, a film forming the blocking material (22) is formed on the back surface.
The closing material is removed so that the closing material is present in at least the back surface side portion of the hole portion and the region of the back surface excluding the hole portion is exposed from the closing material. As a result, it has one surface (16a) that constitutes a part of the back surface, and forms a closing portion (16) that closes the hole portion on the back surface.
A method for manufacturing a silicon carbide semiconductor device, comprising forming a back surface electrode (23) on the back surface including the one surface of the closed portion. 前記閉塞材料を成膜することにおいて、前記閉塞材料を成膜する成膜温度は、前記表面側素子構造を構成する部材の融解、軟化または変形が生じる温度よりも低い温度とされる、請求項１に記載の炭化珪素半導体装置の製造方法。 Claimed that, in forming the closed material, the film forming temperature for forming the closed material is lower than the temperature at which the member constituting the surface-side element structure is melted, softened or deformed. The method for manufacturing a silicon carbide semiconductor device according to 1. 前記閉塞部を形成した後であって、前記裏面電極を形成する前に、前記閉塞部の前記一面を含む前記炭化珪素半導体基板の前記裏面を平坦化することを含む、請求項１または２に記載の炭化珪素半導体装置の製造方法。 Claim 1 or 2, wherein the back surface of the silicon carbide semiconductor substrate including the one side of the closed portion is flattened after the closed portion is formed and before the back surface electrode is formed. The method for manufacturing a silicon carbide semiconductor device according to the description. 縦型の半導体素子を備える炭化珪素半導体装置であって、
表面（１０ａ、３１ａ）と裏面（１０ｂ、３１ｂ）とを有するとともに、結晶欠陥による穴部（１５）が前記裏面に存在する炭化珪素半導体基板（１０、３１）と、
前記炭化珪素半導体基板の前記表面側に形成され、前記半導体素子の一部を構成する表面側素子構造（１１～１３、３２～４１）と、
前記裏面のうち前記穴部のみに存在し、前記裏面の一部を構成する一面（１６ａ）を有し、前記裏面において前記穴部を閉塞する閉塞部（１６）と、
前記閉塞部の前記一面を含む前記裏面に形成された裏面電極（１４、４２）と、を備える炭化珪素半導体装置。
A silicon carbide semiconductor device equipped with a vertical semiconductor element.
A silicon carbide semiconductor substrate (10, 31) having a front surface (10a, 31a) and a back surface (10b, 31b) and having holes (15) due to crystal defects on the back surface.
A surface-side element structure (11 to 13, 32 to 41) formed on the surface side of the silicon carbide semiconductor substrate and forming a part of the semiconductor element, and
A closed portion (16) that exists only in the hole portion of the back surface, has one surface (16a) that constitutes a part of the back surface, and closes the hole portion on the back surface.
A silicon carbide semiconductor device comprising a back surface electrode (14, 42) formed on the back surface including the one surface of the closed portion.
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