JP2022032569A - メモリシステム - Google Patents

Abstract

【課題】高速読み出し可能な記憶領域へ読み出し頻度の高いデータを移動させるメモリシステムを提供する。
【解決手段】実施形態のメモリシステム１は、複数のメモリセルを含み、各メモリセルにはｎ（ｎは、２以上の整数）ビットデータが書き込み可能であり、前記ｎビットのデータが書き込まれる第１記憶領域（ＱＬＣ領域）とｎビットよりも少ないビット数のデータが書き込まれる第２記憶領域（ｐＳＬＣ領域）とを含むＮＡＮＤメモリ４と、メモリコントローラ３と、を有する。メモリコントローラ３は、データの読み出し要求回数情報又は外部から受信した外部情報に基づいて、第１記憶領域（ＱＬＣ領域）から第２記憶領域（ｐＳＬＣ領域）へデータを移動させる。
【選択図】図２

Description

本発明の実施形態は、メモリシステムに関する。

メモリ容量を増やすために、メモリシステムには例えば多値化技術が採用されている。メモリシステムに多値化技術が採用されている場合、１つのメモリセルに記録できるビット数が増え、メモリシステムにおけるデータの読み出し速度及びデータの書き込み速度が遅くなる傾向がある。

米国特開公開２０１１－３１４２０４号明細書

そこで、本実施形態は、高速読み出し可能な記憶領域へ読み出し頻度の高いデータを移動させるメモリシステムを提供することを目的とする。

実施形態のメモリシステムは、複数のメモリセルを含み、各メモリセルにはｎ（ｎは、２以上の整数）ビットのデータが書き込み可能であり、前記ｎビットのデータが書き込まれる第１記憶領域と前記ｎビットよりも少ないビット数のデータが書き込まれる第２記憶領域とを含む、不揮発性メモリと、データの読み出し要求回数情報又は外部から受信した外部情報に基づいて、前記第１記憶領域から前記第２記憶領域へ前記データを移動させる、メモリコントローラと、を有する。

第１の実施形態のメモリシステムの構成を示すブロック図である。 第１の実施形態のメモリコントローラの構成を示すブロック図である。 第１の実施形態のＮＡＮＤメモリのメモリマップを示す図である。 第１の実施形態における、ユーザデータの読み出し回数を管理する回数管理テーブルの構成を示す図である。 第１の実施形態における、回数管理テーブルの更新処理の流れの例を示すフローチャートである。 第１の実施形態におけるユーザデータ移動処理の流れの例を示すフローチャートである。 第１の実施形態における、ガベージコレクション処理が行われるときのユーザデータ移動処理の流れの例を示すフローチャートである。 第２の実施形態におけるデータ移動処理の流れの例を示すフローチャートである。 第３の実施形態における、ユーザデータの読み出し時のキャッシュヒット回数及びキャッシュミス回数を管理する回数管理テーブルの構成を示す図である。 第３の実施形態における、回数管理テーブルの更新処理の流れの例を示すフローチャートである。 第３の実施形態における、ユーザデータ移動処理の流れの例を示すフローチャートである。

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
図１は、本実施形態のメモリシステムの構成を示すブロック図である。メモリシステム１は、ホスト機器（以下、単にホストともいう）２と接続可能である。図１においては、ホスト２と接続されている状態のメモリシステム１が図示されている。

ホスト２は、パーソナルコンピュータ、スマートフォンなどである。ホスト２は、プロセッサとしての中央処理装置（ＣＰＵ）２ａ、ＲＯＭ（図示せず）、及びＤＲＡＭ２ｂを有する。

メモリシステム１は、メモリコントローラ３と、複数（ここでは２つ）のＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリという）４と、を備える。

各ＮＡＮＤメモリ４は、メモリセルアレイ４ａと制御回路（図示せず）とを含む半導体記憶装置である。メモリセルアレイ４ａは複数のメモリセルＭＴを含む。各メモリセルＭＴにはｎ（ｎは、２以上の整数）ビットデータが書き込み可能である。メモリセルＭＴは、３ビットデータを記憶可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）、４ビットデータを記憶可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）、等の多値化セルである。ここでは、メモリセルＭＴがＱＬＣメモリセルである例を用いて説明する。

メモリシステム１は、ホスト２からの要求に応じて、ホスト２からのユーザデータ（以下、単にデータともいう）を各ＮＡＮＤメモリ４に記憶したり、各ＮＡＮＤメモリ４に記憶されたデータを読み出してホスト２へ出力したりする。具体的には、メモリシステム１は、ホスト２からの書き込み要求に応じて所定のページ単位で各ＮＡＮＤメモリ４へデータを書き込み、ホスト２からの読み出し要求に応じて各ＮＡＮＤメモリ４からデータを読み出すことができる。

なお、ここでは、メモリシステム１は、複数のＮＡＮＤメモリ４を含んでいるが、１つでもよい。メモリシステム１は、メモリコントローラ３と複数のＮＡＮＤメモリ４とが１つのパッケージとして構成されるメモリカード等であってもよいし、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等であってもよい。

図２は、メモリコントローラ３の構成を示すブロック図である。メモリコントローラ３は、各ＮＡＮＤメモリ４へのデータの書き込み及び読み出しを制御するコントローラである。メモリコントローラ３は、ホスト２からの書き込み要求に応じて、ＮＡＮＤメモリ４へのデータの書き込みを制御する。具体的には、メモリコントローラ３は、各ＮＡＮＤメモリ４へ所定のサイズのページ単位でデータを書き込む。また、メモリコントローラ３は、ホスト２からの読み出し要求に応じて、各ＮＡＮＤメモリ４からのデータの読み出しを制御する。

メモリコントローラ３は、プロセッサとしての中央処理装置（ＣＰＵ）１１と、ＲＯＭ１２と、ＲＡＭ１３と、誤り検出訂正（ＥＣＣ：Ｅｒｒｏｒ Ｄｅｔｅｃｔｔｉｏｎ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路（以下、ＥＣＣ回路という））１４と、メモリバッファ１５と、ホストインターフェース回路（以下、ホストＩ／Ｆという）１６と、メモリインターフェース回路（以下、メモリＩ／Ｆという）１７を含む。ＣＰＵ１１と、ＲＯＭ１２と、ＲＡＭ１３と、ＥＣＣ回路１４と、メモリバッファ１５と、ホストＩ／Ｆ１６と、メモリＩ／Ｆ１７とは、内部バス１８により互いに接続されている。

ＣＰＵ１１は、ＲＯＭ１２に記憶されたプログラムを実行することよって、メモリシステム１の各部を統括的に制御する。ＣＰＵ１１は、ホストＩ／Ｆ１６経由でホスト２からの要求を受けた場合に、その要求に従ったプログラムを実行することによって各種制御を行う。例えば、ＣＰＵ１１は、ホスト２からの要求に従って、各ＮＡＮＤメモリ４へのデータの書き込みをメモリＩ／Ｆ１７へ指示する。また、ＣＰＵ１１は、ホスト２からの要求に従って、各ＮＡＮＤメモリ４からのデータの読み出しをメモリＩ／Ｆ１７へ指示する。

ＣＰＵ１１は、ホスト２からデータの書き込み要求を受信した場合、メモリバッファ１５に格納されるユーザデータに対して、各ＮＡＮＤメモリ４上の記憶領域（メモリ領域）を決定する。すなわち、ＣＰＵ１１は、ユーザデータの書き込み先を管理する。ホスト２から受信したユーザデータの論理ブロックアドレスＬＢＡと該ユーザデータが記憶された各ＮＡＮＤメモリ４上の記憶領域を示す物理ブロックアドレスＰＢＡとの対応は、論理物理アドレス変換テーブル（図示せず）に基づいて決定される。論理物理アドレス変換テーブル（Ｌ２Ｐ（Ｌｏｇｉｃａｌ ｔｏ Ｐｈｙｓｉｃａｌ）テーブル：以下、Ｌ２Ｐテーブルという）は、メモリシステム１にホスト２がアクセスする際に使用する論理ブロックアドレスＬＢＡと、メモリシステム１内の物理ブロックアドレスＰＢＡとを１対１に対応付けるデータを格納する。

また、ＣＰＵ１１は、ホスト２からデータの読み出し要求を受信した場合、読み出し要求により指定された論理ブロックアドレスＬＢＡについて、Ｌ２Ｐテーブルを参照して、物理ブロックアドレスＰＢＡを特定して、該物理ブロックアドレスＰＢＡからのデータの読み出しをメモリＩ／Ｆ１７へ指示する。すなわち、ＣＰＵ１１は、ホスト２からの要求を受けると、その要求に関わる論理ブロックアドレスＬＢＡに対応する物理ブロックアドレスを特定して、データの書き込み及び読み出しを行う。

ＲＯＭ１２は、各種プログラム及び各種データを記憶している。ＲＡＭ１３は、各種データなどを一時的に記憶する。ＲＡＭ１３には、回数管理テーブルＴＢＬ（後述する）及びＬ２Ｐテーブルが記憶されている。回数管理テーブルＴＢＬは、データの読み出し回数を管理するためのテーブルであり、ＲＡＭ１３の記憶領域１３ａに格納される。Ｌ２Ｐテーブルは、ＲＡＭ１３の記憶領域１３ｂに格納される。

ＥＣＣ回路１４は、書き込むユーザデータを符号化すると共に各ＮＡＮＤメモリ４から読み出されたユーザデータを復号する。

メモリバッファ１５は、ホスト２から受信したユーザデータを一時的に記憶する。また、メモリバッファ１５は、各ＮＡＮＤメモリ４から読み出したユーザデータを一時的に記憶する。メモリバッファ１５は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

ホストＩ／Ｆ１６は、ホスト２との間のインターフェース規格に従った処理を行う。ホストＩ／Ｆ１６は、ホスト２から受信した要求及びユーザデータを内部バス１８に出力し、各ＮＡＮＤメモリ４から読み出されたユーザデータや、ＣＰＵ１１からの応答などをホスト２へ送信する。

メモリＩ／Ｆ１７は、ＣＰＵ１１の制御の下、各ＮＡＮＤメモリ４へのデータの書き込み、及びＮＡＮＤメモリ４からのデータの読み出しに関する処理を行う。

図３は、各ＮＡＮＤメモリ４のメモリマップを示す図である。上述のように、ＮＡＮＤメモリ４は、各メモリセルＭＴに４ビットのデータを格納可能である。矢印ＭＡは、後述するように、ユーザデータが、ＱＬＣ領域からｓＳＬＣ領域のアドレスへ移動されていることを示している。

各ＮＡＮＤメモリ４のデータ格納領域は、ｐＳＬＣ（ｐｓｅｕｄｏ Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ（擬似ＳＬＣ））領域と、ＱＬＣ領域を有する。各ＮＡＮＤメモリ４のデータ格納領域中のｐＳＬＣ領域とＱＬＣ領域は、予め設定されている。メモリコントローラ３は、ホスト２からの要求に関わる論理ブロックアドレスＬＢＡに基づいて、ｐＳＬＣ領域又はＱＬＣ領域へユーザデータを書き込み又はｐＳＬＣ領域又はＱＬＣ領域からユーザデータを読み出す。

ｐＳＬＣ領域は、擬似シングルレベルセル（ｐＳＬＣ）へ１ビットデータが書き込まれる記憶領域である。複数の擬似シングルレベルセル（ｐＳＬＣ）の各々には、４ビットデータを書き込み可能であるが、１ビットデータが書き込まれる。ｐＳＬＣ領域へのデータの書き込みは、メモリコントローラ３からのコマンドによって指定される。よって、メモリシステム１は、ｐＳＬＣ領域のメモリセルＭＴ毎に１ビットデータを書き込む記録モード（ｐＳＬＣモード）と、ＱＬＣ領域のメモリセルＭＴ毎に４ビットデータを書き込む記録モードと、を有する。ｐＳＬＣ領域へのデータの書き込み時間は、ＱＬＣ領域へのデータの書き込み時間より短い。また、ｐＳＬＣ領域に記憶されたデータの読み出し時間は、ＱＬＣ領域に記憶されたデータの読み出し時間より短い。

メモリコントローラ３は、ホスト２からのユーザデータの書き込み要求を受信すると、Ｌ２Ｐテーブルを参照すなわちサーチして、その要求に関わる論理ブロックアドレスＬＢＡに対応する物理ブロックアドレスＰＢＡを特定する。メモリコントローラ３は、特定した物理ブロックアドレスＰＢＡの記憶領域に、ユーザデータを書き込む。

また、メモリコントローラ３は、ホスト２からのユーザデータの読み出し要求を受信すると、Ｌ２Ｐテーブルを参照すなわちサーチして、その要求に関わる論理ブロックアドレスＬＢＡに対応する物理ブロックアドレスＰＢＡを特定する。メモリコントローラ３は、特定した物理ブロックアドレスＰＢＡの記憶領域から、ユーザデータを読み出す。

上述したように、ｐＳＬＣ領域の各メモリセルＭＴは、１ビットデータが書き込まれるメモリ領域である。ｐＳＬＣ領域の各メモリセルＭＴは、４ビットのデータを格納可能であるが、１ビットデータを格納するセルとして用いられる。そのため、ｐＳＬＣ領域は、ＱＬＣ領域に比べて、データの書き込み及び読み出し速度が速い領域である。メモリコントローラ３は、１ビットデータを書き込む記録モードで、ｐＳＬＣ領域にユーザデータを書き込む。

ｐＳＬＣ領域には、各種パラメータデータや各種プログラムなどが記憶される。電源オンには、ｐＳＬＣ領域から各種パラメータデータ等がメモリコントローラ３に読み出されてＲＡＭ１３に格納される。ＲＡＭ１３の各種パラメータデータ等は、メモリシステム１の動作中に利用される。各種パラメータデータ等は、更新される場合もある。電源オフ時には、メモリコントローラ３は、ＲＡＭ１３の各種パラメータデータ等を各ＮＡＮＤメモリ４のｐＳＬＣ領域に書き込む。

ＱＬＣ領域の各メモリセルＭＴは、４ビットデータが書き込まれるメモリ領域である。メモリコントローラ３は、４ビットデータを書き込む記録モードで、ＱＬＣ領域にユーザデータを書き込む。

本実施形態では、後述するように、ｐＳＬＣ領域の一部に、読み出し頻度の高いユーザデータが記憶される。メモリコントローラ３は、ホスト２からのユーザデータの読み出し要求を受信すると、論理ブロックアドレスＬＢＡ毎の読み出し要求回数をカウントする。

図４は、ユーザデータの読み出し回数を管理する回数管理テーブルＴＢＬの構成を示す図である。回数管理テーブルＴＢＬは、論理ブロックアドレスＬＢＡのアドレスと読み出し回数の情報を含む。アドレスは、論理ブロックアドレスＬＢＡの先頭アドレスである。回数管理テーブルＴＢＬには、アドレス毎の読み出し回数の情報が格納される。すなわち、回数管理テーブルＴＢＬは、ホスト２からの読み出し要求に含まれる論理ブロックアドレスＬＢＡに関わるデータの読み出し回数データを格納する。

なお、図４では、理解を容易にするために、回数管理テーブルＴＢＬの上側にｐＳＬＣ領域の論理ブロックアドレスを纏め、ｐＳＬＣ領域の下側にＱＬＣ領域の論理ブロックアドレスを纏めて示している。

次に、メモリコントローラ３の動作について説明する。

メモリコントローラ３は、ホスト２から読み出し要求を受信すると、ユーザデータの読み出し処理を実行するが、その読み出し処理のバックグラウンド処理として、読み出し要求回数の管理処理を実行する。ここでは、アドレス毎の読み出し要求回数が管理される。ＣＰ１１は、ホスト２からの読み出し要求を受信すると、回数管理テーブルＴＢＬの更新処理を実行する。

図５は、回数管理テーブルＴＢＬの更新処理の流れの例を示すフローチャートである。図５の処理は、メモリコントローラ３のＲＯＭ１２に格納されているプログラムをＣＰＵ１１が読み出して、ＲＡＭ１３に展開して実行することにより行われる。

ＣＰＵ１１は、ホスト２からの読み出し要求を受信したかを判定する（ステップ（以下、Ｓと略す）１）。読み出し要求を受信しなければ（Ｓ１：ＮＯ）、ＣＰＵ１１は、回数管理テーブルＴＢＬの更新処理をしない。

ホスト２から読み出し要求を受信すると（Ｓ１：ＹＥＳ）、ＣＰＵ１１は、論理ブロックアドレスＬＢＡの読み出し要求回数を管理する（Ｓ２）。Ｓ２では、回数管理テーブルＴＢＬ中の、読み出し要求に含まれる論理ブロックアドレスＬＢＡの読み出し要求回数データの更新処理が行われる。すなわち、メモリコントローラ３は、外部機器（ホスト２）から読み出し要求を受信すると、読み出し要求に関わるユーザデータの論理アドレス（ＬＢＡ）の読み出し要求回数をインクリメントする。

すなわち、メモリコントローラ３は、ホスト２からの読み出し要求を受信する度に、ユーザデータのアドレス（論理ブロックアドレスＬＢＡ）の読み出し要求回数を更新する。その結果、回数管理テーブルＴＢＬには、ユーザデータのアドレス毎の読み出し要求回数データが格納される。

図６は、ユーザデータ移動処理の流れの例を示すフローチャートである。図６の処理は、ホスト２からの読み出し要求の処理が実行されたときに、実行されてもよいし、ガベージコレクション処理、コンパクション処理などの読み出し要求処理以外の所定の処理が実行されるときに実行されてもよいし、所定の周期で実行されるようにしてもよい。

ＣＰＵ１１は、回数管理テーブルＴＢＬをサーチし（Ｓ１１）、ＱＬＣ領域に記憶されているユーザデータの論理ブロックアドレスＬＢＡ中に読み出し要求回数が所定の閾値ＴＨ以上のものがあるかを判定する（Ｓ１２）。すなわち、ＣＰＵ１１は、ＱＬＣ領域に記憶されているユーザデータについて、回数管理テーブルＴＢＬの読み出し要求回数を順番に読み出して、読み出し要求回数が所定の閾値ＴＨ以上の論理ブロックアドレスＬＢＡがあるかを判定する。

ＱＬＣ領域の論理ブロックアドレスＬＢＡ中に所定の閾値ＴＨ以上の読み出し要求回数の論理ブロックアドレスＬＢＡがなければ（Ｓ１２：ＮＯ）、ＣＰＵ１１は、ユーザデータ移動処理をしない。

ＱＬＣ領域の論理ブロックアドレスＬＢＡ中に所定の閾値ＴＨ以上の読み出し要求回数の論理ブロックアドレスＬＢＡがあると（Ｓ１２：ＹＥＳ）、ＣＰＵ１１は、所定の閾値ＴＨ以上の読み出し要求回数の論理ブロックアドレスＬＢＡに対応するユーザデータをＱＬＣ領域からｐＳＬＣ領域へ移動させる（Ｓ１３）。すなわち、メモリコントローラ３は、読み出し要求の回数が所定の閾値ＴＨ以上になると、読み出し要求の回数が所定の閾値ＴＨ以上のユーザデータの移動処理を行う。

ユーザデータを移動させた後、ＣＰＵ１１は、その移動に関わるＬ２Ｐテーブルを更新する（Ｓ１４）。すなわち、移動させた論理ブロックアドレスＬＢＡに対応するユーザデータの物理ブロックアドレスＰＢＡを変更するために、メモリコントローラ３は、データの移動処理を行った後、データの論理アドレス（ＬＢＡ）をＮＡＮＤメモリ４の物理アドレス（ＰＢＡ）へ変換するアドレス変換テーブル（Ｌ２Ｐテーブル）を更新する。

ホスト２からの読み出し要求がある度に、図６の処理が実行される場合、Ｓ１３では、１つの論理ブロックアドレスＬＢＡに対応する１つのユーザデータについて移動処理が行われるが、ガベージコレクション処理などが行われるときに、図６の処理が実行される場合、Ｓ１３では、複数の論理ブロックアドレスＬＢＡに対応する複数のユーザデータについて移動処理が行われる場合がある。

以上のように、メモリコントローラ３は、データがｎビットデータのデータ形式で書き込まれるＮＡＮＤメモリ４の第１記憶領域（ＱＬＣ領域）から、データがｎビットよりも少ないビット数のビットデータのデータ形式でＮＡＮＤメモリ４に書き込まれる第２記憶領域（ｐＳＬＣ領域）へ、データの読み出し要求回数情報に基づいて、データの移動処理を行う。

そして、その読み出し要求回数情報は、データの読み出し要求を出力する機器（ホスト２）からメモリコントローラ３が受信した読み出し要求の回数である。読み出し要求の回数は、読み出し要求に関わる要求データの論理アドレス（ＬＢＡ）毎にカウントされる。

図７は、ガベージコレクション処理が行われるときのユーザデータ移動処理の流れの例を示すフローチャートである。図７の処理は、ガベージコレクション処理の処理が実行されるときに実行される。図７の処理ステップにおいて、図６の処理ステップと同じ処理ステップについては、同じステップ番号を付し、説明は省略し、図６の処理ステップと異なる処理ステップについてのみ説明する。

ＣＰＵ１１は、回数管理テーブルＴＢＬをサーチし（Ｓ１１）、ＱＬＣ領域の論理ブロックアドレスＬＢＡ中に読み出し要求回数が所定の閾値ＴＨ以上のものがあるかを判定する（Ｓ１２）。ＱＬＣ領域の論理ブロックアドレスＬＢＡ中に所定の閾値ＴＨ以上の読み出し要求回数のデータがなければ（Ｓ１２：ＮＯ）、ＣＰＵ１１は、ガベージコレクション処理（ＧＣ処理）を実行する（Ｓ１５）。

ＱＬＣ領域の論理ブロックアドレスＬＢＡ中に所定の閾値ＴＨ以上の読み出し要求回数のものがあるときは（Ｓ１２：ＹＥＳ）、ＣＰＵ１１は、所定の閾値ＴＨ以上の読み出し要求回数の論理ブロックアドレスＬＢＡに対応するユーザデータをＱＬＣ領域からｐＳＬＣ領域へ移動させる処理を実行し（Ｓ１３）、Ｌ２Ｐテーブルを更新する（Ｓ１４）。Ｓ１４の後、ＣＰＵ１１は、ＧＣ処理を実行する（Ｓ１５）。

図４を再び参照する。図４は、所定の閾値ＴＨが２００の場合、アドレスＡＤＤｄｄｄのユーザデータの読み出し要求回数が２００以上であるため、矢印ＭＡで示すように、アドレスＡＤＤｄｄｄのユーザデータが、ＱＬＣ領域からｓＳＬＣ領域のアドレスＡＤＤｂｂｂへ移動されていることを示している。

以上のように、メモリシステム１においては、データ毎の読み出し要求回数が回数管理テーブルで管理され、読み出し要求回数が多いユーザデータを、読み出し速度の遅いメモリ領域であるＱＬＣ領域から読み出し速度の速いｐＳＬＣ領域に、メモリシステム１が自律的にデータを移動させる。これによって、読み出し速度が改善される。

上述した実施形態によれば、各ＮＡＮＤメモリ４に保存されているデータのうち、読み出し頻度が高いデータはｐＳＬＣ領域に格納されるので、メモリシステム１は、読み出し頻度の高いデータを高速に読み出すことができる。

なお、ｐＳＬＣ領域に移動させたユーザデータであっても、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅ）アルゴリズムやＬＦＵ（Ｌｅａｓｔ Ｆｒｅｑｕｅｎｔｌｙ Ｕｓｅ）アルゴリズムを用いて、その後に読み出し頻度が少なくなったデータを、ｐＳＬＣ領域からＱＬＣ領域へ移動させるようにしてもよい。すなわち、メモリコントローラ３は、データの移動処理を行った後、ＬＲＵアルゴリズムを用いて、読み出し要求回数が所定の閾値未満のデータを、ｐＳＬＣ領域からＱＬＣ領域へ移動させる処理を行うようにしてもよい。
（第２の実施形態）
第１の実施形態では、メモリコントローラ３は、ホスト２からの読み出し要求回数に基づいてＱＬＣ領域からｐＳＬＣ領域へのデータの移動処理を行う場合について説明したが、本実施形態では、メモリコントローラ３は、ホスト２からの情報に基づいてＱＬＣ領域からｐＳＬＣ領域へのデータの移動処理を行う。

本実施形態のメモリシステム１Ａの構成は、図１及び図２に示した第１の実施形態のメモリシステム１の構成と略同じであるので、同じ構成要素については同じ符号を用いて説明は省略し、異なる構成についてのみ説明する。

本実施形態のメモリシステム１Ａは、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）規格に準拠したシステムであり、ＵＦＳ規格のＨＰＢ（Ｈｏｓｔ Ｐｅｒｆｏｒｍａｎｃｅ Ｂｏｏｓｔｅｒ）機能を有している。ＨＰＢは、フラッシュストレージの標準規格である。

メモリシステム１Ａのメモリコントローラ３は、ＨＰＢ機能を有するため、ホスト２からの要求に従って、ホスト２へＬ２Ｐテーブルの一部を送信することができる。Ｌ２Ｐテーブルの一部であるＬ２Ｐｓテーブルは、ホスト２のＤＲＡＭ２ｂにキャッシュされる。ホスト２は、ＤＲＡＭ２ｂにキャッシュされるＬ２Ｐｓテーブルの対象として、ホスト２が設定した「Ｐｉｎｎｅｄ Ｒｅｇｉｏｎ」のデータと、過去に起動した際に記録された論理ブロックアドレスＬＢＡのうち読み込み回数の多いデータ（Ａｃｔｉｖｅ Ｒｅｇｉｏｎ）を設定することができる。ホスト２は、設定した「Ｐｉｎｎｅｄ Ｒｅｇｉｏｎ 」のデータをメモリシステム１Ａに要求し、Ｌ２Ｐｓテーブルとして取得することができる。Ｌ２Ｐｓテーブルは、設定したデータについての論理ブロックアドレスＬＢＡと物理ブロックアドレスＰＢＡを含む。

ホスト２は、Ｌ２Ｐｓテーブルに含まれるユーザデータをアクセスするときには、Ｌ２Ｐｓテーブルも一緒にメモリシステム１Ａへ送信する。すなわち、メモリシステム１Ａは、読み出し要求を受信するとき、Ｌ２Ｐｓテーブルも一緒に受信する場合がある。メモリコントローラ３のＣＰＵ１１は、ホスト２から受信したＬ２ＰｓテーブルをＲＡＭ１３の記憶領域１３ｃに格納する（図２において点線で示す）。

ＣＰＵ１１は、Ｌ２Ｐｓテーブルに基づいて、ＱＬＣ領域からｐＳＬＣ領域へユーザデータを移動させる。すなわち、ＣＰＵ１１は、Ｌ２Ｐｓテーブルに含まれる論理ブロックアドレスＬＢＡに対応するユーザデータを、ＱＬＣ領域からｐＳＬＣ領域へ移動させる。さらに、ＣＰＵ１１は、Ｌ２Ｐテーブルも、論理ブロックアドレスＬＢＡについての移動先の物理ブロックアドレスＰＢＡに基づいて更新する。

図８は、本実施形態におけるデータ移動処理の流れの例を示すフローチャートである。図８の処理は、ホスト２からＬ２Ｐｓテーブルを受信すると、ＣＰＵ１１により実行される。

ＣＰＵ１１は、記憶領域１３ｃにＬ２Ｐｓテーブルを格納すると共に、Ｌ２Ｐｓテーブルに基づいて、ＱＬＣ領域からｐＳＬＣ領域へユーザデータを移動させる処理を実行し（Ｓ２１）、記憶領域１３ｂのＬ２Ｐテーブルを更新する（Ｓ２２）。

Ｓ２１により、ホスト２が設定した、読み出し頻度が高いユーザデータが、ＱＬＣ領域からｐＳＬＣ領域へ移動される。

ホスト２が設定した「Ｐｉｎｎｅｄ Ｒｅｇｉｏｎ」のデータの論理ブロックアドレスＬＢＡと、過去に起動した際に記録された論理ブロックアドレスＬＢＡのうち読み込み回数の多いデータ（Ａｃｔｉｖｅ Ｒｅｇｉｏｎ）の論理ブロックアドレスＬＢＡが、Ｌ２Ｐｓテーブルに含まれている。そのため、Ｌ２Ｐｓテーブルに基づき、ＱＬＣ領域からｐＳＬＣ領域へユーザデータを移動させることによって、メモリシステム１Ａは、これらのデータを高速に読み出すことができる。

従って、本実施形態のメモリシステム１Ａによれば、各ＮＡＮＤメモリ４に保存されているデータのうち、読み出し頻度が高いデータは、ｐＳＬＣ領域から高速に読み出すことができる。

なお、ホスト２からの情報に基づいてｐＳＬＣ領域に移動したユーザデータであっても、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅ）アルゴリズムやＬＦＵ（Ｌｅａｓｔ Ｆｒｅｑｕｅｎｔｌｙ Ｕｓｅ）アルゴリズムを用いて、その後に読み出し頻度が少なくなったデータを、ｐＳＬＣ領域からＱＬＣ領域へ移動させるようにしてもよい。
（第３の実施形態）
上述した２つの実施形態では、読み出し要求回数が多いユーザデータは、読み出し速度の遅いメモリ領域であるＱＬＣ領域から読み出し速度の速いｐＳＬＣ領域に移動される。本実施形態では、第１又は第２の実施形態の処理に加えて、Ｌ２Ｐｓテーブルに基づいてＱＬＣ領域からｐＳＬＣ領域へデータを移動させた後、メモリコントローラ３は、ｐＳＬＣ領域のデータをキャッシュデータとして、その後の読み出しにおける各データのキャッシュヒット回数及びキャッシュミス回数を管理する。この場合、メモリコントローラ３は、論理ブロックアドレスＬＢＡ毎のキャッシュヒット回数及びキャッシュミス回数に応じて、データの移動処理を行う。

図９は、本実施形態における、ユーザデータの読み出し時のキャッシュヒット回数及びキャッシュミス回数を管理する回数管理テーブルＴＢＬ１の構成を示す図である。回数管理テーブルＴＢＬ１は、Ｌ２Ｐｓテーブルに含まれる論理ブロックアドレスＬＢＡのアドレスと、キャッシュヒット回数及びキャッシュミス回数の情報を含む。本実施形態の回数管理テーブルＴＢＬ１は、図２においてＲＡＭ１３の記憶領域１３ａに格納される。

メモリシステム１Ａが起動され、ホスト２へＬ２Ｐｓテーブルデータの送信した直後は、回数管理テーブルＴＢＬ１中のｐＳＬＣ領域のアドレスは、ホスト２へ送信したＬ２Ｐｓテーブル中の論理ブロックアドレスＬＢＡと一致する。しかし、後述するように、キャッシュミスが発生すると、そのキャッシュミスに関わるＱＬＣ領域の論理ブロックアドレスも、回数管理テーブルＴＢＬ１に追加される。そのため、図９の回数管理テーブルＴＢＬ１には、ＱＬＣ領域のデータも含まれ得る。

図１０は、本実施形態における、回数管理テーブルＴＢＬ１の更新処理の流れの例を示すフローチャートである。図１０の処理は、メモリコントローラ３のＲＯＭ１２に格納されているプログラムをＣＰＵ１１が読み出して、ＲＡＭ１３に展開して実行することにより行われる。

ＣＰＵ１１は、ホスト２からの読み出し要求を受信したかを判定する（Ｓ３１）。読み出し要求を受信しなければ（Ｓ３１：ＮＯ）、ＣＰＵ１１は、回数管理テーブルＴＢＬ１の更新処理をしない。

読み出し要求を受信すると（Ｓ３１：ＹＥＳ）、ＣＰＵ１１は、回数管理テーブルＴＢＬ１中のｐＳＬＣ領域のアドレス（論理ブロックアドレスＬＢＡ）のキャッシュヒット回数及びキャッシュミス回数を管理する（Ｓ３２）。Ｓ３２では、読み出し要求に関わる論理ブロックアドレスＬＢＡに基づいて、回数管理テーブルＴＢＬ１中のｐＳＬＣ領域のデータのキャッシュヒット回数及びキャッシュミス回数の更新処理、すなわちキャッシュヒット回数及びキャッシュミス回数のインクリメント処理が行われる。

ｐＳＬＣ領域中の論理ブロックアドレスＬＢＡのデータについて読み出し要求があったとき、キャッシュヒットと判定する。ｐＳＬＣ領域にない論理ブロックアドレスＬＢＡのデータについて読み出し要求があったとき、キャッシュミスと判定する。キャッシュミスがあると、ＣＰＵ１１は、そのキャッシュミスに関わるデータの論理ブロックアドレスＬＢＡを回数管理テーブルＴＢＬ１に追加する。

メモリコントローラ３は、ホスト２からの読み出し要求を受信する度に、ユーザデータのアドレス（論理ブロックアドレスＬＢＡ）のキャッシュヒット回数及びキャッシュミス回数を更新する。

図１１は、本実施形態における、ユーザデータ移動処理の流れの例を示すフローチャートである。

図１１の処理は、ホスト２からの読み出し要求を受信したときに、実行されてもよいし、ガベージコレクション処理、コンパクション処理などの読み出し要求処理以外の所定の処理が実行されるときに実行されてもよいし、所定の周期で実行されるようにしてもよい。

ＣＰＵ１１は、回数管理テーブルＴＢＬ１をサーチし（Ｓ４１）、キャッシュヒット回数及びキャッシュミス回数が閾値ＴＨ１以上のものがあるかを判定する（Ｓ４２）。Ｓ４２では、キャッシュヒット回数が所定の閾値ＴＨ１以上のものがあるか、及びキャッシュミス回数が所定の閾値ＴＨ１以上のものがあるかが判定される。すなわち、ＣＰＵ１１は、回数管理テーブルＴＢＬ１のキャッシュヒット回数及びキャッシュミス回数の各回数データを順番に読み出して、所定の閾値ＴＨ１以上のものがあるかを判定する。

なお、ここでは、キャッシュヒット回数及びキャッシュミス回数が多いか否かを、同じ閾値ＴＨ１に基づいて判定しているが、キャッシュヒット回数が多いか否かを判定するための閾値と、キャッシュミス回数が多いか否かを判定するための閾値とは異なっていてもよい。

メモリシステム１Ａの動作直後は、ホスト２からの読み出し頻度が高いと判定されたデータはｐＳＬＣ領域にあるが、その後のデータの読み出しにおいて、当初はｐＳＬＣ領域になかったユーザデータも、キャッシュヒット回数又はキャッシュミス回数が多くなると、ｐＳＬＣ量域へ移動される。図９では、矢印ＭＡで示すように、ＱＬＣ領域のデータが、ｐＳＬＣ領域へ移動されることを示している。

キャッシュヒット回数又はキャッシュミス回数が多いデータがなければ（Ｓ４２：ＮＯ）、ＣＰＵ１１は、ユーザデータ移動処理をしない。

キャッシュヒット回数又はキャッシュミス回数が閾値ＴＨ１以上のデータがＱＬＣ領域中にあると（Ｓ４２：ＹＥＳ）、ＣＰＵ１１は、所定の閾値ＴＨ１以上の回数の論理ブロックアドレスＬＢＡに対応するユーザデータをＱＬＣ領域からｐＳＬＣ領域へ移動させる（Ｓ４３）。

ユーザデータの移動後、ＣＰＵ１１は、その移動に関わる論理ブロックアドレスＬＢＡと物理ブロックアドレスＰＢＡの対応関係データを保持するＬ２Ｐテーブルを更新する（Ｓ４４）。すなわち、移動されたユーザデータの物理ブロックアドレスＰＢＡが変更される。

以上のように、メモリコントローラ３は、ｎビットデータのデータ形式でデータが書き込まれたＮＡＮＤメモリ４の第１記憶領域（ＱＬＣ領域）から、データがｎビットよりも少ないビット数のビットデータのデータ形式でＮＡＮＤメモリ４に書き込まれる第２記憶領域（ｐＳＬＣ領域）へ、外部（ホスト２）から受信した外部情報（Ｌ２Ｐｓテーブル）に基づいて、データの移動処理を行う。

そして、その外部情報（Ｌ２Ｐｓテーブル）は、読み出し要求を送信する外部装置（ホスト２）の有する情報である。上述した例では、その外部情報（Ｌ２Ｐｓテーブル）は、データの論理アドレス（ＬＢＡ）をＮＡＮＤメモリ４の物理アドレス（ＰＢＡ）に変換するアドレス変換テーブル（Ｌ２Ｐテーブル）の一部の情報である。

また、外部情報（Ｌ２Ｐｓテーブル）に基づいてｐＳＬＣ領域へ移動されたデータをキャッシュデータとしたときに、メモリコントローラ３は、読み出し要求に対するキャッシュデータのキャッシュヒット及びキャッシュミスの回数をカウントし、キャッシュヒット及びキャッシュミスの少なくとも一方の回数に基づいて、ＱＬＣ領域とｐＳＬＣ領域間でデータの移動処理を行う。

ホスト２からの読み出し要求がある度に、図１１の処理が実行される場合は、Ｓ４３では、１つの論理ブロックアドレスＬＢＡに対応する１つのユーザデータについて移動処理が行われるが、ガベージコレクション処理などが行われるときに、図１１の処理が実行される場合は、Ｓ４３では、複数の論理ブロックアドレスＬＢＡに対応する複数のユーザデータについて移動処理が行われる場合がある。

従って、本実施形態によれば、ホスト２からの情報（Ｌ２Ｐｓテーブル）を用いて、ｐＳＬＣ領域に格納するデータを設定し、読み出し頻度が高いデータを高速に読み出すことができる。

ＨＰＢ機能によれば、メモリコントローラ３は、ホスト２から読み出し要求を受信すると、一緒に受信したＬ２Ｐｓテーブルを用いて、読み出し要求に関わる論理ブロックアドレスＬＢＡに対応する物理ブロックアドレスＰＢＡを特定する。そのため、ＣＰＵ１１は、記憶領域１３ｂのＬ２Ｐテーブルを参照する必要がないので、読み出し要求に関わる論理ブロックアドレスＬＢＡに対応する物理ブロックアドレスＰＢＡをより速く特定することができる。

従って、上述した実施形態によれば、ホスト２にとって読み出し頻度の高いデータに関わるＬ２Ｐｓテーブルをホスト２から得て、Ｌ２Ｐｓテーブルをサーチして物理ブロックアドレスＰＢＡが高速に取得できる。さらに、メモリコントローラ３は、ホスト２から受信したＬ２Ｐｓテーブルに基づいて、読み出し頻度が高いデータをｐＳＬＣ領域に移動するので、メモリシステム１Ａは、読み出し頻度の高いデータを高速に読み出すことができる。

以上のように、上述した各実施形態によれば、読み出し頻度の高いデータを高速読み出し可能な記憶領域へメモリシステムが自律的に移動するメモリシステムを提供することができる。

なお、上述した各実施形態では、不揮発性メモリのＮＡＮＤメモリ４のメモリセルアレイ４ａがＱＬＣタイプのメモリセルである場合について説明したが、ＴＬＣタイプのメモリセルでもよいし、２ビットデータを記憶可能なＭＬＣ（Ｍｕｌｔｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）でもよい。

また、上述した２つの実施形態では、４ビットデータを記憶可能なＱＬＣタイプの不揮発性メモリにおいて、高速読み出し可能な記憶領域は１ビットデータを記憶可能なｐＳＬＣ領域である場合について説明したが、高速読み出し可能な記憶領域は４ビットデータよりも少ないビット数のデータを記憶可能なＭＬＣ領域あるいはＳＬＣ領域でもよい。

ホスト２が高速読み出しをしたいデータを選択し、ｐＳＬＣ領域に明示的に配置することも可能である。しかし、この場合、ホスト２側で、高速読み出しをしたいデータを指定してｐＳＬＣ領域に配置するドライバ開発およびプログラム開発が必要となる。加えて、事前にデータ毎のメモリ配置を考慮する必要があり、想定しない動作などが発生した場合、読み出し速度が大幅に遅れる事象が発生する虞もある。

これに対して、上述した実施形態によれば、メモリシステムは、ホスト２からの読み出し要求に基づいてあるいはホスト２の情報に基づいて、読み出しアクセス頻度が高いデータをｐＳＬＣ領域に自律的に配置するので、ホスト２側でのドライバの開発及び搭載などは不要になる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１Ａ、１Ａ メモリシステム、２ ホスト機器、２ａ ＣＰＵ、２ｂ ＤＲＡＭ、３ メモリコントローラ、４ ＮＡＮＤメモリ、４ａ メモリセルアレイ、１１ ＣＰＵ、１２ ＲＯＭ、１３ ＲＡＭ、１３ａ、１３ｂ、１３ｃ 記憶領域、１４ 誤り検出訂正回路、１５ メモリバッファ、１６ ホストインターフェース、１７ メモリインターフェース、１８ 内部バス。

Claims (12)

1. 複数のメモリセルを含み、各メモリセルにはｎ（ｎは、２以上の整数）ビットのデータが書き込み可能であり、前記ｎビットのデータが書き込まれる第１記憶領域と前記ｎビットよりも少ないビット数のデータが書き込まれる第２記憶領域とを含む、不揮発性メモリと、
   データの読み出し要求回数情報又は外部から受信した外部情報に基づいて、前記第１記憶領域から前記第２記憶領域へ前記データを移動させる、メモリコントローラと、
   を有する、メモリシステム。
2. 前記読み出し要求回数情報は、ホストから送信されたデータの読み出し要求をメモリコントローラが受信した回数に関する情報を含み、
   前記読み出し要求の回数は、前記読み出し要求に関わる前記データの論理アドレス毎にカウントされる、請求項１に記載のメモリシステム。
3. 前記メモリコントローラは、前記ホストから前記読み出し要求を受信すると、前記読み出し要求に関わる前記データの前記論理アドレスの前記回数をインクリメントする、請求項２に記載のメモリシステム。
4. 前記メモリコントローラは、前記回数が所定の閾値以上になると、前記第１記憶領域から前記第２記憶領域へ前記データを移動させる、請求項２に記載のメモリシステム。
5. 前記外部情報は、前記読み出し要求を送信するホストの有する情報である、請求項１に記載のメモリシステム。
6. 前記外部情報は、前記データの論理アドレスを前記不揮発性メモリの物理アドレスに変換するアドレス変換テーブルの一部の情報である、請求項５に記載のメモリシステム。
7. 前記メモリコントローラは、
   前記外部情報に基づいて前記第２記憶領域へ移動させたデータをキャッシュデータとし、前記読み出し要求に対する前記キャッシュデータのキャッシュヒット及びキャッシュミスの回数をカウントし、
   前記キャッシュヒット及び前記キャッシュミスの少なくとも一方の回数に基づいて、前記第１記憶領域と前記第２記憶領域との間で前記データを移動させる、請求項５に記載のメモリシステム。
8. 前記メモリコントローラは、前記読み出し要求を受信したとき、所定の処理を実行したとき、又は所定の周期で、前記第１記憶領域から前記第２記憶領域へ前記データを移動させるか否かを判定する、請求項１に記載のメモリシステム。
9. 前記メモリコントローラは、前記データを移動させた後、前記データの論理アドレスを前記不揮発性メモリの物理アドレスへ変換するアドレス変換テーブルを更新する、請求項１に記載のメモリシステム。
10. 前記メモリコントローラは、前記データを移動させた後、ＬＲＵアルゴリズムを用いて、前記回数が所定の閾値未満のデータを、前記第２記憶領域から前記第１記憶領域へ移動させる、請求項４に記載のメモリシステム。
11. 前記ｎビットよりも少ないビット数は、１である、請求項１に記載のメモリシステム。
12. 前記ｎは、４である、請求項１１に記載のメモリシステム。

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