JP2022022179A - 半導体装置及びその製造方法 - Google Patents

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Wan-Yi Kao
宇正 蕭
Yung-Cheng Lu
俊堯 王
Chunyao Wang
治棠 彭
Chi On Chui
永誠 盧
志安 徐
Zhi An Xu
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Abstract

【課題】フィン半導体装置の素子分離構造及びその製造方法を提供する。【解決手段】ＦｉｎＦＥＴは、第１の半導体フィン５２と第２の半導体フィンとの間の凹部を埋めるように、第１の材料からなる第１のライナー４０１を堆積する。第１のライナーは、第１の材料を第２の材料に変質させるためにアニールされる。凹部を埋めるように、第３の材料からなる第２のライナー５０１を堆積する。第２のライナーは、第３の材料を第４の材料に変質させるためにアニールされる。【選択図】図６Ａ

Description

本願は、２０２０年７月２２日に出願された米国仮出願番号６３／０５５，０４５の優先権を請求し、その中の内容が本願に記載される。
本開示は、装置及びその製造方法に関する。
半導体装置は、例えば、パーソナルコンピュータ、携帯電話、デジタルカメラ、その他の電子機器など、様々な電子用途に使用されている。半導体装置は、典型的には、半導体基板上に絶縁層や誘電体層、導電層、半導体層を順次積層し、リソグラフィー技術を用いて各種材料層をパターニングして回路部品や素子を形成することにより作製される。
半導体産業は、各種電子部品（例えば、トランジスタ、ダイオード、抵抗、コンデンサ等）の集積度を向上させ続ける。最小加工寸法の縮小を継続することにより、より多くの部品を所定の領域に集積することが可能となる。
本発明の態様は、添付の図面を参照して以下の詳細な説明から最も理解されるであろう。なお、業界での標準的な実用に応じて、様々な特徴が縮尺されていないことに留意されたい。実際には、説明を明確にするために、各構成要素の寸法を任意に増減させることができる。
ＦｉｎＦＥＴの立体視の一例を示す図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。 実施の形態におけるＦｉｎＦＥＴを製造する際の中間段階の断面図である。
以下の開示は、本発明の異なる特徴を実現するための様々な異なる実施の形態、実施例を提供する。以下、本発明を簡略化するために具体的な構成例を説明する。もちろん、これらは一例に過ぎず、これらに限定されるものではない。例えば、以下の説明において、第１の特徴と第２の特徴とを重ねて又は重ねて形成するとは、第１の特徴と第２の特徴とが直接接して形成されている態様を含んでもよいし、第１の特徴と第２の特徴とが直接接していなくてもよいように、第１の特徴と第２の特徴との間に付加的な特徴が形成されている態様を含んでもよい。また、本開示は、各実施例において、参照符号を繰り返してもよい。この繰り返しは、説明を簡単にするためのものであり、記載された各種の実施形態及び／又は構成との関係を示すものではない。
また、本明細書では、説明の便宜上、「下」、「下」、「上」、「上」等の空間的な相対的な用語を用いて、図に示すように、ある要素又は特徴と他の要素又は特徴との関係を説明する場合がある。なお、空間的な相対的な用語とは、図に示した向きの他、使用時や動作時における機器の向きも含むものとする。他の方向（９０度回転等）であってもよく、空間的な相対的な記述子についても同様に解釈することができる。
複数の層で素子分離構造を形成する具体的な実施形態について説明する。以上、本発明の実施の形態について説明したが、本発明は上述した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である。このような用途は、すべて実施形態の範囲に含まれることを意図している。
図１は、ＦｉｎＦＥＴの立体視の一例を示す図である。ＦｉｎＦＥＴは、基板５０（例えば半導体基板）上にフィン５２を備えている。基板５０には、素子分離領域５６が設けられており、フィン５２は、隣り合う素子分離領域５６の間から上方に突出している。なお、素子分離領域５６は、基板５０と分離して図示されているが、本明細書において、「基板」とは、素子分離領域を含む半導体基板のみを意味する場合や、半導体基板を意味する場合がある。また、フィン５２は、基板５０として、単一の連続した材料として図示されているが、フィン５２及び／又は基板５０は、単一の材料で構成されていてもよいし、複数の材料で構成されていてもよい。ここで、フィン５２とは、隣り合う素子分離領域５６の間に延在する部分をいう。
フィン５２の側壁及び上面に沿ってゲート絶縁層９２が形成され、ゲート絶縁層９２上にゲート電極９４が形成されている。ソース／ドレイン領域８２は、ゲート絶縁層９２及びゲート電極９４を挟んでフィン５２の反対側に配置されている。また、図１は、後の図で用いられる基準断面を示している。Ａ―Ａ断面は、ゲート電極９４の長手軸に沿っており、ＦｉｎＦＥＴのソース／ドレイン領域８２間に電流が流れる方向に対して例えば垂直な方向に沿っている。Ｂ―Ｂ断面は、Ａ―Ａ断面に垂直であり、フィン５２の長手軸に沿っており、ＦｉｎＦＥＴのソース／ドレイン領域８２間に例えば電流が流れる方向に沿っている。Ｃ―Ｃ断面は、Ａ―Ａ断面に平行であり、ＦｉｎＦＥＴのソース／ドレイン領域を貫通している。以降の図では、便宜上、これらの基準断面を参照する。
本実施形態では、ゲートラストプロセスを用いて形成されるＦｉｎＦＥＴについて説明する。他の実施形態では、ゲートファーストプロセスが用いられてもよい。また、プレーナ型ＦＥＴやナノ構造体（例えば、ナノシート、ナノワイヤ、ゲート・オールアラウンド等）電界効果トランジスタ（ＮＳＦＥＴ）等のプレーナ型デバイスに用いられる態様もある。
図２－図２２Ｂは、ＦｉｎＦＥＴの製造途中段階の断面図である。図２－図１３は、図１に示した基準断面Ａ―Ａを、複数のＦｉｎ／ＦｉｎＦＥＴを除いて示している。図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、図２０Ａ、図２１Ａ及び図２２Ａは、図１に示す基準断面Ａ―Ａに沿って示されており、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、図２０Ｂ、図２１Ｂ及び図２２Ｂは、図１に示す基準断面Ｂ―Ｂに沿って、複数のＦｉｎ／ＦｉｎＦＥＴを除いて示されている。図１６Ｃ及び図１６Ｄは、図１に示す基準断面Ｃ―Ｃに沿って、複数のＦｉｎ／ＦｉｎＦＥＴを除いて示されている。
図２では、基板５０が設けられている。基板５０は、バルク半導体、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－Ｉｎｓｕｌａｔｏｒ）基板等の半導体基板であり、ドーピング（例えば、ｐ型、ｎ型のドーパント）されていてもよいし、アンドープであってもよい。基板５０は、シリコンウェハ等のウェハであってもよい。一般に、ＳＯＩ基板は、絶縁体層上に形成された半導体材料の層である。絶縁体層は、例えば、ＢＯＸ（ＢｕｒｉｅｄＯｘｉｄｅ）層、二酸化シリコン層等であってもよい。絶縁体層は、基板、典型的にはシリコンやガラス基板上に設けられる。また、多層基板や傾斜基板等の他の基板を用いてもよい。基板５０の半導体材料としては、シリコン、ゲルマニウム、炭化珪素、ガリウム砒素、ガリウム燐、インジウム燐、インジウム砒素及び／又はインジウムアンチモンを含む化合物半導体、シリコンゲルマニウム、ガリウム砒素燐、アルミニウムインジウム砒素、アルミニウムガリウム砒素、ガリウムインジウム砒素、ガリウムインジウム燐及び／又はガリウムインジウム燐を含む合金半導体、又はこれらの組み合わせを用いることができる。
基板５０は、ｎ型領域５０ｎとｐ型領域５０ｐとを有する。ｎ型領域５０ｎは、ｎ型のフィンＦＥＴ等のＮＭＯＳトランジスタ等のｎ型デバイスを形成するための領域である。ｐ型領域５０ｐは、ｐ型フィンＦＥＴ等のＰＭＯＳトランジスタ等のｐ型素子を形成するための領域である。ｎ型領域５０ｎとｐ型領域５０ｐとは、物理的に分離されていてもよいし（分周器５１）、任意の数の素子特性（例えば、他の能動素子、ドープ領域、分離構造など）を有していてもよい。ｎ形領域５０ｎとｐ形領域５０ｐとの間に配置されても良い。
図３では、基板５０にフィン５２が形成されている。フィン５２は、半導体ストリップである。フィン５２は、第１のマスク層５３（例えば、二酸化シリコン）及び第２のマスク層５５（例えば、窒化シリコン）を堆積し、第１のマスク層５３及び第２のマスク層５５をパターニングした後、第１のマスク層５３及び第２のマスク層５５を用いて基板５０のトレンチをエッチングすることにより、基板５０に形成することができる。エッチングは、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）、中性ビームエッチング（ＮＢＥ：ＮｅｕｔｒａｌＢｅａｍＥｔｃｈ）等の任意のエッチングプロセス、またはこれらの組み合わせであってもよい。エッチングは異方性であってもよい。
フィン５２は、任意の適切な方法でパターニングされてもよい。例えば、フィン５２のパターニングは、ダブルパターニングやマルチパターニングを含む１以上のフォトリソグラフィプロセスを用いて行うことができる。一般に、ダブルパターニング法やマルチパターニング法は、フォトリソグラフィ法とセルフアライン法とを組み合わせることで、例えば、１回の直接フォトリソグラフィ法よりもピッチの小さいパターンを作成することができる。例えば、この実施形態においては、基板上に犠牲層を形成し、フォトリソグラフィプロセスを用いて犠牲層をパターニングする。パターニングされた犠牲層に沿ってスペーサを自己整合的に形成する。その後、犠牲層を除去し、残ったスペーサを用いてフィンのパターニングを行ってもよい。幾つかの実施形態では、フィン５２上にマスク（又は他の層）が残存していてもよい。
図４は、フィン５２内のチャネル領域の酸化を抑制するために利用される、フィン５２上への第１のライナー４０１の堆積を示している。一つの実施形態において、第１のライナー４０１は、第１のマスク層５３及び第２のマスク層５５上ではなく、フィン５２の側壁に沿って、エピタキシャル成長、化学気相成長、原子層堆積、又はこれらの組み合わせ等のプロセスを用いて堆積されたシリコン、二酸化シリコン、窒化シリコン等の材料であってもよい。ただし、任意の適切な材料および任意の適切な成膜プロセス（例えば、ブランケット成膜プロセス）を利用してもよい。
また、第１のライナー４０１は、密度が２ｇ／ｃｍ３以上４ｇ／ｃｍ３以下で、厚さが２０Å未満、例えば１３Å程度に形成されていてもよい。第１のライナー４０１の厚さを２０Åよりも厚くすると、素子に負の衝撃が加わり、厚さが薄すぎると（あるいは第１のライナー４０１が存在しないと）、フィン５２内のチャネル領域が酸化されるおそれが高くなる。
図５は、第１のライナー４０１上に第２のライナー５０１を堆積させた状態を示している。本実施形態では、第２のライナー５０１を利用して、フィン５２と後述する堆積層との分離を補助する。このように、第２のライナー５０１は、フィン５２、第１のマスク層５３及び第２のマスク層５５の上に、化学気相成長法、原子層成長法、スパッタリング法、又はこれらの組み合わせ等のプロセスを用いて成膜された二酸化シリコン等の材料であってもよい。
また、第２のライナー５０１は、密度が２ｇ／ｃｍ３以上２．６ｇ／ｃｍ３以下、厚さが１０Å以上５０Å以下、例えば２７．５Å程度に形成されていてもよい。第２のライナー５０１の厚さを５０Åよりも厚くすると、周囲の構造物（例えば、フィン５２）に過剰な酸化が発生するおそれがあり、１０Åよりも薄くすると、素子への衝撃が大きくなるおそれがある。
図６Ａ－図６Ｂは、第２のライナー５０１上に第３のライナー６０１を堆積させた状態を示している。この実施形態においては、第３のライナー６０１は、第２のライナー５０１とは異なる材料であり、後のプロセス（後述）においても変形し得る。このように、第３のライナー６０１は、シリコン酸窒化物（ＳｉＯＮ）、ＳｉＯＣＮ、ＳｉＮ、またはこれらの組み合わせなどの材料であってもよい。ただし、任意の適切な材料を用いることができる。
図６Ｂは、第３のライナー６０１の堆積を補助するために原料を受け入れるために利用される堆積システム７３１を示している。この実施形態では、成膜システム７３１は、第１の前駆体搬送システム７０２、第２の前駆体搬送システム７０３、第３の前駆体搬送システム７０５、第４の前駆体搬送システム７３５、第５の前駆体搬送システム７３７、及び第六前駆体搬送システム７３９等の複数の前駆体搬送システムから前駆体材料を受け取り、成膜室７３３内で基板５０上に材料の層を形成する。
この実施形態において、第１の前駆体搬送システム７０２、第２の前駆体搬送システム７０３、第３の前駆体搬送システム７０５、第４の前駆体搬送システム７３５、第５の前駆体搬送システム７３７、及び第六前駆体搬送システム７３９は、互いに連動して、一以上の基板５０が載置された成膜室７３３に、一以上の異なる前駆体材料を供給してもよい。しかしながら、第１のプリカーサ配送システム７０２、第２のプリカーサ配送システム７０３、第３のプリカーサ配送システム７０５、第４のプリカーサ配送システム７３５、第５のプリカーサ配送システム７３７、及び第六プリカーサ配送システム７３９は、互いに同様の物理的構成要素を有していてもよい。例えば、第１のプリカーサ吐出システム７０２、第２のプリカーサ吐出システム７０３、第３のプリカーサ吐出システム７０５、第４のプリカーサ吐出システム７３５、第５のプリカーサ吐出システム７３７、及び第６のプリカーサ吐出システム７３９は、それぞれ、ガス供給源７０９と、流量コントローラ７１１と、を備えていてもよい。ガス供給源７０９は、第１の原料をガス状態で貯留する態様では、第１の原料を成膜室７３３に供給してもよい。ガス供給源７０９は、ガス貯蔵タンク等の容器であって、成膜室７３３に局所的に配置されていてもよいし、成膜室７３３から遠隔的に配置されていてもよい。あるいは、ガス供給源７０９は、第１の前駆体を独立して準備し、流量コントローラ７１１に受け渡す設備であってもよい。ガス供給源７０９としては、第１の前駆体の原料であればよく、全ての原料が実施形態の範囲に含まれることを意図している。
ガス供給源７０９は、所望の前駆体を流量コントローラ７１１に供給してもよい。流量コントローラ７１１は、１つ以上の原料ガスコントローラ７１３、ひいては成膜室７３３への原料の流れを制御することで、成膜室７３３内の圧力を制御することもできる。流量コントローラ７１１は、例えば、比例弁、モジュレーションバルブ、ニードル弁、圧力調整器、マスフローコントローラ、又はこれらの組み合わせ等であってもよい。ただし、第１の前駆体の流れを制御・調整する方法は任意であり、その全てが実施形態の範囲に含まれることを意図している。
また、第１の前駆体を固体または液体の状態で貯留する態様では、ガス供給源７０９がキャリアガスを貯留し、第１の前駆体を固体または液体の状態で貯留する前駆体キャニスタまたは気化器にキャリアガスを導入してもよい。そして、キャリアガスは、蒸発または昇華して前駆体キャニスタの気体部に第１の前駆体を押し出して搬送し、前駆体ガスコントローラ７１３に送られる。第１の前駆体を得るためには、任意の適切な方法及びユニットの組み合わせを用いることができ、これらのユニットの組み合わせの全てが実施形態の範囲に含まれることを意図する。
第１の前駆体供給システム７０２、第２の前駆体供給システム７０３、第３の前駆体供給システム７０５、第４の前駆体供給システム７３５、第５の前駆体供給システム７３７、及び第６の前駆体供給システム７３９は、それぞれの前駆体材料を一連の前駆体ガスコントローラ７１３に供給してもよい。原料ガスコントローラ７１３は、所望の原料を成膜室７３３に供給するために、第１の原料供給システム７０２、第２の原料供給システム７０３、第３の原料供給システム７０５、第４の原料供給システム７３５、第５の原料供給システム７３７、及び第６の原料供給システム７３９を成膜室７３３から接続して隔離する。原料ガスコントローラ７１３は、バルブ、流量計、センサ等を備え、各原料の吐出量を制御することができ、コントローラ７１５からの指示により制御することができる。
原料ガスコントローラ７１３は、コントローラ７１５からの指示を受けて、バルブを開閉して、第１の原料供給システム７０２、第２の原料供給システム７０３、第３の原料供給システム７０５、第４の原料供給システム７３５、第５の原料供給システム７３７、及び第６の原料供給システム７３９のうちの１つ以上を成膜室７３３に接続し、１つ以上のマニホールド７１７を介して所望の原料を成膜室７３３内に導くと共に、１つ以上の噴射部７１９に導くようにしてもよい。注入ユニット７１９は、選択された前駆体材料を成膜室７３３内に分散させるために用いられるものであり、分散ムラに起因する不所望なプロセス条件を最小限に抑えるために、前駆体材料を均一に分散させるように設計されている。噴射部７１９は、例えば、成膜室７３３内に前駆体材料を均一に分散させるための複数の孔が配管内に分散されたコイル状の配管から形成されている。ただし、任意の適切な形状を採用し得る。
ただし、当業者には理解されるとおり、上記のように１つのユニットを介して成膜室７３３に原料を導入することは、あくまで一例であって、実施形態に限定されるものではない。なお、成膜室７３３に前駆体材料を導入するための独立した３つのインジェクタや、その他の開口部など、独立した任意の数のインジェクタを用いることができる。このような組み合わせやその他の導入点は、全て実施形態の範囲に含まれることを意図している。
成膜室７３３は、所望の前駆体材料を収容して基材５０に露出させるものであればよく、前駆体材料を分散させて基材５０に接触させることができる形状であればよい。図６Ｂに示す実施形態では、成膜室７３３は、円筒状の側壁と底部とを有している。ただし、成膜室７３３は、円筒状に限定されるものではなく、中空角筒状、八角形状等、他の形状であってもよい。また、成膜室７３３は、各種処理材料に対して不活性な材料からなる筐体７２３によって囲まれていてもよい。このように、筐体７２３は、成膜処理に伴う化学的性質や圧力に耐え得る材料であればよいが、この実施形態では、鋼、ステンレス鋼、ニッケル、アルミニウム、これらの合金、又はこれらの組み合わせ等である。
成膜室７３３内において、複数の基板５０を載置台７２５上の棚に載置して、成膜処理中の基板５０の位置決め及び制御を行うようにしてもよい。載置台７２５は、成膜処理時に基板５０を加熱するための加熱機構と、成膜処理時に基板５０を回転させるための回転機構とを備えていてもよい。また、図６Ｂでは、載置台７２５を図示しているが、１枚のウエハを支持する１つの載置台を成膜室７３３内に備えてもよい。
また、成膜室７３３は、成膜室７３３に流入する原料ガス（例えば、第１の原料）及び成膜室７３３から流出する排気ガスの温度を制御する加熱素子及び／又は加熱ランプを備えていてもよい。本実施形態によれば、各発熱体は、マニホールド７１７に前駆体が進入することにより、前駆体の温度を維持または昇温させて、前駆体を気相状態に維持するとともに、噴射ユニット７１９における前駆体の適切な流量を維持する。また、発熱体は、成膜室７３３内の排気ガスを排気することにより、排気口７２７における排気ガスの温度を排気ガスの沸点以上の温度に維持または上昇させ、排気ガスの排気速度を適切に維持する。
成膜室７３３は、冷却素子と冷媒源とをさらに備えることが好ましい。冷却素子は、筐体７２３内において、射出ユニット７１９及びラック７２５に隣接して配置されている。コントローラ７１５は、冷媒源のバルブを制御して、冷媒を冷却素子に放出させる。このように、原料ガスの温度は、成膜処理時には、噴射ユニット７１９から基板５０の位置までの間、所望の処理温度に制御される。
成膜室７３３の排気口７２７には、排気ガスの排気を補助するために、１つ以上の真空ポンプ７２９（例えば、２つの真空ポンプ７２９であって、異なる前駆体の除去に利用される真空ポンプ７２９）が接続されていてもよい。排気口７２７は、コントローラ７１５の制御の下、成膜室７３３内の圧力を所望の圧力に減圧制御するために利用されてもよいし、次の前駆体材料の導入に備えて、成膜室７３３内の前駆体材料を排気するために利用されてもよい。
コントローラ７１５は、前駆体ガスコントローラ７１３、真空ポンプ７２９、発熱体、冷媒源及び／又は冷却体の制御に利用されてもよい。コントローラ７１５は、プロセスマシンを制御する産業上の設定に利用可能なコンピュータプロセッサであればどのような形態であってもよい。この実施形態において、コントローラ７１５は、デスクトップ型コンピュータ、ワークステーション、ラップトップ型コンピュータ、特定のアプリケーションに特化した専用ユニット等の処理部を含んでもよい。コントローラ７１５は、ディスプレイと、指示出力、センサ入力、マウス、キーボード、プリンタ、又はこれらの組み合わせ等の１以上の入出力部品とを備えていてもよい。処理部は、バスに接続されたＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、メモリ、大容量記憶装置、ビデオアダプタ、Ｉ／Ｏインタフェース、及び／又はネットワークインタフェースを含んでもよい。
バスは、メモリバスやメモリコントローラ、周辺バス、ビデオバスなど、いくつかのバスアーキテクチャのうちのいずれか１つ以上であってもよい。ＣＰＵは、任意の種類の電子データプロセッサを備えてもよく、メモリは、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の任意の種類のシステムメモリを備えてもよい。大容量記憶装置は、データやプログラム等を記憶し、バスを介してデータやプログラム等をアクセス可能な記憶装置であれば、どのようなものであってもよい。大容量記憶装置は、例えば、ハードディスクドライブ、磁気ディスクドライブおよび光ディスクドライブのうちのいずれか１つまたは２つ以上を含んでいてもよい。
ビデオアダプタおよびＩ／Ｏインタフェースは、外部の入出力装置を処理部に接続するためのインタフェースを提供する。入出力装置としては、例えば、ビデオアダプタに接続されたディスプレイや、Ｉ／Ｏインタフェースに接続されたマウス、キーボード、プリンタ等のＩ／Ｏ部品が挙げられるが、これらに限定されない。また、処理部には、他の装置が接続されていてもよく、さらに少ないインターフェースカードが利用されてもよい。例えば、シリアルインターフェースカード（図示せず）を用いてプリンタのシリアルインターフェースを構成してもよい。
ネットワークインタフェースは、処理部を外部ネットワークに接続し、ネットワーク通信を容易にするとともに、有線及び／又は無線の１以上のリンク（例えば、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）及び／又はＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ））を介して外部リソースにネットワークアクセスする。ネットワークアクセス及びネットワーク通信は、１つ以上の回線交換網及び／又はパケット交換網を用いてもよい。この実施形態において、コントローラ７１５は、前駆体ガスコントローラ７１３及び／又は真空ポンプ７２９と、有線及び／又は無線で１つ以上の接続を介してローカルに接続されたシステムであってもよい。他の実施形態では、コントローラ７１５は、前駆体ガスコントローラ７１３及び／又は真空ポンプ７２９とは別のシステムであり、前駆体ガスコントローラ７１３と真空ポンプ７２９とを、遠隔の有線及び／又は無線で接続して制御してもよい。この実施形態において、コントローラ７１５は、１以上のネットワークサーバの１以上の処理部を含む分散システムであってもよいし、前駆体ガスコントローラ７１３及び／又は真空ポンプ７２９を制御するための１以上のネットワークサービスＶＩＡを採用してもよい。
なお、コントローラ７１５は、他の構成要素を含んでいてもよい。例えば、コントローラ７１５は、電源、ケーブル、マザーボード、リムーバブル記憶媒体、筐体等を含んでもよい。これらの他の構成要素は、図６Ｂには示されていないが、コントローラ７１５の一部とされている。
第３のライナー６０１の堆積処理を開始するために、第１の前駆体材料を、第１の前駆体供給システム７０２、第２の前駆体供給システム７０３、及び／又は、第３の前駆体供給システム７０５に投入してもよい。第３のライナー６０１が酸窒化シリコン（ＳｉＯＮ）である場合、第１の前駆体材料は、ヘキサクロロジシラン（ＨＣＤ）、ジクロロシラン（ＤＣＳ）、ＭＳ、又はこれらの組み合わせ等の前駆体を含むシリコンであってもよい。ただし、任意の適切な材料に適した任意の適切な前駆体が利用され得る。
第１の前駆体配送システム７０２、第２の前駆体配送システム７０３、及び／又は第３の前駆体配送システム７０５の他の１つに、第２の前駆体材料が投入されてもよい。第３のライナー６０１が酸窒化シリコン（ＳｉＯＮ）であり、第１の前駆体材料がヘキサクロロジシランである実施形態において、第２の前駆体材料は、酸素（Ｏ２）、Ｈ２、Ｏ３、またはこれらの組み合わせなどの前駆体を含む酸素であってもよい。ただし、任意の適切な材料に適した任意の適切な前駆体が利用され得る。
第１の前駆体配送システム７０２、第２の前駆体配送システム７０３、及び／又は第３の前駆体配送システム７０５に第３の前駆体材料が投入されてもよい。第３のライナー６０１が酸窒化シリコン（ＳｉＯＮ）であり、第１の前駆体材料がヘキサクロロジシランであり、第２の前駆体材料が酸素である実施形態において、第３の前駆体材料は、アンモニア（ＮＨ３）、ジアセン（Ｎ２Ｈ２）、窒素（Ｎ２）などの窒素含有前駆体、またはこれらの組み合わせなどであってもよい。ただし、任意の適切な材料に適した任意の適切な前駆体が利用され得る。
第１の前駆体供給システム７０２、第２の前駆体供給システム７０３及び第３の前駆体供給システム７０５にそれぞれ第１の前駆体材料、第２の前駆体材料及び第３の前駆体材料を投入した後、載置台７２５（例えば、ウエハボート）に基板５０を１枚以上（例えば、１００枚）載置した後、載置台７２５を成膜室７３３内に上昇させることにより、第３のライナー６０１の形成を開始してもよい。
載置台７２５を載置した後、成膜室７３３内の圧力を所望のプロセス圧力に調整してもよい。一実施形態では、圧力は約９３１Ｐａ～約５０００Ｐａ、例えば約４６６０Ｐａの間であるように調整されてもよい。さらに、成膜室７３３内の温度は、所望のプロセス温度まで、例えば５００℃の間の所望のプロセス温度まで温度を上昇させることができる°Ｃと約７５０°約５５０など°ｃ。特に好ましい態様としては、プロセス温度を４５０℃程度から５５０℃程度または６３０℃程度にランプアップすることが挙げられる。ただし、任意の適切なプロセス条件を利用することができる。
そして、真空検査（ＶＣ）及びリーク検査の後、コントローラ７１５が原料ガスコントローラ７１３に指令を送り、第１の原料供給システム７０２を成膜室７３３に接続することにより、原子層成膜サイクルが開始されてもよい。第１の原料供給システム７０２は、接続されると、原料ガスコントローラ７１３及びマニホールド７１７を介して、第１の原料を噴射ユニット７１９に供給することができる。そして、射出部７１９は、第１の前駆体材料を堆積室７３３内に分散させることができ、第１の前駆体材料を露出面に吸着させて反応させることができる。
第３のライナー６０１が酸窒化シリコンである場合には、第１の前駆体材料（例えばヘキサクロロジシラン）を、０．２－６ｓｌｍ、例えば０．４５ｓｌｍの流量で、１０－３００Ｐａ、例えば１１０Ｐａの流通圧力で、３－８０秒間、例えば２０秒間堆積室７３３内に流通させることができる。ただし、任意の適切な流量を利用することができる。
図６Ｃは、第２のライナー５０１の表面を拡大して示したものであり、ヘキサクロロジシランを用いて酸窒化シリコンの層を形成したい実施形態においては、このようなプロセス条件の下で、ヘキサクロロジシランが露出面（例えば、第２のライナー５０１）と反応して、下地面にシリコンが化学結合し、その反対面が成膜室７３３内の大気中に露出した塩素原子で終端された面となることを示している。また、ヘキサクロロジシランとその下の構造体との反応は自己制限的であり、本プロセスが終了すると単層の分子が得られる。
自己制限反応が終了した後、第１のパージプロセスにより、成膜室７３３内を第１の前駆体材料でパージしてもよい。例えば、コントローラ７１５は、前駆体ガスコントローラ７１３に対して、第１の前駆体供給システム７０２（成膜室７３３からパージされる第１の前駆体材料を含む）を切断し、成膜室７３３にパージガスを供給するパージガス供給システム７０７を接続するように指示してもよい。この実施形態では、パージガス供給システム７０７は、窒素、アルゴン、キセノン等のパージガスを成膜室７３３に供給する気体タンク等であり、パージ流圧６６Ｐａ、時間１３秒程度である。また、コントローラ７１５は、第１の前駆体材料の除去を補助するために、成膜室７３３に圧力差を与えるために、真空ポンプ７２９を起動させてもよい。パージガスは、真空ポンプ７２９とともに、第１の前駆体材料を成膜室７３３からパージしてもよい。
第１の原料のパージが完了した後、コントローラ７１５が原料ガスコントローラ７１３に指示を送り、パージガス供給システム７０７を切断し、第２の原料供給システム７０３（第２の原料を含む）を成膜室７３３に接続することにより、成膜室７３３への第２の原料（例えば、酸素）の導入を開始してもよい。第２の原料送出システム７０３は、接続されると、第２の原料を射出ユニット７１９に送出することができる。そして、射出部７１９は、第２の前駆体材料を成膜室７３３内に分散させることができる。
上記実施形態では、第１の原料としてヘキサクロロジシランを用い、第２の原料として酸素を用いて酸窒化ケイ素の層を形成する場合、第２の原料を、０．２－８ｓｌｍ、例えば５ｓｌｍの流量で、２００－４５００Ｐａ、例えば１２００Ｐａの流量で、３－１２０秒、例えば５９秒の時間で、成膜室７３３内に導入してもよい。ただし、当業者には理解されるとおり、これらの流量は例示に過ぎず、実施形態の範囲内で任意の適切な処理条件を利用することができる。
図６Ｄは、第２のライナー５０１の表面を拡大して示したものであり、第１の前駆体材料としてヘキサクロロジシランを用い、第２の前駆体材料として酸素を用いて酸窒化シリコンの層を形成したい実施形態において、このプロセス条件では、露出した表面（例えば、第１の前駆体材料の反応生成物）に酸素が反応し、下地の表面（例えば、シリコン）に酸素が化学結合した表面が得られることを示している。
第２の前駆体材料の反応が終了した後、第２のパージプロセスにより、成膜室７３３内を第２の前駆体材料でパージしてもよい。例えば、コントローラ７１５は、原料ガスコントローラ７１３に対して、第２の原料供給システム７０３（成膜室７３３からパージされる第２の原料を含む）を切断し、パージガス供給システム７０７を接続して成膜室７３３にパージガスを供給するように指示してもよい。この実施形態においては、パージガス供給システム７０７は、流量６６Ｐａのパージガスを１２秒程度供給することができる。また、コントローラ７１５は、第２の前駆体材料の除去を補助するために、成膜室７３３に圧力差を与えるために、真空ポンプ７２９を起動させてもよい。パージガスは、真空ポンプ７２９とともに、第２の前駆体材料を成膜室７３３からパージしてもよい。
第２の原料のパージが完了した後、コントローラ７１５が原料ガスコントローラ７１３に指示を送り、パージガス供給システム７０７を切断し、第３の原料供給システム７０５（第３の原料を含む）を成膜室７３３に接続することにより、成膜室７３３への第３の原料（例えばアンモニア）の導入を開始してもよい。第３の原料送出システム７０５は、接続されると、第３の原料を射出ユニット７１９に送出することができる。そして、射出部７１９は、第３の前駆体材料を成膜室７３３内に分散させることができる。
上記実施形態では、第１の原料としてヘキサクロロジシラノール、第２の原料として酸素、第３の原料としてアンモニアを用いて酸窒化ケイ素の層を形成する場合、第３の原料を、流量０．２－８ｓｌｍ、例えば４．５ｓｌｍ、流量１０－１５００Ｐａ、例えば９３１Ｐａ、時間２－８０秒、例えば１８秒で成膜室７３３内に導入してもよい。ただし、当業者には理解されるとおり、これらの流量は例示に過ぎず、実施形態の範囲内で任意の適切な処理条件を利用することができる。
第３の原料の反応が終了した後、第３のパージプロセスにより、成膜室７３３内を第３の原料でパージしてもよい。例えば、コントローラ７１５は、原料ガスコントローラ７１３に対して、第３の原料供給システム７０５（成膜室７３３からパージする第３の原料を含む）を切断し、パージガス供給システム７０７を接続して成膜室７３３にパージガスを供給するように指示してもよい。この実施形態においては、パージガス供給システム７０７は、約６６Ｐａの流量で約３秒間パージガスを供給することができる。また、コントローラ７１５は、第３の前駆体材料の除去を補助するために、成膜室７３３に圧力差を与えるために、真空ポンプ７２９を起動させてもよい。パージガスは、真空ポンプ７２９とともに、第３の前駆体材料を成膜室７３３からパージしてもよい。
第３のパージプロセスにより成膜室７３３をパージした後、第３のライナー６０１を形成するための第１のサイクルを終了し、第１のサイクルと同様の第２のサイクルを開始してもよい。例えば、第１の原料の導入、パージガスによるパージ、第２の原料によるパルス、パージガスによるパージ、第３の原料によるパルス、パージガスによるパージを繰り返してもよい。
第１の前駆体材料、第２の前駆体材料及び第３の前駆体材料の各サイクルにおいて、第３のライナー６０１に所望の材料（例えばＳｉＯＮ）を１サイクルあたり２Å程度の割合で他の層を堆積させることができる。また、各サイクルにおいても、露出面をリセットして、次の第１の前駆体材料、第２の前駆体材料及び第３の前駆体材料のサイクルを受け入れるために準備する。このサイクルを５－１００回繰り返し、第３のライナー６０１の厚さを１０－５０Å程度、例えば４０Å程度とすることができる。
デポジションサイクルが終了すると、成膜装置７３１から基板５０を除去する除去プロセスが行われる。この実施形態では、除去プロセスは、ガスラインパージ、ポストパージ（例えば、アンモニアの第３の原料を用いる）、５５０℃以上４５０℃以下の降温、及び成膜室内の雰囲気を大気に再充填することを含んでいてもよい。この後、成膜装置７３１から基板５０を取り出してもよい。
図６Ｅは、第２のライナー５０１の表面を拡大して示したものであり、第１の前駆体材料としてヘキサクロロジシラノール、第２の前駆体材料として酸素、第３の前駆体材料としてアンモニアを用いて酸窒化シリコンの層を形成したい実施形態においては、これらのプロセス条件において、第２のライナー５０１の表面を覆うように、所望の材料（例えばＳｉＯＮ）を単層で複数積層することができることを示している。
以上のようなプロセスを利用して、第３のライナー６０１を所望の第１の組成で形成することができる。例えば、上記のような時間及び温度を用いて、第３のライナー６０１を、０％を超え１０％未満の窒素組成で形成してもよい。窒素濃度が１０％を超えると、素子に悪影響を及ぼす。また、第３のライナー６０１は、シリコン組成が２５原子％以上４０原子％以下であり、酸素濃度が４０原子％以上７０原子％以下で形成されていてもよい。また、第３のライナー６０２は、約２ｇ／ｃｍ３－約３ｇ／ｃｍ３の密度で形成することができる。ただし、任意の適切な組成を採用し得る。
図６Ａには、第３のライナー６０１の成膜後に、窒素の一部または全部（ただし、第３のライナー６０１の窒素濃度は０％より大きく１０％未満であってもよい）を除去し、第３のライナー６０１の材料を変質させるために利用される第１のアニールプロセス（図６Ａに符号６０３で示す波線）が追加されている。この実施形態では、第１のアニールプロセス６０３は、第１のウェットアニールプロセスと、第２のウェットアニールプロセスと、ドライアニールプロセスとを含む多段アニールであってもよい。例えば、第１のウェットアニールプロセスは、第３のライナー６０１を水分を含む環境（例えば、水環境）で３００－５００℃程度の温度で０．５－２時間程度加熱するアニールであってもよい。ただし、任意の適切なプロセスパラメータを利用してもよい。
第１のウェットアニールプロセスにおいて、環境中の水分が第３のライナー６０１の堆積物（例えばＳｉＯＮ）に侵入し、第３のライナー６０１の材料と反応する。例えば、第３のライナー６０１がＳｉＯＮである場合、水分が反応して、第３のライナー６０１の材料中の窒素基の一部が水酸基に置換される。これにより、第３のライナー６０１の他の材料（例えば、二酸化ケイ素）への変態を開始することができる。
第１のウェットアニールプロセスが終了したら、第２のウェットアニールプロセスを用いて変態を継続してもよい。この実施形態においては、第２のウェットアニールプロセスは、第１のウェットアニールプロセスよりも高い温度、例えば５００－６５０℃の温度で、第３のライナー６０１を０．５－４時間程度の時間、水分を含む環境（例えば、水環境）で加熱するアニールであってもよい。第２のウェットアニールプロセスを利用することにより、より高温で、第３のライナー６０１の材料のフララー化を図ることができる。ただし、任意の適切なプロセスパラメータを利用してもよい。
図６Ｆは、第１のウェットアニールプロセス及び第２のウェットアニールプロセスの結果を示している。このように、上記実施形態では、第３のライナー６０１の原料（例えばＳｉＯＮ）と水とを反応させて、窒素の少なくとも一部を除去している。ただし、第３のライナー６０１の材料中には、水酸基が存在している。
このように、第２のウェットアニールプロセスが終了すると、構造物から余分な水分を除去したり、水酸基を除去したりするために、第１のドライアニールプロセスを利用してもよい。この実施形態においては、第１のドライアニールプロセスは、第３のライナー６０１の材料を、乾燥環境下で６００－７５０℃の温度で０．５－２時間程度加熱するアニールであってもよい。ただし、任意の適切なプロセスパラメータを利用してもよい。
図６Ｇは、第１のドライアニールプロセスの結果を示している。特に、第１のウェットアニールプロセスでは、環境中の水分が第３のライナー６０１の堆積物（例えばＳｉＯＮ）に侵入して反応し、第３のライナー６０１の材料中の窒素基の一部が水酸基に置換される。第１のドライアニールプロセスでは、温度が上昇すると、水酸基が分解し、第３のライナー６０１の最終的な材料である二酸化ケイ素が残存する。
図６Ｈは、５５０℃で堆積した第３のライナー６０１の材料（符号６０５で示す）と、第１のウェットアニールプロセス後であって第２のウェットアニールプロセス前の第３のライナー６０１の材料（符号６０７で示す）と、第１のドライアニールプロセス後の第３のライナー６０１の材料（符号６０９で示す）との組成を示している。また、図６Ｈには、Ｓｉ―ＮＨ２結合の位置を示す第１の線６１１と、Ｓｉ―Ｏ―Ｓｉ結合の位置を示す第２の線６１３と、Ｎ―Ｈ結合の位置を示す第３の線６１５とが示されている。このように、第１のウェットアニールプロセスを経たＡｓ析出組成物から、第１のドライアニールプロセスの後まで、窒素結合の数が減少していることがわかる。同様に、第１のウェットアニールプロセスを経たＡｓ堆積組成物から、第１のドライアニールプロセスの後まで、ケイ素と酸素との結合数が増加する。これにより、第３のライナー６０１の材料の変態が達成される。
図６Ｉは、温度６３０℃で堆積した第３のライナー６０１の材料（符号６０５で示す）と、第１のウェットアニールプロセス後であって第２のウェットアニールプロセス前の第３のライナー６０１の材料（符号６０７で示す）と、第１のドライアニールプロセス後の第３のライナー６０１の材料（符号６０９で示す）との組成を示している。再び分かるように、第１のウェットアニールプロセスを経てＡｓ析出組成物から第１のドライアニールプロセスの後まで、窒素結合の数が減少している。同様に、第１のウェットアニールプロセスを経たＡｓ堆積組成物から、第１のドライアニールプロセスの後まで、ケイ素と酸素との結合数が増加する。これにより、第３のライナー６０１の材料の変態が達成される。
第３のライナー６０１を１つの材料として成膜した後、成膜した材料を第２の材料に変質させることにより、第３のライナー６０１の材料を製造プロセスの異なる箇所で異なる特性にすることができる。例えば、第３のライナー６０１を第１の材料（例えばＳｉＯＮ）として成膜することにより、成膜時に第１の材料を用いることによる下地のフィン５２の酸化量の低減等の効果を得ることができる。しかし、その後、第１の材料を第２の材料（例えば、ＳｉＯ２）に変更することで、より良好な剛性とデバイス性能を得ることができ、その後のプロセスでフィン５２が撓むことを防止することができる。これにより、総合的に良好なデバイス性能を得ることができる。
図７は、第３のライナー６０１上に第４のライナー７０１を堆積させた状態を示している。本実施形態では、第４のライナー７０１を利用して、フィン５２間の材料の隙間充填性を確保することができる。このように、第４のライナー７０１は、例えば、流動性ＣＶＤ法などの流動性プロセスを用いて成膜された酸化物材料（例えば、二酸化ケイ素）であることが好ましい。ただし、任意の適切な材料および成膜方法を用いることができる。
この実施形態において、第４のライナー７０１は、約１０Å－約５０Åの厚さに堆積されていてもよい。また、第４のライナー７０１の密度は、１．２ｇ／ｃｍ３－２．５ｇ／ｃｍ３程度とすることができる。ただし、任意の適切な厚みおよび密度を利用することができる。
特定の実施形態において、第４のライナー７０１は、第１の前駆体搬送システム７０２、第２の前駆体搬送システム７０３及び／又は第３の前駆体搬送システム７０５に異なる前駆体が配置された状態で、図６Ｂに関して上述した成膜システムと同様のシステムを用いて成膜されてもよい。
堆積プロセスを開始するために、第１の前駆体を、第１の前駆体配送システム７０２、第２の前駆体配送システム７０３、及び／又は、第３の前駆体配送システム７０５に投入してもよい。第４のライナー７０１が二酸化ケイ素であることが望まれる実施形態において、第１の前駆体は、例えば、テトラシラン（Ｓｉ４Ｈ１０）（ｎ―Ｓｉ４Ｈ１０及びｉｓｏ―Ｓ４Ｈ１０を含む）、ペンタシラン（Ｓｉ５Ｈ１２）（ｎ―Ｓｉ５Ｈ１２、ｉｓｏ―Ｓｉ５Ｈ１２、及び、ｎｅｏ―Ｓｉ５Ｈ１２を含む）、シクロペンタシラン（Ｓｉ５Ｈ１０）、ヘキサシラン（Ｓｉ６Ｈ１４）（ｎ―Ｓｉ１４Ｈ１２、及び、ｉｓｏ―Ｓｉ１４Ｈ６を含む）等の高次シラン（ＳｉｎＨ２ｎ＋２）であってもよい。．６Ｈ１２ヘプタシラン（Ｓｉ７Ｈ１６）（ｎ―Ｓｉ７Ｈ１６を含む）、組み合わせ等。ただし、任意の適切な材料に適した任意の適切な前駆体が利用され得る。
また、第１の前駆体配送システム７０２、第２の前駆体配送システム７０３、及び／又は、第３の前駆体配送システム７０５の他の１つに、第２の前駆体が配置されてもよい。第４のライナー７０１が二酸化ケイ素であることが望まれ、第１の前駆体が高次シランである態様において、第２の前駆体は、酸素（Ｏ２）、Ｈ２Ｏ、Ｏ３等の前駆体、又はこれらの組み合わせ等であってもよい。
成膜プロセスにおいて、第１の前駆体及び第２の前駆体は、蒸気として（例えば発熱体によって維持されて）成膜室７３３内に導入される。しかし、第１の前駆体が基板５０上を流れることで、冷却素子が熱を奪い、第１の前駆体を転移温度以下に冷却し、第１の前駆体を基板１００の露出面上に凝縮させる。また、液体として凝縮することにより、第１の前駆体は、フィン５２間の溝にさらに流入し、空隙なく充填される。また、一旦表面に置き、第１の前駆体と第２の前駆体とが反応して、ボイドのない、継ぎ目のない堆積したい材料（例えば、二酸化ケイ素）が形成される。
図８Ａは、第４のライナー７０１上にキャップ層８０１を形成することを示している。キャップ層８０１は、後の加工時におけるフィン５２の不所望な撓みを防止するために形成される。このように、キャップ層８０１は、例えば、シリコン酸炭窒化物（ＳｉＯＣＮ）、アンモニアドープドシリコンカーボンナイトライド（ＳｉＣＮ）、ＳｉＯＮ、又はこれらの組み合わせ等の材料として成膜することができる。ただし、任意の適切な材料を用いることができる。
キャップ層８０１をＳｉＯＣＮとして成膜する実施形態では、図６Ｂに関して前述した成膜システム７３１と同様のシステムを用いてキャップ層８０１を形成することができ、具体的には、第３のライナー６０１と同様の成膜システム７３１でキャップ層８０１を形成することが好ましい。このような実施形態において、キャップ層８０１の材料（例えば、ＳｉＯＣＮ）を形成するために、第１の原料（例えば、ヘキサクロロジシラン）及び第２の原料（例えば、酸素）と共に使用可能な第４の原料供給システム７３５に、第４の原料を投入してもよい。例えば、第４の前駆体材料は、トリエチルアミン（Ｎ（Ｃ２Ｈ５）３）、Ｓｉ２ＣＨ２Ｃｌ６、又はこれらの組み合わせ等の材料であることが好ましい。ただし、任意の適切な前駆体材料を用いることができる。
第１の前駆体供給システム７０２、第２の前駆体供給システム７０３、及び第４の前駆体供給システム７３５にそれぞれ第１の前駆体材料、第２の前駆体材料、及び第４の前駆体材料を投入した後、載置台７２５（例えば、ウエハボート）に基板５０（例えば、１２０枚の基板５０）を載置した後、載置台７２５を成膜室７３３内に上昇させることにより、キャップ層８０１の形成を開始してもよい。
載置台７２５を載置した後、成膜室７３３内の圧力を所望のプロセス圧力に調整してもよい。この実施形態では、圧力は約２０００ Ｐａ～約５０００ Ｐａ、例えば約４６６０ Ｐａの間であるように調整されてもよい。成膜室７３３内の温度は、約４５０℃から所望のプロセス温度まで温度を上昇させるような所望のプロセス温度まで上昇させることができ、例えば、５００℃と７５０℃の間の約６３０℃である。特に、プロセス温度を４５０℃程度から６３０℃程度までランプアップさせることが好ましい。ただし、任意の適切なプロセス条件を利用することができる。
そして、真空検査（ＶＣ）及びリーク検査の後、コントローラ７１５が原料ガスコントローラ７１３に指令を送り、第１の原料供給システム７０２を成膜室７３３に接続することにより、原子層成膜サイクルが開始されてもよい。第１の原料供給システム７０２は、接続されると、原料ガスコントローラ７１３及びマニホールド７１７を介して、第１の原料を噴射ユニット７１９に供給することができる。そして、射出部７１９は、第１の前駆体材料を堆積室７３３内に分散させることができ、第１の前駆体材料を露出面に吸着させて反応させることができる。
キャップ層８０１がシリコン酸炭窒化物である場合、第１の原料（例えばヘキサクロロジシラン）を、０．２－６ｓｌｍ、例えば０．４５ｓｌｍの流量で、１０－３００Ｐａ、例えば１１０Ｐａの流量で、２－６０秒、例えば２０秒程度の時間で、成膜室７３３内に流入させてもよい。ただし、任意の適切な流量を利用することができる。
図８Ｂは、第４のライナー７０１の表面を拡大した図であり、ヘキサクロロジシランを用いてシリコン酸炭窒化物の層を形成したい実施形態において、このプロセス条件では、ヘキサクロロジシランが下地表面に化学結合し、その反対側の表面が成膜室７３３内の大気中に露出した塩素原子で終端された表面となるように、露出した表面（例えば、第４のライナー７０１）と反応することを示している。また、ヘキサクロロジシランとその下の構造体との反応は自己制限的であり、本プロセスが終了すると単層の分子が得られる。
自己制限反応が終了した後、第４のパージプロセスにより、成膜室７３３内を第１の前駆体材料でパージしてもよい。例えば、コントローラ７１５は、前駆体ガスコントローラ７１３に対して、第１の前駆体供給システム７０２（成膜室７３３からパージする第１の前駆体材料を含む）を切断し、パージガス供給システム７０７を接続して成膜室７３３にパージガスを供給するように指示してもよい。この実施形態では、パージガス供給システム７０７は、約６６Ｐａのパージ流圧を約１３秒の時間で供給することができる。また、コントローラ７１５は、第１の前駆体材料の除去を補助するために、成膜室７３３に圧力差を与えるために、真空ポンプ７２９を起動させてもよい。パージガスは、真空ポンプ７２９とともに、第１の前駆体材料を成膜室７３３からパージしてもよい。
第１の原料のパージが完了した後、コントローラ７１５が原料ガスコントローラ７１３に指示を送り、パージガス供給システム７０７を切断し、第４の原料供給システム７３５（第４の原料を含む）を成膜室７３３に接続することにより、第４の原料（例えば、トリエチルアミン）の成膜室７３３への導入を開始してもよい。第４の原料送出システム７３５は、接続されると、第４の原料を射出ユニット７１９に送出することができる。そして、射出部７１９は、第４の前駆体材料を成膜室７３３内に分散させることができる。
上記実施形態では、第１の原料としてヘキサクロロジシルアミンを用い、第４の原料としてトリエチルアミンを用いて酸炭窒化ケイ素の層を形成する際に、第４の原料を、０．２－６ｓｌｍ、例えば０．８ｓｌｍの流量で、１０－１５００Ｐａ、例えば９３１Ｐａの流量で、２－８０秒、例えば２０秒の時間で、成膜室７３３内に導入してもよい。ただし、当業者には理解されるとおり、これらの流量は例示に過ぎず、実施形態の範囲内で任意の適切な処理条件を利用することができる。
図８Ｃは、第４のライナー７０１の表面を拡大して示したものであり、第１の前駆体材料としてヘキサクロロジシラノールを用い、第４の前駆体材料としてトリエチルアミンを用いてシリコン酸炭窒化物の層を形成したい実施形態において、このプロセス条件では、下層の表面（例えば、シリコン）に窒素が化学結合した表面を提供するために、露出した表面（例えば、第１の前駆体材料の反応生成物）とトリエチルアミンが反応し、その反対側の表面が成膜室７３３内の大気中に露出したエチル基で終端されていることを示している。また、トリエチルアミンとその下の構造との反応は自己制限的であり、本プロセスが終了すると単層の分子となる。
第４の原料の反応が終了した後、第５のパージプロセスにより、成膜室７３３内を第４の原料でパージしてもよい。例えば、コントローラ７１５は、原料ガスコントローラ７１３に対して、第４の原料供給システム７３５（成膜室７３３からパージされる第４の原料を含む）を切断し、パージガス供給システム７０７を接続して成膜室７３３にパージガスを供給するように指示してもよい。この実施形態では、パージガス供給システム７０７は、流量６６Ｐａのパージガスを１２秒程度供給してもよい。また、コントローラ７１５は、第４の前駆体材料の除去を補助するために、成膜室７３３に圧力差を与えるために、真空ポンプ７２９を起動させてもよい。パージガスは、真空ポンプ７２９とともに、第４の前駆体材料を成膜室７３３からパージしてもよい。
第４の原料のパージが完了した後、コントローラ７１５が原料ガスコントローラ７１３に指示を送り、パージガス供給システム７０７を切断し、第２の原料供給システム７０３（第２の原料を含む）を成膜室７３３に接続することにより、成膜室７３３への第２の原料（例えば、酸素）の導入を開始してもよい。第２の原料送出システム７０３は、接続されると、第２の原料を射出ユニット７１９に送出することができる。そして、射出部７１９は、第２の前駆体材料を成膜室７３３内に分散させることができる。
上記実施形態では、第１の原料としてヘキサクロロジシラン、第２の原料として酸素、第４の原料としてトリエチルアミンを用いた酸炭窒化シリコンの層を形成する際に、第２の原料を、流量０．２－８０ｓｌｍ、例えば５ｓｌｍ、流量圧力２００－４６００Ｐａ、例えば１２００Ｐａ、時間３－１２０秒、例えば５５秒で成膜室７３３内に導入してもよい。ただし、当業者には理解されるとおり、これらの流量は例示に過ぎず、実施形態の範囲内で任意の適切な処理条件を利用することができる。
図８Ｄは、第４のライナー７０１の表面を拡大した図であり、第１の前駆体材料としてヘキサクロロジシラン、第２の前駆体材料として酸素、第４の前駆体材料としてトリエチルアミンを用いてシリコン酸炭窒化物の層を形成したい実施形態において、このプロセス条件では、酸素が露出した表面と反応して、下地の表面（例えばシリコン）に化学的に結合し、その反対側の表面の一部が成膜室７３３内の大気中に露出している酸素原子とともにエチル基で終端された表面となることを示している。
第２の前駆体材料の反応が終了した後、第６のパージプロセスにより、成膜室７３３内を第２の前駆体材料でパージしてもよい。例えば、コントローラ７１５は、原料ガスコントローラ７１３に対して、第２の原料供給システム７０３（成膜室７３３からパージされる第２の原料を含む）を切断し、パージガス供給システム７０７を接続して成膜室７３３にパージガスを供給するように指示してもよい。この実施形態においては、パージガス供給システム７０７は、６Ｐａの流量で３秒程度の時間、パージガスを供給することができる。また、コントローラ７１５は、第２の前駆体材料の除去を補助するために、成膜室７３３に圧力差を与えるために、真空ポンプ７２９を起動させてもよい。パージガスは、真空ポンプ７２９とともに、第２の前駆体材料を成膜室７３３からパージしてもよい。
第６のパージプロセスにより成膜室７３３をパージした後、キャップ層８０１を形成するための第１のサイクルを終了し、第１のサイクルと同様の第２のサイクルを開始してもよい。例えば、第１の前駆体材料の導入、パージガスによるパージ、第４の前駆体材料によるパルスの導入、パージガスによるパージ、第２の前駆体材料によるパルスの導入、パージガスによるパージを繰り返してもよい。
図８Ｅに示すように、第１の前駆体材料、第４の前駆体材料及び第２の前駆体材料の各サイクルは、１サイクルあたり０．６Å程度の割合で、キャップ層８０１のための所望の材料（例えば、ＳｉＯＣＮ）の他の層を堆積させることができる。また、各サイクルにおいても、露出面をリセットして、次の第１の前駆体材料、第４の前駆体材料及び第２の前駆体材料のサイクルを受け入れるために準備する。このようなサイクルを繰り返すことにより、キャップ層８０１の厚さを、第３のライナー６０１の厚さよりも厚くしても、薄くしてもよく、例えば、１０Å－７０Å程度とすることができる。また、キャップ層８０１は、約２ｇ／ｃｍ３ないしｇ／ｃｍ３の間の密度を有するように形成することができる。ただし、任意の適切な厚みおよび密度を利用することができる。
デポジションサイクルが終了すると、成膜装置７３１から基板５０を除去する除去プロセスが行われる。つの実施形態においては、除去プロセスは、ガスラインパージ、ポストパージ（例えばアンモニアの第３の原料を用いる）、例えば６４０℃から３００℃程度の温度のランプダウン、成膜室内の雰囲気を大気雰囲気に戻すバックフィルを含んでいてもよい。この後、成膜装置７３１から基板５０を取り出してもよい。
以上のプロセスを利用して、所望の第２の組成でキャップ層８０１を形成することができる。例えば、上記のような時間及び温度を用いて、キャップ層８０１を０％より大きく１０％未満の窒素組成で形成してもよい。また、キャップ層８０１は、炭素濃度が０％より大きく１０％未満で形成されていてもよい。窒素濃度が１０％を超える場合や、炭素濃度が１０％を超える場合には、隣接するフィン５２が内側に曲がり、その後の堆積物に隙間埋め不良が発生するおそれがある。また、キャップ層８０１は、シリコン組成を２５％以上４０％以下、酸素濃度を４０％以上７０％以下とすることができる。また、キャップ層８０１は、２ｇ／ｃｍ３－３ｇ／ｃｍ３程度の密度で形成することができる。ただし、任意の適切な組成を採用し得る。
図８Ａには、キャップ層８０１を成膜した後、キャップ層８０１の材料中の窒素及び炭素の一部又は全部を除去して、キャップ層８０１の材料を他の材料に変換する第２のアニールプロセス（図８Ａに符号８０３で示す波線）を利用して、キャップ層８０１の材料中の窒素の濃度が０％より大きく１０％未満であってもよいし、炭素の濃度が０％より大きく１０％未満であってもよいことが追加的に示されている。キャップ層８０１の材料をＳｉＯＣＮとして堆積させる具体的な実施形態では、第２のアニールプロセス８０３は、第１のアニールプロセス６０３（図６Ａに関して前述）と同様とすることができる。例えば、第２のアニールプロセス８０３は、第１のウェットアニールプロセスと、第２のウェットアニールプロセスと、第１のドライアニールプロセスとを含んでいてもよい。ただし、任意の適切なアニールプロセスを利用してもよい。
図８Ｆは、第２のアニールプロセス８０３の第１のウェットアニールプロセス及び第２のウェットアニールプロセス後のキャップ層８０１の構造を示している。このように、水分はキャップ層８０１の材料と反応し、少なくとも一部または全部が炭素を水酸基に置換する。また、図８Ｇは、第２のアニールプロセス８０３の第１のドライアニールプロセス後のキャップ層８０１の材料を示している。このように、第２のアニールプロセス８０３の第１のドライアニールプロセスでは、水酸基が分解し、酸素を奪ってシリコン結合に残る。これにより、キャップ層８０１の原料（例えば、ＳｉＯＣＮ）が二酸化ケイ素に変質する。
また、上記では、第１のアニールプロセス６０３（図６Ａに関して前述）と第２のアニールプロセス８０３の両方を用いて、これらの材料を堆積した直後に第３のライナー６０１及びキャップ層８０１を変形させたが、これは例示であり、実施形態を限定するものではない。また、各プロセスの順序を適宜入れ替えたり、プロセスを集約したりしてもよい。
［９９］例えば、第１のアニールプロセス６０３と第２のアニールプロセス８０３とを１つのアニールプロセスにまとめてもよい。単一のアニールプロセスとしては、キャップ層８０１の材料を堆積した後に行う。このように、キャップ層８０１と第３のライナー６０１の両方の材料を変質させるために、１つのプロセスを利用してもよい。任意の適切なプロセスの組み合わせが利用されてもよい。
キャップ層８０１を第１の材料として成膜した後、第２の材料に変質させることで、成膜後にキャップ層８０１が膨張する。また、この膨張により、後の成膜プロセス（例えば、ダミーゲート層６２の成膜）に影響を与えるおそれのあるフィン５２の曲がりを変調することができ、成膜プロセスにおける隙間埋めを良好にすることができる。
必要に応じて、キャップ層８０１上にキャッピングライナ（別途図示せず）を成膜してもよい。なお、キャッピングライナは、第２のライナ５０１と同様のもの（例えば、二酸化ケイ素）であってもよい。この場合、キャップ層８０１の膜厚を２０Å程度とし、キャッピングライナの膜厚を１７．５Å－４０Å程度とすればよい。他の実施形態では、キャップ層８０１の膜厚を５０Å程度とし、キャッピングライナの膜厚を１７．５Å－２０Å程度としてもよい。ただし、任意の適切な材料および厚さを利用することができる。
図９において、キャップ層８０１上であって、隣り合うフィン５２の間には、誘電体キャップ９０１が形成されている。誘電体キャップ９０１は、二酸化ケイ素等の酸化物、窒化物、又はこれらの組み合わせであってもよく、高密度プラズマ化学気相成長（ＨＤＰ―ＣＶＤ）法、流動性ＣＶＤ（ＦＣＶＤ）法（例えば、リモートプラズマシステムでのＣＶＤ法による成膜、酸化物等の他の材料に変換するポストキュア）等、又はこれらの組み合わせであってもよい。他の絶縁材料は、どのような方法で形成されたものであってもよい。本実施形態では、誘電体キャップ９０１は、ＦＣＶＤ法により形成された二酸化シリコンである。
この実施形態において、誘電体キャップ９０１は、厚さが１０Å－５０Å程度、密度が２ｇ／ｃｍ３－２．６ｇ／ｃｍ３程度に形成されてもよい。誘電体キャップ９０１を約１０Å以下に形成すると素子分離の影響を受け、誘電体キャップ９０１を約５０Åより厚く形成するとハイブリッド膜に影響を与える。
図１０において、誘電体キャップ９０１に除去プロセスを施し、フィン５２上の余分な誘電体キャップ９０１を除去する。また、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の平坦化プロセス、エッチバックプロセス、あるいはこれらの組み合わせ等を利用してもよい。平坦化プロセスは、平坦化プロセスが完了した後に、フィン５２および誘電体キャップ９０１の上面が面一となるように、フィン５２を露出させるプロセスである。フィン５２上に第１のマスク層５３及び第２のマスク層５５が残存している場合、平坦化プロセスは、平坦化プロセスが完了した後に、第１のマスク層５３、第２のマスク層５５又はフィン５２の上面と、誘電体キャップ９０１とが面一となるように、マスクを露出させてもよいし、第１のマスク層５３及び第２のマスク層５５を除去してもよい。
図１１は、隣接するフィン５２を電気的に分離するために、誘電体キャップ９０１内に誘電体フィン９０３を形成することを示している。この実施形態においては、誘電体キャップ９０１の内部に、例えばフォトリソグラフィマスク及びエッチング法を用いて開口部を形成してもよい。開口部を形成した後、この開口部に１つ以上の誘電体材料を充填し、原子層堆積法、化学気相堆積法、スパッタリング法、又はこれらの組み合わせ等の堆積法を用いて、二酸化珪素、窒化珪素、窒化珪素、又はこれらの組み合わせ等の誘電体フィン９０３を形成してもよい。誘電体フィン９０３の材料は、一旦堆積された後、化学的機械研磨等の方法を用いて平坦化されてもよい。
図１２では、誘電体キャップ９０１、キャップ層８０１、第４のライナー７０１、第３のライナー６０１、第２のライナー５０１、及び第１のライナー４０１をリセスしてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域５６を形成している（図１２では、誘電体キャップ９０１を見やすくするために、キャップ層８０１、第４のライナー７０１、第３のライナー６０１、第２のライナー５０１、及び第１のライナー４０１を破線で示しているが、その他の用途は単一の構造である）。誘電体キャップ９０１、キャップ層８０１、第４のライナー７０１、第３のライナー６０１、第２のライナー５０１および第１のライナー４０１は、ｎ型領域５０ｎおよびｐ型領域５０ｐにおけるフィン５２および誘電体フィン９０３の上部が、隣り合うＳＴＩ領域５６の間から突出するように、さらに１回のエッチングプロセスを用いてリセスされる。また、ＳＴＩ領域５６の上面は、図示するように平坦面であってもよいし、凸面であってもよいし、凹面（ディッシング等）であってもよいし、これらの組み合わせであってもよい。ＳＴＩ領域５６の上面は、適宜のエッチングにより、平坦、凸、及び／又は、凹状に形成されていてもよい。ＳＴＩ領域５６のリセスは、例えば、誘電体キャップ９０１、キャップ層８０１、第４のライナー７０１、第３のライナー６０１、第２のライナー５０１、及び第１のライナー４０１の材料に対して選択的なエッチング（例えば、誘電体キャップ９０１の材料をフィン５２及び誘電体フィン９０３の材料よりも速い速度でエッチング）を用いて行うことができる。例えば、ＤＨＦ（希フッ酸）を用いた酸化物除去を用いてもよい。
ここで説明したプロセスを利用することにより、過剰な酸化を防止しつつ、フィン５２の曲がりを防止することができる。これにより、フィン５２間の間隔（例えば、フィン５２間に誘電体フィン９０３を配置しない場合）を、５ｎｍ－３０ｎｍ程度の第１の間隔Ｓ１に保つことができる。また、フィン５２と誘電体フィン９０３との間の第２の間隔Ｓ２を５ｎｍ－３０ｎｍ程度に保つことができる。この間隔が小さくなるようにフィン５２が撓んでしまうと、その後、隣接するフィン５２間やフィン５２と誘電体フィン９０３との間に材料が堆積し、隙間埋めの問題が生じる可能性がある。
図２－図１２を参照して説明したプロセスは、フィン５２の形成方法の一例に過ぎない。幾つかの実施形態では、フィンは、エピタキシャル成長法によって形成されてもよい。例えば、ＳＴＩ領域５６を形成する前に、基板５０の上面に絶縁層を形成し、この絶縁層を介してトレンチをエッチングして下地基板５０を露出させてもよい。また、トレンチ内にホモエピタキシャル構造をエピタキシャル成長させることができ、絶縁層を除去することができる。また、フィン５２には、ヘテロエピタキシャル構造を用いることができる。例えば、図１０のフィン５２をリセスし、リセスしたフィン５２上にフィン５２とは異なる材料をエピタキシャル成長させてもよい。このような実施形態では、フィン５２は、リセス材料と、リセス材料上に配置されたエピタキシャル成長材料とを含む。さらに他の実施形態では、基板５０の上面に誘電体層を形成し、この誘電体層を介してトレンチをエッチングすることができる。そして、基板５０とは異なる材料を用いてトレンチ内にヘテロエピタキシャル構造をエピタキシャル成長させ、誘電体層を除去することができる。ホモエピタキシャル構造やヘテロエピタキシャル構造をエピタキシャル成長させる場合には、エピタキシャル成長させる材料を成長中にｉｎ―ｓｉｔｕでドーピングしてもよいし、ｉｎ―ｓｉｔｕと注入ドーピングを併用してもよいが、前後の注入を省略してもよい。
また、ｐ型領域５０ｐ（例えば、ｐＭＯＳ領域）の材料とは異なるｎ型領域５０ｎ（例えば、ｎＭＯＳ領域）の材料をエピタキシャル成長させることが有利である。種々の実施形態において、フィン５２の上部は、シリコンゲルマニウム（ＳｉｘＧｅ１―ｘ（ｘは０－１の範囲であってもよい）、炭化珪素、純または実質的に純粋なゲルマニウム、ＩＩＩ―Ｖ族化合物半導体、ＩＩ―ＶＩ族化合物半導体などから形成されていてもよい。ＩＩＩ―Ｖ族化合物半導体を構成する材料としては、例えば、インジウム砒素、アルミニウム砒素、ガリウム砒素、インジウム燐、窒化ガリウム、インジウムガリウム砒素、インジウムアルミニウム砒素、ガリウムアンチモン、アルミニウムアンチモン、アルミニウム燐、ガリウム燐等が挙げられるが、これらに限定されるものではない。
また、図１２において、フィン５２および／または基板５０には、適宜のウェル（図示せず）が形成されていてもよい。ｎ型領域５０ｎにはｐウェルが形成され、ｐ型領域５０ｐにはｎウェルが形成されていてもよい。ｎ型領域５０ｎ及びｐ型領域５０ｐの両方に、ｐウェル又はｎウェルが形成されていることが好ましい。
ウェルの種類が異なる実施形態において、ｎ型領域５０ｎとｐ型領域５０ｐとの異なる注入プロセスは、フォトレジスト等のマスク（図示せず）を用いて実現されてもよい。例えば、ｎ型領域５０ｎのフィン５２及びＳＴＩ領域５６上にフォトレジストを形成してもよい。このフォトレジストをパターニングして、基板５０のｐ型領域５０ｐを露出させる。フォトレジストは、スピンオン技術を用いて形成することができ、許容されるフォトリソグラフィ技術を用いてパターニングすることができる。フォトレジストをパターニングした後、ｐ型領域５０ｐにｎ型不純物の注入を行い、フォトレジストをマスクとしてｎ型領域５０ｎにｎ型不純物が実質的に注入されないようにしてもよい。ｎ型不純物は、当該領域に１０１８ｃｍ―３以下、例えば１０１６ｃｍ―３－１０１８ｃｍ―３程度の濃度で注入されたリン、ヒ素、アンチモン等であってもよい。インプラント後、フォトレジストは、例えば、許容されるアッシングプロセスにより除去される。
ｐ型領域５０ｐの注入後、ｐ型領域５０ｐ内のフィン５２及びＳＴＩ領域５６上にフォトレジストを形成する。フォトレジストをパターニングして、基板５０のｎ型領域５０ｎを露出させる。フォトレジストは、スピンオン技術を用いて形成することができ、許容されるフォトリソグラフィ技術を用いてパターニングすることができる。フォトレジストをパターニングした後、ｎ型領域５０ｎにｐ型不純物注入を行い、フォトレジストをマスクとしてｐ型領域５０ｐにｐ型不純物が実質的に注入されないようにしてもよい。ｐ型不純物は、この領域に１０１８ｃｍ―３以下、例えば１０１６ｃｍ―３－１０１８ｃｍ―３程度の濃度で注入されたホウ素、フッ化ホウ素、インジウム等であってもよい。インプラント後、フォトレジストは、例えば、許容されるアッシングプロセスにより除去されてもよい。
ｎ型領域５０ｎ及びｐ型領域５０ｐの注入後、注入ダメージを修復し、注入されたｐ型及び／又はｎ型不純物を活性化するためのアニールを行ってもよい。また、本実施形態では、成長時にエピタキシャル層の成長材料をＩｎ―ｓｉｔｕでドーピングしてもよいが、Ｉｎ―ｓｉｔｕと注入ドーピングを併用してもよい。
図１３において、フィン５２及び誘電体フィン９０３上には、ダミー誘電体層６０が形成されている。ダミー絶縁層６０は、例えば、二酸化シリコン、窒化シリコン、またはこれらの組み合わせなどであり、許容される手法に従って堆積または熱成長させることができる。ダミー絶縁層６０上にはダミーゲート層６２が形成され、ダミーゲート層６２上にはマスク層６４が形成されている。ダミーゲート層６２は、ダミー絶縁層６０上に堆積された後、ＣＭＰ等により平坦化されてもよい。マスク層６４は、ダミーゲート層６２上に堆積されてもよい。ダミーゲート層６２は、導電性または非導電性の材料であればよく、アモルファスシリコン、多結晶シリコン（ポリシリコン）、多結晶シリコンゲルマニウム（ポリＳｉＧｅ）、金属窒化物、金属シリサイド、金属酸化物および金属からなる群から選択することができる。ダミーゲート層６２は、選択された材料を堆積するための物理的気相成長法（ＰＶＤ）、ＣＶＤ法、スパッタ法等により堆積することができる。ダミーゲート層６２は、素子分離領域のエッチングに対して高いエッチング選択比を有する他の材料、例えば、ＳＴＩ領域５６及び／又はダミー絶縁層６０から構成されていてもよい。マスク層６４は、例えば、窒化シリコンまたは酸窒化シリコンなどの１層または２層以上を含んでも良い。この例では、１つのダミーゲート層６２と１つのマスク層６４とが、ｎ型領域５０ｎとｐ型領域５０ｐとに跨って形成されている。なお、ダミー誘電体層６０は、説明の便宜上、フィン５２のみを覆うように図示されている。なお、ダミー絶縁層６０は、ＳＴＩ領域５６を覆うように、ＳＴＩ領域上及びダミーゲート層６２とＳＴＩ領域５６との間に亘って形成されていてもよい。
図１４Ａ－図２２Ｂは、実施例デバイスの製造における各種追加プロセスを示している。図１４Ａ－図２２Ｂは、ｎ形領域５０ｎ及びｐ形領域５０ｐのいずれかにおける特徴を例示している。例えば、図１４Ａ－図２２Ｂに表した構造は、ｎ形領域５０ｎ及びｐ形領域５０ｐの両方に適用可能である。ｎ型領域５０ｎ及びｐ型領域５０ｐの構造の相違（ある場合）は、各図に付した文字に記載されている。
図１４Ａ及び図１４Ｂにおいて、マスク層６４（図１３参照）を、許容されるフォトリソグラフィ技術及びエッチング技術を用いてパターニングし、マスク７４を形成してもよい。そして、マスク７４のパターンをダミーゲート層６２に転写してもよい。なお、図示しないが、マスク７４のパターンをダミー絶縁層６０に転写し、ダミーゲート７２を形成してもよい。ダミーゲート７２は、フィン５２のチャネル領域５８を覆っている。マスク７４のパターンは、各ダミーゲート７２を隣接するダミーゲートから物理的に分離するために用いられてもよい。また、ダミーゲート７２の長手方向は、各エピタキシャルフィン５２の長手方向に対して実質的に垂直であってもよい。
また、図１４Ａ及び図１４Ｂにおいて、ダミーゲート７２、マスク７４及び／又はフィン５２の露出面にゲートシールスペーサ８０を形成することができる。ゲートシールスペーサ８０は、熱酸化や堆積後に異方性エッチングを行うことで形成することができる。ゲートシールスペーサ８０は、二酸化シリコン、窒化シリコン、酸窒化シリコン等で形成することができる。
ゲートシールスペーサ８０を形成した後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｓｏｕｒｃｅ／Ｄｒａｉｎ）領域（図示せず）の注入を行ってもよい。デバイスの種類が異なる実施形態では、図１２で説明したインプラントと同様に、ｐ型領域５０ｐを露出させた状態で、ｎ型領域５０ｎ上にフォトレジスト等のマスクを形成し、ｐ型領域５０ｐの露出したフィン５２に適切な種類（例えばｐ型）の不純物を注入してもよい。その後、マスクを除去してもよい。続いて、ｎ型領域５０ｎを露出させた状態で、ｐ型領域５０ｐ上にフォトレジスト等のマスクを形成し、露出したｎ型領域５０ｎのフィン５２に適切な種類の不純物（例えば、ｎ型）を注入する。その後、マスクを除去してもよい。ｎ型不純物は、前述したｎ型不純物であってもよく、ｐ型不純物は、前述したｐ型不純物であってもよい。低濃度ソース／ドレイン領域の不純物濃度は、１０１５ｃｍ―３－１０１９ｃｍ―３程度であってもよい。また、注入ダメージの修復や注入された不純物の活性化のためにアニールを用いてもよい。
図１５Ａ及び図１５Ｂにおいて、ゲートシールスペーサ８０上には、ダミーゲート７２及びマスク７４の側壁に沿ってゲートスペーサ８６が形成されている。ゲートスペーサ８６は、絶縁材料をコンフォーマルに堆積した後、異方性エッチングすることにより形成することができる。ゲートスペーサ８６の絶縁材料としては、二酸化シリコン、窒化シリコン、酸窒化シリコン、炭窒化シリコン、またはこれらの組み合わせ等を用いることができる。
上記実施の形態では、スペーサおよびＬＤＤ領域を形成するプロセスの概要を説明した。その他のプロセスやシーケンスが用いられてもよい。例えば、スペーサの数を少なくしたり、追加したりしてもよいし、異なるプロセスを利用してもよい（例えば、ゲートスペーサ８６を形成する前にゲートシールスペーサ８０をエッチングせずに「Ｌ字型」のゲートシールスペーサを形成したり、スペーサを形成して除去したりする等）。また、ｎ型デバイスとｐ型デバイスとは、異なる構造及びプロセスを用いて形成されてもよい。例えば、ゲートシールスペーサ８０を形成する前にｎ型デバイス用のＬＤＤ領域を形成し、ゲートシールスペーサ８０を形成した後にｐ型デバイス用のＬＤＤ領域を形成してもよい。
図１６Ａ及び図１６Ｂに示すように、フィン５２には、１６Ｂピッツ型のソース・ドレイン領域８２が形成されている。エピタキシャルソース・ドレイン領域８２は、隣り合うエピタキシャルソース・ドレイン領域８２の間にダミーゲート７２が配置されるように、フィン５２内に形成されている。エピタキシャルソース・ドレイン領域８２は、フィン５２内に延在していてもよいし、フィン５２を貫通していてもよい。ゲートスペーサ８６は、後に形成されるＦｉｎＦＥＴのゲートがショートしないように、エピタキシャルソース・ドレイン領域８２とダミーゲート７２とを適切な横方向距離だけ離間させるためのものである。エピタキシャルソース／ドレイン領域８２の材料を選択することにより、チャネル領域５８に応力を作用させることができ、性能を向上させることができる。
ｎ型領域５０ｎのエピタキシャルソース／ドレイン領域８２は、ｐ型領域５０ｐをマスクして、ｎ型領域５０ｎのフィン５２のソース／ドレイン領域をエッチングして、フィン５２に凹部を形成することにより形成されてもよい。そして、凹部内に、ｎ型領域５０ｎのエピタキシャルソース／ドレイン領域８２をエピタキシャル成長させる。エピタキシャルソース／ドレイン領域８２は、ｎ型ＦＩＮＦＥＴに適した材料を含んでいればよい。例えば、フィン５２がシリコンである場合、ｎ型領域５０ｎのエピタキシャルソースドレイン領域８２は、チャネル領域５８に引っ張り歪みを与える材料、例えば、シリコン、炭化シリコン、リンがドープされた炭化シリコン、リンがドープされたシリコン等を含んでいてもよい。ｎ型領域５０ｎのエピタキシャルソース・ドレイン領域８２は、フィン５２の表面から隆起した表面を有していてもよいし、ファセットを有していてもよい。
ｐ型領域５０ｐのエピタキシャルソース／ドレイン領域８２は、ｎ型領域５０ｎをマスクして、ｐ型領域５０ｐのフィン５２のソース／ドレイン領域をエッチングして、フィン５２にリセスを形成することにより形成されてもよい。そして、凹部内に、ｐ型領域５０ｐのエピタキシャルソース／ドレイン領域８２をエピタキシャル成長させる。エピタキシャルソース／ドレイン領域８２は、ｐ型フィンＦＥＴに対応する材料であれば、どのような材料を用いてもよい。例えば、フィン５２がシリコンである場合、ｐ型領域５０ｐのエピタキシャルソースドレイン領域８２は、チャネル領域５８に圧縮歪を与える材料、例えば、シリコンゲルマニウム、ボロンドープドシリコンゲルマニウム、ゲルマニウム、ゲルマニウムスズ等を含んでいてもよい。ｐ型領域５０ｐのエピタキシャルソース・ドレイン領域８２は、フィン５２の表面から隆起した表面を有していてもよいし、ファセットを有していてもよい。
上記の低濃度ソース／ドレイン領域の形成方法と同様に、エピタキシャル型ソース／ドレイン領域８２及び／又はフィン５２に不純物を注入してソース／ドレイン領域を形成し、その後、アニールを行ってもよい。ソース・ドレイン領域の不純物濃度は、１０１９ｃｍ―３－１０２１ｃｍ―３程度であってもよい。ソース／ドレイン領域のｎ型不純物及び／又はｐ型不純物は、先に説明した不純物のいずれであってもよい。いくつかの実施形態では、エピタキシャル成長時に、エピタキシャル成長領域８２をｉｎｓｉｔｕでドープしてもよい。
Ｎ型領域５０ＮおよびＰ型領域５０Ｐにエピタキシャルソース・ドレイン領域８２を形成するためのエピタキシープロセスの結果、エピタキシャルソース・ドレイン領域の上面は、フィン５２の側壁よりも横方向外側に広がるファセットを有する。これらのファセットは、図１６Ｃに示すように、同一のＦｉｎＦＥＴの隣接するソース／ドレイン領域８２をマージさせる。他の実施形態では、図１６Ｄに示すように、エピタキシープロセスが終了した後、隣接するソース／ドレイン領域８２は分離されたままである。図１６Ｃ及び図１６Ｄに示す実施形態では、フィン５２の側壁のうち、ＳＴＩ領域５６上に延在する部分を覆うようにゲートスペーサ８６が形成されており、これによりエピタキシャル成長が阻止されている。他の幾つかの実施形態では、ゲートスペーサ８６を形成する際のスペーサエッチを調整してスペーサ材料を除去し、エピタキシャル成長領域をＳＴＩ領域５６の表面まで延在させてもよい。
図１７Ａ及び図１７Ｂにおいて、図１６Ａ及びＢに示す構造上に、第１の層間絶縁膜（ＩＬＤ）８８を堆積する。第１のＩＬＤ８８は、誘電体材料で形成されていればよく、ＣＶＤ、ＰＥＣＶＤ（Ｐｌａｓｍａ－ＥｎｈａｎｃｅｄＣＶＤ）、ＦＣＶＤ等の任意の方法で成膜することができる。誘電体材料としては、ＰＳＧ（Ｐｈｏｓｐｈｏ―Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏ―Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ―ｄｏｐｅｄ Ｐｈｏｓｐｈｏ―Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等が挙げられる。他の絶縁材料は、どのような方法で形成されたものであってもよい。幾つかの実施形態では、第１のＩＬＤ８８と、エピタキシャルソース／ドレイン領域８２、マスク７４及びゲートスペーサ８６との間には、コンタクトエッチストップ層（ＣＥＳＬ）８７が配置されている。ＣＥＳＬ８７は、上層の第１のＩＬＤ８８の材料よりもエッチングレートの低い、窒化シリコン、二酸化シリコン、酸窒化シリコン等の誘電体材料を含んでいてもよい。
図１８Ａ及び図１８Ｂにおいて、第１のＩＬＤ８８の上面をダミーゲート７２又はマスク７４の上面で平坦化するＣＭＰ等の平坦化プロセスを行ってもよい。また、ダミーゲート７２上のマスク７４、マスク７４の側壁に沿ったゲートシールスペーサ８０及びゲートスペーサ８６の一部を除去してもよい。平坦化プロセス後、ダミーゲート７２、ゲートシールスペーサ８０、ゲートスペーサ８６及び第１のＩＬＤ８８の上面は平坦化される。これにより、ダミーゲート７２の上面が第１のＩＬＤ８８から露出する。マスク７４が残っている場合には、平坦化プロセスにより、第１のＩＬＤ８８の上面とマスク７４の上面とが平坦化される。
図１９Ａ及び図１９Ｂにおいて、ダミーゲート７２及びマスク７４が存在する場合には、エッチングプロセスで除去され、凹部９０が形成される。また、凹部９０内のダミー絶縁層６０を除去してもよい。本実施形態では、ダミーゲート７２のみを除去し、凹部９０によってダミー絶縁層６０を残して露出させる。ダミー絶縁層６０は、金型の第１の領域（例えばコアロジック領域）の凹部９０から除去され、金型の第２の領域（例えば入出力領域）の凹部９０に残存する。ダミーゲート７２は、異方性ドライエッチングにより除去されることが好ましい。例えば、エッチングプロセスは、第１のＩＬＤ８８やゲートスペーサ８６をほとんどエッチングせずに、ダミーゲート７２を選択的にエッチングする反応ガスを用いたドライエッチングプロセスを含んでいてもよい。凹部９０は、フィン５２のチャネル領域５８上に露出している。各チャネル領域５８は、隣接するエピタキシャルソース／ドレイン領域８２の間に配置されている。このとき、ダミー絶縁層６０は、ダミーゲート７２をエッチングする際のエッチングストップ層として用いることができる。そして、ダミーゲート７２を除去した後に、必要に応じてダミー絶縁層６０を除去してもよい。
図２０Ａ及び図２０Ｂにおいて、ゲート絶縁膜９２及びゲート電極９４は、置換ゲートのために形成されている。図２０Ｃは、図２０Ｂの領域８９の詳細図を示している。ゲート絶縁層９２は、フィン５２の上面及び側壁、並びにゲートシールスペーサ８０及びゲートスペーサ８６の側壁など、凹部９０内に堆積された１層以上の層である。ゲート絶縁層９２は、第１のＩＬＤ８８の上面に形成されていてもよい。幾つかの実施形態では、ゲート絶縁層９２は、二酸化シリコン、窒化シリコン、金属酸化物、金属シリケート等の１層又は２層以上の絶縁層で構成されている。例えば、ゲート絶縁膜９２は、熱または化学酸化により形成された二酸化珪素と、その上に形成された高誘電体材料、例えば、ハフニウム、アルミニウム、ジルコニウム、ランタン、マンガン、バリウム、チタン、鉛などの金属酸化物またはシリケートとの界面層を含むことが好ましい。ゲート絶縁層９２は、ｋ値が７．０よりも大きい絶縁層を含んでいてもよい。ゲート絶縁膜９２の形成方法としては、分子線堆積法（ＭＢＤ）、ＡＬＤ法、ＰＥＣＶＤ法等を用いることができる。凹部９０内にダミー絶縁層６０の一部が残存している場合、ゲート絶縁層９２は、ダミー絶縁層６０の材料（例えばＳｉＯ２）を含む。
ゲート電極９４は、ゲート絶縁膜９２上に堆積され、凹部９０の残りの部分を埋め込む。ゲート電極９４は、窒化チタン、酸化チタン、窒化タンタル、炭化タンタル、コバルト、ルテニウム、アルミニウム、タングステン、またはこれらの組み合わせ、またはこれらの多層などの金属含有材料を含んでいてもよい。例えば、図２０Ｂでは、単層のゲート電極９４を示しているが、図２０Ｃに示すように、ゲート電極９４は、任意の数のライナー層９４ａと、任意の数の仕事関数調整層９４ｂと、フィル材９４ｃとを備えていてもよい。凹部９０の埋め込み後、ＣＭＰ等の平坦化プロセスを行い、ＩＬＤ８８の上面上の余剰部分のゲート絶縁膜９２及びゲート電極９４の材料を除去してもよい。これにより、ゲート電極９４及びゲート絶縁膜９２の材料の残りの部分が、形成されたＦｉｎＦＥＴの置換ゲートとなる。ゲート電極９４及びゲート絶縁層９２を総称して「ゲートスタック」と呼ぶことがある。ゲートおよびゲートスタックは、フィン５２のチャネル領域５８の側壁に沿って延在してもよい。
ｎ型領域５０ｎ及びｐ型領域５０ｐにおけるゲート絶縁層９２の形成と、各領域におけるゲート絶縁層９２の形成と、各領域におけるゲート電極９４の形成と、が同時に行われ、各領域におけるゲート電極９４の形成が同時に行われてもよい。また、各領域のゲート絶縁層９２を別々のプロセスで形成し、ゲート絶縁層９２を異なる材料で形成してもよいし、各領域のゲート電極９４を別々のプロセスで形成し、ゲート電極９４を異なる材料で形成してもよい。また、異なるプロセスを用いる場合には、マスクプロセスを種々変更して適切な領域をマスクして露光してもよい。
図２１Ａ及び図２１Ｂにおいて、ゲート積層体（ゲート絶縁層９２及び対応するゲート電極９４を含む）上にゲートマスク９６が形成され、ゲートマスク９６は、ゲートスペーサ８６の対向する部分の間に配置されていてもよい。ゲートマスク９６を形成するプロセスは、ゲート積層体をリセスして、ゲート積層体の直上及びゲートスペーサ８６の対向部間に凹部を形成するプロセスを含む。この凹部に、窒化シリコン、酸窒化シリコン等の誘電体材料からなるゲートマスク９６を１層以上充填した後、平坦化プロセスを行うことにより、第１のＩＬＤ８８上に延在する余分な誘電体材料を除去する。
同じく図２１に示すように、第１のＩＬＤ８８上に第２のＩＬＤ１０８を堆積する。第２のＩＬＤ１０８は、流動性ＣＶＤ法により形成された流動性膜であることが好ましい。第２のＩＬＤ１０８は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等の誘電体材料で形成され、ＣＶＤ、ＰＥＣＶＤ等の任意の方法で成膜することができる。続いて形成されたゲートコンタクト１１０（図形２２Ａ、２２Ｂ）は、第２のＩＬＤ１０８及びゲートマスク９６を貫通して、リセスされたゲート電極９４の上面に接触する。
図２２Ａ及び図２２Ｂにおいて、ゲートコンタクト１１０及びソース／ドレインコンタクト１１２は、第２のＩＬＤ１０８及び第１のＩＬＤ８８を介して形成されている。第１の及び第２のＩＬＤ８８、１０８にはソース／ドレインコンタクト１１２用の開口が形成され、第２のＩＬＤ１０８及びゲートマスク９６にはゲートコンタクト１１０用の開口が形成されている。開口部は、許容されるフォトリソグラフィ技術およびエッチング技術を用いて形成することができる。開口部には、拡散防止層や接着層等のライナー（図示せず）や導電性材料が形成されている。ライナーは、チタン、窒化チタン、タンタル、窒化タンタル等を含んでいてもよい。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。なお、第２のＩＬＤ１０８の表面から余分な材料を除去するために、ＣＭＰ等の平坦化プロセスを行ってもよい。残ったライナー及び導電性材料は、開口部内にソース／ドレインコンタクト１１２及びゲートコンタクト１１０を形成する。また、アニールプロセスを行うことにより、エピタキシャルソース・ドレイン領域８２とソース／ドレインコンタクト１１２との界面にシリサイドを形成してもよい。ソース／ドレインコンタクト１１２は、エピタキシャルソース／ドレイン領域８２に物理的かつ電気的に接続されており、ゲートコンタクト１１０は、ゲート電極１０６に物理的かつ電気的に接続されている。ソース／ドレインコンタクト１１２及びゲートコンタクト１１０は、異なるプロセスで形成されてもよいし、同一のプロセスで形成されてもよい。なお、ソース／ドレインコンタクト１１２とゲートコンタクト１１０とは、同一断面内に形成されているが、異なる断面内に形成されていてもよく、ショートしないようにしてもよい。
図２３Ａは、キャップ層８０１をアンモニアをドープしたＳｉＣＮとして（図８Ａに関して前述したＳｉＯＮの代わりに）最初に堆積した実施形態を示している。本実施形態では、成膜プロセスとして、アンモニアとトリクロロ［（トリクロロシリル）メチル］シランの２つの前駆体を用いることができる。このような実施形態では、まず、アンモニアをパルス化して水酸基と反応させ、窒素基に置換する。また、アンモニアをパルス化した後に、トリクロロ［（トリクロロシリル）メチル］シランをパルスインして窒素基と反応させてサイクルを終了させてもよい。そして、このサイクルを繰り返してキャップ層８０１の材料を堆積させ、図２３Ａに２サイクルを示す。
図２３Ｂは、本実施形態のキャップ層８０１の材料を成膜した後、キャップ層８０１の成膜材料（本実施形態では、例えば、アンモニアをドープしたＳｉＣＮ）をＳｉＯＣＮに変化させ、材料の膨張を起こしてシームを閉じ、エッチングレートを低下させてエッチングダメージを防止するために、第２のアニールプロセス８０３を行った構造を示している。ただし、本実施形態では、一部の窒素基を酸素に置換するために、第２のアニールプロセス８０３は、酸素を含む雰囲気中でのアニールであり、例えば、雰囲気を含む水や、酸素等の酸素を含む雰囲気中でのアニールである。ただし、任意の適切なアニールプロセスを利用してもよい。
本発明のＦｉｎＦＥＴは、ナノ構造体（例えば、ナノシート、ナノワイヤ、ゲート・オールアラウンド等）電界効果トランジスタ（ＮＳＦＥＴ）等のナノ構造体デバイスにも適用することができる。ＮＳＦＥＴの実施形態では、フィンの代わりに、チャネル層と犠牲層とが交互に積層された積層体をパターニングして形成されたナノ構造体を用いる。ダミーゲートスタック及びソース／ドレイン領域は、上述の実施形態と同様に形成される。ダミーゲートスタックを除去した後、チャネル領域の犠牲層を部分的または完全に除去することができる。リプレースゲート構造は、上述の実施形態と同様に形成され、犠牲層を除去して残った開口部を部分的に又は完全に埋め込んでもよいし、ＮＳＦＥＴ素子のチャネル領域のチャネル層を部分的に又は完全に囲んでもよい。置換ゲート構造及びソース／ドレイン領域へのＩＬＤ及びコンタクトは、上述した実施形態と同様にして形成することができる。ナノ構造デバイスは、米国特許出願公開第２の０１６／０３６５４１４号明細書に開示されているように形成することができる。
第３のライナー６０１を第１の材料（例えばＳｉＯＮ）として成膜することにより、成膜時に第１の材料を用いることによる下地フィン５２の酸化量の低減等の効果を得ることができる。しかし、その後、第１の材料を第２の材料（例えばＳｉＯ２）に変更することで、より良好な剛性とデバイス性能を得ることができ、後のプロセスでフィン５２が撓むことを防止し、後の堆積物の隙間埋めを容易にすることができる。キャップ層８０１の成膜にも同様のプロセスを用いることで、成膜時の第１の材料と、その後のプロセス時の他の材料との利点を得ることができる。これにより、フィン５２の酸化や曲がりを抑制することができ、欠陥の発生を抑制しつつ、フィン５２間の充填性を向上させることができる。
この実施形態に係る半導体装置の製造方法は、第１の半導体フィンと第２の半導体フィンとの間に凹部を形成するプロセスと、第１の材料を含む第１のライナーを堆積して凹部を区画するプロセスと、第１のライナーをアニールして第１の材料を第２の材料に変化させるプロセスと、第３の材料を含む第２のライナーを堆積して凹部を区画するプロセスと、第２のライナーをアニールして第３の材料を第４の材料に変化させるプロセスと、を含む。この態様では、上記第１の材料は酸窒化ケイ素を含み、上記第２の材料は二酸化ケイ素を含む。本発明の好ましい態様は、前記第３の材料はシリコン酸炭窒化物であり、前記第４の材料はシリコン酸化物である本発明の好ましい態様は、前記第１のライナーをアニールするプロセスは、第１の温度で第１のウェットアニールを行うプロセスと、前記第１の温度と異なる第２の温度で第２のウェットアニールを行うプロセスと、第１のドライアニールを行うプロセスとを含むことを特徴とする。ある実施形態において、前記第２のライナーをアニールするプロセスは、第３の温度で第３のウェットアニールを行うプロセスと、前記第３の温度とは異なる第４の温度で第２のウェットアニールを行うプロセスと、第２のドライアニールを行うプロセスとを含む。本発明の好ましい態様は、前記第１のライナーを堆積させるプロセスは、前記第１の半導体フィンにヘキサクロロジシランを脈動させるプロセスと、前記ヘキサクロロジシランを脈動させた後に前記第１の半導体フィンに酸素を脈動させるプロセスと、前記酸素を脈動させた後に前記第１の半導体フィンにアンモニアを脈動させるプロセスとを含むことを特徴とする。本発明の好ましい態様は、前記第２のライナーを堆積させるプロセスは、前記第１の半導体フィンにヘキサクロロジシランを脈動させるプロセスと、前記ヘキサクロロジシランを脈動させた後、前記第１の半導体フィンにトリエチルアミンを脈動させるプロセスと、前記トリエチルアミンを脈動させた後、前記第１の半導体フィンに酸素を脈動させるプロセスとを含むことを特徴とする。
他の実施形態に係る半導体装置は、半導体基板上に設けられた第１の半導体フィン及び第２の半導体フィンと、前記第１の半導体フィン及び前記第２の半導体フィンの双方に隣接する第１のライナーと、前記第１のライナー上に設けられた第２のライナーと、前記第２のライナー上に設けられ、窒素を１０％未満含む第３のライナーと、前記第３のライナー上に設けられた第４のライナーと、前記第４のライナー上に設けられ、炭素を１０％未満含むキャップ層と、前記キャップ層上に設けられた誘電体キャップと、を備え、前記第１の半導体フィンは、前記誘電体キャップよりも前記半導体基板から離れている。この態様では、上記キャップ層の厚さは、約１０Å－約７０Åである。この態様では、上記第３のライナーの厚さは、約１０Å－約５０Åである。本発明の好ましい態様は、前記第２のライナーは二酸化ケイ素を含むことを特徴本発明の好ましい実施の形態においては、上記キャップ層が二酸化珪素からなる。この実施形態においては、上記第１のライナーは、シリコンである。
さらに他の実施形態に係る半導体装置は、半導体基板上において、第２の半導体フィンに隣接する第１の半導体フィンと、前記第１の半導体フィンの第１の側壁から前記第２の半導体フィンの第２の側壁に達する第１の素子分離領域と、を備え、前記第１の素子分離領域は、前記第１の半導体フィンから前記第２の半導体フィンに達する第１のライナーと、前記第１のライナー上に設けられ、第２の材料を含む第２のライナーと、前記第２のライナー上に設けられ、窒素の含有率が１０％未満である第３の材料を含む第３のライナーと、前記第３のライナー上に設けられ、第４の材料を含む第４のライナーと、前記第４のライナー上に設けられ、炭素の含有率が１０％未満である第４のキャップ材料を含む第４のライナーと、前記キャップ層上に設けられ、前記第１の素子分離領域は、前記第１の半導体フィンよりも前記半導体基板側の上面を有し、前記第１の半導体フィンに隣接する第２の素子分離領域は、前記第５のライナーに隣接する第５のライナーと、前記第５のライナー上に設けられた第４のライナーと、前記第６のライナー上に設けられた第７のライナーと、前記第７のライナー上に設けられた第８のライナーと、前記第６のライナー上に設けられた第８のライナーと、前記第７のライナーと、前記第７のライナー上に設けられた第８のライナーと、前記第７のライナーと、前記第８のライナーと、前記第８のライナーと、前記第７のライナーと、前記第８のライナーと、前記第８のライナーと、前記第８のライナーと、前記第６のライナーと、前記第６のライナーと、前記第８のライナーと、前記第８のライナーと、前記第６のライナーと、前記第８のライナーと、前記第６のライナーと、前記第８のライナーと、前記第６のライナーと、前記第８のライナーと、前記第６のライナーと、前記第８のライナーと、前記第８のライナーと、前記第８のライナーと、前記前記キャップ材料を含む第２のキャップ層と、前記第２のキャップ層上に形成された第２の誘電体キャップと、少なくとも前記第２の誘電体キャップ内に延在する誘電体フィンとを有し、前記誘電体フィンの一部が前記第１の半導体フィンと平面であり、前記第１の素子分離領域内に延在する誘電体フィンが存在しないことを特徴とするライナー。本発明の好ましい態様は、前記キャップ層の厚さが１０Å以上７０Å以下であることを特徴とする。好ましい実施形態においては、上記第３のライナーの厚さは、約１０Å－約５０Åである。本発明の好ましい態様は、前記第２のライナーは、二酸化珪素を含む本発明の好ましい実施の形態においては、上記キャップ層が二酸化珪素を含むこの態様では、上記第１のライナーは、シリコンである。本発明の好ましい態様は、前記第１の半導体フィンは、前記第２の半導体フィンから約５ｎｍ－約３０ｎｍ離れていることを特徴とする。
上述したいくつかの実施形態の概要は、当業者が本開示の態様をよりよく理解できるように、記載されている。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他のプロセスや構造を設計、変更すること、および／または同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。

Claims (20)

  1. 半導体装置の製造方法であって、
    第１の半導体フィンと第２の半導体フィンとの間に凹部を形成する工程と、
    前記凹部を埋めるように、第１の材料からなる第１のライナーを堆積させる工程と、
    前記第１のライナーをアニールして前記第１の材料を第２の材料に変化させる工程と、
    前記凹部を埋めるように、第３の材料からなる第２のライナーを堆積させる工程と、
    前記第２のライナーをアニールして前記第３の材料を第４の材料に変化させる工程と、を有する半導体装置の製造方法。
  2. 前記第１の材料は酸窒化シリコンであり、前記第２の材料は二酸化シリコンである請求項１に記載の半導体装置の製造方法。
  3. 前記第３の材料は酸化ケイ素であり、前記第４の材料は二酸化ケイ素である請求項２に記載の半導体装置の製造方法。
  4. 前記第１のライナーをアニールする工程は、
    第１の温度で第１のウェットアニールを行う工程と、
    前記第１の温度とは異なる第２の温度で第２のウェットアニールを行う工程と、
    第１のドライアニールを行う工程と、を含む請求項３に記載の半導体装置の製造方法。
  5. 前記第２のライナーをアニールする工程は、
    第３の温度で第３のウェットアニールを行う工程と、
    前記第３の温度とは異なる第４の温度で第２のウェットアニールを行う工程と、
    第２のドライアニールを行う工程と、を含む請求項４に記載の半導体装置の製造方法。
  6. 前記第１のライナーを堆積する工程は、
    前記第１の半導体フィンにヘキサクロロジシランを脈動させる工程と、
    前記ヘキサクロロジシランを脈動させた後、前記第１の半導体フィンに酸素を脈動させる工程と、
    酸素を脈動させた後、第１の半導体フィンにアンモニアを脈動させる工程と、
    を含む請求項１に記載の半導体装置の製造方法。
  7. 前記第２のライナーを堆積する工程は、
    前記第１の半導体フィンにヘキサクロロジシランを脈動させる工程と、
    ヘキサクロロジシランを脈動させた後、第１の半導体フィンにトリエチルアミンを脈動させる工程と、
    トリエチルアミンをパルス化した後、第１の半導体に酸素をパルス化する工程と、
    を含む請求項１に記載の半導体装置の製造方法。
  8. 半導体装置であって、
    半導体基板上に形成された第１の半導体フィンおよび第２の半導体フィンと、
    前記第１の半導体フィンおよび前記第２の半導体フィンの両方に隣接する第１のライナーと、
    前記第１のライナー上に設けられた第２のライナーと、
    前記第２のライナー上に、窒素を１０％未満含有する第３のライナーと、
    前記第３のライナー上に設けられた第４のライナーと、
    前記第４のライナー上に形成され、炭素の割合が１０％未満であるキャップ層と、
    前記第１の半導体フィンは、前記誘電体キャップよりも前記半導体基板から離れる方向に延びる誘電体キャップと、備えた半導体装置。
  9. 前記キャップ層の厚さは、１０Å以上７０Å以下である請求項８に記載の半導体装置。
  10. 前記第３のライナーの厚さは、１０Å以上５０Å以下である請求項８に記載の半導体装置。
  11. 前記第２のライナーは、二酸化シリコンを含む請求項８に記載の半導体装置。
  12. 前記キャップ層は、二酸化シリコンを含む請求項８に記載の半導体装置。
  13. 前記第１のライナーは、シリコンである請求項８に記載の半導体装置。
  14. 半導体装置であって、
    半導体基板上において、第２の半導体フィンに隣接する第１の半導体フィンと、
    前記第１の半導体フィンの第１の側壁から前記第２の半導体フィンの第２の側壁まで延びる第１の素子分離領域と、
    前記第１の半導体フィンから前記第２の半導体フィンまで延びる第１のライナーであって、第１の材料を含む第１のライナーと、
    前記第１のライナー上に、第２の材料からなる第２のライナーと、
    前記第２のライナー上に、窒素を１０％未満含有する第３の材料からなる第３のライナーと、
    前記第３のライナー上に、第４の材料からなる第４のライナーと、
    前記第４のライナー上に、炭素を１０％未満の割合で含むキャップ材を含むキャップ層と、
    前記キャップ層上に設けられ、前記第１の素子分離領域の上面が前記第１の半導体フィンよりも前記半導体基板側に位置する誘電体キャップと、
    前記第１の半導体フィンに隣接する第２の素子分離領域と、
    前記第１の半導体フィンに隣接し、前記第１の材料を含む第５のライナーと、
    前記第５のライナー上に、前記第２の材料を含む第６のライナーと、
    前記第６のライナー上に、前記第３の材料を含む第７のライナーと、
    前記第７のライナー上に、前記第４の材料を含む第８のライナーと、
    前記第８のライナー上に、前記キャップ材料を含む第２のキャップ層と、
    前記第２のキャップ層上に設けられた第２の誘電体キャップと、
    少なくとも前記第２の誘電体キャップ内に延在し、一部が前記第１の半導体フィンと平面状に形成された誘電体フィンであって、前記第１の素子分離領域内に延在する誘電体フィンが存在しない誘電体フィンと、、備えた半導体装置。
  15. 前記キャップ層の厚さは、１０Å以上７０Å以下である請求項１４に記載の半導体装置。
  16. 前記第３のライナーの厚さは、１０Å以上５０Å以下である請求項１４に記載の半導体装置。
  17. 前記第２のライナーは、二酸化シリコンを含む請求項１４に記載の半導体装置。
  18. 前記キャップ層は、二酸化シリコンを含む請求項１４に記載の半導体装置。
  19. 前記第１のライナーは、シリコンである請求項１４に記載の半導体装置。
  20. 前記第１の半導体フィンと前記第２の半導体フィンとの間の距離は、５ｎｍ以上３０ｎｍ以下である請求項１４に記載の半導体装置。
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