JP2021528652A - バイオケミカルセンサアレイの多重化アナログ構成要素 - Google Patents

Abstract

ナノポアセンサチップ上のセルの密度及び数を増加させるための技術が開示されている。ナノポアセンサチップの２つ以上のセルは、１つ又は複数のデジタルリレーを介していくつかのアナログ構成要素（例えば、積分キャパシタ及び／又は読み出しトランジスタ）を共有する。センサチップのサンプリング期間中の様々な制御信号の制御下で、２つ以上のセルが共有アナログ構成要素に一度に１つずつ接続され、共有アナログ構成要素を使用して一度に１つずつ測定される。このようにして、センサチップ上のセルの平均サイズが縮小され、セルのアナログ測定性能に影響を与えることなくセル密度が増加する。
【選択図】図９

Description

内径が１ナノメートルのオーダーの細孔サイズを有するナノポア膜デバイスは、素早いヌクレオチド配列決定において有望であることが示されている。導電性流体に浸されたナノポアを横断して電圧信号が印加されると、電界によって導電性流体中のイオンがナノポアを通過することができる。ナノポアを通る導電性流体中のイオンの移動は、小さなイオン電流を引き起こし得る。印加された電圧はまた、配列決定される分子をナノポアに、ナノポアを通して、又はナノポアから移動させることができる。イオン電流（又は対応する電圧）のレベルは、ナノポアのサイズ及び化学構造、ならびにナノポアに移動した特定の分子によって異なる。

ナノポアを通って移動するＤＮＡ分子（又は配列決定される他の核酸分子）の代替として、分子（例えば、ＤＮＡ鎖に付加されるヌクレオチド）は、特定のサイズ及び／又は構造の特定のタグを含むことができる。ナノポアを含む回路（例えば、積分キャパシタで）のイオン電流又は電圧は、分子に対応するナノポアの抵抗を測定する方法として測定されることができ、それにより、ナノポア内の特定の分子と、核酸の特定の位置にある特定のヌクレオチドとの検出を可能にする。

スループットを向上させるために、ナノポアベースの配列決定センサチップは、並行ＤＮＡ配列決定用のアレイとして構成された多数のセンサセルを組み込むことができる。例えば、ナノポアベースの配列決定センサチップは、１００，０００以上のＤＮＡ分子を並行して配列決定するために、２次元アレイに配置された１００，０００以上のセルを含み得る。測定を損なうことなく、非常に多くのセルをセンサチップに取り付けることは非常に難しいことがある。

本明細書に記載の技術は、多数のバイオケミカルセンサセルを含むセンサチップに関する。チップのサイズを制御しながら、チップ上に多数のセンサセルを取り付ける１つの方法は、各センサセルの面積を減らすことである。各センサセルには、複数のデジタル及びアナログ構成要素が含まれることがある。ほとんどのデジタル構成要素は、センサセルの性能に影響を与えることなく、より高度な処理技術を使用して縮小され得る。一方、アナログ構成要素のサイズを小さくすると、センサセルの性能に大きな影響を与えることがある。本明細書に開示される特定の実施形態は、２つ以上のセル間でいくつかのアナログ構成要素（積分キャパシタ及び／又は読み出しトランジスタなど）を共有することによって、センサセルの平均サイズを縮小することができる。

１つのサンプリング期間で、同じアナログ構成要素を共有する各セルは、既知の電圧レベルに事前充電され、ナノポアを通過する電流によって充電又は放電され、センサチップのわずかなサンプリング期間中の読み出し回路及びＡＤＣによってサンプリングされることがある。例えば、サンプリング期間が約１ミリ秒で、積分時間が約２５０μ秒の場合、４つのセルが同じアナログ構成要素を共有し、同じアナログ構成要素を使用して一度に１つずつ測定され得る。セルを積分キャパシタや読み出しトランジスタなどのアナログ構成要素に接続するために、デジタルスイッチが各セルに追加され得る。

アナログ構成要素は複数のセル間で共有されるため、ノイズ（又はオフセット）を低減して目的の性能を実現するために、それらを大きく維持することができる。同時に、センサチップ上のアナログ構成要素の総数は、例えば、セル数の半分、４分の１、又は８分の１に減らすことができる。したがって、セルの平均サイズを小さくして、セルの性能に大きな影響を与えることなく、センサチップ上のセル密度又はセル数を増やすことができる。

様々な実施形態において、積分キャパシタを所望の電圧レベルに接続することによって、各セルは独立して制御されて、積分キャパシタを所望の電圧レベルに事前充電し得る。セルの寄生二重層キャパシタは、積分キャパシタとして使用でき、ノイズ性能に十分な大きさであることがあり、したがって、追加の積分キャパシタを追加すると、積分キャパシタの電圧変化が減少するか、又は積分時間が増加することがあるため、追加の積分キャパシタは必要ないことがある。二重層キャパシタが正常に機能しているかどうかを確認することが望ましいことがあるが、追加のキャパシタを使用せずに確認を実行するのは難しいことがある。したがって、いくつかの実装形態では、評価又は検証の目的で信号積分中にセルから追加のキャパシタを切り離し、追加のキャパシタをセルに接続するために、スイッチを回路に追加し得る。

本発明のこれら及び他の実施形態は、以下に詳細に説明する。例えば、他の実施形態は、本明細書に記載のバイオケミカルセンサチップに関連付けられたシステム、デバイス、方法、及びコンピュータ可読媒体に関し得る。

以下の詳細な説明及び添付の図面を参照することによって、本発明の実施形態の性質及び利点をより良く理解し得る。

ナノポアベースの配列決定チップ上のナノポアセルの実施形態を示す簡略化された構造である。 ポリヌクレオチド又はポリペプチドを特徴付けるために使用することができるナノポアセンサチップ内のナノポアセルの実施形態を示す。 ナノポアベースの合成による配列決定（ナノＳＢＳ）技術を使用してヌクレオチド配列決定を実行するナノポアセルの実施形態を示す。 ナノポアセルの電気モデルを表す電気回路の実施形態を示す。 ＡＣサイクルの明期間及び暗期間中にナノポアセルから捕捉されたデータポイントの例を示す。 ナノポアセルの２次元アレイを含むナノポアセルアレイの例を示す。 ナノポアセルの２次元アレイを含むナノポアセンサチップの列上のナノポアセルの簡略化された回路を示す。 ナノポアセルの２次元アレイを含むナノポアセンサチップの列上のナノポアセルの制御信号の例を示すタイミング図である。 特定の実施形態による、ナノポアセンサチップのナノポアセルの簡略化された回路を示す。 特定の実施形態による、ナノポアセンサチップのナノポアセルの制御信号の例を示すタイミング図である。 特定の実施形態による、ナノポアセンサチップのナノポアセルの簡略化された回路である。 特定の実施形態による、ナノポアセンサチップのナノポアセルの制御信号の例を示すタイミング図である。 特定の実施形態による、いくつかの回路構成要素を共有するセルのセットを含むセンサを使用する核酸配列決定の例示的な方法を示すフローチャートである。 本開示の特定の態様による、システム及び方法と共に使用可能な例示的なコンピュータシステムのブロック図である。

定義
「核酸」は、一本鎖又は二本鎖のいずれかの形態のデオキシリボヌクレオチド又はリボヌクレオチド及びそれらの重合体を指し得る。この用語は、既知のヌクレオチド類似体又は修飾された主鎖の残基又は連鎖を含む核酸を含むことがあり、これらは、合成、天然型及び非天然型であり、参照核酸と同様の結合特性を有し、参照ヌクレオチドと同様の方法で代謝される。そのような類似体の例には、ホスホロチオエート、ホスホルアミダイト、メチルホスホネート、キラルメチルホスホネート、２−Ｏ−メチルリボヌクレオチド、ペプチド核酸（ＰＮＡ）が含まれ得るが、これらに限定されない。核酸という用語は、遺伝子、ｃＤＮＡ、ｍＲＮＡ、オリゴヌクレオチド、及びポリヌクレオチドと区別なく使用され得る。

「鋳型」という用語は、ＤＮＡ合成のためにＤＮＡヌクレオチドの相補鎖にコピーされる一本鎖核酸分子を指し得る。場合によっては、鋳型は、ｍＲＮＡの合成中にコピーされるＤＮＡの配列を参照することがある。

「プライマ」という用語は、ＤＮＡ合成の開始点を提供する短い核酸配列を指し得る。ＤＮＡポリメラーゼなど、ＤＮＡ合成を触媒する酵素は、ＤＮＡ複製のプライマに新しいヌクレオチドを追加できる。

「ナノポア」という用語は、膜に形成された、又はそうでなければ提供された孔、チャネル、又は通路を指す。膜は、脂質二重層などの有機膜、又は高分子材料で形成された膜などの合成膜であり得る。ナノポアは、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）又は電界効果トランジスタ（ＦＥＴ）回路などの感知回路又は感知回路に結合された電極に隣接又は近接して配置することができる。いくつかの例では、ナノポアは、０．１ナノメートル（ｎｍ）から約１０００ｎｍのオーダーの特徴的な幅又は直径を有する。いくつかのナノポアはタンパク質である。

本明細書で使用される場合、「列」という用語は、一般に、サンプリング及び変換回路を共有するナノポアセルアレイ内のナノポアセルを指すことがある。列内のナノポアセルは、サンプリング及び変換回路に接続する同じ列バスに接続することができる。列内のナノポアセルは、ナノポアセンサチップ上の列内に物理的に製造され得るか、又はされないことがある。

本明細書で使用される場合、「明期間」という用語は、一般に、タグ付けされたヌクレオチドのタグが、ＡＣ信号を介して印加される電界によってナノポアに押し込まれる期間を指し得る。「暗期間」という用語は、一般に、タグ付けされたヌクレオチドのタグが、ＡＣ信号を介して印加された電界によってナノポアから押し出される期間を指し得る。ＡＣサイクルには、明期間と暗期間とが含まれることがある。異なる実施形態では、ナノポアセルを明期間（又は暗期間）にするためにナノポアセルに印加される電圧信号の極性は異なっていてもよい。

本明細書に開示される技術は、ナノポアベースの核酸配列決定、より具体的には、多数の並行配列決定ナノポアセルを含むナノポアベースの配列決定センサチップ上のセル密度の増加又はナノポアセルの数の増加に関する。センサチップのスループットを上げるためには、センサチップ内のセルの数を増やすことが望ましい。センサチップに適合するセルの数は、各セルの最小サイズによって制限され得て、センサチップには、いくつかのデジタル回路構成要素（ＳＲＡＭやスイッチなど）やアナログ回路構成要素（キャパシタ、バッファ、アンプなど）が含まれ得る。セルの最小サイズは、アナログ回路構成要素のサイズによって制限されることがある。したがって、センサチップ上のセルの密度を上げるには、アナログ回路構成要素が使用する総面積を減らす必要がある。

本明細書に開示される特定の技術は、２つ以上のセル間でいくつかのアナログ構成要素（積分キャパシタ及び／又は読み出しトランジスタなど）を共有することによって、センサチップ上のセルの平均サイズを縮小する。ナノポアベースのセンサチップの場合、最小サンプリング期間はＡＤＣ帯域幅とデジタルＩＯ帯域幅とに依存することがあり、各セルの積分期間はセル内の積分キャパシタのサイズに依存することがある。一般に、単一セルの積分期間は、最小サンプリング期間の半分未満であることがある。したがって、各セルは、サンプリング期間の一部の間に積分キャパシタを使用する必要があるだけであり、したがって、積分キャパシタを１つ又は複数の他のセルと共有することができる。例えば、サンプリング期間が約１ミリ秒で、積分時間が約２５０μ秒の場合、４つのセルが同じアナログ構成要素を共有することがある。セルを積分キャパシタや読み出しトランジスタなどの共有アナログ構成要素に選択的に接続するために、小さなデジタルスイッチを各セルに追加できる。したがって、１つのサンプリング期間で、同じアナログ構成要素を共有する各セルは、事前充電、充電、又は放電され、センサチップのサンプリング期間の一部の間に読み出し回路とＡＤＣとによってサンプリングされることがある。

このようにして、アナログ構成要素（例えば、積分キャパシタ）の物理的サイズを必要なだけ大きく保つことができ、したがって、セルの性能に影響を与えないことがある。アナログ構成要素は複数のセル間で共有されるため、センサチップ上のアナログ構成要素（積分キャパシタなど）の総数を、例えばセル数の半分、４分の１、又は８分の１に減らすことができる。同時に、セルの性能に影響を与えることなく、より小さな限界寸法でより高度な製造プロセスを使用することにより、セルのデジタル回路構成要素を縮小することができる。したがって、セルの平均サイズを小さくすることができる。そのため、セルの性能に影響を与えることなく、センサチップ上のセル密度又はセル数を増やすことができる。

Ｉ．ナノポアベースの配列決定チップ
ナノポアセンサチップは、核酸配列決定などのバイオケミカル分析のためのナノポアセルのアレイを含み得る。各ナノポアセルは、膜に形成された、又はそうでなければ提供されたナノポアを含み得る。いくつかの例では、ナノポアは、０．１ナノメートル（ｎｍ）から約１０００ｎｍのオーダーの特徴的な幅又は直径を有する。膜は、脂質二重層などの有機膜、又は高分子材料で形成された膜などの合成膜であり得る。各セルはまた、半導体基板上に統合された制御及び感知回路を含み得る。ナノポアセンサチップ上のナノポアセルは、多くの異なる方法で実装され得る。

Ａ．ナノポア配列決定セル構造
図１は、特定の実施形態による、ナノポアベースの配列決定チップ上のナノポアセル１００の実施形態を示す簡略化された構造である。ナノポアセル１００は、酸化物などの誘電性材料によって形成されたウェル（例えば、絶縁体１０６）を含み得る。ウェルを覆うために、ウェルの表面上に膜１０２が形成され得る。いくつかの実施形態では、膜１０２は脂質二重層であり得る。例えば、可溶性タンパク質ナノポア膜貫通分子複合体（ＰＮＴＭＣ）及び目的の分析物を含み得るバルク電解質１１４は、セルの表面上に配置される。単一のＰＮＴＭＣをエレクトロポレーションによって膜１０２に挿入して、ナノポア１０４を形成することがある。ナノポア１０４は、他の方法で膜１０２に形成され得る。アレイ内の個々の膜は、化学的にも電気的にも互いに接続されていない。ナノポア１０４は、分析物上で動作し、そうでなければ不浸透性の二重層を介してイオン電流を変調する。したがって、アレイ内の各セルは、独立した配列決定マシンであり、ナノポア１０４に関連付けられた単一の重合体分子に固有のデータを生成する。

アナログ測定回路１１２は、電解質１０８で覆われた金属作用電極１１０に接続されている。電解質１０８は、イオン不透過膜１０２によってバルク電解質１１４から隔離されている。ナノポア１０４は、膜１０２と交差し、イオン電流がバルク液体から作用電極１１０に流れるための唯一の経路を提供する。ナノポアセル１００はまた、電気化学電位センサであり得る対電極（ＣＥ）１１６を含む。ナノポアセル１００はまた、参照電極１１７を含み得る。

図２は、図１のナノポアセル１００などのポリヌクレオチド又はポリペプチドを特徴付けるために使用することができるナノポアセンサチップ内の例えばナノポアセル２００の実施形態を示す。ナノポアセル２００は、誘電体層２０１及び２０４で形成されたウェル２０５と、ウェル２０５上に形成された脂質二重層２１４などの膜と、脂質二重層２１４上にあり、脂質二重層２１４によってウェル２０５から分離されたサンプルチャンバ２１５とを含み得る。ウェル２０５は、電解質２０６の体積を含むことがあり、サンプルチャンバ２１５は、ナノポア、例えば、可溶性タンパク質ナノポア膜貫通分子複合体（ＰＮＴＭＣ）と、目的の分析物（例えば、配列決定される核酸分子）とを含むバルク電解質２０８を保持し得る。

ナノポアセル２００は、ウェル２０５の底部に作用電極２０２と、サンプルチャンバ２１５内に配置された対電極２１０とを含み得る。信号源２２８は、作用電極２０２と対電極２１０との間に電圧信号を印加することができる。単一のナノポア（例えば、ＰＮＴＭＣ）は、電圧信号によって引き起こされるエレクトロポレーションプロセスによって脂質二重層２１４に挿入され得て、それにより、脂質二重層２１４内にナノポア２１６を形成する。アレイ内の個々の膜（例えば、脂質二重層２１４又は他の膜構造）は、互いに化学的にも電気的にも接続されていないことがある。したがって、アレイ内の各ナノポアセルは、独立した配列決定マシンであり、目的の分析物上で動作し、そうでなければ不浸透性の脂質二重層を介してイオン電流を変調するナノポアに関連する単一の重合体分子に固有のデータを生成する。

図２に示すように、ナノポアセル２００は、シリコン基板などの基板２３０上に形成され得る。誘電体層２０１は、基板２３０上に形成され得る。誘電体層２０１を形成するために使用される誘電性材料は、例えば、ガラス、酸化物、窒化物などを含み得る。電気刺激を制御し、ナノポアセル２００から検出された信号を処理するための電気回路２２２は、基板２３０上及び／又は誘電体層２０１内に形成され得る。例えば、複数のパターン化された金属層（例えば、金属１から金属６）が誘電体層２０１内に形成され得て、複数のアクティブデバイス（例えば、トランジスタ）が基板２３０上に製造され得る。いくつかの実施形態では、信号源２２８は、電気回路２２２の一部として含まれる。電気回路２２２は、例えば、アンプ、積分器、アナログ−デジタル変換器、ノイズフィルタ、フィードバック制御ロジック、及び／又は他の様々な構成要素を含み得る。電気回路２２２は、メモリ２２６に結合されたプロセッサ２２４にさらに結合され得て、プロセッサ２２４は、配列決定データを分析して、アレイ内で配列決定された重合体分子の配列を決定することができる。

作用電極２０２は、誘電体層２０１上に形成され得て、ウェル２０５の底部の少なくとも一部を形成し得る。いくつかの実施形態では、作用電極２０２は、金属電極である。非ファラデー伝導の場合、作用電極２０２は、例えば、白金、金、窒化チタン、及びグラファイトなどの、腐食及び酸化に耐性のある金属又は他の材料で作ることができる。例えば、作用電極２０２は、電気めっきされた白金を有する白金電極であり得る。別の例では、作用電極２０２は、窒化チタン（ＴｉＮ）作用電極であり得る。作用電極２０２は多孔性であることがあり、それにより、その表面積及び作用電極２０２に関連する結果として生じるキャパシタンスを増加させる。ナノポアセルの作用電極は、別のナノポアセルの作用電極から独立していることがあるため、本開示では、作用電極をセル電極と呼ぶことがある。

誘電体層２０４は、誘電体層２０１の上に形成され得る。誘電体層２０４は、ウェル２０５を取り囲む壁を形成する。誘電体層２０４を形成するために使用される誘電性材料は、例えば、ガラス、酸化物、一窒化ケイ素（ＳｉＮ）、ポリイミド、又は他の適切な疎水性絶縁材料を含み得る。誘電体層２０４の上面はシリル化され得る。シリル化は、誘電体層２０４の上面の上に疎水性層２２０を形成し得る。いくつかの実施形態では、疎水性層２２０は、約１．５ナノメートル（ｎｍ）の厚さを有する。

誘電体層２０４によって形成されたウェル２０５は、作用電極２０２の上に電解質２０６の体積を含む。電解質２０６の体積は緩衝され得て、塩化リチウム（ＬｉＣｌ）、塩化ナトリウム（ＮａＣｌ）、塩化カリウム（ＫＣｌ）、グルタミン酸リチウム、グルタミン酸ナトリウム、グルタミン酸カリウム、酢酸リチウム、酢酸ナトリウム、酢酸カリウム、塩化カルシウム（ＣａＣｌ_２）、塩化ストロンチウム（ＳｒＣｌ_２）、塩化マンガン（ＭｎＣｌ_２）、及び塩化マグネシウム（ＭｇＣｌ_２）のうちの１つ又は複数を含み得る。いくつかの実施形態では、電解質２０６の体積は、約３ミクロン（μｍ）の厚さを有する。

図２にも示されているように、膜は、誘電体層２０４の上に形成され、ウェル２０５にまたがることがある。いくつかの実施形態では、膜は、疎水性層２２０の上に形成された脂質単層２１８を含み得る。膜がウェル２０５の開口部に到達すると、脂質単層は、ウェル２０５の開口部にまたがる脂質二重層２１４に移行し得る。脂質二重層は、例えば、ジフィタノイル−ホスファチジルコリン（ＤＰｈＰＣ）、１，２−ジフィタノイル−ｓｎ−グリセロ−３−ホスホコリン、１，２−ジ−Ｏ−フィタニル−ｓｎ−グリセロ−３−ホスホコリン（ＤｏＰｈＰＣ）、パルミトイル−オレオイル−ホスファチジルコリン（ＰＯＰＣ）、ジオレオイル−ホスファチジル−メチルエステル（ＤＯＰＭＥ）、ジパルミトイルホスファチジルコリン（ＤＰＰＣ）、ホスファチジルコリン、ホスファチジルエタノールアミン、ホスファチジルセリン、ホスファチジン酸、ホスファチジルイノシトール、ホスファチジルグリセロール、スフィンゴミエリン、１，２−ジ−Ｏ−フィタニル−ｓｎ−グリセロール、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−３５０］、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−５５０］、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−７５０］、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−１０００］、１，２−ジパルミトイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−［メトキシ（ポリエチレングリコール）−２０００］、１，２−ジオレオイル−ｓｎ−グリセロ−３−ホスホエタノールアミン−Ｎ−ラクトシル、ＧＭ１ガングリオシド、リゾホスファチジルコリン（ＬＰＣ）又はその任意の組合せから選択されるリン脂質を含み、又はそれらから構成され得る。

示されるように、脂質二重層２１４は、例えば、単一のＰＮＴＭＣによって形成される単一のナノポア２１６が埋め込まれている。上記のように、ナノポア２１６は、エレクトロポレーションによって脂質二重層２１４に単一のＰＮＴＭＣを挿入することによって形成され得る。ナノポア２１６は、脂質二重層２１４の両側の間で、目的の分析物の少なくとも一部及び／又は小さなイオン（例えば、Ｎａ^＋、Ｋ^＋、Ｃａ^２＋、ＣＩ⁻）を通過させるのに十分な大きさであり得る。

サンプルチャンバ２１５は脂質二重層２１４の上にあり、特徴付けのために目的の分析物の溶液を保持することができる。溶液は、バルク電解質２０８を含み、最適なイオン濃度に緩衝され、ナノポア２１６を開いた状態に保つために最適なｐＨに維持される水溶液であり得る。ナノポア２１６は、脂質二重層２１４と交差し、バルク電解質２０８から作用電極２０２へのイオン流のための唯一の経路を提供する。ナノポア（例えば、ＰＮＴＭＣ）及び目的の分析物に加えて、バルク電解質２０８は、塩化リチウム（ＬｉＣｌ）、塩化ナトリウム（ＮａＣｌ）、塩化カリウム（ＫＣｌ）、グルタミン酸リチウム、グルタミン酸ナトリウム、グルタミン酸カリウム、酢酸リチウム、酢酸ナトリウム、酢酸カリウム、塩化カルシウム（ＣａＣｌ_２）、塩化ストロンチウム（ＳｒＣｌ_２）、塩化マンガン（ＭｎＣｌ_２）、及び塩化マグネシウム（ＭｇＣｌ_２）のうちの１つ又は複数をさらに含み得る。

対電極（ＣＥ）２１０は、電気化学電位センサであり得る。いくつかの実施形態では、対電極２１０は、複数のナノポアセル間で共有され得、したがって、共通電極と呼ばれ得る。場合によっては、共通の電位及び共通の電極は、すべてのナノポアセル、又は少なくとも特定のグループ内のすべてのナノポアセルに共通であり得る。共通電極は、ナノポア２１６と接触しているバルク電解質２０８に共通電位を印加するように構成されることができる。対電極２１０及び作用電極２０２は、脂質二重層２１４全体に電気刺激（例えば、電圧バイアス）を提供するために信号源２２８に結合され得て、脂質二重層２１４の電気的特性（例えば、抵抗、キャパシタンス、及びイオン電流の流れ）を感知するために使用され得る。いくつかの実施形態では、ナノポアセル２００はまた、参照電極２１２を含むことができる。

いくつかの実施形態では、評価の一部として、ナノポアセルの作成中に様々なチェックを行うことができる。ナノポアセルが作成されると、例えば、所望のように機能しているナノポアセル（例えば、セル内の１つのナノポア）を特定するために、さらなる評価ステップを実行することができる。このような評価チェックには、物理的チェック、電圧較正、開チャネル較正、及び単一のナノポアを有するセルの識別が含まれ得る。

Ｂ．ナノポア配列決定セルの検出信号
ナノポアセル１００などのナノポアセンサチップ内のナノポアセルは、合成（ナノＳＢＳ）技術による単一分子ナノポアベースの配列決定を使用する並行配列決定を可能にし得る。

図３は、Ｎａｎｏ−ＳＢＳ技術を使用してヌクレオチド配列決定を実行するナノポアセル３００の実施形態を示す。ナノＳＢＳ技術において、配列決定される鋳型３３２（例えば、ヌクレオチド酸分子又は目的の別の分析物）及びプライマは、ナノポアセル３００のサンプルチャンバ内のバルク電解質３０８に導入され得る。例として、鋳型３３２は、円形状又は直線状であり得る。核酸プライマは、４つの別の仕方で重合体がタグ付けされたヌクレオチド３３８が付加され得る鋳型３３２の一部にハイブリッド形成され得る。

いくつかの実施形態では、酵素（例えば、ＤＮＡポリメラーゼなどのポリメラーゼ３３４）は、鋳型３３２への相補鎖の合成に使用するために、ナノポア３１６と関連付けられる。例えば、ポリメラーゼ３３４は、ナノポア３１６に共有結合し得る。ポリメラーゼ３３４は、ヌクレオチド３３８のプライマ上への、一本鎖核酸分子を鋳型として用いる取り込みを触媒し得る。ヌクレオチド３３８は、４つの異なるタイプＡ、Ｔ、Ｇ又はＣのうちの１つであるヌクレオチドを伴うタグ種（「タグ」）を含み得る。タグ付けされたヌクレオチドが、ポリメラーゼ３３４と正しく複合体を形成するとき、タグは、電気的な力、例えば、脂質二重層３１４及び／又はナノポア３１６を横断して印加される電圧により生成される電界の存在下で生成される力によってナノポア内に引き込まれ（装填され）得る。タグの尾部は、ナノポア３１６の筒内に位置決めされ得る。ナノポア３１６の筒内に保たれるタグは、タグの別個の化学構造及び／又はサイズにより、固有のイオン遮断信号３４０を生成し、それにより、タグが取り付けられた付加された塩基を、電子的に同定する。

本明細書で用いられるとき、「装填された」又は「充填された」タグは、認識可能な長さの時間、例えば、０．１ミリ秒（ｍｓ）から１００００ｍｓの間、ナノポア内に位置決めされる、及び／又は、ナノポア内又は近くに留まるタグでもよい。いくつかの場合では、タグは、ヌクレオチドから放出される前に、ナノポア内に装填される。いくつかの例では、装填されたタグが、ヌクレオチド組み込み事象の際に放出された後にナノポアを通過する（及び／又はナノポアにより検出される）確率が適度に高く、例えば９０％から９９％である。

いくつかの実施形態では、ポリメラーゼ３３４がナノポア３１６に接続される前に、ナノポア３１６のコンダクタンスは、例えば約３００ピコジーメンス（３００ｐＳ）のように高いことがあり得る。タグがナノポア内に装填されるとき、固有のコンダクタンス信号（例えば、信号３４０）は、タグの別個の化学構造及び／又はサイズにより生成される。例えば、ナノポアのコンダクタンスは、約６０ｐＳ、８０ｐＳ、１００ｐＳ又は１２０ｐＳであり、それぞれは、タグ付けされたヌクレオチドの４つのタイプのうちの１つに対応する。ポリメラーゼは、次に異性化及びリン酸基転移反応を経て、ヌクレオチドを成長している核酸分子内に組み込み、タグ分子を放出する。

いくつかの場合では、タグ付けされたヌクレオチドのいくつかは、核酸分子（鋳型）の目下の位置（相補的塩基）と一致し得ない。核酸分子と塩基対合されていないタグ付けされたヌクレオチドも、ナノポアを通過し得る。これらの対合されていないヌクレオチドは、典型的には、正しく対合されたヌクレオチドがポリメラーゼと結合したままである時間スケールより短い時間スケール内で、ポリメラーゼによって拒絶される。対合されていないヌクレオチドに結合されたタグは、ナノポアを迅速に通過し、短期間（例えば、１０ｍｓ未満）の間検出され得て、一方、対合したヌクレオチドに結合されたタグは、ナノポア内に装填され、長期間（例えば、少なくとも１０ｍｓ）の間検出され得る。それゆえ、対合されていないヌクレオチドは、ヌクレオチドがナノポア内で検出される時間に少なくとも部分的に基づいて、下流のプロセッサによって識別され得る。

装填された（充填された）タグを含むナノポアのコンダクタンス（又は等価的に抵抗）が、ナノポアを通過する電流を介して測定され得て、タグ種の識別、それによる目下の位置にあるヌクレオチドを提供する。いくつかの実施形態では、直流（ＤＣ）信号が、ナノポアセルに印加され得る（例えば、タグがナノポアを通って移動する方向が反転しないように）。しかし、直流を用いた長期間のナノポアセンサの運転は、電極の組成を変化させ得て、ナノポア全体のイオン濃度を不平衡にさせ、ナノポアセルの寿命に影響し得る他の望ましくない効果を有し得る。交流（ＡＣ）波形を印加することは、電界移動を低減し、これらの望ましくない効果を回避し、下記のある一定の利点を有し得る。タグ付けされたヌクレオチドを利用する本明細書で説明される核酸配列決定方法は、印加されるＡＣ電圧に完全に共存可能であり、それゆえＡＣ波形が、これらの利点を達成するために用いられ得る。

ＡＣ検出サイクルの間に電極を再充電する能力は、犠牲電極、電流通過反応で分子特性を変化させる電極（例えば、銀を含む電極）、又は電流通過反応で分子特性を変化させる電極が使用されるとき、有益であり得る。電極は、直流信号が使用されるとき、検出サイクル中に消耗し得る。再充電は、電極が小さいとき（例えば、平方ミリメートル当たり少なくとも５００の電極を有する電極アレイに供給するために十分に小さいとき）に問題になり得る、電極が完全に枯渇するなどの消耗限界に到達することを防止し得る。電極寿命は、場合によっては、電極幅と共に進み、少なくとも部分的に、それに依存する。

ナノポアを通過するイオン電流を測定する好適な状態は、当技術分野で知られており、例が本明細書で提供される。測定は、膜及び細孔を横断して印加される電圧により実行され得る。いくつかの実施形態では、電圧は、−４００ｍＶ〜＋４００ｍＶの範囲にあり得る。用いられる電圧は、−４００ｍＶ、−３００ｍＶ、−２００ｍＶ、−１５０ｍＶ、−１００ｍＶ、−５０ｍＶ、−２０ｍＶ、及び０ｍＶから選択される下限と、＋１０ｍＶ、＋２０ｍＶ、＋５０ｍＶ、＋１００ｍＶ、＋１５０ｍＶ、＋２００ｍＶ、＋３００ｍＶ、及び＋４００ｍＶから別々に選択される上限とを有する範囲にあることが好ましい。用いられる電圧は、１００ｍＶ〜２４０ｍＶの範囲にあることがさらに好ましく、１６０ｍＶ〜２４０ｍＶの範囲にあることが最も好ましい。増大された印加電位を用いたナノポアによって異なるヌクレオチド間の識別能力を増大させることが可能である。ＡＣ波形及びタグ付けされたヌクレオチドを用いた核酸の配列決定は、その全体が引用することにより本明細書に組み込まれる、２０１３年１１月６日に提出された「Ｎｕｃｌｅｉｃ Ａｃｉｄ Ｓｅｑｕｅｎｃｉｎｇ Ｕｓｉｎｇ Ｔａｇｓ」という名称の米国特許公開第ＵＳ２０１４／０１３４６１６号で説明されている。米国２０１４／０１３４６１６号で説明されたタグ付けされたヌクレオチドに加えて、配列決定は、例えば、５つの一般的な核酸塩基、アデニン、シトシン、グアニン、ウラシル、及びチミンの（Ｓ）−グリセロール・ヌクレオシド・三リン酸塩（ｇＮＴＰｓ）などの糖又は非環式の部分を欠く、ヌクレオチド類似体を用いて実行され得る（Ｈｏｒｈｏｔａら、Ｏｒｇａｎｉｃ Ｌｅｔｔｅｒｓ、８：５３４５−５３４７［２００６］）。

ナノポアセンサチップ内のナノポアセルは、多数の異なる方法で実施又は使用され得る。例えば、いくつかの実施形態では、異なるサイズ及び／又は化学構造のタグが、配列決定されるために、核酸分子内の異なるヌクレオチドに取り付けられ得る。いくつかの実施形態では、配列決定されることになる核酸分子の鋳型への相補鎖が、別の仕方で重合体がタグ付けされたヌクレオチドを鋳型とハイブリッド形成することによって、合成され得る。いくつかの実装形態では、核酸分子及び取り付けられたタグは、両方ともナノポアを通り移動し、ナノポアを通過するイオン電流が、ヌクレオチドに取り付けられたタグの個々のサイズ及び／又は構造によって、ナノポア内に存在するヌクレオチドを示し得る。いくつかの実装形態では、タグだけが、ナノポア内へ移動し得る。ナノポア内で異なるタグを検出するために、多数の異なる方法も存在し得る。

Ｃ．ナノポア配列決定セルの電気回路
図４は、ナノポアセル２００などのナノポアセルの電気モデルを表す電気回路４００（図２の電気回路２２２の一部分を含み得る）の一実施形態を示す。上述のように、いくつかの実施形態では、電気回路４００は、ナノポアセンサチップ内の複数のナノポアセル又はすべてのナノポアセル間で共有され得、それゆえ、共通電極とも称され得る対電極４４０（例えば、対電極２１０）を含む。共通電極は、電圧源Ｖ_ｌｉｑ４２０に接続することによって、共通の電位を、ナノポアセル内の脂質二重層（例えば、脂質二重層２１４）と接触するバルク電解質（例えば、バルク電解質２０８）に印加するように構成されることが可能である。いくつかの実施形態では、ＡＣ非ファラデー性モードが、電圧Ｖ_ｌｉｑをＡＣ信号（例えば、方形波）で変調するために利用され、それをナノポアセル内で脂質二重層に接触するバルク電解質に印加し得る。いくつかの実施形態では、Ｖ_ｌｉｑは、±２００〜２５０ｍＶの大きさ及び例えば２５〜４００Ｈｚの周波数を有する方形波である。対電極４４０と脂質二重層との間のバルク電解質は、１００μＦ以上などの大きなキャパシタ（図示せず）によってモデル化され得る。

図４は、特定の実施形態による、作用電極４０２（例えば、作用電極２０２）及び脂質二重層（例えば、脂質二重層２１４）の電気特性を表す電気モデル４２２も示す。電気モデル４２２は、脂質二重層に関連付けられたキャパシタンスをモデル化するキャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}）と、ナノポア内の個々のタグの存在に基づいて変化し得る、ナノポアに関連付けられた可変抵抗をモデル化する抵抗器Ｒ_ｐｏｒｅ４２８とを含む。電気モデル４２２は、複層キャパシタンスｃ_ｄｂｌを有し、セルの作用電極４０２及びウェル（例えば、ウェル２０５）の電気特性を表すキャパシタＣ_ｄｂｌ４２４も含む。作用電極４０２は、他のナノポアセル内の作用電極から独立した別個の電位を印加するように構成され得る。

パスデバイス４０６は、脂質二重層及び作用電極を電気回路４００から接続又は切り離すために使用され得るスイッチであり得る。パスデバイス４０６は、電圧刺激がナノポアセル内の脂質二重層を横断して印加されることを有効化又は無効化するために、メモリビットによって制御され得る。脂質が、脂質二重層を形成するために堆積される前では、２つの電極間のインピーダンスは、ナノポアセルのウェルが封止されていないため、非常に低く、それゆえパスデバイス４０６は、短絡状態を回避するために開いたままに維持され得る。パスデバイス４０６は、脂質溶媒がナノポアセルに堆積されてナノポアセルのウェルを封止した後、閉じられ得る。

電気回路４００は、オンチップ積分キャパシタＣ_ｉｎｔ４０８（ｎ_ｃａｐ）をさらに含み得る。積分キャパシタＣ_ｉｎｔ４０８は、リセット信号４０３を使用しスイッチ４０１を閉じ、その結果、積分キャパシタＣ_ｉｎｔ４０８が電圧源Ｖ_ｐｒｅ４０５に接続されることによって、事前充電され得る。いくつかの実施形態では、電圧源Ｖ_ｐｒｅ４０５は、例えば、９００ｍＶの大きさの固定の正の電圧を提供する。スイッチ４０１が閉じられているとき、積分キャパシタＣ_ｉｎｔ４０８は、電圧源Ｖ_ｐｒｅ４０５の正の電圧レベルまで事前充電され得る。

積分キャパシタＣ_ｉｎｔ４０８が事前充電された後、リセット信号４０３が使用されスイッチ４０１が開かれ得て、その結果、積分キャパシタＣ_ｉｎｔ４０８は、電圧源Ｖ_ｐｒｅ４０５から切り離される。この時点では、電圧源Ｖ_ｌｉｑのレベルにより、対電極４４０の電位は、作用電極４０２（及び積分キャパシタＣ_ｉｎｔ４０８）の電位より高いレベルにあるか、その反対でもあり得る。例えば、電圧源Ｖ_ｌｉｑからの方形波の正位相の間（例えば、ＡＣ電圧源信号サイクルの明又は暗期間）、対電極４４０の電位は、作用電極４０２の電位より高いレベルにある。電圧源Ｖ_ｌｉｑからの方形波の負位相の間（例えば、ＡＣ電圧源信号サイクルの暗又は明期間）、対電極４４０の電位は、作用電極４０２の電位より低いレベルにある。したがって、いくつかの実施形態では、積分キャパシタＣ_ｉｎｔ４０８は、対電極４４０と作用電極４０２との間の電位差により、明期間の間に電圧源Ｖ_ｐｒｅ４０５の事前充電された電圧レベルからさらに高いレベルまで充電され、暗期間中により低いレベルに放電され得る。他の実施形態では、充電及び放電は、それぞれ暗期間及び明期間に発生し得る。

積分キャパシタＣ_ｉｎｔ４０８は、１ｋＨｚ、４ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、又はそれを超え得る、アナログ−デジタル変換器（ＡＤＣ）４１０のサンプリング速度による固定された期間に、充電又は放電され得る。例えば、１ｋＨｚのサンプリング速度で、積分キャパシタＣ_ｉｎｔ４０８は、約１ｍｓの期間中、充電／放電され得、次に、電圧レベルがサンプリングされ、積分期間の終わりにＡＤＣ４１０によって変換され得る。個々の電圧レベルは、ナノポア内の個々のタグ種に対応し、それゆえ、鋳型上の目下の位置でのヌクレオチドに対応し得る。

ＡＤＣ４１０によるサンプリングされた後、積分キャパシタＣ_ｉｎｔ４０８は、リセット信号４０３を使用しスイッチ４０１を閉じ、その結果、積分キャパシタＣ_ｉｎｔ４０８が電圧源Ｖ_ｐｒｅ４０５に再接続されることによって、再び事前充電され得る。積分キャパシタＣ_ｉｎｔ４０８を事前充電するステップと、積分キャパシタＣ_ｉｎｔ４０８が充電又は放電する一定の期間待機するステップと、積分キャパシタの電圧レベルをＡＤＣ４１０によってサンプリング及び変換するステップとが、配列決定プロセスの間中サイクルで繰り返され得る。

デジタルプロセッサ４３０は、例えば、正規化、データバッファリング、データフィルタリング、データ圧縮、データ削減、イベント抽出、又はナノポアセルアレイからのＡＤＣ出力データを多様なデータフレームへのアセンブリングなどのために、ＡＤＣ出力データを処理し得る。いくつかの実施形態では、デジタルプロセッサ４３０は、塩基判定などのさらに下流の処理を実行し得る。デジタルプロセッサ４３０は、ハードウェア（例えば、ＧＰＵ、ＦＰＧＡ、ＡＳＩＣなどの内部の）又はハードウェアとソフトウェアとの組合せとして実装され得る。

したがって、ナノポアを横断して印加される電圧信号は、ナノポアの個々の状態を検出するために用いられ得る。ナノポアの可能な状態の１つは、タグが取り付けられたポリホスフェートがナノポアの筒に存在しない場合、開放チャネル状態である。ナノポアの別の４つの可能な状態は、タグが取り付けられたポリホスフェートヌクレオチドの４つの異なるタイプ（Ａ、Ｔ、Ｇ又はＣ）のうちの１つがナノポアの筒内に保持されるときの状態に各々対応する。ナノポアのさらに別の可能な状態は、脂質二重層が断裂するときである。

積分キャパシタＣ_ｉｎｔ４０８での電圧レベルが、固定された期間後に測定されるとき、ナノポアの異なる状態は、異なる電圧レベルの測定値をもたらし得る。これは、積分キャパシタＣ_ｉｎｔ４０８（すなわち、時間に対する積分キャパシタＣ_ｉｎｔ４０８の電圧のグラフの傾きの程度）での電圧減衰率（放電による減少又は充電による増大）が、ナノポアの抵抗（例えば、抵抗器Ｒ_ｐｏｒｅ４２８の抵抗）に依存するからである。より詳しくは、異なる状態のナノポアに関連付けられた抵抗が、分子（タグ）の別個の化学構造に起因して異なるので、異なる対応する電圧減衰率は、観察され得るようになり、ナノポアの異なる状態を識別するために用いられ得る。電圧減衰曲線は、ＲＣ時定数τ＝ＲＣを有する指数関数曲線であり得て、ここで、Ｒは、ナノポアに関連付けられた抵抗（すなわち、Ｒ_ｐｏｒｅ４２８）であり、Ｃは、Ｒに並列の膜に関連付けられたキャパシタンス（すなわち、キャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}））である。ナノポアセルの時定数は、例えば、約２００〜５００ｍｓであり得る。減衰曲線は、二重層の詳細な実施により、指数関数曲線に正確に一致し得ないが、減衰曲線は、指数関数曲線に類似し、単調であり得て、それゆえ、タグの検出を可能にする。

いくつかの実施形態では、開放チャネル状態にあるナノポアに関連付けられた抵抗は、１００ＭＯｈｍ〜２０ＧＯｈｍまでの範囲内にあり得る。いくつかの実施形態では、タグが、ナノポアの筒内部に存在する状態にあるナノポアに関連付けられた抵抗は、２００ＭＯｈｍ〜４０ＧＯｈｍまでの範囲内にあり得る。他の実施形態では、積分キャパシタＣ_ｉｎｔ４０８は、ＡＤＣ４１０へ導く電圧が、電気モデル４２２内の電圧減衰によりやはり変化することになるため、省略され得る。

積分キャパシタＣ_ｉｎｔ４０８での電圧の減衰率は、異なる方法で決定され得る。上述したように、電圧減衰率は、一定の時間間隔の間の電圧減衰を測定することによって決定され得る。例えば、積分キャパシタＣ_ｉｎｔ４０８での電圧は、最初に時間ｔ１でＡＤＣ４１０により測定され、次に、電圧は、時間ｔ２でＡＤＣ４１０により再び測定される。時間曲線に対する積分キャパシタＣ_ｉｎｔ４０８での電圧の傾きがより急であるとき、電圧差はより大きく、電圧曲線の傾きがより緩やかなとき、電圧差はより小さい。このように、電圧差は、積分キャパシタＣ_ｉｎｔ４０８での電圧の減衰率を、ゆえに、ナノポアセルの状態を決定するための測定基準として用いられ得る。

他の実施形態では、電圧減衰率は、選択された電圧減衰量のために必要な持続時間を測定することによって決定され得る。例えば、電圧が第１の電圧レベルＶ１から第２の電圧レベルＶ２に降下又は増大するのに必要な時間が測定され得る。時間に対する電圧曲線の傾きがより急であるとき、必要な時間はより少なく、時間に対する電圧曲線の傾きがより緩やかなとき、必要な時間はより大きい。このように、必要な測定時間は、積分キャパシタＣ_ｉｎｔ４０８での電圧Ｖ_ｎｃａｐの減衰率を、ゆえに、ナノポアセルの状態を決定するための測定基準として用いられ得る。当業者には、例えば、電流測定技術を含む、ナノポアの抵抗を測定するために必要とされ得る多様な回路を理解されよう。

いくつかの実施形態では、電気回路４００は、オンチップに、パスデバイス（例えば、パスデバイス４０６）及び追加のキャパシタ（例えば、積分キャパシタＣ_ｉｎｔ４０８）を含まないことがあり、それによりナノポアベースの配列決定チップのサイズの削減を支援する。膜（脂質二重層）の薄い性質のため、膜に関連付けられたキャパシタンス（例えば、キャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}））のみで、追加のオンチップのキャパシタンスを必要とすることなく必要なＲＣ時定数を生み出すのに十分とすることができる。それゆえ、キャパシタ４２６は、積分キャパシタとして使用され得て、電圧信号Ｖ_ｐｒｅによって事前充電され、続いて、電圧信号Ｖ_ｌｉｑによって放電又は充電され得る。そうでなければ電気回路内にオンチップで作製される追加のキャパシタ及びパスデバイスをなくすことにより、ナノポア配列決定チップ内の単一のナノポアセルのフットプリントを著しく減少させることができ、それにより、（例えば、ナノポア配列決定チップ内の数百万ものセルを有する）ますます多くのセルを含むためにナノポア配列決定チップを拡大することが容易になる。

Ｄ．ナノポアセル内でのデータサンプリング
核酸の配列決定を実行するために、積分キャパシタ（例えば、積分キャパシタＣ_ｉｎｔ４０８）又はキャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}）の電圧レベルは、タグ付けされたヌクレオチドが核酸に加えられている間に、ＡＤＣ（例えば、ＡＤＣ４１０）によってサンプリングされ変換され得る。ヌクレオチドのタグは、例えば、Ｖ_ｌｉｑがＶ_ｐｒｅより低いような印加電圧のとき、対電極及び作用電極を介して印加される、ナノポアを横断する電界によって、ナノポアの筒内へと押し入れられ得る。

１．充填
充填事象は、タグ付けされたヌクレオチドが、鋳型（例えば、核酸断片）に取り付けられ、タグがナノポアの筒の内外に進むときにあたる。これは、スレッドイベント中に複数回発生する可能性がある。これは、充填事象の間に複数回発生し得る。タグが、ナノポアの筒内にあるとき、ナノポアの抵抗は、より高く、より低い電流がナノポアを通り流れ得る。

配列決定の間、タグは、いくつかのＡＣサイクル状態でナノポア内に存在しないことがあり（開放チャネル状態と呼ぶ）、この場合電流は、ナノポアのより低い抵抗のために、最も高い。タグがナノポアの筒内へと取り付けられるとき、ナノポアは、明モードである。タグがナノポアの筒外へと押し出されるとき、ナノポアは、暗モードである。

２．明及び暗期間
ＡＣサイクルの間、積分キャパシタでの電圧は、ＡＤＣによって複数回サンプリングされ得る。例えば、ある実施形態では、ＡＣ電圧信号が、システム全体に、例えば、約１００Ｈｚで印加され、ＡＤＣの取得速度は、セルあたり約２０００Ｈｚであり得る。このように、ＡＣサイクル（ＡＣ波形のサイクル）毎に取得される約２０のデータポイント（電圧測定値）が存在し得る。ＡＣ波形の１サイクルに対応するデータポイントは、１セットと呼ばれ得る。ＡＣサイクル毎のデータポイントの１セット内には、例えば、明モード（期間）に対応し得る、Ｖ_ｌｉｑがＶ_ｐｒｅより低いときキャプチャされるサブセットが存在し得て、このときタグは、ナノポアの筒内へと押し込まれる。別のサブセットは、暗モード（期間）に対応し得て、このときタグは、例えば、Ｖ_ｌｉｑがＶ_ｐｒｅより高いとき、印加される電界によってナノポアの筒外へと押し出される。

３．測定電圧
データポイント毎に、スイッチ４０１が開かれているとき、積分キャパシタ（例えば、積分キャパシタＣ_ｉｎｔ４０８又はキャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}））における電圧は、例えば、Ｖ_ｌｉｑがＶ_ｐｒｅより高いとき、Ｖ_ｐｒｅからＶ_ｌｉｑに増大し、Ｖ_ｌｉｑがＶ_ｐｒｅより低いとき、Ｖ_ｐｒｅからＶ_ｌｉｑに減少するように、Ｖ_ｌｉｑによる充電／放電の結果として減衰する挙動で変化していく。最終的な電圧値は、Ｖ_ｌｉｑから作用電極の電荷だけずれる。積分キャパシタでの電圧レベルの変化率は、ナノポアを含み、結果としてナノポア内の分子（例えば、タグ付けされたヌクレオチドのタグ）を含み得る、二重層の抵抗の値によって支配され得る。電圧レベルは、スイッチ４０１が開いた後の所定時間に測定され得る。

スイッチ４０１は、データ収集速度で動作し得る。スイッチ４０１は、通常、ＡＤＣによる測定の直後の２回のデータ取得間の比較的短時間、閉じられ得る。スイッチは、複数データポイントがＶ_ｌｉｑの各ＡＣサイクルの各サブ期間（明又は暗）中に収集されることを可能にする。スイッチ４０１が開かれたままのとき、積分キャパシタでの電圧レベル及び、それゆえ、ＡＤＣの出力値は、完全に減衰し、そこに留まり得る。代わりに、スイッチ４０１が閉じているとき、積分キャパシタは、再び事前充電され（Ｖ_ｐｒｅに）、別の測定の準備がなされる。したがって、スイッチ４０１は、複数データポイントが各ＡＣサイクルの各サブ期間（明又は暗）に収集されることを可能にする。そのような複数の測定は、固定されたＡＤＣ（例えば、平均化され得る、より多数の測定による８ビットから１４ビット）を用いたより高い分解能を可能にさせ得る。複数の測定は、ナノポア内に充填される分子に関する動態情報をさらに提供し得る。時間の情報により、どれだけの長さで充填が発生するかの決定を可能にさせ得る。これは、核酸鎖に加えられる複数のヌクレオチドが配列決定されつつあるか否かを判定することを支援することにも用いられ得る。

図５は、ＡＣサイクルの明期間及び暗期間中の例示的なナノポアセルから取得されたデータポイントの例を示す。作用電極又は積分キャパシタに印加される電圧（Ｖ_ｐｒｅ）は、例えば、５００ｍＶなどの一定のレベルにある。ナノポアセルの対電極に印加される電圧信号５１０（Ｖ_ｌｉｑ）は、方形波として示されるＡＣ信号であり、このときデューティサイクルは、５０％以下、例えば約４０％のような任意の好適な値であり得る。図５では、データポイントでの変化は、図解目的用に（Ｖ_ｌｉｑとは異なるスケールで）強調されている。

明期間５２０の間、対電極に印加される電圧信号５１０（Ｖ_ｌｉｑ）は、作用電極に印加される電圧Ｖ_ｐｒｅより低く、その結果、タグは、作用電極及び対電極に印加される、異なる電圧レベルに起因する電界によって、ナノポアの筒内に押し込まれ得る（例えば、タグ上の電荷及び／又はイオンの流れにより）。スイッチ４０１が開かれているとき、ＡＤＣの前のノードでの（例えば、積分キャパシタでの）電圧は、減少していく。電圧データポイントが取得された後（例えば、指定された期間の後）、スイッチ４０１は、閉じられ得て、測定ノードでの電圧は、Ｖ_ｐｒｅへと再び戻るように増大していく。プロセスは、複数の電圧データポイントを測定するために繰り返され得る。このようにして、複数のデータポイントは、明期間の間に取得され得る。

図５に示すように、Ｖ_ｌｉｑ信号の符号の変化の後の明期間内の第１のデータポイント５２２（第１のポイントデルタ（ＦＰＤ）とも呼ばれる）は、後続のデータポイント５２４よりも低いことがあり得る。これは、ナノポア内にタグが存在しないからであり（開チャネル）、それゆえ、それは低抵抗及び高放電率を有するためであり得る。データポイント５２４は、充填事象が発生した、すなわち、タグがナノポアの筒内に押し込まれた後取得され得て、この場合ナノポアの抵抗、及びそれゆえの積分キャパシタの放電速度は、ナノポアの筒内に押し込まれるタグの個々のタイプに依存する。データポイント５２４は、以下で説明するように、複層キャパシタ（例えば、Ｃ_ｄｂｌ４２４）で生成される電荷により、測定毎にわずかに減少し得る。

暗期間５３０の間、対電極に印加される電圧信号５１０（Ｖ_ｌｉｑ）は、作用電極に印加される電圧Ｖ_ｐｒｅより高く、その結果、いずれのタグも、ナノポアの筒外に押し出され得る。スイッチ４０１が開かれているとき、測定ノードでの電圧は、電圧信号５１０（Ｖ_ｌｉｑ）の電圧レベルがＶ_ｐｒｅより高いので、増大する。電圧データポイントが取得された後（例えば、指定された期間の後）、スイッチ４０１は、閉じられ得て、測定ノードでの電圧は、Ｖ_ｐｒｅへと再び戻るように減少していく。プロセスは、複数の電圧データポイントを測定するために繰り返され得る。このように、複数のデータポイントは、第１のポイントデルタ５３２及び後続のデータポイント５３４を含む暗期間の間に取得され得る。上述のように、暗期間の間に、いずれのヌクレオチドタグもナノポアの外に押し出され、それゆえ、任意のヌクレオチドタグに関する最小限度の情報が取得され、さらに正規化に用いられる。したがって、暗期間のセルからの出力電圧信号は、ほとんど又はまったく役に立たないことがある。

図５は、明期間５４０の間、対電極に印加される電圧信号５１０（Ｖ_ｌｉｑ）は、作用電極に印加される電圧Ｖ_ｐｒｅより低いにもかかわらず、充填事象が発生しない（開放チャネル）ことも示す。したがって、ナノポアの抵抗は低く、積分キャパシタの放電速度は高い。結果的に、第１のデータポイント５４２及び後続のデータポイント５４４を含む、取得されたデータポイントは、低電圧レベルを示す。

明又は暗期間の間に測定される電圧は、ナノポアの一定の抵抗（例えば、１つのタグがナノポア内にある間に所与のＡＣサイクルの明モードの間に形成される）の測定毎にほぼ同一であると期待され得るが、このことは、電荷が複層キャパシタＣ_ｄｂｌで生成する場合であり得ない。この電荷生成は、ナノポアセルの時定数をより長くさせる結果をもたらし得る。結果的に、電圧レベルは移動し、それにより測定値がサイクル内のデータポイント毎に減少するという結果をもたらし得る。このように、サイクル内で、データポイントは、図５に示すように、ある程度データポイントから別のデータポイントへ変化し得る。したがって、測定された電圧レベルに関連する塩基をより正確に決定するために、データの正規化及びベースライン調整のために複層キャパシタンスを測定することが望ましいことがある。

４．塩基決定
ナノポアセンサチップの有効なナノポアセル毎に、生成モードが、核酸を配列決定するために実行され得る。配列決定中に取得されるＡＤＣ出力データは、より高い精度を提供するために、正規化され得る。正規化は、サイクル形状及びベースラインシフトなどの偏位効果を引き起こし得る。正規化の後、実施形態は、充填されたチャネルの電圧のクラスタを決定し得て、各クラスタは、異なるタグ種、したがって異なるヌクレオチドに対応する。クラスタは、所与のヌクレオチドに対応する所与の電圧の確率を算出するために使用され得る。別の例として、クラスタは、異なるヌクレオチド（塩基）間での差別化のための分離電圧を決定するために用いられ得る。

配列決定操作に関するさらなる詳細は、例えば、「Ｎａｎｏｐｏｒｅ−Ｂａｓｅｄ Ｓｅｑｕｅｎｃｉｎｇ Ｗｉｔｈ Ｖａｒｙｉｎｇ Ｖｏｌｔａｇｅ Ｓｔｉｍｕｌｕｓ」と題された米国特許公開第２０１６／０１７８５７７号、「Ｎａｎｏｐｏｒｅ−Ｂａｓｅｄ Ｓｅｑｕｅｎｃｉｎｇ Ｗｉｔｈ Ｖａｒｙｉｎｇ Ｖｏｌｔａｇｅ Ｓｔｉｍｕｌｕｓ」と題された米国特許公開第２０１６／０１７８５５４号、「Ｎｏｎ−Ｄｅｓｔｒｕｃｔｉｖｅ Ｂｉｌａｙｅｒ Ｍｏｎｉｔｏｒｉｎｇ Ｕｓｉｎｇ Ｍｅａｓｕｒｅｍｅｎｔ Ｏｆ Ｂｉｌａｙｅｒ Ｒｅｓｐｏｎｓｅ Ｔｏ Ｅｌｅｃｔｒｉｃａｌ Ｓｔｉｍｕｌｕｓ」と題された米国特許出願第１５ ／ ０８５，７００号、及び「Ｅｌｅｃｔｒｉｃａｌ Ｅｎｈａｎｃｅｍｅｎｔ Ｏｆ Ｂｉｌａｙｅｒ Ｆｏｒｍａｔｉｏｎ」と題された米国特許出願第１５ ／ ０８５，７１３号に見いだすことができる。

ＩＩ．ナノポアセルアレイ
配列決定ナノポアセルがナノポアセンサチップ上に配置されると、多くの核酸分子を並行して配列決定できる。各セルは、いくつかの専用回路（例えば、積分キャパシタ）を有することができるが、いくつかの回路、例えば、ＡＤＣ、信号源、電極、又は制御回路を共有することもできる。

図６は、ナノポアセル６０８の２次元アレイを含むナノポアセルアレイ６００の例を示す。ナノポアセルアレイ６００は、数千又は数百万のナノポアセルを含み得る。例えば、一実施形態では、ナノポアセルアレイ６００は、５１２行及び５１２列に配置された５１２×５１２ナノポアセルを含み得る。ナノポアセルアレイ６００は、異なるバンク６０６にグループ化することができ、各バンクは、ナノポアセルアレイ６００内のナノポアセルのサブセットを含み得る。いくつかの実施形態では、ナノポアセルアレイ６００の各列内のナノポアセルは一緒にグループ化され得て、各列内のナノポアセルの積分キャパシタでの電圧レベルは、ＡＤＣ６１２によってサンプリング及び変換され得る。列内のナノポアセルは、ナノポアセンサチップの全体的な面積及び電力消費を削減するために、同じＡＤＣを共有することがある。

行ドライバ及び事前充電回路６１８を使用して、１つ又は複数の行内のナノポアセルを選択的に事前充電し得る（例えば、行選択ライン（又はワードライン）６１４を使用して１つ又は複数の行のナノポアセルをＶ_ｐｒｅに接続するために、図４のスイッチ４０１を閉じることによって）。行選択ライン（すなわち、ワードライン）６１４を使用して各行を順次選択するために、行ドライバ及び事前充電回路６１８を使用することがある。選択された行上のナノポアセルからの信号は、対応する列ライン６１６に結合され得る（例えば、トランジスタ及びスイッチ（図示せず）を介して）。選択された行のナノポアセルからの電圧信号は、対応する列アンプ６２０によって任意選択で処理され（例えば、感知及び増幅され）、対応するＡＤＣ６１２によってデジタル出力に変換され得る。いくつかの実施形態では、複数の列は、同じ列アンプ及びＡＤＣによって対応され得る。

図７は、ナノポアセルの２次元アレイを含むナノポアセンサチップの列上のナノポアセルの簡略化された回路７００を示す。回路７００は、２次元アレイの列上に２つ以上のナノポアセル７０５、７１５などを含む。ナノポアセル７０５は、セルＡ（７１２）を含み得る。図４に関して上述したように、セルＡ（７１２）は、作用電極（例えば、作用電極４０２）、対電極（例えば、対電極４４０）、二重層に関連するキャパシタンスをモデル化する二重層キャパシタ（例えば、キャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}））、ナノポアに関連する可変抵抗をモデル化する抵抗器Ｒ_ｐｏｒｅ（例えば、抵抗器Ｒ_ｐｏｒｅ４２８）、ならびにセルの作用電極及びウェル（例えば、ウェル２０５）の電気的特性を表す複層キャパシタ（例えば、Ｃ_ｄｂｌ４２４）を含み得る。

ナノポアセル７０５はまた、事前充電Ａ信号７０４によって制御されるスイッチ７０６を含み得る。スイッチ７０６は、ナノポアセル７０５を電圧源Ｖ_ｐｒｅ７０２に接続して、ナノポアセル７０５を充電することができる。パスデバイス７１０は、セルＡ（７１２）を電圧源Ｖ_ｐｒｅ７０２及び／又は測定回路（以下に説明される）に接続又は切り離すために使用される。パスデバイス７１０は、メモリビット７０８によって制御され得る。測定回路は、オンチップ積分キャパシタＣ_ｉｎｔ７１４及び読み出し回路を含み得る。積分キャパシタＣ_ｉｎｔ７１４は、スイッチ７０６を介して電圧源Ｖ_ｐｒｅ７０２によって事前充電され得る。いくつかの実施形態では、電圧源Ｖ_ｐｒｅ７０２は、例えば、９００ｍＶの大きさの定電圧を提供する。スイッチ７０６（及び／又はパスデバイス７１０）が閉じられると、積分キャパシタＣ_ｉｎｔ７１４（及び／又はセルＡ（７１２））は、電圧源Ｖ_ｐｒｅ７０２の電圧レベルに事前充電され得る。

積分キャパシタＣ_ｉｎｔ７１４が事前充電された後、事前充電Ａ信号７０４が使用されスイッチ７０６が回路され得て、その結果、積分キャパシタＣ_ｉｎｔ７１４が電圧源Ｖ_ｐｒｅ７０２から切り離される。この時点で、セルＡの対電極（例えば、対電極４４０）上の電圧源（例えば、電圧源Ｖ_ｌｉｑ４２０）のレベルに応じて、積分キャパシタＣ_ｉｎｔ７１４は、図４及び図５に関して上述したように一定の積分期間にわたって充電又は放電され得る。

積分期間の後、積分キャパシタＣ_ｉｎｔ７１４の電圧レベルは、読み出し回路を通して読み出され、デジタル信号に変換され得る。例えば、読み出し期間中に、パスデバイス７１０が開かれ得て、読み出し回路のスイッチ７２２は、行選択（ＲＳ）Ａ信号７１８の制御下で閉じられ得る。したがって、積分キャパシタＣ_ｉｎｔ７１４の電圧レベルは、読み出し回路の読み出しトランジスタ７１６及び列バス７８０を介して、列アンプ及びＡＤＣ回路７８２によってサンプリングされ得る。いくつかの実施形態では、読み出しトランジスタ７１６は、列電源Ｐｃｏｌ７２０に接続され、ソースフォロワとして実装され、電流増幅能力を有する電圧バッファとして機能することができる。したがって、読み出しトランジスタ７１６は、積分キャパシタＣ_ｉｎｔ７１４を、列バス７８０及びスイッチ７２２上のノイズから隔離するためのバッファアンプとして機能することができる。

列内の他のナノポアセルは、ナノポアセル７０５と同じ回路を有し得る。例えば、ナノポアセル７１５は、セルＢ（７６２）、ナノポアセル７１５を電圧源Ｖ_ｐｒｅ７５２に接続するための事前充電Ｂ信号７５４によって制御されるスイッチ７５６、ならびに積分キャパシタＣ_ｉｎｔ７６４と、読み出しトランジスタ７６６及びスイッチ７７２を含み得る読み出し回路とを含む測定回路を含み得る。電圧源Ｖ_ｐｒｅ７５２を使用して、積分キャパシタＣ_ｉｎｔ７６４及び／又はセルＢ（７６２）を充電し得る。パスデバイス７６０を使用して、セルＢ（７６２）を電圧源Ｖ_ｐｒｅ７５２又は測定回路に接続又は切り離し得る。パスデバイス７６０は、メモリビット７５８によって制御され得る。積分キャパシタＣ_ｉｎｔ７６４は、スイッチ７５６を介して電圧源Ｖｐｒｅ７０２によって電圧源Ｖ_ｐｒｅ７５２の電圧レベルに事前充電され得る。積分キャパシタＣ_ｉｎｔ７６４が事前充電された後、事前充電Ｂ信号７５４が使用されスイッチ７５６が開かれ得て、積分キャパシタＣ_ｉｎｔ７６４が電圧源Ｖ_ｐｒｅ７５２から切り離される。セルＢの対電極（例えば、対電極４４０）上の電圧源（例えば、電圧源Ｖ_ｌｉｑ４２０）のレベルに応じて、積分キャパシタＣ_ｉｎｔ７６４は、図４及び図５に関して上述したように、一定の積分期間にわたって充電又は放電され得る。

積分期間の後、積分キャパシタＣ_ｉｎｔ７６４の電圧レベルを読み取り、デジタル信号に変換することができる。読み出し期間中、スイッチ７７２は、ＲＳ Ｂ信号７６８の制御下で閉じられ得る。したがって、積分キャパシタＣ_ｉｎｔ７６４の電圧レベルは、読み出しトランジスタ７６６及び列バス７８０を介して、列アンプ及びＡＤＣ回路７８２によってサンプリングすることができる。読み出しトランジスタ７６６は、読み出しトランジスタ７１６と同様であることがあり、列電源Ｐｃｏｌ７７０に接続され得る。

同じ列上の他のナノポアセルも同様に機能することがある。図７に示すように、各ナノポアセル（例えば、７０５又は７１５）は、積分キャパシタ（例えば、積分キャパシタＣ_ｉｎｔ７１４又は７６４）及び読み出しトランジスタ（例えば、読み出しトランジスタ７１６又は７６６）などのそれ自体のアナログ構成要素を含み得る。積分キャパシタは、ナノポアセルのノイズを低減するのに十分な大きさである必要があり得る。読み出しトランジスタは、例えば、フリッカノイズ及び読み出しトランジスタのオフセット（ＡＤＣの最小範囲又はダイナミックレンジを制限することがある）を低減するのに十分な大きさである必要があり得る。したがって、アナログ構成要素のサイズを小さくすると、セルの性能に影響を与えることがある。そのため、各ナノポアセルには大きな積分キャパシタ及び読み出しトランジスタが必要になることがあり、これは各ナノポアセルの最小サイズを制限することがある。

図８は、図７に関して上述したように、ナノポアセルの２次元アレイを含むナノポアセンサチップの列上のナノポアセルの制御信号の例を示すタイミング図８００である。タイミング図８００は、事前充電Ａ信号８１０、ＲＳ Ａ信号８２０、事前充電Ｂ信号８３０、ＲＳ Ｂ信号８４０、…、事前充電Ｎ信号８５０、及びＲＳ Ｎ信号８６０を含む制御信号の例を示す。各ナノポアセルのサンプリング期間は、期間８１６によって示される。事前充電Ａ信号８１０及びＲＳ Ａ信号８２０を使用して、第１のナノポアセル（例えば、ナノポアセル７０５）の事前充電、積分、及び読み出しを制御することができる。例えば、第１のナノポアセルの積分キャパシタ（例えば、積分キャパシタＣ_ｉｎｔ７１４）は、パルス８１２が事前充電Ａ信号８１０上にあるときに事前充電され、スイッチ７０６をオンにすることがある。

パルス８１２の後、積分キャパシタは、上記のようにナノポアセルの状態に関連する電流信号によって充電又は放電され得る。パルス８２２がＲＳ Ａ信号８２０上にあるとき（例えば、スイッチ７２２をオンにするために）、第１のナノポアセルの積分キャパシタの電圧レベルが読み取られ、デジタル信号に変換される。同様に、第２のナノポアセルの積分キャパシタ（例えば、積分キャパシタＣ_ｉｎｔ７６４）は、パルス８３２が事前充電Ｂ信号８３０上にあるとき、例えば、スイッチ７５６をオンにするために事前充電される。パルス８３２の後、積分キャパシタは、上記のようにナノポアセルの状態に関連する電流信号によって充電又は放電され得る。パルス８４２がＲＳ Ｂ信号８４０上にあるとき、例えば、スイッチ７７２をオンにするために、第２のナノポアセルの積分キャパシタの電圧レベルが読み取られ、デジタル信号に変換される。同様に、事前充電Ｎ信号８５０及びＲＳ Ｎ信号８６０を使用して、列内のＮ番目のナノポアセルの事前充電、積分、及び読み出しを制御し得る。例えば、事前充電Ｎ信号８５０のパルス８５２を使用して、ナノポアセルＮ上の積分キャパシタの事前充電を制御することができ、ＲＳ Ｎ信号８６０のパルス８６２を使用して、積分キャパシタ上の電圧レベルの読み出しを制御することができる。

ＩＩＩ．共有構成要素を備えたナノポアセルアレイ
上記のように、ナノポアベースのセンサチップの場合、最小サンプリング期間はＡＤＣ帯域幅とデジタルＩＯ帯域幅に依存することがあり、各セルの積分期間はセルの積分キャパシタのサイズに依存することがある。多くの場合、単一セルの積分期間は、期間８１６によって示されるセンサチップのサンプリング期間の半分未満であり得る。言い換えると、各セルは、上記の事前充電、積分、及び読み出しのために、サンプリング期間の一部の間に積分キャパシタを使用するだけでよいことがある。

特定の実施形態によれば、複数のナノポアセルは、積分キャパシタ及び読み出しキャパシタなどの同じアナログ構成要素を共有することができる。例えば、サンプリング期間が約１ミリ秒で、各セルの積分時間が約２５０μ秒の場合、４つのセルが同じアナログ構成要素を共有することがある。セルを積分キャパシタや読み出しトランジスタなどの共有アナログ構成要素に選択的に接続するために、小さなデジタルスイッチを各セルに追加できる。１つのサンプリング期間において、同じアナログ構成要素を共有する各セルは、センサチップのサンプリング期間の一部の間に、事前充電、充電、又は放電され、そして読み出され得る。セルのデジタル構成要素は、より小さな限界寸法を達成できるより高度な製造技術を使用することによって削減され得る。このようにして、ナノポアセルの平均サイズを小さくすることができる。

図９は、特定の実施形態による、ナノポアセンサチップのナノポアセルの簡略化された回路９００である。回路９００は、積分キャパシタＣ_ｉｎｔ９４０及び読み出しトランジスタ９５０などの１つ又は複数のアナログ構成要素を含むアナログ測定回路９０５を共有する２つ以上のナノポアセル（例えば、ナノポアセル９１５、ナノポアセル９２５など）を含む。アナログ測定回路９０５はまた、積分キャパシタＣ_ｉｎｔ９４０及び読み出しトランジスタ９５０を、列バス９８０を介して列アンプ及びＡＤＣ回路９６０に接続するスイッチ９５４を含み得る。スイッチ９５４は、ＲＳ信号９５２によって制御され得る。読み出しトランジスタ９５０は、読み出しトランジスタ７１６と同様であることがあり、列電源Ｐｃｏｌ ９５６に接続され、ソースフォロワを形成することができる。いくつかのアナログ構成要素を共有するナノポアセルのそれぞれは、セルＡ（９１０）又はセルＢ（９３０）などのセルを含み得る。図４及び７に関して上述したように、各セルは、作用電極（例えば、作用電極４０２）、対電極（例えば、対電極４４０）、二重層に関連するキャパシタンスをモデル化する二重層キャパシタ（例えば、キャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}））、ナノポアに関連する可変抵抗をモデル化する抵抗器Ｒ_ｐｏｒｅ（例えば、抵抗器Ｒ_ｐｏｒｅ４２８）、ならびにセルの作用電極及びウェル（例えば、ウェル２０５）の電気的特性を表す複層キャパシタ（例えば、Ｃ_ｄｂｌ４２４）を含み得る。

各ナノポアセルはまた、事前充電信号（例えば、事前充電Ａ信号９０６又は事前充電Ｂ信号９２６）によって制御される事前充電スイッチ（例えば、事前充電スイッチ９１２又は９３２）を含み得る。事前充電スイッチは、ナノポアセルを電圧源（例えば、Ｖ_ｐｒｅ信号９０４又はＶ_ｐｒｅ信号９２４）に接続して、ナノポアセル（積分キャパシタを含む）を既知の電圧レベルに事前充電することができる。ナノポアセルのパスデバイス（例えば、パスデバイス９１４又は９３４）を使用して、セル（セルＡ（９１０）又はセルＢ（９３０））を電圧源又は積分キャパシタＣ_ｉｎｔ９４０及び読み出しトランジスタ９５０に、接続又は切り離すことができる。パスデバイスは、メモリビット（例えば、メモリビット９０８又は９２８）によって制御され得る。各ナノポアセルは、セル選択スイッチ（例えば、セル選択スイッチ９１６又は９３６）をさらに含み得る。セル選択スイッチは、セル選択（ＣＳ）信号（例えば、ＣＳ Ａ信号９０２又はＣＳ Ｂ信号９２２）によって制御されて、サンプリング期間中に、異なる期間に各ナノポアセルを積分キャパシタＣ_ｉｎｔ９４０及び読み出しトランジスタ９５０に選択的に接続し得る。

図１０は、図９に関して上記で説明したように、特定の実施形態による、いくつかのアナログ構成要素を共有するナノポアセルの制御信号の例を示すタイミング図１０００である。タイミング図１０００は、事前充電Ａ信号１０１０、事前充電Ｂ信号１０２０、…事前充電Ｎ信号１０３０、ＲＳ信号１０４０、セル選択（ＣＳ）Ａ信号１０５０、ＣＳ Ｂ信号１０６０、及びＣＳ Ｎ信号１０７０を含む制御信号の例を示す。センサチップのサンプリング期間は、期間１００２によって示される。

パルス１０５２（又は高電圧レベル）がＣＳ Ａ信号１０５０上にあるとき、セル選択スイッチ（例えば、セル選択スイッチ９１６）は閉じられ得て、第１のナノポアセル（例えば、ナノポアセル９１５）は、共有積分キャパシタ（例えば、共有積分キャパシタＣ_ｉｎｔ９４０）を含む共有アナログ測定回路（例えば、アナログ測定回路９０５）へ接続され得る。第１のナノポアセルの事前充電期間中にパルス１０１２が事前充電Ａ信号１０１０上にあるとき、第１のナノポアセルの事前充電スイッチ（例えば、事前充電スイッチ９１２）及びパスデバイス（例えば、パスデバイス９１４）は閉じられ得て、したがって、第１のナノポアセル及び共有積分キャパシタＣ_ｉｎｔ９４０は、Ｖ_ｐｒｅ信号９０４によって決定される電圧レベルに事前充電され得る。パルス１０１２の後、事前充電スイッチが開かれ得て、第１のナノポアセル及び共有積分キャパシタＣ_ｉｎｔ９４０は、積分期間１０１４の間に、第１のナノポアセルの状態に関連する電流によって放電又は充電され得る。積分期間１０１４の後、第１のナノポアセルのパスデバイス及びセル選択スイッチは開かれることがあり、読み出し期間中にパルス１０１６をＲＳ信号１０４０に印加して、スイッチ９５４をオンにし得て、その結果、積分キャパシタＣ_ｉｎｔ９４０の電圧レベルは、列バス９８０を介して読み取られ、列アンプ及びＡＤＣ回路９６０によってデジタル化されて、第１のナノポアセルの測定値を生成することができる。したがって、第１のナノポアセルを測定するための期間１０１８は、パルス１０１２によって示される事前充電期間、積分期間１０１４、及びパルス１０１６によって示される読み出し期間を含む。

パルス１０６２（又は高電圧レベル）がＣＳ Ｂ信号１０６０上にあるとき、セル選択スイッチ（例えば、セル選択スイッチ９３６）は閉じられ得て、したがって、第２のナノポアセル（例えば、ナノポアセル９２５）は共有積分キャパシタを含む共有アナログ測定回路に接続され得る。第２のナノポアセルの事前充電期間中にパルス１０２２が事前充電Ｂ信号１０２０上に印加されるとき、第２のナノポアセル（例えば、ナノポアセル９２５）の事前充電スイッチ（例えば、事前充電スイッチ９３２）及びパスデバイス（例えば、パスデバイス９３４）は閉じられ得て、したがって、第２のナノポアセル及び共有積分キャパシタＣ_ｉｎｔ９４０は、Ｖ_ｐｒｅ信号９２４によって決定される電圧レベルに事前充電され得る。パルス１０２２の後、事前充電スイッチが開かれ得て、第２のナノポアセル及び共有積分キャパシタＣ_ｉｎｔ９４０は、積分期間１０２４の間に、第２のナノポアセルの状態に関連する電流によって放電又は充電され得る。積分期間１０２４の後、第２のナノポアセルのパスデバイス及びセル選択スイッチは開かれることがあり、パルス１０２６をＲＳ信号１０４０に印加して、スイッチ９５４をオンにし得て、その結果、積分キャパシタＣ_ｉｎｔ９４０の電圧レベルは、列バス９８０を介して読み取られ、列アンプ及びＡＤＣ回路９６０によってデジタル化されて、第２のナノポアセルの第２の測定値を生成することができる。したがって、第２のナノポアセルを測定するための期間１０２８は、パルス１０２２によって示される事前充電期間、積分期間１０２４、及びパルス１０２６によって示される読み出し期間を含む。

同じアナログ構成要素を共有する他のナノポアセルは、共有アナログ構成要素に同様に接続され得て（例えば、パルス１０７２の間）、事前充電期間中に事前充電され（例えば、パルス１０３２中）、積分期間中に充電又は放電され（例えば、積分期間１０３４）、読み出し期間中に（例えば、パルス１０３６中）読み出され得る。したがって、第Ｎのナノポアセルを測定するための期間１０３８は、パルス１０３２によって示される事前充電期間、積分期間１０３４、及びパルス１０３６によって示される読み出し期間を含む。このようにして、いくつかのナノポアセルが同じアナログ構成要素を共有し、サンプリング期間中の異なる期間に測定されることがある。

いくつかの実施形態では、セル選択スイッチ及びセル選択信号は使用されないことがあり、パスデバイスを使用して、各セルを共有アナログ構成要素に接続することができる。例えば、ナノポアセルの事前充電期間中に、ナノポアセルの事前充電スイッチ（例えば、事前充電スイッチ９１２）及びパスデバイス（例えば、パスデバイス９１４）は閉じられ得る。積分期間中、事前充電スイッチは開かれることがあり、パスデバイスは閉じられることがある。読み出し期間中、事前充電スイッチとパスデバイスの両方が開かれ得る。１つのナノポアセルが事前充電、積分、又は読み出し期間にあるとき、事前充電スイッチ及び同じアナログ構成要素を共有する他のナノポアセルのパスデバイスは開かれ得る。このようにして、同じアナログ構成要素を共有する各ナノポアセルを独立して測定し得る。

様々な実施形態において、アナログ測定回路（例えば、アナログ測定回路９０５）によって測定されたナノポアセルの信号値は、ナノポアの抵抗性（充填及び／又は非充填）が派生し得るナノポアの抵抗率と相関する測定可能な量を表し得る。例えば、アナログ測定回路によって測定される信号は、電圧又は電流信号であり得る（又はそれを表し得る）。測定された信号値は、電圧及び／又は電流の直接測定の結果を表すこともあれば、間接測定を表すこともある。例えば、信号値は、電圧又は電流が指定された値に到達するのにかかる測定された期間であり得る。

様々な実施形態において、２、３、４、６、８、９又はそれ以上のナノポアセルなどの異なる数のナノポアセルは、同じアナログ構成要素を共有し得る。いくつかの実施形態では、同じアナログ構成要素を共有するナノポアセルは、１次元又は２次元アレイに配置され得る。例えば、一実施形態では、同じアナログ構成要素を共有するナノポアセルは、センサチップのナノポアセルアレイの同じ列上にあり得る。

図９に示すように、Ｖ_ｐｒｅ信号９０４又は９２４は、Ｖ_ｐｒｅスイッチ（例えば、Ｖ_ｐｒｅスイッチ９１８又は９３８）を介して、異なる電圧レベル（例えば、Ｖ１及びＶ２）で２つ以上の電圧源のうちの１つに接続され得る。Ｖ_ｐｒｅスイッチは、ナノポアセルの作用電極を高電圧レベル又は低電圧レベルに選択的に接続し得る。例えば、Ｖ_ｐｒｅスイッチは、方形波又は矩形波信号などのＡＣ制御信号によって制御され得て、その結果、作用電極は、ＡＣ制御信号のサイクルの一部の間に高電圧レベルに接続されることがあり、またサイクルの別の部分中に低電圧レベルに接続され得る。Ｖ_ｐｒｅスイッチは、セル内にあることもあれば、セルの外側、例えば、各行の終わりにあることもある。

いくつかの実施形態では、Ｖ_ｐｒｅスイッチは、逆制御信号によって制御される２つのスイッチを使用して実装されることがあり、一方のスイッチは、作用電極を高電圧レベルに接続するように構成されることがあり、他方のスイッチは、作用電極を低電圧レベルに接続するように構成され得る。ＡＣ制御信号は、デジタルクロック信号などのデジタル信号であり得る。高電圧レベルは、共通信号（例えば、信号Ｖ_ｌｉｑ）よりも高いこともあり、低電圧レベルは、共通信号よりも低いこともある。このように、ＡＣ Ｖ_ｐｒｅ信号は、ナノポアセルに効果的に印加され得る。異なるデジタルＡＣ制御信号（例えば、異なるレベル、周期、又は位相遅延を伴う）をナノポアセルに印加することによって、異なるＶ_ｐｒｅ信号を異なるナノポアセルに印加し得る。このようにして、各ナノポアセルは独立して制御され得る。同様に、ナノポアセルの列は、ナノポアセルの異なる列に異なる制御信号を印加することによって独立して制御することができる。

いくつかの実施形態では、ナノポアセルが積分ｃａｐ（例えば、積分キャパシタＣ_ｉｎｔ９４０）に接続されていない場合、ナノポアセルは、事前充電された後、迅速に放電され得る。急速放電を回避するために、ナノポアセルは、充電、放電、及び測定される前に、Ｖ２などの特定の電圧レベルに保持することができる。例えば、ナノポアセル９１５は、事前充電スイッチ９１２をオンにし、Ｖ_ｐｒｅスイッチ９１８を切り替えてＶ_ｐｒｅ信号９０４を電圧レベルＶ_２に接続することによって、電圧レベルＶ２（データが測定されない暗期間に対応し得る）に保持され得る。

ＩＶ．追加の積分キャパシタなしのナノポアセル
いくつかの実施形態では、ナノポアセルの寄生二重層キャパシタ（例えば、キャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}））は、積分キャパシタとして使用でき、所望のノイズ性能に十分な大きさであることがあり、したがって、追加の積分キャパシタを追加すると、ナノポアセルのサイズが増加し、電圧レベルが減少するか、又は積分時間が増加し得るため、追加の積分キャパシタは必要ないことがある。したがって、ナノポアセルのグループによって共有されるアナログ構成要素は、読み出しトランジスタ９５０を含み得るが、積分キャパシタＣ_ｉｎｔ９４０を含まないことがある。

場合によっては、二重層キャパシタが正しく機能しているかどうかを確認することが望ましいことがある。ただし、追加のキャパシタを使用せずに確認を実行するのは難しいことがある。したがって、較正キャパシタが評価又は検証に使用され得る。いくつかの実装形態では、評価又は検証の目的で信号積分中に較正キャパシタを切り離し、較正キャパシタをセルに接続するために、スイッチを回路に追加し得る。較正キャパシタは、事前充電、積分、読み出しの各期間にセルから切り離されるため、測定結果（測定結果のノイズなど）に影響を与えず、小さくされ得る。

図１１は、特定の実施形態による、ナノポアセンサチップのナノポアセルの簡略化された回路１１００である。回路１１００は、較正キャパシタＣ_ｃａｌ１１４０及び読み出しトランジスタ１１５０などの１つ又は複数のアナログ構成要素を含むアナログ測定回路１１０５を共有するナノポアセルを含み得る。アナログ測定回路１１０５はまた、較正キャパシタＣ_ｃａｌ１１４０及び読み出しトランジスタ１１５０を、列バス１１８０を介して列アンプ及びＡＤＣ回路１１６０に接続するスイッチ１１５４を含み得る。スイッチ１１５４は、ＲＳ信号１１５２によって制御され得る。読み出しトランジスタ１１５０は、読み出しトランジスタ７１６と同様であることがあり、列電源Ｐｃｏｌ １１５６に接続され、ソースフォロワを形成することができる。

いくつかのアナログ構成要素を共有するナノポアセルのそれぞれは、セルＡ（１１１０）又はセルＢ（１１３０）などのセルを含み得る。各ナノポアセルはまた、事前充電信号（例えば、事前充電Ａ信号１１０６又は事前充電Ｂ信号１１２６）によって制御される事前充電スイッチ（例えば、事前充電スイッチ１１１２又は１１３２）を含み得る。事前充電スイッチは、ナノポアセルを電圧源（例えば、Ｖ_ｐｒｅ１１０４又はＶ_ｐｒｅ１１２４）に接続して、ナノポアセル（例えば、寄生二重層キャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}））を既知の電圧レベルに事前充電することができる。ナノポアセルのパスデバイス（例えば、パスデバイス１１１４又は１１３４）を使用して、セル（セルＡ（１１１０）又はセルＢ（１１３０））を電圧源Ｖ_ｐｒｅ又は較正キャパシタＣ_ｃａｌ１１４０及び読み出しトランジスタ１１５０に接続することができる。パスデバイスは、メモリビット（例えば、メモリビット１１０８又は１１３８）によって制御され得る。

各セルは、セル選択スイッチ（例えば、セル選択スイッチ１１１６又は１１３６）をさらに含み得る。セル選択スイッチは、セル選択信号（例えば、ＣＳ Ａ信号１１０２又はＣＳ Ｂ信号１１２２）によって制御されて、サンプリング期間中に、異なる期間に各セルを較正キャパシタＣ_ｃａｌ１１４０及び読み出しトランジスタ１１５０に選択的に接続し得る。さらに、スイッチ１１４２を使用して、ナノポアセルが通常の機能モードで測定されるときに、較正キャパシタＣ_ｃａｌ１１４０を回路の残りの部分から切り離し得る。ナノポアセルが評価又は検証モードで測定される場合、較正キャパシタＣ_ｃａｌ１１４０を回路の残りの部分に接続することができる。

図１２は、特定の実施形態による、図１１に示すような、ナノポアセンサチップのナノポアセルの制御信号の例を示すタイミング図１２００である。タイミング図１２００は、事前充電Ａ信号１２１０、事前充電Ｂ信号１２２０、…事前充電Ｎ信号１２３０、ＲＳ信号１２４０、ＣＳ Ａ信号１２５０、ＣＳ Ｂ信号１２６０、…及びＣＳ Ｎ選択信号１２７０を含む制御信号の例を示す。センサチップのサンプリング期間は、期間１２０２によって示される。追加の積分キャパシタが使用されないため、いくつかのアナログ構成要素を共有するナノポアセルの寄生キャパシタ（例えば、キャパシタ４２６（Ｃ_{Ｂｉｌａｙｅｒ}））は、同じ時間又は異なる時間に事前充電され得る。

例えば、パルス１２１２が事前充電Ａ信号１２１０上にあるとき、事前充電スイッチ１１１２が閉じられ、ナノポアセルＡの寄生キャパシタが事前充電され得る。パルス１２２２が事前充電Ｂ信号１２２０上にあるとき、事前充電スイッチ１１３２が閉じられ、ナノポアセルＢの寄生キャパシタが事前充電され得る。ナノポアセルＮの寄生キャパシタは、パルス１２３２が事前充電Ｎ信号１２３０上にあるときに事前充電され得る。図１２は、連続するパルス１２１２、１２２２、…、及び１２３２の間に時間の隙間がないことを示しており、時間の隙間は、任意の２つの連続するパルスの間に挿入され得る。いくつかの実施形態では、パルス１２１２、１２２２、…、及び１２３２は、重なっていなくてもよい。いくつかの実施形態では、パルス１２１２、１２２２、…、及び１２３２は、少なくとも部分的に重なり得る。

事前充電期間（パルス１２１２、１２２２、．．．、又は１２３２の持続時間）の後、各ナノポアセルは、同じ、重なる、又は重ならない期間に対応するナノポアを流れる電流によって充電又は放電され得る。行選択信号１２４０がパルス１２４２によって示されるようにより高いレベルにあるとき、スイッチ１１５４を閉じて、読み出しトランジスタ１１５０を列アンプ及びＡＤＣ回路１１６０に接続することができる。スイッチ１１５４が閉じられると、ナノポアセル上の寄生キャパシタの電圧レベルは、パルス１２５２、パルス１２６２、…及びパルス１２７２を使用して、ナノポアセルを読み出しトランジスタ１１５０に順次接続することによって、一度に１つずつ読み出されることがあり、これはセル選択スイッチ（例えば、セル選択スイッチ１１１６及び１１３６）を一度に１つずつオンにし得る。図１２は、連続するパルス１２５２、１２６２、…、及び１２７２の間に時間の隙間がないことを示しており、時間の隙間は、任意の２つの連続するパルスの間に挿入され得る。

図９及び図１０に上述されるナノポアセンサチップにおいて、各ナノポアセルは、事前充電、積分、及び読み出し期間中に共有測定回路に接続され得る。対照的に、図１１及び図１２に上述されるナノポアセンサチップにおいて、各ナノポアセルは、読み出し期間中にのみ共有測定回路に接続され得る。

Ｖ．方法例
図１３は、特定の実施形態によるナノポアセルのセットを含むセンサチップを使用する核酸配列決定の方法の実施形態を示すフローチャート１３００である。ナノポアセルのそれぞれは、上記のようなナノポアを含み得る。ナノポアセルのセットのうちの２つ以上のナノポアセルは、例えば、図９〜図１２に関して上記のように、いくつかのアナログ回路構成要素を共有し得る。

ブロック１３１０において、セル選択スイッチ９１６などのセル選択スイッチは、第１のナノポアセル（例えば、第１のナノポアセル９１５）を測定回路（例えば、アナログ測定回路９０５）に接続することができる。セル選択スイッチは、セル選択信号（例えば、ＣＳ Ａ信号９０２）によって制御することができる。第１のナノポアセルが測定回路に接続されると、他のナノポアセルが測定回路から切り離され得る。上記のように、いくつかの実施形態では、測定回路は、積分キャパシタ（例えば、積分器キャパシタＣ_ｉｎｔ９４０）と、バッファアンプ（例えば、読み出しトランジスタ９５０）と、積分キャパシタをアナログ−デジタル変換回路（例えば、列アンプ及びＡＤＣ回路９６０）に接続するためのスイッチ（例えば、スイッチ９５４）とを含む。

ブロック１３２０で、第１のナノポアセルのナノポアの状態に関連する第１の信号が、測定回路で生成され得る。いくつかの実施形態では、積分キャパシタは、最初に電圧レベルに事前充電されることがあり、次いで、第１のナノポアセルのナノポアを通過する電流によって、積分期間の間、充電又は放電され得る。いくつかの実施形態では、積分キャパシタは、スイッチを介して２つ以上の電圧源のうちの１つに接続されて、２つ以上の電圧レベルのうちの１つに事前充電され得る。積分時間は、例えば、センサチップのサンプリング期間の半分、４分の１、８分の１（例えば、１ミリ秒）よりも短いことがある。第１のナノポアセルのナノポアを通過する電流は、上記のように第１のナノポアセルで発生する開チャネル又は充填事象などの第１のナノポアセルの状態と相関し得る。積分期間後の積分キャパシタの結果の電圧レベルが第１の信号になることがある。

ブロック１３３０において、測定回路及びアナログ−デジタル変換回路は、第１の信号を測定し得る。例えば、スイッチ（例えば、スイッチ９５４）は、バッファアンプを介して積分キャパシタをアナログ−デジタル変換回路に接続し得る。スイッチは、行選択信号（例えば、ＲＳ信号９５２）によって制御され得る。いくつかの実施形態では、バッファアンプは、ソースフォロワとして構成されたトランジスタを含み得る。アナログ−デジタル変換回路は、積分キャパシタから読み取られた電圧信号をデジタル値に変換することができ、これを使用して、第１のナノポアセルの状態を決定し得る。

ブロック１３４０において、セル選択スイッチ（例えば、セル選択スイッチ９１６）は、第１のナノポアセル（例えば、第１のナノポアセル９１５）を測定回路（例えば、アナログ測定回路９０５）から切り離すことができる。例えば、セル選択スイッチは、セル選択信号（例えば、ＣＳ Ａ信号９０２）の制御下で開かれて、測定回路を第１のナノポアセルから切り離し得る。

ブロック１３５０において、第１の信号が測定された後、セル選択スイッチ９３６などの第２のセル選択スイッチは、第２のナノポアセル（例えば、第２のナノポアセル９２５）を測定回路（例えば、アナログ測定回路９０５）に接続し得る。第２のセル選択スイッチは、第２のセル選択信号（例えば、ＣＳ Ｂ信号９２２）によって制御され得る。第２のナノポアセルが測定回路に接続されると、他のナノポアセルが測定回路から切り離され得る。いくつかの実施形態では、第２のナノポアセル及び第１のナノポアセルは、センサチップの同じ列上にある。

ブロック１３６０で、第２のナノポアセルのナノポアの状態に関連する第２の信号が、測定回路で生成され得る。例えば、積分キャパシタ（例えば、積分器キャパシタＣ_ｉｎｔ９４０）は、最初に電圧レベルに事前充電されることがあり、次いで、第２のナノポアセルのナノポアを通過する電流によって、積分期間の間、充電又は放電され得る。第２のナノポアセルのナノポアを通過する電流は、上記のように第２のナノポアセルで発生する開チャネル又は充填事象などの第２のナノポアセルの状態と相関し得る。積分期間後の積分キャパシタの結果の電圧レベルが第２の信号になることがある。

ブロック１３７０において、測定回路及びアナログ−デジタル変換回路は、第２の信号を測定し得る。例えば、測定回路のスイッチ（例えば、スイッチ９５４）は、測定回路のバッファアンプ（例えば、読み出しトランジスタ９５０）を介して、積分キャパシタをアナログ−デジタル変換回路に接続し得る。アナログ−デジタル変換回路は、積分キャパシタから読み取られた電圧信号をデジタル値に変換することができ、これを使用して、第２のナノポアセルの状態を決定し得る。

ブロック１３８０において、第２のセル選択スイッチ（例えば、セル選択スイッチ９３６）は、第２のナノポアセル（例えば、第１のナノポアセル９２５）を測定回路（例えば、アナログ測定回路９０５）から切り離すことができる。例えば、第２のセル選択スイッチは、セル選択信号（例えば、ＣＳ Ｂ信号９２２）の制御下で開かれて、測定回路を第２のナノポアセルから切り離し得る。

動作を順次プロセスとして説明している図１３においても、動作の多くは、並行して又は同時に実行することができることに留意されたい。また、動作の順序は変更され得る。例えば、いくつかの実施形態では、ブロック１３３０及び１３４０での動作を交換することがあり、又はブロック１３７０及び１３８０での動作を交換することがある。動作には、図に含まれていない追加のステップがあることがある。一部の動作はオプションであることがあり、したがって様々な実施形態では省略されることがある。１つのブロックで説明されている一部の動作は、別のブロックでの動作と一緒に実行されることがある。例えば、一部の動作は並行して実行されることがある。さらに、方法の実施形態は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、又はそれらの任意の組み合わせで実装され得る。

ＶＩ．コンピュータシステム
本明細書で説明した、プロセッサ２２４及びメモリ２２６、デジタルプロセッサ４３０などの、コンピュータシステムの任意のものは、任意の適切な数のサブシステムを利用し得る。そのようなサブシステムの例は、図１４のコンピュータシステム１０内で示した。いくつかの実施形態では、コンピュータシステムは、単一のコンピュータ装置を含み、ここでサブシステムは、コンピュータ装置の構成要素であり得る。他の実施形態では、コンピュータシステムは、各々がサブシステムであり、内部に構成要素を有する、複数のコンピュータ装置を含み得る。コンピュータシステムは、デスクトップ及びラップトップコンピュータ、タブレット、携帯電話、ならびに他の携帯機器を含み得る。

図１４で示したサブシステムは、システムバス７５を介して相互接続されている。プリンタ７４、キーボード７８、記憶デバイス７９、ディスプレイアダプタ８２に結合されているモニタ７６、及びその他などの付加的なサブシステムを示す。Ｉ／Ｏ制御装置７１に結合された外付け及び入出力（Ｉ／Ｏ）デバイスは、入出力（Ｉ／Ｏ）ポート７７（例えば、ＵＳＢ、ＦｉｒｅＷｉｒｅ（登録商標）））などの当技術分野で知られている任意の数の手段によって、コンピュータシステムに接続され得る。例えば、Ｉ／Ｏポート７７又は外部インタフェース８１（例えば、イーサネット（登録商標）、Ｗｉ−Ｆｉ、など）は、コンピュータシステム１０をインターネットなどの広域ネットワーク、マウス入力装置、又はスキャナに接続するために用いられ得る。システムバス７５を介した相互接続により、サブシステム間での情報交換を可能にするだけでなく、セントラルプロセッサ７３が、各サブシステムと通信すること、システムメモリ７２又は記憶デバイス７９（例えば、ハードドライブ又は光ディスクなどの固定ディスク）からの複数の命令実行を制御することを可能にする。システムメモリ７２及び／又は記憶デバイス７９は、コンピュータ可読媒体を含み得る。別のサブシステムは、カメラ、マイクロフォン、加速度計、その他などのデータ収集デバイス８５である。本明細書で説明したデータの任意のものは、ある構成要素から別の構成要素へ出力され得て、ユーザに出力され得る。

コンピュータシステムは、例えば、外部インタフェース８１によって又は内部インタフェースによって、あるいは１つの構成要素から別の構成要素に接続及び除去され得るリムーバブル記憶装置を介して、共に接続される複数の同一の構成要素又はサブシステムを含み得る。いくつかの実施形態では、コンピュータシステム、サブシステム、又は装置は、ネットワークを通して通信し得る。そのような事例では、あるコンピュータは、クライアント、別のコンピュータは、サーバと考えることができ、ここで各々は、同一のコンピュータシステムの一部であり得る。クライアント及びサーバは、各々複数のシステム、サブシステム、又は構成要素を含み得る。

実施形態の態様は、ハードウェア（例えば、特定用途向け集積回路又はフィールドプログラマブルゲートアレイ）を用いて、及び／又はモジュラー又は統合された様式の一般にプログラム可能なプロセッサを伴う、コンピュータソフトウェアを用いて、制御ロジックの形態で実施され得る。本明細書で使用されるとき、プロセッサは、同一の集積チップ上のシングルコアプロセッサ、マルチコアプロセッサ、又は単一の回路基板上のマルチプロセシングユニット、あるいはネットワーク接続されたプロセッサを含む。本開示及び本明細書で提供された教示に基づいて、ハードウェアならびにハードウェア及びソフトウェアの組合せを用いて、本発明の実施形態を実施するための他の方法及び／又は方法が、当業者には、知られ、かつ理解されよう。

本出願で説明されるソフトウェアの構成要素又は機能の任意のものは、例えばＪａｖａ（登録商標）、Ｃ、Ｃ＋＋、Ｃ＃、Ｏｂｊｅｃｔｉｖｅ−Ｃ、Ｓｗｉｆｔなどの任意の好適なコンピュータ言語、又は例えば、従来の又はオブジェクト指向の技術を用いたＰｅｒｌもしくはＰｙｔｈｏｎなどのスクリプト言語を用いてプロセッサによって実行されるソフトウェアコードとして実装され得る。ソフトウェアコードは、一連の命令又は指令として、保存及び／又は伝送用の、コンピュータ可読媒体上に格納され得る。好適な非一時的コンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ハードドライブ、フロッピーディスクなどの磁気媒体、コンパクトディスク（ＣＤ）もしくはＤＶＤ（デジタル多用途ディスク）などの光学的媒体、又はフラッシュメモリ、などを含み得る。コンピュータ可読媒体は、そのような記憶又は伝送デバイスの任意の組合せであり得る。

そのようなプログラムは、さらにエンコードされ、インターネットを含む、多様なプロトコルに従う有線、光学、及び／又は無線ネットワークを介した伝送に適応された、搬送波信号を用いて伝送され得る。そのように、コンピュータ可読媒体は、そのようなプログラムを用いてエンコードされたデータ信号を使用して作成され得る。プログラムコードを用いてエンコードされたコンピュータ可読媒体は、互換性のあるデバイスを用いて包装され得て、又は別個に他のデバイスから供給され得る（例えば、インターネットでのダウンロード）。任意のそのようなコンピュータ可読媒体は、個々のコンピュータ製品（例えば、ハードドライブ、ＣＤ、又は完全なコンピュータシステム）上に又は内部に備えられ得て、また、システム又はネットワーク内部の異なるコンピュータ製品上に又は内部に存在し得る。コンピュータシステムは、本明細書で説明した成果の任意のものをユーザに提供するための、モニタ、プリンタ、又は他の好適なディスプレイを含み得る。

本明細書で説明した方法の任意のものは、ステップを実行するように構成され得る１つ又は複数のプロセッサを含むコンピュータシステムを用いて、全体的に又は部分的に実行され得る。したがって、各ステップ又はステップの各グループを実行する異なる構成要素を潜在的に有する、本明細書で説明した方法の任意のもののステップを、実行するように構成されたコンピュータシステムに、実施形態は、向けられ得る。番号を付されたステップが提示されたが、本明細書の方法のステップは、同時に又は異なる順序で実行され得る。さらに、これらのステップの部分は、他の方法からの他のステップの部分と共に用いられ得る。また、ステップのすべて又は部分は、任意選択的であり得る。さらに、任意の方法の任意のステップは、モジュール、ユニット、回路、又はこれらのステップを実行するための他の手段を用いて、実行され得る。

個々の実施形態の個別の詳細が、本発明の実施形態の技術概念及び範囲から逸脱することのなく、任意の好適な方法で組み合わされ得る。しかし、本発明の他の実施形態は、各々の個別の態様に関する特定の実施形態に、又はこれらの個別の態様の特定の組合せに、向けられ得る。

本発明の例示の実施形態の上述の説明は、図解及び説明の目的で提示されてきた。網羅的であること、又は本発明を、説明されたそのものの形式に限定することを意図するものではなく、多数の変形例及び変形形態が、上述の教示に照らして、可能である。

列挙の「ａ」、「ａｎ」、又は「ｔｈｅ」は、具体的にそうでないことに示さない限り、「１つ又は複数」を意味することを意図する。「ｏｒ」のを使用法は、具体的にそうでないことに示さない限り、「排他的論理和」でなく、「包含的論理和」を意味することを意図する。「第１の」構成要素への言及は、第２の構成要素がもたらされることを必ずしも必要としない。さらに「第１の」又は「第２の」構成要素への言及は、明確に規定されない限り、言及された構成要素を特定の位置に限定しない。
「基づいて」という用語は、「少なくとも部分的に基づいて」ということを意味することを意図する。

本明細書で言及されたすべての特許、特許出願書類、出版物、及び明細書は、その全体があらゆる目的のために参照により本明細書に組み込まれる。いずれも従来技術に入れることは認められない。
以下の実施形態が説明される。
核酸配列決定用のセンサチップであって、
セルのセットであって、各セルはナノポアを含み、ナノポアに関連する電気信号はセルの状態に対応する、セルのセットと、
セルのセット用の読み出しバスと、
電気信号をサンプリングし、サンプリングされた電気信号をスイッチを介して読み出しバスに送信するように構成されたアナログ測定回路であって、サンプリングされた電気信号の信号レベルは、セルの状態を示す、アナログ測定回路と、
セル選択スイッチのセットであって、各セル選択スイッチは、それぞれのセルをアナログ測定回路に接続するように構成され、
セル選択スイッチのセットは、センサチップの周期的なサンプリング期間中に一度に１つずつアクティブ化されて、セルのセットを一度に１つずつアナログ測定回路に接続するように構成される、セル選択スイッチのセットと
を含む、センサチップ。電気信号は、ナノポアを通過する電流信号を含む、本明細書に記載のセンサチップ。
アナログ測定回路は、電流信号を積分して電圧信号を生成するように構成された積分キャパシタを含む、本明細書に記載のセンサチップ。
セルのセットの各セルは、対応するセル選択スイッチと組み合わせて、セル及びアナログ測定回路を事前充電信号に接続するように構成された事前充電スイッチを含む、本明細書に記載のセンサチップ。
セルのセットの各セルは、セルを２つの事前充電電圧レベルに交互に接続するように構成された電圧選択スイッチを含む、本明細書に記載のセンサチップ。
アナログ測定回路は、アナログ測定回路をアナログ−デジタル変換回路に接続するように構成されたトランジスタを含む、上記のセンサチップ。
トランジスタがソースフォロワとして構成されている、上記のセンサチップ。
較正キャパシタと、
較正スイッチであって、
セル評価中に、較正キャパシタをアナログ測定回路に接続し、
セル評価後に、較正キャパシタをアナログ測定回路から切り離すように構成された、較正スイッチと
をさらに含む、上記のセンサチップ。
セルのセットは、センサチップの同じ列にあり、
読み出しバスはセンサチップの列バスである、上記のセンサチップ。
それぞれがナノポアを含むナノポアセルのセットを含むセンサチップを使用する核酸配列決定の方法であって、方法が、
ナノポアセルのセットのうちの第１のナノポアセルをアナログ測定回路に接続することであって、アナログ測定回路は、ナノポアセルのセットとセンサチップの読み出しバスとの間にある、ことと、
アナログ測定回路で、第１のナノポアセルのナノポアの状態に関連する第１の信号を生成することと、
読み出しバスと、アナログ測定回路を読み出しバスに接続するスイッチとを介して、アナログ測定回路で生成された第１の信号を測定することと、
第１のナノポアセルをアナログ測定回路から切り離すことと、
ナノポアセルのセットの第２のナノポアセルをアナログ測定回路に接続することと、
アナログ測定回路で、第２のナノポアセルのナノポアの状態に関連する第２の信号を生成することと、
読み出しバス及びスイッチを介して、アナログ測定回路で生成された第２の信号を測定することと、
第２のナノポアセルをアナログ測定回路から切り離すことと
を含む、方法。
第１の信号を生成することが、
第１のナノポアセルとアナログ測定回路の積分キャパシタとを第１の事前充電電圧源に接続して、積分キャパシタ及び第１のナノポアセルを事前充電することと、
第１のナノポアセル及び積分キャパシタを第１の事前充電電圧源から切り離すことと、
第１の信号を生成するために、積分期間の間、第１のナノポアセルのナノポアを通過する電流信号によって積分キャパシタを充電又は放電することと
を含み、
第２の信号を生成することが、
第２のナノポアセル及び積分キャパシタを第２の事前充電電圧源に接続して、積分キャパシタ及び第２のナノポアセルを事前充電することと、
第２のナノポアセル及び積分キャパシタを第２の事前充電電圧源から切り離すことと、
第２の信号を生成するために、積分期間の間、第２のナノポアセルのナノポアを通過する電流信号によって積分キャパシタを充電又は放電することと
を含む、方法。
第１及び第２の事前充電電圧源を高レベル信号又は低レベル信号に接続すること
をさらに含む、上記の方法。
積分期間は、センサチップのサンプリング期間の半分よりも短い、上記の方法。
第１の信号は電圧信号であり、
第１の信号を測定することは、バッファアンプを介したアナログ−デジタル変換回路を使用して第１の信号を測定することを含む、上記の方法。
第１のナノポアセルをアナログ測定回路から切り離した後、第１のナノポアセルを電圧信号に接続すること
をさらに含む、上記の方法。
それぞれがナノポアを含むナノポアセルのセットを含むセンサチップを使用する核酸配列決定の方法であって、方法が、ナノポアセルのセットの各ナノポアセルに対して、
ナノポアセルをアナログ測定回路に接続することであって、アナログ測定回路は、ナノポアセルのセットとセンサチップの読み出しバスとの間にある、ことと、
アナログ測定回路で、ナノポアセルのナノポアの状態に関連する信号を生成することと、
読み出しバスと、アナログ測定回路を読み出しバスに接続するスイッチとを介して、アナログ測定回路で生成された信号を測定することと、
ナノポアセルをアナログ測定回路から切り離すことと
を含む、方法。
それぞれがナノポアを含むナノポアセルのセットを含むセンサチップを使用する核酸配列決定の方法であって、方法が、
ナノポアセルのセットの第１のナノポアセルをアナログ測定回路に接続することであって、
センサチップが、ナノポアセルのセット用の共有読み出しバスを含み、
ナノポアセルのセットが、アナログ測定回路を共有し、
アナログ測定回路が、スイッチを介して共有読み出しバスに結合され、一度に１つずつナノポアセルのセットに接続されるように構成される、ことと、
アナログ測定回路を使用して、第１のナノポアセルのナノポアの状態に関連する第１の信号を測定することと、
第１のナノポアセルをアナログ測定回路から切り離すことと、
ナノポアセルのセットの第２のナノポアセルをアナログ測定回路に接続することと、
アナログ測定回路を使用して、第２のナノポアセルのナノポアの状態に関連する第２の信号を測定することと、
第２のナノポアセルをアナログ測定回路から切り離すことと
を含む、方法。
第１の信号は、電流信号又は電圧信号である、上記の方法。
アナログ測定回路が、積分キャパシタ及びバッファを含む、上記の方法。
第１の信号を測定することは、
アナログ測定回路を共有読み出しバスに接続することであって、
共有読み出しバスが、アナログ−デジタル変換回路に接続されている、こと
を含む、上記の方法。
上記の方法のいずれかの動作を実行するために配列決定システムを制御するための複数の命令を格納するコンピュータ可読媒体を含むコンピュータ製品。
配列決定システムであって、
上記のコンピュータ製品と、
コンピュータ可読媒体に記憶された命令を実行するための１つ又は複数の回路と
を含む、配列決定システム。
上記の方法のいずれかを実行するための手段を含むシステム。
上記の方法のいずれかを実行するように構成されたシステム。
上記の方法のいずれかのステップをそれぞれ実行するモジュールを含むシステム。

Claims (25)

1. 核酸配列決定用のセンサチップであって、
   セルのセットであって、各セルはナノポアを含み、前記ナノポアに関連する電気信号が前記セルの状態に対応する、前記セルのセットと、
   前記セルのセット用の読み出しバスと、
   前記電気信号をサンプリングし、前記サンプリングされた電気信号をスイッチを介して前記読み出しバスに送信するように構成されたアナログ測定回路であって、前記サンプリングされた電気信号の信号レベルが前記セルの状態を示す、前記アナログ測定回路と、
   セル選択スイッチのセットであって、各セル選択スイッチは、それぞれのセルを前記アナログ測定回路に接続するように構成され、
   前記セル選択スイッチのセットは、前記センサチップの周期的なサンプリング期間中に一度に１つずつアクティブ化されて、前記セルのセットを一度に１つずつ前記アナログ測定回路に接続するように構成される、前記セル選択スイッチのセット、
   を含む、前記センサチップ。
2. 前記電気信号は、前記ナノポアを通過する電流信号を含む、請求項１に記載のセンサチップ。
3. 前記アナログ測定回路は、前記電流信号を積分して電圧信号を生成するように構成された積分キャパシタを含む、請求項２に記載のセンサチップ。
4. 前記セルのセットの各セルは、対応するセル選択スイッチと組み合わせて、前記セル及び前記アナログ測定回路を事前充電信号に接続するように構成された事前充電スイッチを含む、請求項３に記載のセンサチップ。
5. 前記セルのセットの各セルは、前記セルを２つの事前充電電圧レベルに交互に接続するように構成された電圧選択スイッチを含む、請求項４に記載のセンサチップ。
6. 前記アナログ測定回路は、前記アナログ測定回路をアナログ−デジタル変換回路に接続するように構成されたトランジスタを含む、請求項１〜５のいずれか一項に記載のセンサチップ。
7. 前記トランジスタがソースフォロワとして構成されている、請求項６に記載のセンサチップ。
8. 請求項１〜７のいずれか一項に記載のセンサチップであって、
   較正キャパシタと、
   較正スイッチであって、
   セル評価中に、前記較正キャパシタを前記アナログ測定回路に接続し、
   前記セル評価後に、前記較正キャパシタを前記アナログ測定回路から切り離すように構成された、前記較正スイッチ、
   をさらに含む、前記センサチップ。
9. 請求項１〜８のいずれか一項に記載のセンサチップであって、
   前記セルのセットは、前記センサチップの同じ列にあり、
   前記読み出しバスは前記センサチップの列バスである、前記センサチップ。
10. それぞれがナノポアを含むナノポアセルのセットを含むセンサチップを使用する核酸配列決定の方法であって、前記方法が、
    前記ナノポアセルのセットのうちの第１のナノポアセルをアナログ測定回路に接続することであって、前記アナログ測定回路は、前記ナノポアセルのセットと前記センサチップの読み出しバスとの間にあることと、
    前記アナログ測定回路で、前記第１のナノポアセルの前記ナノポアの状態に関連する第１の信号を生成することと、
    前記読み出しバスと、前記アナログ測定回路を前記読み出しバスに接続するスイッチとを介して、前記アナログ測定回路で生成された前記第１の信号を測定することと、
    前記第１のナノポアセルを前記アナログ測定回路から切り離すことと、
    前記ナノポアセルのセットの第２のナノポアセルを前記アナログ測定回路に接続することと、
    前記アナログ測定回路で、前記第２のナノポアセルの前記ナノポアの状態に関連する第２の信号を生成することと、
    前記読み出しバス及び前記スイッチを介して、前記アナログ測定回路で生成された前記第２の信号を測定することと、
    前記第２のナノポアセルを前記アナログ測定回路から切り離すこと、
    を含む、前記方法。
11. 請求項１０に記載の方法であって、
    前記第１の信号を生成することが、
    前記第１のナノポアセルと前記アナログ測定回路の積分キャパシタとを第１の事前充電電圧源に接続して、前記積分キャパシタ及び前記第１のナノポアセルを事前充電することと、
    前記第１のナノポアセル及び前記積分キャパシタを前記第１の事前充電電圧源から切り離すことと、
    前記第１の信号を生成するために、積分期間の間、前記第１のナノポアセルの前記ナノポアを通過する電流信号によって前記積分キャパシタを充電又は放電することと、
    前記第２の信号を生成することが、
    前記第２のナノポアセル及び前記積分キャパシタを第２の事前充電電圧源に接続して、前記積分キャパシタ及び前記第２のナノポアセルを事前充電することと、
    前記第２のナノポアセル及び前記積分キャパシタを前記第２の事前充電電圧源から切り離すことと、
    前記第２の信号を生成するために、前記積分期間の間、前記第２のナノポアセルの前記ナノポアを通過する電流信号によって前記積分キャパシタを充電又は放電すること、
    を含む、前記方法。
12. 請求項１１に記載の方法であって、
    前記第１及び前記第２の事前充電電圧源を高レベル信号又は低レベル信号に接続することをさらに含む、前記方法。
13. 前記積分期間は、前記センサチップのサンプリング期間の半分よりも短い、請求項１１に記載の方法。
14. 請求項１０〜１３のいずれか一項に記載の方法であって、
    前記第１の信号は電圧信号であり、
    前記第１の信号を測定することは、バッファアンプを介したアナログ−デジタル変換回路を使用して前記第１の信号を測定することを含む方法。
15. 請求項１０〜１４のいずれか一項に記載の方法であって、
    前記第１のナノポアセルを前記アナログ測定回路から切り離した後、前記第１のナノポアセルを電圧信号に接続すること、
    をさらに含む、前記方法。
16. それぞれがナノポアを含むナノポアセルのセットを含むセンサチップを使用する核酸配列決定の方法であって、
    前記ナノポアセルのセットの各ナノポアセルに対して、
    前記ナノポアセルをアナログ測定回路に接続することであって、前記アナログ測定回路は、前記ナノポアセルのセットと前記センサチップの読み出しバスとの間にあることと、
    前記アナログ測定回路で、前記第２のナノポアセルの前記ナノポアの状態に関連する第２の信号を生成することと、
    前記読み出しバスと、前記アナログ測定回路を前記読み出しバスに接続するスイッチとを介して、前記アナログ測定回路で生成された前記信号を測定することと、
    前記ナノポアセルを前記アナログ測定回路から切り離すこと、
    を含む、前記方法。
17. それぞれがナノポアを含むナノポアセルのセットを含むセンサチップを使用する核酸配列決定の方法であって、
    前記ナノポアセルのセットの第１のナノポアセルをアナログ測定回路に接続することであって、
    前記センサチップが、前記ナノポアセルのセット用の共有読み出しバスを含み、
    前記ナノポアセルのセットが、前記アナログ測定回路を共有し、
    前記アナログ測定回路が、スイッチを介して前記共有読み出しバスに結合され、一度に１つずつ前記ナノポアセルのセットに接続されるように構成されることと、
    前記アナログ測定回路を使用して、前記第１のナノポアセルの前記ナノポアの状態に関連する第１の信号を測定することと、
    前記第１のナノポアセルを前記アナログ測定回路から切り離すことと、
    前記ナノポアセルのセットの第２のナノポアセルを前記アナログ測定回路に接続することと、
    前記アナログ測定回路を使用して、前記第２のナノポアセルの前記ナノポアの状態に関連する第２の信号を測定することと、
    前記第２のナノポアセルを前記アナログ測定回路から切り離すこと、
    を含む、前記方法。
18. 前記第１の信号は、電流信号又は電圧信号である、請求項１７に記載の方法。
19. 前記アナログ測定回路が、積分キャパシタ及びバッファを含む、請求項１７〜１８のいずれか一項に記載の方法。
20. 請求項１７〜１９のいずれか一項に記載の方法であって、前記第１の信号を測定することは、
    前記アナログ測定回路を前記共有読み出しバスに接続することであって、
    前記共有読み出しバスが、アナログ−デジタル変換回路に接続されていること、
    を含む、前記方法。
21. 上記の前記方法のいずれかの動作を実行するために配列決定システムを制御するための複数の命令を格納するコンピュータ可読媒体を含むコンピュータ製品。
22. 配列決定システムであって、
    請求項２１に記載の前記コンピュータ製品と、
    前記コンピュータ可読媒体に記憶された命令を実行するための１つ又は複数の回路、
    を含む配列決定システム。
23. 上記の方法のいずれかを実行するための手段を含むシステム。
24. 上記の方法のいずれかを実行するように構成されたシステム。
25. 上記の前記方法のいずれかのステップをそれぞれ実行するモジュールを含むシステム。
    

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