JP2021527910A - メモリデバイスを使用するウエイトストイレージ - Google Patents

メモリデバイスを使用するウエイトストイレージ Download PDF

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Abstract

神経系に存在し得る神経生物学的アーキテクチャを模倣するための方法、システム、および装置が本明細書に記載される。メモリデバイスは、値を格納するように構成されたメモリユニットを含み得る。メモリユニットは、第１のメモリセル（例えば、アグレッサーメモリセル）と、複数の他のメモリセル（例えば、ヴィクティムメモリセル）とを含み得る。メモリユニットは、アナログ値を格納するために、アクセス動作に基づき得るヴィクティムメモリセルの熱外乱を使用し得る。アクセス動作（例えば、書き込み動作）の期間中にアグレッサーメモリセルによって出力される熱エネルギーは、アグレッサーメモリセルとヴィクティムメモリセルの少なくとも一部との間の熱的関係に基づいてヴィクティムメモリセルの状態を変化させ得る。メモリユニットは、読み出し動作中にヴィクティムメモリセルの重みを検出して結合することにより読み出され得る。

Description

以下は、概してメモリデバイスに関し、より具体的には、メモリデバイスを使用するウエイトストイレージに関する。
［相互参照］
本出願は、２０１８年６月６日に出願され、本出願の譲受人に譲渡され、参照によりその全体が本明細書に組み込まれる、“Ｗｅｉｇｈｔ Ｓｔｏｒａｇｅ Ｕｓｉｎｇ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ”と題されたＢｏｎｉａｒｄｉらによる米国特許出願第１６／００１，７９０号の優先権を主張する。
メモリデバイスは、コンピュータ、無線通信装置、カメラ、デジタルディスプレイなどの各種電子デバイス（装置）に情報を格納するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることで格納される。例えば、バイナリデバイスは、２つの状態を有し、しばしば論理“１”または論理“０”で示される。他のシステムでは、２以上の状態が格納されてもよい。格納された情報にアクセスするために、電子デバイスの構成要素は、メモリデバイスに格納された状態を読み取ってもよいし、検知してもよい。情報を格納するために、電子デバイスの構成要素は、メモリデバイスに状態を書き込んでもよく、または、プログラムしてもよい。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気式ＲＡＭ（ＭＲＡＭ）、抵抗膜式ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）など、様々なタイプのメモリデバイスが存在している。メモリデバイスは、揮発性であっても、不揮発性であってもよい。不揮発性メモリ（例えばＦｅＲＡＭ）は、外部電源がない場合でも、その格納された論理状態を長時間維持し得る。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、時間の経過とともに、それらの格納された状態を失い得る。
メモリデバイスの改善は、一般に、数ある基準のうちで、メモリセル密度を増加すること、読み出し／書き込み速度を増加すること、信頼性を増加すること、データ保持を増加すること、消費電力を低減すること、または製造コストを低減すること、などを含み得る。
本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするメモリセルの３次元アレイを含むメモリデバイスの例示的な図を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートする３次元メモリアレイの例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするメモリアレイの例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするメモリアレイの熱的トポロジーの例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするニューラルメモリユニットの書き込み動作中のヴィクティムメモリセルの電圧閾値を示す図の例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするニューラルメモリユニットの読み出し動作の特徴を示すメモリアレイの例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートする装置のブロック図を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージのための方法を例示する。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージのための方法を例示する。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージのための方法を例示する。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージのための方法を例示する。
ニューラルネットワークでは、シナプスの重みは、２つのノード（例えば、ニューロン）間の接続の強さや振幅を指し得る。ニューラルネットワークを介して伝送される情報の性質および内容は、ノード間に形成されるシナプスの特性（例えば、シナプスの重み）に部分的に基づき得る。ニューロモーフィックシステムおよびニューロモーフィックデバイスは、とりわけ、従来のコンピュータアーキテクチャでは不可能であり得る結果を達成するように設計され得る。例えば、ニューロモーフィックシステムは、学習、視覚処理（ｖｉｓｉｏｎ ｏｒ ｖｉｓｕａｌ ｐｒｏｃｅｓｓｉｎｇ）、聴覚処理、高度なコンピューティング、または他のプロセス、あるいはそれらの組み合わせなどの生物学的システムに、より一般的に関連する結果を達成するために使用され得る。
神経系に存在し得る神経生物学的アーキテクチャを模倣するように、および／またはシナプスの重みを格納するように構成されたシステム、デバイス、ならびに方法が、本明細書に記載される。メモリデバイスは、アナログ値などの値を格納するように構成された少なくとも１つのメモリユニットを含み得る。メモリユニットは、第１のメモリセル（例えば、アグレッサー（ａｇｇｒｅｓｓｏｒ）メモリセル）と、複数の他のメモリセル（例えば、ヴィクティム（ｖｉｃｔｉｍ）メモリセル）とを含み得る。メモリユニットおよび／または関連する構成要素は、値（例えば、アナログ値）を格納するために、アクセス動作（例えば、書き込み動作）の期間中にアグレッサーメモリセルによって引き起こされ得るヴィクティムメモリセルの熱外乱を使用し得る。書き込み動作中にアグレッサーメモリセルによって出力される熱エネルギーは、アグレッサーメモリセルと、ヴィクティムメモリセルのそれぞれではないにしても、少なくとも１つのヴィクティムメモリセルとの間の熱的関係に基づいて、ヴィクティムメモリセルの状態を変化させ得る。メモリユニットは、場合によっては、読み出し動作中に、ヴィクティムメモリセルの重みを検出して結合することにより読み出され得る。
以上に紹介した本開示の特徴は、図１〜図２のメモリデバイスの文脈で以下にさらに記載される。次に、具体的な例として、図３〜図１１のメモリデバイスのニューラルメモリユニットについて記載する。本開示のこれらの特徴および他の特徴は、メモリデバイスを使用するウエイトストイレージに関連する装置図、システム図、およびフローチャートを参照して、さらに図示され、記載される。
図１は、本開示の様々な実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするメモリデバイス１００の例を示す。また、メモリデバイス１００は、電子メモリ装置と呼ばれてもよい。図１は、メモリデバイス１００の様々な構成要素および特徴の例示的な表現である。そのような、メモリデバイス１００の構成要素および特徴は、機能的な相互関係を例示するために示されており、メモリデバイス１００内でのそれらの実際の物理的な位置を示すためではないことが理解されるべきである。図１に示す例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイ１０２を含む。３次元メモリアレイ１０２は、異なる状態を格納するようにプログラムされ得るメモリセル１０５を含む。いくつかの実施形態では、各メモリセル１０５は、論理０および論理１を示す２つの状態を格納するようにプログラム可能であってよい。いくつかの実施形態では、メモリセル１０５は、２を超える論理状態を格納するように構成されてもよい。メモリセル１０５は、いくつかの実施形態では、自己選択（ｓｅｌｆ−ｓｅｌｅｃｔｉｎｇ）メモリセルを含み得る。メモリセル１０５は、別のタイプのメモリセル、例えば、３ＤＸＰｏｉｎｔ（商標）メモリセル）、ストイレージ構成要素および選択構成要素を含むＰＣＭセル、ＣＢＲＡＭセル、またはＦｅＲＡＭセルを含み得ることが理解されるべきである。図１に含まれるいくつかの要素は、数字の標識でラベル付けされているが、描かれた特徴の視認性と明瞭性を高める努力として、それらが同じであるか、または類似していると理解されるであろうにもかかわらず、他の対応する要素はラベル付けされていない。
３次元メモリアレイ１０２は、互いに重ねて形成された２以上の２次元（２Ｄ）メモリアレイを含み得る。これは、単一のダイまたは基板上に配置または作成され得るメモリセルの数を、単一の２次元アレイと比較して増加させ得、その結果、製造コストを削減したり、メモリデバイスの性能を向上させたり、またはその両方をなし得る。図１に描かれた例では、メモリアレイ１０２は、２つのレベルのメモリセル１０５（例えば、メモリセル１０５ａおよびメモリセル１０５ｂ）を含み、それゆえ、３次元メモリアレイとみなされてもよい。しかしながら、レベルの数は２つに限定されるものではなく、他の例では、追加のレベルを含んでもよい。各レベルは、メモリセル１０５が各レベルにわたって互いに（正確に、重なり合って、またはおおよそ）整列し得るように整列または配置されてもよく、それによってメモリセルスタック１４５を形成する。
いくつかの実施形態では、メモリセル１０５の各行はワード線１１０に接続され、メモリセル１０５の各列はディジット線１１５（ビット線と呼ばれることもある）に接続される。ワード線１１０およびディジット線１１５の両方は、一般的にアクセス線と呼ばれ得る。さらに、アクセス線は、メモリデバイス１００の１つのデッキにおける１または複数のメモリセル１０５に対する（例えば、アクセス線の下のメモリセル１０５に対する）ワード線１１０として機能してもよく、およびメモリデバイスの別のデッキにおける１または複数のメモリセル１０５に対する（例えば、アクセス線の上のメモリセル１０５に対する）ディジット線１１５として機能してもよい。したがって、ワード線およびディジット線、あるいはそれらの類似物への参照は、理解または働きを損なうことなく互換性がある。ワード線１１０およびディジット線１１５は、互いに実質的に垂直であってもよく、メモリセルのアレイをサポートしてもよい。
一般に、１つのメモリセル１０５は、ワード線１１０およびディジット線１１５などの２つのアクセス線の交点に配置され得る。この交点は、メモリセル１０５のアドレスと呼ばれ得る。ターゲットメモリセル１０５は、通電された（例えば、駆動された）ワード線１１０と通電された（例えば、駆動された）ディジット線１１５との交点に配置されたメモリセル１０５であってよく、すなわち、ワード線１１０およびディジット線１１５は、その交点でメモリセル１０５を読み出しまたは書き込みするために、ワード線１１０およびディジット線１１５の両方が通電されてもよい。同じワード線１１０またはディジット線１１５と電子的に通信している（例えば、接続している）他のメモリセル１０５は、非ターゲットメモリセル１０５と呼ばれてもよい。
図１に示すように、メモリセルスタック１４５の２つのメモリセル１０５は、ディジット線１１５などの共通の伝導線を共有し得る。すなわち、ディジット線１１５は、上部メモリセル１０５ｂと下部メモリセル１０５ａとに結合され得る。他の構成も可能であり得、例えば、第３の層（図示せず）は、ワード線１１０を上部メモリセル１０５ｂと共有し得る。
場合によっては、電極は、メモリセル１０５をワード線１１０またはディジット線１１５に結合し得る。電極という用語は、電気伝導体を指してよく、メモリデバイス１００の要素または構成要素間に伝導性経路を提供するトレース、ワイヤ、伝導線、伝導層、または同種のものを含み得る。それゆえ、電極という用語は、場合によっては、ワード線１１０またはディジット線１１５などのアクセス線を指してよく、また、場合によっては、アクセス線とメモリセル１０５との間の電気的接触として採用される追加の伝導性要素を指してもよい。いくつかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に配置されたカルコゲニド材料を含み得る。第１の電極は、カルコゲニド材料をワード線１１０に結合してよく、また、第２の電極は、カルコゲニド材料をディジット線１１５に結合してよい。第１の電極および第２の電極は、同じ材料（例えば、カーボン）であってもよいし、異なる材料であってもよい。他の実施形態では、メモリセル１０５は、１または複数のアクセス線と直接結合されてよく、また、アクセス線以外の電極は省略されてもよい。
ワード線１１０およびディジット線１１５を駆動または選択することにより、メモリセル１０５に対して読み出しおよび書き込みなどの動作が実行され得る。ワード線１１０またはディジット線１１５を駆動または選択することは、それぞれの線に電圧を印加することを含み得る。ワード線１１０およびディジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドープされた半導体、または他の導電性材料、合金、化合物などの伝導性材料で作られ得る。
いくつかのアーキテクチャでは、セルの論理格納デバイス（例えば、ＣＢＲＡＭセルの抵抗性構成要素、ＦｅＲＡＭセルの容量性構成要素）は、選択構成要素によってディジット線から電気的に絶縁され得る。ワード線１１０は、選択構成要素に接続されてよく、また、選択構成要素を制御してよい。例えば、選択構成要素はトランジスタであってよく、ワード線１１０はトランジスタのゲートに接続されてよい。あるいは、選択構成要素は、カルコゲニド材料を含み得る可変抵抗構成要素であってもよい。ワード線１１０を駆動すると、メモリセル１０５の論理格納デバイスと、それに対応するディジット線１１５との間に電気的な接続または閉回路をもたらし得る。その後、メモリセル１０５の読み出しまたは書き込みのいずれかのために、ディジット線はアクセスされ得る。メモリセル１０５を選択すると、その結果として得られた信号は、格納された論理状態を決定するために使用され得る。場合によっては、第１の論理状態は、メモリセル１０５を通る電流がないか、または無視できるほど小さい電流と対応していてよく、一方、第２の論理状態は、有限の電流と対応していてよい。
場合によっては、メモリセル１０５は、２つの端子を有する自己選択メモリセルを含んでよく、個別の選択構成要素は省略されてもよい。そのような場合、自己選択メモリセルの一方の端子はワード線１１０に電気的に接続されてよく、自己選択メモリセルの他方の端子はディジット線１１５に電気的に接続されてよい。
メモリセル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を介して制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を駆動し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なディジット線１１５を駆動し得る。例えば、メモリアレイ１０２は、ＷＬ＿Ｔ１からＷＬ＿ＴＭおよびＷＬ＿Ｂ１からＷＬ＿ＢＭとラベル付けされた複数のワード線１１０と、ＤＬ＿１からＤＬ＿Ｎとラベル付けされた複数のディジット線１１５とを含み得、ここで、ＭおよびＮはアレイサイズに依存する。それゆえ、ワード線１１０およびディジット線１１５（例えばＷＬ＿２およびＤＬ＿３）を駆動することにより、それらの交点のメモリセル１０５はアクセスされ得る。
アクセスされると、メモリセル１０５は、メモリセル１０５の格納された状態を決定するために、検知構成要素１２５によって読み取られてもよいし、検知されてもよい。例えば、電圧は、（対応するワード線１１０およびディジット線１１５を用いて）メモリセル１０５に印加され得、そのメモリセル１０５を結果として通る電流の存在は、印加された電圧およびメモリセル１０５の閾値電圧に依存し得る。場合によっては、２以上の電圧が印加され得る。さらに、印加された電圧が電流の流れをもたらさない場合、検知構成要素１２５によって電流が検出されるまで、他の電圧が印加され得る。電流の流れがもたらされた電圧を評価することにより、メモリセル１０５の格納された論理状態が決定され得る。場合によっては、電流の流れが検出されるまで、電圧は、大きさがランプアップされてもよい。他の場合には、電流が検出されるまで、所定の電圧が順次印加されてもよい。同様に、電流はメモリセル１０５に適用され得、電流を生成するための電圧の大きさは、メモリセル１０５の電気抵抗または閾値電圧に依存し得る。
場合によっては、メモリセル１０５（例えば、相変化メモリセルまたは自己選択メモリセル）は、カルコゲニド材料を含み得る。メモリセルのカルコゲニド材料は、アクセス動作の期間中、アモルファス状態のままであってもよい。場合によっては、メモリセルを操作することは、メモリセルの特定の閾値電圧を決定するために、様々な形状のプログラミングパルスをメモリセルに適用することを含み得る。すなわち、メモリセルの閾値電圧は、プログラミングパルスの形状を変えることによって変更され得、これは、メモリセル内のカルコゲニド材料の局所的な組成を変化させ得る。
メモリセルの特定の閾値電圧は、メモリセルに様々な形状の読み出しパルスを適用することによって決定され得る。例えば、読み出しパルスの印加電圧がメモリセルの特定の閾値電圧を超える場合、有限量の電流がメモリセルを通って流れ得る。同様に、読み出しパルスの印加電圧がメモリセルの特定の閾値電圧よりも小さい場合、感知できる量の電流はメモリセルを通って流れなくてよい。いくつかの実施形態では、検知構成要素１２５は、メモリセル１０５を通る電流の流れまたはその欠乏を検出することによって、選択されたメモリセル１０５に格納された情報を読み出し得る。このように、メモリセル１０５（例えば、相変化メモリセルまたは自己選択メモリセル）は、メモリセル１０５を通って電流が流れる閾値電圧レベルがメモリセル１０５によって格納された論理状態を示す場合、カルコゲニド材料に関連付けられた閾値電圧レベル（例えば、２つの閾値電圧レベル）に基づいて１ビットのデータを格納し得る。場合によっては、メモリセル１０５は、一定数の異なる閾値電圧レベル（例えば、３つ以上の閾値電圧レベル）を示し得、それによって２ビット以上のデータを格納する。
検知構成要素１２５は、検知されたメモリセル１０５に関連付けられた信号の差を検出して増幅するために、様々なトランジスタまたは増幅器を含み得、これはラッチング（ｌａｔｃｈｉｎｇ）と呼ばれ得る。その後、メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を介して出力され得る。場合によっては、検知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であってよい。あるいは、検知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続されるか、または電子的に通信してよい。図１はまた、検知構成要素１２５ａ（破線のボックス内）を配置する代替的なオプションを示す。当業者は、検知構成要素１２５が、その機能的な目的を失うことなく、列デコーダまたは行デコーダのいずれかに関連付けられ得ることを理解するであろう。
メモリセル１０５は、関連するワード線１１０およびディジット線１１５を同じように駆動して設定または書き込みされ得、そして、少なくとも１つの論理値がメモリセル１０５に格納され得る。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれるべきデータ（例えば入力／出力１３５）を受け入れ得る。
いくつかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、格納された論理状態を劣化または破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込みまたはリフレッシュの操作が実行され得る。ＤＲＡＭでは、例えば、検知動作中にコンデンサが部分的にまたは完全に放電され得、格納された論理状態が破壊されることがあるので、検知動作後に論理状態が再度書き込まれ得る。さらに、いくつかのメモリアーキテクチャでは、単一のワード線１１０を駆動することは、（例えば、ワード線１１０に結合されている）行内のすべてのメモリセルの放電をもたらし得、それゆえ、行内のいくつかまたはすべてのメモリセル１０５は、再書き込みされる必要があり得る。しかし、自己選択メモリ、ＰＣＭ、ＣＢＲＡＭ、ＦｅＲＡＭ、ＮＡＮＤメモリなどの不揮発性メモリでは、メモリセル１０５にアクセスしても論理状態が破壊されなくてもよく、それゆえ、メモリセル１０５にアクセスした後の再書き込みが不要であってもよい。
メモリコントローラ１４０は、各種の構成要素（例えば、行デコーダ１２０、列デコーダ１３０、検知構成要素１２５を介して、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。場合によっては、行デコーダ１２０、列デコーダ１３０、および検知構成要素１２５のうちの１または複数は、メモリコントローラ１４０と同じ場所に配置され得る。メモリコントローラ１４０は、所望のワード線１１０およびディジット線１１５を駆動するために、行アドレス信号および列アドレス信号を生成し得る。また、メモリコントローラ１４０は、メモリデバイス１００の動作中に使用される様々な電圧または電流を生成し、制御し得る。一般に、本明細書で論じられる適用された電圧または電流の振幅、形状、極性、および／または持続時間は、調整または変えられ得、メモリデバイス１００の動作において論じられる様々な動作に対して異なり得る。さらに、メモリアレイ１０２内の１つ、複数、またはすべてのメモリセル１０５は、同時にアクセスされてもよく、例えば、メモリアレイ１０２の複数またはすべてのセルは、すべてのメモリセル１０５、またはメモリセル１０５のグループが単一の論理状態に設定されるリセット動作中に同時にアクセスされ得る。
メモリデバイス１００の様々なメモリセル１０５は、アナログ値を格納するように構成されたメモリユニットにグループ化され得る。メモリユニットは、神経生物学的アーキテクチャを模倣するように構成され得る。メモリユニットは、一つの例示的な値として、アナログ値を格納するために、カルコゲニドメモリの特性および熱外乱を活用し得る。メモリユニットは、場合によっては、第１のメモリセル（例えば、アグレッサーメモリセル）と、異なるアクセス線（例えば、ワード線および／またはディジット線）上に配置された少なくとも１つの他のメモリセル（例えば、ヴィクティムメモリセル）とを含み得る。動作（例えば、書き込み動作）の期間中にアグレッサーメモリセルによって出力される熱エネルギーは、アグレッサーメモリセルと少なくとも１つのヴィクティムメモリセルとの間の熱的関係に基づいて、ヴィクティムメモリセルの状態を変更し得る。
図２は、本開示の様々な実施形態に係るメモリデバイスを用いるウエイトストイレージをサポートする３次元メモリアレイ２００の例を示す。メモリアレイ２００は、図１を参照して記載されるメモリアレイ１０２の一部の例であり得る。メモリアレイ２００は、基板２０４の上に配置されたメモリセルの第１のアレイまたはデッキ２０５ａと、第１のアレイまたはデッキ２０５ａの上に配置されたメモリセルの第２のアレイまたはデッキ２０５ｂとを含み得る。また、メモリアレイ２００は、図１を参照して記載されるように、ワード線１１０の例であり得るワード線１１０ａおよびワード線１１０ｂと、ディジット線１１５の例であり得るディジット線１１５ａとを含み得る。図２に描かれた例に示されるように、第１のデッキ２０５ａおよび第２のデッキ２０５ｂのメモリセルは、それぞれ自己選択メモリセルを含んでよい。いくつかの例では、第１のデッキ２０５ａおよび第２のデッキ２０５ｂのメモリセルは、それぞれ、クロスポイントアーキテクチャ（例えばＣＢＲＡＭセルまたはＦｅＲＡＭセル）に適し得る別のタイプのメモリセルを含み得る。図２に含まれるいくつかの要素は、数字の標識でラベル付けされるが、描かれた特徴の視認性と明瞭性を高める努力として、それらが同じであるか、または類似していると理解されるであろうにもかかわらず、他の対応する要素はラベル付けされていない。
場合によっては、第１のデッキ２０５ａの自己選択メモリセルは、それぞれ、第１の電極２１５ａ、カルコゲニド材料２２０ａ、および第２の電極２２５ａを含み得る。また、第２のデッキ２０５ｂの自己選択メモリセルは、それぞれ第１の電極２１５ｂ、カルコゲニド材料２２０ｂ、および第２の電極２２５ｂを含み得る。いくつかの実施形態では、アクセス線（例えば、ワード線１１０、ディジット線１１５）は、電極２１５または２２５の代わりに、電極層（例えば、コンフォーマル層）を含み得、それゆえ、アクセス線は、多層のアクセス線を含み得る。そのような実施形態では、アクセス線の電極層は、メモリ材料（例えば、カルコゲニド材料２２０）と連結（ｉｎｔｅｒｆａｃｅ ｗｉｔｈ）し得る。いくつかの実施形態では、アクセス線（例えば、ワード線１１０、ディジット線１１５）は、電極層またはその間の電極を介さずに、メモリ材料（例えば、カルコゲニド材料２２０）と直接連結し得る。
第１のデッキ２０５ａおよび第２のデッキ２０５ｂの自己選択メモリセルは、いくつかの実施形態では、各デッキ２０５ａ、および２０５ｂの対応する（たとえば、ｙ方向に垂直に位置合わせされた）自己選択メモリセルが、図１を参照して説明されるように、ディジット線１１５またはワード線１１０を共有し得るように、共通の伝導線を有し得る。たとえば、第２のデッキ２０５ｂの第１の電極２１５ｂと、第１のデッキ２０５ａの第２の電極２２５ａとは両方とも、ディジット線１１５ａが（ｙ方向において）垂直に位置合わせされ隣接する自己選択メモリセルによって共有されるように、ディジット線１１５ａに結合され得る。
いくつかの実施形態では、メモリアレイ２００は、第２のデッキ２０５ｂの第１の電極２１５ｂが、追加のディジット線と結合され得、第１のデッキ２０５ａの第２の電極２２５ａが、ディジット線１１５ａと結合され得るように、追加のディジット線（図示せず）を含み得る。追加のディジット線は、ディジット線１１５ａから電気的に絶縁されていてよい（例えば、追加のディジット線とディジット線１１５ａとの間に絶縁材料が介在してもよい）。その結果、第１のデッキ２０５ａおよび第２のデッキ２０５ｂは分離され得、そして、互いに独立して動作し得る。場合によっては、アクセス線（たとえば、ワード線１１０またはディジット線１１５のいずれか）は、各クロスポイントにおけるそれぞれのメモリセルのための選択構成要素（たとえば、アクセス線と一体化された１または複数の薄膜材料として構成され得る２端子セレクタデバイス）を含み得る。したがって、アクセス線と選択構成要素とはともに、アクセス線と選択構成要素との両方として機能する材料の複合層を形成し得る。
メモリアレイ２００のアーキテクチャは、図２に例示されるように、メモリセルが、ワード線１１０とディジット線１１５との間のトポロジカルなクロスポイントにおいて形成され得るので、場合によっては、クロスポイントアーキテクチャの例と呼ばれ得る。そのようなクロスポイントアーキテクチャは、他のいくつかのメモリアーキテクチャと比較して、製造コストが低く、比較的高密度のデータストレージを提供し得る。たとえば、クロスポイントアーキテクチャを備えたメモリアレイは、エリアが縮小されたメモリセルを有し得、その結果、他のいくつかのアーキテクチャと比較して、増加されたメモリセル密度をサポートし得る。たとえば、クロスポイントアーキテクチャは、４Ｆ２メモリセルエリアを有し、ここでＦは、最も小さいフィーチャーサイズ（たとえば、最小フィーチャーサイズ）であり、３端子選択構成要素を備えるような６Ｆ２メモリセルエリアを有する他のアーキテクチャと比較される。たとえば、ＤＲＡＭメモリアレイは、３端子デバイスであるトランジスタを、各メモリセルの選択構成要素として使用し得、それゆえ、所与の数のメモリセルを含むＤＲＡＭメモリアレイは、同数のメモリセルを含むクロスポイントアーキテクチャを備えるメモリアレイと比較して、より大きなメモリセルエリアを有し得る。
図２の例は、２つのメモリデッキを示し、他の構成は、任意の数のデッキを含み得る。いくつかの実施形態では１または複数のメモリデッキは、カルコゲニド材料２２０を含む自己選択メモリセルを含み得る。他の実施形態では、１または複数のメモリデッキは、強誘電体材料を含むＦｅＲＡＭセルを含み得る。さらに別の実施形態では、１または複数のメモリデッキは、金属酸化物またはカルコゲニド材料を含むＣＢＲＡＭセルを含み得る。カルコゲニド材料２２０は、たとえば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、およびシリコン（Ｓｉ）の合金などのカルコゲニドガラスを含み得る。いくつかの実施形態では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、およびゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と呼ばれ得る。
メモリセルは、場合によってはアナログ値であるか、またはアナログ値を含む値を格納するように構成され得るメモリユニットの一部として組み込まれ得る。いくつかのメモリデバイスにおいて、カルコゲニド材料２２０ａに電子パルスを適用することは、カルコゲニド材料２２０ａに影響を与えることがあり、それは、場合によっては、物理的な形態を変化させることを含み得る。いくつかのカルコゲニド材料２２０ａの物理的形態は、アモルファス状態および結晶状態を含む。これらの物理的形態の抵抗は異なるため、それにより、カルコゲニド材料２２０ａは論理（例えば、デジタル論理）を格納することが可能になる。いくつかのカルコゲニドメモリシステムでは、カルコゲニド材料２２０ａをアモルファス状態にするために、コントローラは、カルコゲニド材料２２０ａを電気パルスで加熱し、そのパルスを除去することによってカルコゲニド材料２２０ａを急速に冷却し得る。急冷すると、カルコゲニド材料２２０ａの構造が秩序を失い、それゆえ抵抗性が高くなり得る。いくつかのＰＣＭシステムでは、カルコゲニド材料２２０ａを結晶状態にするために、コントローラは、カルコゲニド材料２２０ａを電気パルスで加熱し、その電気パルスをランプダウンすることによってカルコゲニド材料２２０ａをゆっくりと冷却し得る。ゆっくりとした冷却は、カルコゲニド材料２２０ａの構造により規則的になるための時間を提供し得、それにより抵抗が少なくなり得る。メモリデバイスのメモリユニットは、カルコゲニド材料のこれらの特性を利用して、複数のメモリセルを含むメモリユニットにアナログ値を格納し得る。各メモリユニットは、カルコゲニド材料２２０ａを含む複数のメモリセル１０５ａを含み得る。
図３は、本開示の様々な実施形態に係るメモリデバイスを用いたウエイトストイレージをサポートするメモリアレイ３００の例を示す。メモリアレイ３００は、図１および図２を参照して記載したメモリデバイス１００の一部の例であり得る。メモリアレイ３００は、値または重み（例えば、アナログ値またはアナログの重み）を格納するように構成されたニューラルメモリユニット３０５を含み得る。ニューラルメモリユニット３０５は、神経系に存在し得る神経生物学的アーキテクチャを模倣するように構成され得、および／または１つ以上のシナプスの重みを格納するように構成され得る。このように、ニューラルメモリユニット３０５は、ニューロモーフィックシステムおよび／またはニューラルネットワークの一部の例であり得る。
ニューロモーフィックシステムのいくつかは、シナプスの値（または重み）を格納するために、ＰＣＭデバイスまたは自己選択メモリデバイスなどの抵抗変化ＲＡＭ（ＲＲＡＭ）を使用し得る。そのような抵抗変化メモリは、複数のレベルを格納するように構成されたメモリセルを含み得、および／または広い検知ウィンドウを有し得る。このようなタイプのメモリは、パルス（例えば、スパイク）制御によってトレーニング動作を実行するように構成され得る。このようなトレーニング動作は、スパイクタイミング依存性可塑性（ＳＴＤＰ）を含み得る。ＳＴＤＰは、ノード（例えば、ニューロン）間で伝達されるスパイク間の相関によって誘導されるヘブの学習（Ｈｅｂｂｉａｎ ｌｅａｒｎｉｎｇ）の形態であり得る。ＳＴＤＰは、ノード（例えばニューロン）間の接続の強さを調整する処理の一例であり得る。
ニューラルネットワークにおいて、シナプスの重みは、２つのノード間の接続の強さまたは振幅を指し得る。ニューラルネットワークを介して伝送される情報の性質および内容は、ニューロン間に形成される接続（例えば、シナプス）の特性（例えば、シナプス重み）に部分的に基づき得る。ニューロモーフィックシステムは、従来のコンピュータアーキテクチャでは不可能であり得る結果が達成されるように設計され得る。例えば、ニューロモーフィックシステムは、学習、視覚または視覚処理、聴覚処理、高度なコンピューティング、または他のプロセス、あるいはそれらの組み合わせなどの生物学的システムに、より一般的に関連する結果を達成するために使用され得る。
シナプスの重みは、場合によっては、メモリデバイス（例えば、抵抗変化メモリデバイス、カルコゲニドを含むメモリデバイス）におけるメモリセルの抵抗／閾値電圧としてシミュレートされてもよいし、そうでなければ関連していてもよい。場合によっては、メモリセルに送達されるパルスの数は、抵抗変化メモリセルまたはカルコゲニドを含むメモリセルなどのメモリセルの抵抗または閾値電圧と相関し得る。このような場合、メモリセルのアナログ抵抗または閾値電圧は、ニューロモーフィックシステムにおけるシナプスの重みを表し得る。
しかしながら、いくつかの抵抗変化メモリ技術は、シナプスの重みを表し得る広い範囲のアナログ値を格納するのに十分な広さの検知ウィンドウを特徴としなくてもよい。例えば、３ＤＸＰメモリセルは、高速な状態遷移および他の特徴を有し得、これは、より直線的なスケールである閾値電圧読み出しを引き起こし得、それゆえ、３ＤＸＰメモリアレイ内の個々のメモリセルの学習能力を制限する結果となり得る。
メモリデバイス（例えば、３ＤＸＰメモリデバイスなどの抵抗変化メモリデバイス）は、神経生物学的アーキテクチャを模倣するように構成され、シナプスの重みを表し得る値（例えば、アナログ値）を格納するように構成された１または複数のニューラルメモリユニット３０５を含み得る。ニューラルメモリユニット３０５は、アグレッサーメモリセル３１０（例えば、一次メモリセル）と、複数のヴィクティムメモリセル３１５（例えば、二次メモリセル）とを含み得る。メモリセルとしては、相変化メモリセル、抵抗変化メモリセル、カルコゲニド材料を含むメモリセルなどが例示され得る。ヴィクティムメモリセル３１５は、メモリセルの配列において、アグレッサーメモリセル３１０に隣接して配置され得る（例えば、ヴィクティムメモリセルは、介在するメモリセルによってアクセス線に沿ってアグレッサーメモリセルから分離されなくてよい）。場合によっては、アグレッサーメモリセル３１０および複数のヴィクティムメモリセル３１５は、メモリセルの同じデッキ内に配置され得る。場合によっては、アグレッサーメモリセル３１０および複数のヴィクティムメモリセルの少なくとも１つは、メモリセルの異なるデッキ内に配置され得る。
ニューラルメモリユニット３０５のメモリセルは、複数のディジット線３２０（例えば、ＤＬ１、ＤＬ２、およびＤＬ３）と、複数のワード線３２５（例えば、ＷＬ１、ＷＬ２、およびＷＬ３）とに結合され得る。アグレッサーメモリセル３１０は、第２のディジット線３２０ｂ（例えば、ＤＬ２）と、第２のワード線３２５ｂ（例えば、ＷＬ２）とに結合され得る。ヴィクティムメモリセル３１５の各々は、第２のディジット線３２０ｂまたは第２のワード線３２５ｂのうちの少なくとも１つと結合され得る。場合によっては、各ヴィクティムメモリセル３１５は、アグレッサーメモリセル３１０と１つのアクセス線を共有し、また、アグレッサーメモリセル３１０と結合されていない１つのアクセス線と結合されている。
各ヴィクティムメモリセル３１５は、アグレッサーメモリセル３１０と熱的関係３３０を有し得る。熱的関係３３０は、ヴィクティムメモリセル３１５とアグレッサーメモリセル３１０との間の熱結合を規定し得る。例えば、熱的関係３３０が強ければ強いほど、２つのメモリセル間で転送され得る熱エネルギーの量が大きくなる。場合によっては、アグレッサーメモリセル３１０と各ヴィクティムメモリセル３１５との間の熱的関係３３０は異なる。
ニューラルメモリユニット３０５は、アグレッサーメモリセル３１０によって開始されたヴィクティムメモリセル３１５の熱外乱を利用して、アナログ値を格納し得る。例えば、パルスがアグレッサーメモリセル３１０に適用されると、各ヴィクティムメモリセル３１５は、個別のヴィクティムメモリセル３１５とアグレッサーメモリセル３１０との間の熱的関係３３０に基づいて、熱エネルギーの量を受け取り得る。場合によっては、この熱エネルギーを熱外乱と呼び得る。ヴィクティムメモリセル３１５の閾値電圧は、アグレッサーメモリセル３１０から受けた熱エネルギーの量に基づいて変化し得る。メモリアレイ３００は、これらの熱外乱特性を利用して、アナログ値などの値をニューラルメモリユニット３０５に格納するように構成され得る。
ニューラルメモリユニット３０５の熱結合特性の一例について記載する。第１のヴィクティムメモリセル３１５は、アグレッサーメモリセル３１０と第１の熱的関係３３０を有し得る。第２のヴィクティムメモリセル３１５ｂは、アグレッサーメモリセル３１０と第２の熱的関係３３０ｂを有し得る。第３のヴィクティムメモリセル３１５ｃは、アグレッサーメモリセル３１０と第３の熱的関係３３０ｃを有し得る。第４のヴィクティムメモリセル３１５ｄは、アグレッサーメモリセル３１０と第４の熱的関係３３０ｄを有し得る。各熱的関係（３３０ａ、３３０ｂ、３３０ｃ、３３０ｄ）は異なっていてもよい（または、場合によっては、複数の熱的関係の少なくとも一部が同じであり得る一方、複数の熱的関係の一部は異なり得るようである）。ニューラルメモリユニット３０５の書き込み動作の期間中、パルスがアグレッサーメモリセル３１０に適用され得る。パルスをアグレッサーメモリセル３１０に適用することに応答して、各ヴィクティムメモリセル３１５の閾値電圧は、熱的関係３３０に基づいて異なる速度（ｒａｔｅ、変化率）で侵食され得る。メモリアレイ３００は、ヴィクティムメモリセル３１５の閾値電圧の組み合わせに基づいて、ニューラルメモリユニット３０５とのやり取りで異なるアナログ値を格納および／または読み出すように構成され得る。ニューラルメモリユニット３０５の書き込み動作についての詳細は、図５を参照してより詳細に記載される。ニューラルメモリユニット３０５の読み出し動作についての詳細は、図６を参照してより詳細に記載される。
メモリアレイ３００は、複数のニューラルメモリユニット３０５を含み得る。場合によっては、メモリセルは、異なるニューラルメモリユニット３０５の間で共有することができない。場合によっては、隣接するニューラルメモリユニットは、アグレッサーメモリセル３１０から斜めに配置されたメモリセル（例えば、第３のディジット線３２０ｃと第３のワード線３２５ｃとの交点に配置されたメモリセル）を含み得る。場合によっては、隣接するメモリセル。
図４は、本開示の様々な実施形態に係るメモリデバイスを用いたウエイトストイレージをサポートするメモリアレイ４００の熱的トポロジーの例を示す。メモリアレイ４００は、メモリセル間の熱的関係を変化させ得るメモリセルの異なるトポロジーを示す。
メモリアレイ４００は、図３を参照して記載されるメモリアレイ３００の例であり得る。メモリアレイ４００は、ニューラルメモリユニット４０５を含み得る。ニューラルメモリユニット４０５は、アグレッサーメモリセル４１０と複数のヴィクティムメモリセル４１５とを含み得る。ニューラルメモリユニット４０５のメモリセルは、複数のディジット線４２０および複数のワード線４２５に結合され得る。各ヴィクティムメモリセル４１５は、アグレッサーメモリセル４１０と熱的関係４３０を有し得る。これらの各特徴は、図３を参照して記載される類似の特徴の例であり得、これらの特徴の全体的な記載はここでは繰り返されない。
熱的関係４３０は、メモリアレイ４００の様々な特性に基づき得る。熱的関係４３０は、アグレッサーメモリセル４１０とヴィクティムメモリセル４１５（例えば、４１５ａ、４１５ｂ、４１５ｃ、および／または４１５ｄ）との間の物理的距離、アグレッサーメモリセル４１０とヴィクティムメモリセル４１５（例えば、４１５ａ、４１５ｂ、４１５ｃ、および／または４１５ｄ）との間に配置された、もしくはそれに結合された伝導性材料の特性、またはアグレッサーメモリセル４１０とヴィクティムメモリセル４１５（例えば、４１５ａ、４１５ｂ、４１５ｃ、および／または４１５ｄ）との間に配置された、もしくはそれに結合された絶縁性材料の特性、あるいはそれら組み合わせに、少なくとも部分的には基づき得る。
メモリアレイ４００の熱的トポロジーは、熱的関係４３０がメモリセル間の物理的距離（例えば、メモリセル間の空間的不均衡）によって影響を受ける例を示している。メモリアレイ４００は、第１のディジット線４２０ａと第２のディジット線４２０ｂとの間の第１の距離４３５（例えば、Ｄ１）が、第２のディジット線４２０ｂと第３のディジット線４２０ｃとの間の第２の距離４４０（例えば、Ｄ２）よりも小さくなるように構築され得る。同様に、メモリアレイ４００は、第１のワード線４２５ａと第２のワード線４２５ｂとの間の第３の距離４４５（例えば、Ｄ３）が、第２のワード線４２５ｂと第３のワード線４２５ｃとの間の第４の距離４５０（例えば、Ｄ４）よりも小さくなるように構築され得る。メモリアレイのそのようなトポロジーは、第１のヴィクティムメモリセル４１５ａが第２のヴィクティムメモリセル４１５ｂよりもアグレッサーメモリセル４１０に物理的に近い位置にあり、第３のヴィクティムメモリセル４１５ｃが第４のヴィクティムメモリセル４１５ｄよりもアグレッサーメモリセル４１０に物理的に近い位置にあるという結果をもたらす。このメモリセル間の物理的距離の違いは、場合によっては、メモリセル間の異なる熱的関係４３０をもたらし得る。あるいは、メモリセル間の物理的距離は異なっていてもよいが、メモリセル間の接続の他の要因または構造的な違いに基づいて、熱的関係は類似していてもよいし、同じであってもよい。
さらに、メモリアレイ４００における伝導性材料および／または絶縁性材料４５５の配置は、熱的関係４３０の１または複数に影響を与えてもよい。例えば、同じディジット線（例えば、アグレッサーメモリセル４１０、第１のヴィクティムメモリセル４１５ａ、および第２のヴィクティムメモリセル４１５ｂ）上に並ぶメモリセルは、熱伝導体として作用し得る連続的なライナー（例えば、シールライナー）を共有し得る。同じディジット線４２０上のメモリセル（例えば、行から行へのトポロジーまたはＲ２Ｒ）によって共有される熱伝導体は、同じワード線４２５を共有するメモリセル（例えば、列から列へのトポロジーまたはＣ２Ｃ）よりも、同じディジット線４２０上のメモリセルに、より近い熱的関係（例えば、構成要素間のより強い熱結合）をもたらし得、ここで、同じ連続的なライナーは、存在しなくてもよい。場合によっては、伝導性材料および／または絶縁性材料４５５は、メモリセル間の熱的関係４３０に影響を与えるために、メモリアレイ４００内に意図的に配置され得る。
いくつかの例では、メモリアレイ４００は、ヴィクティムメモリセル４１５の各々が異なる熱的関係４３０を有する熱的トポロジーを有し得る。熱的関係は、行から行へのトポロジー、列から列へのトポロジー、メモリセル間の空間的不均衡、熱エネルギーを伝導する材料の配置、熱エネルギーから構成要素を絶縁する材料の配置、あるいはそれらの組み合わせに基づき得る。
場合によっては、メモリアレイ４００は、同じディジット線（例えば、ディジット線４２０ｂ）を共有するメモリセルと結合された熱伝導性ライナーと、第３の距離４４５とにより、第１の熱的関係４３０ａが最も近い／最も小さい（例えば、熱結合が最も大きい）熱的トポロジーを有してもよい。第２の熱的関係４３０ｂは、同じディジット線（例えば、ディジット線４２０ｂ）を共有するメモリセルに結合された熱伝導性ライナーと、第３の距離４４５よりも大きい第４の距離４５０とのために、第１の熱的関係４３０ａよりも大きくてよい。第３の熱的関係４３０ｃは、アグレッサーメモリセル４１０と第３のヴィクティムメモリセル４１５ｃとを結合する熱伝導性材料がないことと、第１の距離４３５とのために、第２の熱的関係４３０ｂよりも大きくてよい。第４の熱的関係４３０ｄは、アグレッサーメモリセル４１０と第４のヴィクティムメモリセル４１５ｄとを結合する熱伝導性材料がないことと、第３の距離４４５よりも大きい第２の距離４４０とのために、最大の熱的関係（例えば、最小の熱結合量）であってもよい。
場合によっては、第１の距離４３５と第３の距離４４５とは等しくてもよく、および／または第２の距離４４０と第４の距離４５０とは等しくてもよい。このような状況であっても、メモリセル間に熱伝導性および／または熱絶縁性の材料が存在するために、メモリセル間の熱的関係４３０は異なり得る。例えば、第１の熱的関係４３０ａと第３の熱的関係４３０ｃは、第１の距離４３５と第３の距離４４５とが等しい場合にも、行から行へのトポロジーと列から列へのトポロジーとの違い（例えば、行から行へのトポロジーにおける伝導性ライナーの存在）により、異なっていてもよい。場合によっては、距離４３５、４４０、４４５、４５０はすべて異なっていてもよい。場合によっては、２つ以上の距離４３５、４４０、４４５、４５０が等しくてもよい。
メモリアレイ４００は、熱的トポロジーの一例を示している。他の例では、メモリアレイ４００は、距離４３５、４４０、４４５、４５０、行から行へのトポロジー、列から列へのトポロジー、熱伝導性材料の配置、熱絶縁性材料の配置、またはそれらの組み合わせを変化させることにより、任意の数の熱的トポロジーを示してもよい。
一実施形態では、デバイスまたはシステムは、複数のディジット線、複数のワード線、複数のディジット線および複数のワード線と結合された複数のメモリセルを含むニューラルメモリユニットであって、アナログ値を格納するように構成されたニューラルメモリユニットを含み、ニューラルメモリユニットは、ニューラルメモリユニットの書き込み動作中にプログラミングパルスを受けるように構成された一次メモリセル、および書き込み動作中に一次メモリセルと熱的に結合されるように構成された複数の二次メモリセルを含み、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合されている。
上述したデバイスまたはシステムのいくつかの例において、一次メモリセルと複数の二次メモリセルのうちの第１の二次メモリセルとの間の熱的関係は、一次メモリセルと複数の二次メモリセルのうちの他の二次メモリセルとの間の熱的関係とは異なっていてもよい。
上述のデバイスまたはシステムのいくつかの例では、複数の二次メモリセルは、書き込み動作中に一次メモリセルに適用されるプログラミングパルスに少なくとも部分的に基づいて状態を変更するように構成されていてよい。上述したデバイスまたはシステムのいくつかの例では、熱的関係は、ニューラルメモリユニットの一次メモリセルと二次メモリセルとの間の物理的距離に少なくとも部分的に基づいていてよい。上述のデバイスまたはシステムのいくつかの例では、一次メモリセルと少なくとも１つの二次メモリセルとの間に配置された絶縁性材料であって、熱的関係は、少なくとも部分的には絶縁性材料に基づいていてよい。
上述したデバイスまたはシステムのいくつかの例では、ニューラルメモリユニットによって格納されるアナログ値は、２つのノード間の接続の強さを示すシナプスの重みを含む。上述したデバイスまたはシステムのいくつかの例では、ニューラルメモリユニットによって格納されるアナログ値は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルの抵抗または閾値電圧に少なくとも部分的に基づき得る。
上述のデバイスまたはシステムのいくつかの例では、書き込み動作中に一次メモリセルに１または複数のプログラミングパルスが適用され得る場合、ニューラルメモリユニットの各二次メモリセルは、異なる速度で状態を変化させる。上述したデバイスまたはシステムのいくつかの例では、各二次メモリセルの状態の変化の速度は、各二次メモリセルと一次メモリセルとの間の熱的関係に少なくとも部分的に基づき得る。
上述のデバイスまたはシステムのいくつかの例では、複数の二次メモリセルは、第１の熱的関係に従って一次メモリセルと熱的に結合された第１の二次メモリセルを含む。上述のデバイスまたはシステムのいくつかの例では、第１の熱的関係よりも大きい第２の熱的関係に従う、一次メモリセルに熱的に結合された第２の二次メモリセル。上述のデバイスまたはシステムのいくつかの例では、第２の熱的関係よりも大きい第３の熱的関係に従う、一次メモリセルに熱的に結合された第３の二次メモリセル。上述のデバイスまたはシステムのいくつかの例では、第３の熱的関係よりも大きい第４の熱的関係に従う、一次メモリセルに熱的に結合された第４の二次メモリセル。
上述のデバイスまたはシステムのいくつかの例では、一次メモリセルは、複数のディジット線のうちの第１のディジット線と、複数のワード線のうちの第１のワード線とに結合され得る。上述のデバイスまたはシステムのいくつかの例では、第１の二次メモリセルおよび第２の二次メモリセルは、第１のディジット線と結合され得る。上述のデバイスまたはシステムのいくつかの例では、第３の二次メモリセルおよび第４の二次メモリセルは、第１のワード線と結合され得る。
上述したデバイスまたはシステムのいくつかの例はまた、ディジット線を一次メモリセルと共有する複数の二次メモリセルの二次メモリセルを含んでもよく、ワード線を一次メモリセルと共有する複数の二次メモリセルの二次メモリセルよりも小さい熱的関係を有してもよい。
上述のデバイスまたはシステムのいくつかの例において、ニューラルメモリユニットの第１の二次メモリセルと一次メモリセルとの間の熱的関係は、一次メモリセルと第１の二次メモリセルとの間の物理的距離、一次メモリセルと第１の二次メモリセルとに結合された伝導性材料の特性、または一次メモリセルと第１の二次メモリセルとの間に配置された絶縁性材料の特性、あるいはそれらの組み合わせに少なくとも部分的に基づき得る。
上述したデバイスまたはシステムのいくつかの例では、ニューラルメモリユニットは、スパイクタイミング依存性可塑性（ＳＴＤＰ）ユニットであり得る。上述のデバイスまたはシステムのいくつかの例では、複数のメモリセルの各々はカルコゲニド材料を含む。
図５は、本開示の様々な実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするニューラルメモリユニットの書き込み動作中のヴィクティムメモリセルの電圧閾値を示す図５００の例を示す。図５００は、ｘ軸の書き込み動作中にアグレッサーメモリセルに適用されるパルスの数に対して、ｙ軸のヴィクティムメモリセルの閾値電圧をプロットしている。ｙ軸の電圧閾値は直線的にスケーリングされており、ｘ軸のパルス数は対数的にスケーリングされている。
図５００の各曲線５０５は、ニューラルメモリユニット（例えば、ニューラルメモリユニット３０５または４０５）の個々のヴィクティムメモリセルを表し得る。例えば、第１の曲線５０５ａは、図３および図４を参照して説明される、第１のヴィクティムメモリセル３１５ａまたは４１５ａの閾値電圧に対応してもよく、第２の曲線５０５ｂは、第２のヴィクティムメモリセル３１５ｂまたは４１５ｂの閾値電圧に対応してもよく、第３の曲線５０５ｃは、第３のヴィクティムメモリセル３１５ｃまたは４１５ｃの閾値電圧に対応してもよく、第４の曲線５０５ｄは、第４のヴィクティムメモリセル３１５ｄまたは４１５ｄの閾値電圧に対応してもよい。
ニューラルメモリユニットに格納された値は、ニューラルメモリユニット内のヴィクティムメモリセルの閾値電圧の集合的な組み合わせに基づいている。ニューラルメモリユニットに値を書き込むために、メモリセルは、最初に開始状態に前処理されてもよく、その後、複数のプログラミングパルスがアグレッサーメモリセルに適用されてもよい。アグレッサーメモリセルに適用される複数のプログラミングパルスは、ヴィクティムメモリセルに熱外乱を経験させ得る。また、各ヴィクティムメモリセルの熱外乱の大きさは、アグレッサーメモリセルとヴィクティムメモリセルとの間の熱的関係と、アグレッサーメモリセルに適用されるパルス数とに基づいてよい。
書き込み動作の一部として、コントローラ（例えば、メモリコントローラ１４０）は、ヴィクティムメモリセルをヴィクティムメモリセルの第１の状態５１０に前処理してもよい。場合によっては、ニューラルメモリユニットのメモリセルは、カルコゲニドメモリセル（例えば、相変化メモリセル）のリセット状態またはアモルファス状態に対応し得る第１の状態５１０と、カルコゲニドメモリセル（例えば、相変化メモリセル）のセット状態または結晶状態に対応し得る第２の状態５１５とを有するように構成され得る。なお、第１の状態５１０は、閾値電圧が高い高抵抗状態の一例であってよく、第２の状態５１５は、閾値電圧が低い低抵抗状態の一例であってよい。ヴィクティムメモリセルを前処理するために、コントローラは、ヴィクティムメモリセルにプログラミングパルスを適用し得る。
書き込み動作の一部として、コントローラは、複数のパルスをアグレッサーメモリセルに適用し得る。アグレッサーメモリセルに適用される各パルスは、ニューラルメモリユニットに熱エネルギーを提供し得る。提供される熱エネルギーの量は、アグレッサーメモリセルに適用される連続したパルスの数に少なくとも部分的に基づき得る。
ヴィクティムメモリセルは、書き込み動作の期間中、パルスをアグレッサーメモリセルに適用することによって提供される熱エネルギーからの熱外乱を経験し得る。任意の個々のヴィクティムメモリセルによって見られる熱エネルギーの量は、ヴィクティムメモリセルとアグレッサーメモリセルとの間の特定の熱的関係に基づいて変化し得る。例えば、第１のヴィクティムメモリセル４１５ａは、最も近い熱的関係４３０ａ（例えば、アグレッサーメモリセルとの最も強い熱結合）を有し得、他のヴィクティムメモリセルよりもアグレッサーメモリセルからの書き込み動作の期間中のより多くの熱エネルギーを受け取り得る。
パルスをアグレッサーメモリセルに適用することによってヴィクティムメモリセルから受けた熱エネルギーは、ヴィクティムメモリセルを第１の状態５１０から第２の状態５１５に遷移させ得る。ニューラルメモリユニットの書き込み動作は、相変化メモリ構成要素の熱特性を利用してアナログ値を格納する。相変化メモリセルに電子パルスを適用すると、セルの物理的な形態を変化させ得る。いくつかの相変化メモリセルの物理的形態は、アモルファス状態と結晶状態とを含む。これらの物理的形態の抵抗は異なり、それにより、メモリセルがデジタルロジックを格納することを可能にする。いくつかのＰＣＭシステムでは、相変化メモリセルをアモルファス状態にするために、コントローラは、相変化メモリ素子を電気パルスで加熱し、パルスを除去することによって相変化メモリ素子を急速に冷却し得る。急冷することにより、メモリ素子の構造の秩序を失わせ、その結果、抵抗性が高くなり得る。いくつかのＰＣＭシステムでは、相変化メモリセルを結晶状態にするために、コントローラは、相変化メモリ素子を電気パルスで加熱し、電気パルスをランプダウンすることによって相変化メモリ素子をゆっくりと冷却し得る。ゆっくりと冷却することで、メモリ素子の構造がより秩序化されるための時間を提供し得、それゆえ、抵抗が少なくなる。ニューラルメモリユニットの書き込み動作は、アグレッサーメモリセルからの熱エネルギーを使用して、ヴィクティムメモリセルをアモルファス状態から結晶状態にゆっくりと遷移させる。
書き込み動作中、熱エネルギーは、アグレッサーメモリセルに適用される連続したプログラミングパルスの数に基づいて、ニューラルメモリユニット内に蓄積され得る。ヴィクティムメモリセルは、各ヴィクティムメモリセルのアグレッサーメモリセルとの熱的関係に基づいて、アグレッサーメモリセルからその熱エネルギーの少なくとも一部を受け取り得る。この熱エネルギーは、ヴィクティムメモリセルの相変化メモリ素子を発熱させて、アモルファス状態（例えば、リセット状態）から結晶状態（例えば、セット状態）へと状態を変化させ得る。このようにして、アグレッサーメモリセルからの熱エネルギーは、書き込み動作中、各ヴィクティムメモリセルの閾値電圧を侵食し得る。
ヴィクティムメモリセルの熱的関係は、各ヴィクティムメモリセルの閾値電圧が異なる速度で侵食されるように構成され得る。例えば、図５００は、ニューラルメモリユニット内の各ヴィクティムメモリセルの閾値電圧が、アグレッサーメモリセルに適用される任意の所定数のプログラミングパルスに対して異なる速度で変化することを示している。いくつかの例では、アグレッサーメモリセルに適用されるプログラミングパルスは、リセットパルスであり得る。
ニューラルメモリユニットに格納されたアナログ値は、ヴィクティムメモリセルの結果の閾値電圧の組み合わせに基づいている。例えば、第１の円５２０は、第１の数のプログラミングパルスがアグレッサーメモリセルに適用される場合のそれぞれのヴィクティムメモリセルに対する閾値電圧を示す。第２の円５２５は、第２の数のプログラミングパルスがアグレッサーメモリセルに適用される場合のそれぞれのヴィクティムメモリセルに対する閾値電圧を示す。アナログ値は、各ヴィクティムメモリセルの閾値電圧の組み合わせに基づき得る。アグレッサーメモリセルは、同じプログラミングパルスを繰り返し受け、それゆえ、読み出し動作中は常に同じ状態（例えば、リセット状態）にあるため、場合によっては、アグレッサーメモリセルはニューラルメモリユニットに情報を格納するために使用されなくてもよい。
各ヴィクティムメモリセルの曲線５０５は、メモリアレイの熱的トポロジーに基づいてシフトされてもよいし、または変更されてもよい。アグレッサーメモリセルと各ヴィクティムメモリセルとの間の異なる熱的関係はまた、結果として生じる曲線を異ならせ得る。
図６は、本開示の様々な実施形態に係るメモリデバイスを用いるウエイトストイレージをサポートするニューラルメモリユニット６０５の読み出し動作の特徴を示すメモリアレイ６００の例を示す。
メモリアレイ６００は、図３〜図４を参照して記載されるメモリアレイ３００および４００の例であり得る。メモリアレイ６００は、ニューラルメモリユニット６０５を含み得る。ニューラルメモリユニット６０５は、アグレッサーメモリセル６１０および複数のヴィクティムメモリセル６１５を含み得る。ニューラルメモリユニット６０５のメモリセルは、複数のディジット線６２０および複数のワード線６２５に結合され得る。各ヴィクティムメモリセル６１５は、アグレッサーメモリセル６１０と熱的関係を有し得る。これらの特徴の各々は、図３〜５を参照して記載される類似の特徴の例であり得、これらの特徴の全体的な説明はここでは繰り返さない。破線のボックスは、メモリアレイ６００内に存在するが、ニューラルメモリユニット６０５の一部ではないメモリセルを表し得る。
ニューラルメモリユニット６０５の読み出し動作は、複数のヴィクティムメモリセルから重み（または閾値電圧）を検出し、それらの重みを組み合わせることで、ニューラルメモリユニット６０５に格納されているアナログ値を検出するように構成され得る。アナログ値は、検出された重みの和に比例し得る。
コントローラ（例えば、メモリコントローラ１４０）は、読み出し動作のためにニューラルメモリユニット６０５を選択し得る。場合によっては、コントローラは、読み出し動作のためにニューラルメモリユニット６０５の１または複数のメモリセルを選択し得る。また、コントローラは、ニューラルメモリユニット６０５に関連付けられた１または複数のディジット線６２０および／またはワード線６２５を識別または選択し得る。
コントローラは、入力６３０をニューラルメモリユニット６０５のメモリセルに提供し得る。入力６３０は、複数のワード線６２５（例えば、Ｖ１、Ｖ２、Ｖ３）に印加される複数の電圧値を含み得る。コントローラは、ワード線６２５を、入力６３０に含まれる１または複数の電圧値（例えば、読み出し電圧値）にバイアスし得る。場合によっては、ワード線６２５は、すべて同じ読み出し電圧にバイアスされる。場合によっては、コントローラは、１または複数のワード線を他のワード線とは異なる電圧にバイアスし得る。
コントローラはまた、選択されていない１または複数のワード線６２５−Ｎ（例えば、ニューラルメモリユニット６０５に結合されていない１または複数のワード線）を読み出し電圧値にバイアスし得る。場合によっては、１または複数の選択されていないワード線６２５−Ｎに印加される読み出し電圧値は、選択されたワード線６２５ａ、６２５ｂ、６２５ｃに印加される電圧値と同じである。場合によっては、１または複数の選択されていないワード線６２５−Ｎに印加される読み出し電圧値は、選択されたワード線６２５ａ、６２５ｂ、６２５ｃのうちの少なくとも１つに印加される少なくとも１つの電圧値とは異なる。
コントローラは、ニューラルメモリユニット６０５に結合された１または複数のディジット線６２０上に生成される１または複数の信号を含む出力６３５を検出し得る。ディジット線６２０上の出力６３５は、入力６３０をニューラルメモリユニット６０５に結合されたワード線６２５に適用することに基づいて生成され得る。出力６３５の信号は、電流信号（例えば、Ｉ１、Ｉ２、Ｉ３）を含み得る。コントローラは、ニューラルメモリユニット６０５に結合された１または複数のディジット線６２０に関連するリーク電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を検出し得る。
ニューラルメモリユニット６０５に結合された各ディジット線６２０上で、個々の信号または個々の重みが検出され得る。各信号または重みは、その信号に寄与する異なるメモリセルを有し得る。例えば、第３のヴィクティムメモリセル６１５ｃは、第１のディジット線６２０ａ上の信号に寄与し得る。第４のヴィクティムメモリセル６１５ｄは、第３のディジット線６２０ｃ上の信号に寄与し得る。第１のヴィクティムメモリセル６１５ａおよび第２のヴィクティムメモリセル６１５ｂは、第２のディジット線６２０ｂ上の信号に寄与し得る。場合によっては、アグレッサーメモリセル６１０はまた、第２のディジット線６２０ｂ上の信号に寄与し得るが、アグレッサーメモリセル６１０の状態は常に同じであるため、アグレッサーメモリセル６１０の寄与は、第２のディジット線６２０ｂ上の信号に検出可能な差をもたらさないことがあり得る。
コントローラは、ニューラルメモリユニットに結合されたディジット線６２０に発生した信号の検出に基づいて、ニューラルメモリユニットに格納されたアナログ値を決定し得る。コントローラは、各ディジット線６２０上の信号または重みを組み合わせて、合計の重みを生成し得る。アナログ値は、合計の重みに比例してよく、および／または合計の重みに基づいていてもよい。コントローラは、ディジット線６２０の信号を合計して合計の重みを生成し得る。場合によっては、コントローラは、１または複数のワード線（例えば、Ｖ１、Ｖ２、Ｖ３）上の１または複数の電圧を表す電圧の入力ベクトルに重み行列を適用して積（ｐｒｏｄｕｃｔ）を生成し得る。積を生成することで、ニューラルメモリユニット内に格納されたアナログ状態を表す出力６３５が得られ得る。実際には、ニューラルメモリユニットの読み出し動作中に検出されるリーク電流は、１または複数のワード線（例えば、入力６３０）上の入力ベクトルと、ニューラルメモリユニットのメモリセルに格納されたアナログ値との積であり得る。場合によっては、読み出し動作中のディジット線上の電流は、同じディジット線上の複数のセルに格納された複数のアナログの重みの組み合わせであり得る。
場合によっては、コントローラは、ワード線６２５をバイアスする前に、ニューラルメモリユニット６０５のメモリセルをプリチャージし得る。他の場合では、ニューラルメモリユニット６０５のメモリセルはプリチャージされない。場合によっては、コントローラは、読み出し動作を実行した後に、メモリセルを第１の状態に前処理してもよい。
図７は、本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするニューラルメモリマネージャ７１５のブロック図７００を示す。ニューラルメモリマネージャ７１５は、図１を参照して記載されるメモリコントローラ１４０などのコントローラによって実装または実行され得る。ニューラルメモリマネージャ７１５は、バイアス構成要素７２０、タイミング構成要素７２５、書き込みマネージャ７３０、前処理マネージャ７３５、パルスマネージャ７４０、読み出しマネージャ７４５、バイアスマネージャ７５０、検出マネージャ７５５、熱的関係マネージャ７６０、電圧閾値マネージャ７６５、値マネージャ７７０、およびプリチャージマネージャ７７５を含み得る。これらの各構成要素は、直接的または間接的に（例えば、１または複数のバスを介して）互いに通信し得る。
書き込みマネージャ７３０は、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し得、ここでニューラルメモリユニットは一次メモリセルとその一次メモリセルに熱的に結合された二次メモリセルのセットとを含み、一次メモリセルに１または複数のプログラミングパルスを適用することに基づいてアナログ値をニューラルメモリユニットに格納し得る。
前処理マネージャ７３５は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、二次メモリセルのセットを或るメモリ状態に前処理し得る。場合によっては、二次メモリセルのセットと一次メモリセルとは、リセットメモリ状態に前処理されており、また、プログラミングパルスはリセットパルスである。場合によっては、二次メモリセルのセットと一次メモリセルとは、アモルファスメモリ状態に前処理されており、また、プログラミングパルスはリセットパルスである。
パルスマネージャ７４０は、メモリセルのセットおよび一次メモリセルの前処理に基づいて、ニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用し得、および／または、値の決定に基づいて１または複数のプログラミングパルスのプログラミングパルス数を決定し得、ここで、一次メモリセルに１または複数のプログラミングパルスを適用することは、プログラミングパルスの数を決定することに基づいている。場合によっては、一次メモリセルに適用される１または複数のプログラミングパルスはリセットパルスであり、また、二次メモリセルのセットおよび一次メモリセルを前処理するために使用されるプログラミングパルスはリセットパルスである。場合によっては、１または複数のプログラミングパルスは、リセットプログラミングパルスのセットを含む。
読み出しマネージャ７４５は、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し得、ここでニューラルメモリユニットは一次メモリセルとその一次メモリセルに熱的に結合された二次メモリセルのセットとを含み、１または複数のディジット線上に生成された１または複数の信号を検出することに基づいてニューラルメモリユニットによって格納されたアナログ値を決定し得る。
バイアスマネージャ７５０は、少なくとも１つのメモリセルの選択に基づいてニューラルメモリユニットに結合された１または複数のワード線をバイアスし、読み出し動作中に電圧で非選択（選択されていない）のワード線をバイアスし、ここで各ディジット線に関連付けられたリーク電流の検出は非選択のワード線をバイアスすることに基づいており、読み出し動作中に１または複数のワード線の第１のワード線をバイアスし、ここで第１のワード線は少なくとも１つの二次メモリセルに結合されており、読み出し動作中に１または複数のワード線の第２のワード線をバイアスし、ここで第２のワード線は、一次メモリセルと２以上の二次メモリセルとに結合されており、および／または、読み出し動作中に１または複数のワード線の第３のワード線をバイアスし、ここで第３のワード線は、少なくとも１つの二次メモリセルに結合されており、ここで１または複数のワード線をバイアスすることは、第１のワード線、第２のワード線、および第３のワード線をバイアスすることに基づいている。
検出マネージャ７５５は、１または複数のディジット線のうち少なくとも１つのディジット線に関連付けられたリーク電流を検出し得、ここで１または複数の信号を検出することは、リーク電流を検出することに基づいており、１または複数のワード線をバイアスすることに基づいてニューラルメモリユニットに結合された１または複数のディジット線上に生成される１または複数の信号を検出し得る。
熱的関係マネージャ７６０は、１または複数のプログラミングパルスを一次メモリセルに適用することと、一次メモリセルおよび第１の二次メモリセルとの間の熱的関係とに基づいて、ニューラルメモリユニットの第１の二次メモリセルの状態を変更し得、ここで、ニューラルメモリユニットに格納されているアナログ値は、第１の二次メモリセルの変更された状態に基づいている。場合によっては、１または複数のプログラミングパルスは、一次メモリセルと各二次メモリセルとの間の熱的関係に基づいて各二次メモリセルのメモリ状態を変更するように構成される。場合によっては、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合されている。場合によっては、一次メモリセルとニューラルメモリユニットの第１の二次メモリセルとの間の熱的関係は、一次メモリセルとニューラルメモリユニットの他の二次メモリセルとの間の熱的関係とは異なる。場合によっては、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合される。場合によっては、一次メモリセルとニューラルメモリユニットの第１の二次メモリセルとの間の熱的関係は、二次メモリセルのセットの少なくとも１つの他の二次メモリセルと一次メモリセルとの間の熱的関係とは異なる。
電圧閾値マネージャ７６５は、１または複数のプログラミングパルスを一次メモリセルに適用することに基づいて、前処理されたメモリ状態に関連付けられた各二次メモリセルの電圧閾値を調整し得る。
値マネージャ７７０は、ニューラルメモリユニットに格納するための値を決定してよく、１または複数のディジット線の各ディジット線上に生成された信号ごとに重み値を決定してよく、および各ディジット線上に生成された信号ごとに決定された重み値を組み合わせてよく、ここで、アナログ値の決定は、決定された重み値を組み合わせることに基づいている。
プリチャージマネージャ７７５は、読み出し動作中に１または複数のディジット線をプリチャージしてよく、ここで１または複数の信号の検出は１または複数のディジット線をプリチャージすることに基づいており、読み出し動作中に１または複数のディジット線の第２のディジット線をプリチャージしてよく、ここで第２のディジット線は、一次メモリセルと２以上の二次メモリセルとに結合されており、および／または読み出し動作中に１または複数のディジット線の第３のディジット線をプリチャージしてよく、ここで第３のディジット線は少なくとも１つの二次メモリセルに結合されており、ここで１または複数のディジット線をプリチャージすることは、第１のディジット線、第２のディジット線、および第３のディジット線をプリチャージすることに基づいている。場合によっては、１または複数のディジット線をプリチャージすることは、さらに、読み出し動作中に１または複数のディジット線の第１のディジット線をプリチャージすることを含み、ここで第１のディジット線は、少なくとも１つの二次メモリセルと結合される。
図８は、本開示の実施形態に従うメモリデバイスを使用するウエイトストイレージのための方法８００を例示するフローチャートを示す。方法８００の動作は、本明細書に記載されているように、コントローラ１４０またはその構成要素によって実装され得る。例えば、方法８００の動作は、図７を参照して記載されるように、ニューラルメモリマネージャによって実行され得る。いくつかの例では、コントローラ１４０は、以下に記載される機能を実行するようにデバイスの機能要素を制御するための一連のコードを実行し得る。さらに、または代替的に、コントローラ１４０は、特別な目的のハードウェアを使用して、以下に記載される態様の機能を実行し得る。
８０５において、コントローラ１４０は、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択してよく、ニューラルメモリユニットは、一次メモリセルと、その一次メモリセルに熱的に結合された複数の二次メモリセルとを含む。動作８０５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作８０５の態様は、図７を参照して記載されるように、書き込みマネージャによって実行され得る。
８１０においてコントローラ１４０は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、複数の二次メモリセルを或るメモリ状態に前処理し得る。動作８１０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作８１０の態様は、図７を参照して記載されるように、前処理マネージャによって実行され得る。
８１５においてコントローラ１４０は、一次メモリセルおよび複数のメモリセルの前処理に少なくとも部分的に基づいて、ニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用し得る。動作８１５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作８１５の態様は、図７を参照して記載されるように、パルスマネージャによって実行され得る。
８２０においてコントローラ１４０は、１または複数のプログラミングパルスを一次メモリセルに適用することに少なくとも部分的に基づいて、アナログ値をニューラルメモリユニットに格納し得る。動作８２０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作８２０の態様は、図７を参照して記載されるように、書き込みマネージャによって実行され得る。
方法８００を実行するための装置が記載される。装置は、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択する手段であって、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含む、選択する手段と、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、複数の二次メモリセルを或るメモリ状態に前処理する手段と、一次メモリセルおよび複数のメモリセルを前処理することに少なくとも部分的に基づいてニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用する手段と、一次メモリセルに１または複数のプログラミングパルスを適用することに少なくとも部分的に基づいて、アナログ値をニューラルメモリユニットに格納する手段と、を含み得る。
方法８００を実行するための別の装置が記載される。装置は、メモリセルと、そのメモリセルと電子的に通信するメモリコントローラとを含み得、ここでメモリセルは、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択するように動作可能であり、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含み、装置は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、複数の二次メモリセルを或るメモリ状態に前処理し得、装置は、一次メモリセルおよび複数のメモリセルの前処理に少なくとも部分的に基づいて、ニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用し得、装置は、一次メモリセルに１または複数のプログラミングパルスを適用することに少なくとも部分的に基づいて、ニューラルメモリユニットにアナログ値を格納し得る。
上述の方法および装置のいくつかの例は、一次メモリセルに１または複数のプログラミングパルスを適用することと、一次メモリセルと第１の二次メモリセルとの間の熱的関係とに少なくとも部分的に基づいてニューラルメモリユニットの第１の二次メモリセルの状態を変更するためのプロセス、機能、手段、または命令をさらに含み得、ここでニューラルメモリユニットに格納されているアナログ値は、第１の二次メモリセルの変化した状態に少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例では、１または複数のプログラミングパルスは、一次メモリセルと各二次メモリセルとの間の熱的関係に少なくとも部分的に基づいて各二次メモリセルのメモリ状態を変更するように構成され得る。
上述した方法および装置のいくつかの例は、１または複数のプログラミングパルスを一次メモリセルに適用することに少なくとも部分的に基づいて、前処理されたメモリ状態に関連付けられた各二次メモリセルの電圧閾値を調整するためのプロセス、機能、手段、または命令をさらに含み得る。
上述した方法および装置のいくつかの例は、ニューラルメモリユニットに格納する値を決定するためのプロセス、機能、手段、または命令をさらに含み得る。上述の方法および装置のいくつかの例は、値を決定することに少なくとも部分的に基づいて、１または複数のプログラミングパルスのプログラミングパルス数を決定するためのプロセス、機能、手段、または命令をさらに含み得、ここで、１または複数のプログラミングパルスを一次メモリセルに適用することは、プログラミングパルス数を決定することに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例では、一次メモリセルに適用される１または複数のプログラミングパルスはリセットパルスであり得、一次メモリセルおよび複数の二次メモリセルの前処理に使用されるプログラミングパルスは、リセットパルスであり得る。上述した方法および装置のいくつかの例では、一次メモリセルおよび複数の二次メモリセルは、リセットメモリ状態に前処理されてよく、プログラミングパルスはリセットパルスであってよい。上述した方法および装置のいくつかの例では、一次メモリセルおよび複数の二次メモリセルは、アモルファスメモリ状態に前処理されてよく、プログラミングパルスはリセットパルスであってよい。上述の方法および装置のいくつかの例では、１または複数のプログラミングパルスは、複数のリセットプログラミングパルスを含む。
上述の方法および装置のいくつかの例では、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合される。上述の方法および装置のいくつかの例では、一次メモリセルとニューラルメモリユニットの第１の二次メモリセルとの間の熱的関係は、一次メモリセルとニューラルメモリユニットの他の二次メモリセルとの間の熱的関係とは異なり得る。
図９は、本開示の実施形態に係るメモリデバイスを用いるウエイトストイレージのための方法９００を例示するフローチャートを示す。方法９００の動作は、本明細書に記載されているように、コントローラ１４０またはその構成要素によって実装され得る。例えば、方法９００の動作は、図７を参照して記載されるように、ニューラルメモリマネージャによって実行され得る。いくつかの例では、コントローラ１４０は、以下に記載される機能を実行するようにデバイスの機能要素を制御するための一連のコードを実行し得る。さらに、または代替的に、コントローラ１４０は、特別な目的のハードウェアを使用して、以下に記載される態様の機能を実行し得る。
９０５において、コントローラ１４０は、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択してよく、ニューラルメモリユニットは、一次メモリセルと、その一次メモリセルに熱的に結合された複数の二次メモリセルとを含む。動作９０５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作９０５の態様は、図７を参照して記載されるように、書き込みマネージャによって実行され得る。
９１０においてコントローラ１４０は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、複数の二次メモリセルを或るメモリ状態に前処理し得る。動作９１０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作９１０の態様は、図７を参照して記載されるように、前処理マネージャによって実行され得る。
９１５においてコントローラ１４０は、一次メモリセルおよび複数のメモリセルの前処理に少なくとも部分的に基づいて、ニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用し得る。動作９１５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作９１５の態様は、図７を参照して記載されるように、パルスマネージャによって実行され得る。
９２０においてコントローラ１４０は、１または複数のプログラミングパルスを一次メモリセルに適用することと、一次メモリセルと第１の二次メモリセルとの間の熱的関係とに少なくとも部分的に基づいて、ニューラルメモリユニットの第１の二次メモリセルの状態を変更し得る。動作９２０は、本明細書に記載される方法に従って実行され得る。特定の例では動作９２０の態様は、図７を参照して記載されるように、熱的関係マネージャによって実行され得る。
９２５においてコントローラ１４０は、１または複数のプログラミングパルスを一次メモリセルに適用することと、第１の二次メモリセルの状態を変化させることとに少なくとも部分的に基づいて、アナログ値をニューラルメモリユニットに格納し得る。動作９２５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作９２５の態様は、図７を参照して記載されるように、書き込みマネージャによって実行され得る。
図１０は、本開示の実施形態に係るメモリデバイスを用いるウエイトストイレージのための方法１０００を例示するフローチャートを示す。方法１０００の動作は、本明細書に記載されているように、コントローラ１４０またはその構成要素によって実装され得る。例えば、方法１０００の動作は、図７を参照して記載されるように、ニューラルメモリマネージャによって実行され得る。いくつかの例では、コントローラ１４０は、以下に記載される機能を実行するようにデバイスの機能要素を制御するための一連のコードを実行し得る。さらに、または代替的に、コントローラ１４０は、特別な目的のハードウェアを使用して、以下に記載される態様の機能を実行し得る。
１００５において、コントローラ１４０は、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し得、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含む。動作１００５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１００５の態様は、図７を参照して記載されるように、読み出しマネージャによって実行され得る。
１０１０において、コントローラ１４０は、少なくとも１つのメモリセルを選択することに少なくとも部分的に基づいて、ニューラルメモリユニットに結合された１または複数のワード線をバイアスし得る。動作１０１０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１０１０の態様は、図７を参照して記載されるように、バイアスマネージャによって実行され得る。
１０１５においてコントローラ１４０は、１または複数のワード線をバイアスすることに少なくとも部分的に基づいてニューラルメモリユニットに結合された１または複数のディジット線上に生成される１または複数の信号を検出し得る。動作１０１５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１０１５の態様は、図７を参照して記載されるように、検出マネージャによって実行され得る。
１０２０においてコントローラ１４０は、１または複数のディジット線上に生成される１または複数の信号を検出することに少なくとも部分的に基づいてニューラルメモリユニットによって格納されたアナログ値を決定し得る。動作１０２０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１０２０の態様は、図７を参照して記載されるように、読み出しマネージャによって実行され得る。
方法１０００を実行するための装置が記載される。装置は、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択する手段であって、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含む、選択する手段と、少なくとも１つのメモリセルを選択することに少なくとも部分的に基づいて、ニューラルメモリユニットに結合された１または複数のワード線をバイアスする手段と、１または複数のワード線をバイアスすることに少なくとも部分的に基づいてニューラルメモリユニットに結合された１または複数のディジット線上に生成される１または複数の信号を検出する手段と、１または複数のディジット線上に生成される１または複数の信号を検出することに少なくとも部分的に基づいて、ニューラルメモリユニットによって格納されたアナログ値を決定する手段と、を含み得る。
方法１０００を実行するための別の装置が記載される。装置は、メモリセルと、そのメモリセルと電子的に通信するメモリコントローラとを含み得、ここでメモリセルは、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し、ニューラルメモリユニットは一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含み、少なくとも１つのメモリセルを選択することに少なくとも部分的に基づいてニューラルメモリユニットに結合される１または複数のワード線をバイアスし、１または複数のワード線をバイアスすることに少なくとも部分的に基づいてニューラルメモリユニットに結合される１または複数のディジット線上に生成される１または複数の信号を検出し、１または複数のディジット線上に生成される１または複数の信号を検出することに少なくとも部分的に基づいて、ニューラルメモリユニットによって格納されたアナログ値を決定するように動作可能である。
上述の方法および装置のいくつかの例は、１または複数のディジット線のうちの少なくとも１つのディジット線に関連するリーク電流を検出するためのプロセス、機能、手段、または命令をさらに含み得、ここで１または複数の信号を検出することは、リーク電流を検出することに少なくとも部分的に基づき得る。
上述した方法および装置のいくつかの例は、読み出し動作中に電圧で非選択のワード線をバイアスするためのプロセス、機能、手段、または命令をさらに含み得、ここで各ディジット線に関連付けられたリーク電流を検出することは、非選択のワード線をバイアスすることに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例は、１または複数のディジット線の各ディジット線上に生成される各信号の重み値を決定するためのプロセス、機能、手段、または命令をさらに含み得る。上述の方法および装置のいくつかの例は、各ディジット線上に生成される各信号について決定された重み値を結合するためのプロセス、機能、手段、または命令をさらに含み得、ここでアナログ値の決定は、決定された重み値を結合することに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のディジット線をプリチャージするためのプロセス、機能、手段、または命令をさらに含み得、ここで１または複数の信号を検出することは、１または複数のディジット線をプリチャージすることに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例において、１または複数のディジット線をプリチャージすることは、さらに、読み出し動作中に１または複数のディジット線の第１のディジット線をプリチャージすることを含み、ここで第１のディジット線は、少なくとも１つの二次メモリセルと結合され得る。上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のディジット線の第２のディジット線をプリチャージするためのプロセス、機能、手段、または命令をさらに含み得、ここで第２のディジット線は、一次メモリセルと２以上の二次メモリセルとに結合され得る。上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のディジット線の第３のディジット線をプリチャージするためのプロセス、機能、手段、または命令をさらに含み得、ここで第３のディジット線は、少なくとも１つの二次メモリセルに結合され得、ここで１または複数のディジット線をプリチャージすることは、第１のディジット線、第２のディジット線、および第３のディジット線をプリチャージすることに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のワード線の第１のワード線をバイアスするためのプロセス、機能、手段、または命令をさらに含み得、ここで第１のワード線は、少なくとも１つの二次メモリセルと結合され得る。上述した方法および装置のいくつかの例は、読み出し動作中に１または複数のワード線の第２のワード線をバイアスするためのプロセス、機能、手段、または命令をさらに含み得、ここで第２のワード線は、一次メモリセルと２以上の二次メモリセルとに結合され得る。上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のワード線の第３のワード線をバイアスするためのプロセス、機能、手段、または命令をさらに含み得、ここで第３のワード線は、少なくとも１つの二次メモリセルに結合され得、ここで１または複数のワード線をバイアスすることは、第１のワード線、第２のワード線、および第３のワード線をバイアスすることに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例では、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合され得る。上述の方法および装置のいくつかの例において、一次メモリセルとニューラルメモリユニットの第１の二次メモリセルとの間の熱的関係は、一次メモリセルと複数の二次メモリセルのうちの少なくとも１つの他の二次メモリセルとの間の熱的関係とは異なり得る。
図１１は、本開示の実施形態に係るメモリデバイスを用いるウエイトストイレージのための方法１１００を例示するフローチャートを示す。方法１１００の動作は、本明細書に記載されているように、コントローラ１４０またはその構成要素によって実装され得る。例えば、方法１１００の動作は、図７を参照して記載されるように、ニューラルメモリマネージャによって実行され得る。いくつかの例では、コントローラ１４０は、以下に記載される機能を実行するようにデバイスの機能要素を制御するための一連のコードを実行し得る。さらに、または代替的に、コントローラ１４０は、特別な目的のハードウェアを使用して、以下に記載される態様の機能を実行し得る。
１１０５において、コントローラ１４０は、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し得、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された二次メモリセルのセットとを含む。動作１１０５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１０５の態様は、図７を参照して記載されるように、読み出しマネージャによって実行され得る。
１１１０ではコントローラ１４０は、少なくとも１つのメモリセルを選択することに基づいて、ニューラルメモリユニットに結合された１または複数のワード線をバイアスし得る。動作１１１０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１１０の態様は、図７を参照して記載されるように、バイアスマネージャによって実行され得る。
１１１５においてコントローラ１４０は、読み出し動作中に１または複数の非選択のワード線を或る電圧でバイアスし得る。動作１１１５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１１５の態様は、図７を参照して記載されるように、バイアスマネージャによって実行され得る。
１１２０においてコントローラ１４０は、１または複数のワード線と１または複数の非選択のワード線とのバイアスに基づいて、１または複数のディジット線のうちの少なくとも１つのディジット線に関連するリーク電流を検出し得る。動作１１２０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１２０の態様は、図７を参照して記載されるように、検出マネージャによって実行され得る。
１１２５においてコントローラ１４０は、リーク電流を検出することに基づいて、ニューラルメモリユニットに結合された１または複数のディジット線上に生成される１または複数の信号を検出し得る。動作１１２５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１２５の態様は、図７を参照して記載されるように、検出マネージャによって実行され得る。
１０３０においてコントローラ１４０は、１または複数のディジット線上に生成される１または複数の信号を検出することに少なくとも部分的に基づいてニューラルメモリユニットによって格納されたアナログ値を決定し得る。動作１１３０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１３０の態様は、図７を参照して記載されるように、読み出しマネージャによって実行され得る。
上記の方法は、可能な実装を説明しており、動作およびステップは再配置されてよく、またはそうでなければ変形されてよく、他の実装が可能であることに留意されたい。さらに、２つ以上の方法からの実施形態が組み合わせられてもよい。
本明細書で記載される情報および信号は、様々な異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップ（ｃｈｉｐｓ）は、電圧、電流、電磁波、磁場または粒子、光場または粒子、あるいはそれらの任意の組合せによって表され得る。一部の図面では、信号を単一の信号として示し得るが、当業者は、信号が、信号のバスを表し得、バスが、様々なビット幅を有し得ることを理解するであろう。
「電子的通信」および「結合された」という用語は、構成要素間の電子の流れをサポートする構成要素間の関係を称する。これは、構成要素間の直接接続を含んでもよく、または介在する構成要素を含んでもよい。電子的に通信している構成要素、または互いに結合された構成要素は、（たとえば、通電回路内において）電子または信号を能動的に交換していてもよく、あるいは（たとえば、非通電回路内において）電子または信号を能動的に交換していなくてもよく、しかしながら、回路が通電されると、電子または信号を交換するように構成および動作可能であってもよい。例として、スイッチ（たとえば、トランジスタ）を通って物理的に接続された２つの構成要素は、電子的に通信しているか、またはスイッチの状態（すなわち、開または閉）に関わらず結合され得る。
本明細書で使用される場合、「実質的に」という用語は、変更された特性（たとえば、その用語によって実質的に変形された動詞または形容詞）が絶対的である必要はなく、しかしながら、特性の効果を達成するのに十分に近いことを意味する。
本明細書で使用される場合、「電極」という用語は、電気伝導体を称してよく、場合によっては、メモリセル、またはメモリアレイの他の構成要素への電気接点として適用され得る。電極は、メモリアレイの要素または構成要素間に伝導経路を提供するトレース、ワイヤ、伝導線、伝導層などを含み得る。
カルコゲニド材料は、元素であるＳ、Ｓｅ、およびＴｅの少なくとも１つを含む材料または合金であり得る。本明細書で論じた相変化材料は、カルコゲニド材料であり得る。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含み得る。カルコゲニド材料および合金の例は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るが、これらに限定されない。本明細書で使用されるハイフンでつながれた化学組成表記は、特定の化合物または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことが意図されている。たとえば、Ｇｅ−Ｔｅは、ＧｅｘＴｅｙを含み得、ここで、ｘおよびｙは、任意の正の整数であり得る。可変抵抗材料の他の例には、二元金属酸化物材料、または２つ以上の金属、たとえば、遷移金属、アルカリ土類金属、および／または希土類金属を含む混合原子価酸化物が含まれ得る。実施形態は、特定の可変抵抗材料、またはメモリセルのメモリ素子に関連する材料に限定されない。たとえば、可変抵抗材料の他の例は、メモリ素子を形成するために使用することができ、とりわけ、カルコゲニド材料、巨大磁気抵抗材料、またはポリマーベースの材料を含み得る。
「絶縁された」という用語は、電子が現在、それらの間を流れることができない構成要素間の関係を称し、構成要素間に開回路がある場合、構成要素は互いに絶縁される。たとえば、スイッチによって物理的に接続されている２つの構成要素は、スイッチが開いているときに互いに絶縁され得る。
本明細書で使用されるように、「短絡」という用語は、問題の２つの構成要素間の単一の仲介構成要素の活性化を介して構成要素間に伝導経路が確立される構成要素間の関係を意味する。例えば、第１の構成要素と第２の構成要素との間のスイッチが閉じられた場合、第２の構成要素と短絡された第１の構成要素は、第２の構成要素との間で電子を交換してよい。このように、短絡は、電子的に通信している構成要素（またはライン）間の電荷の流れを可能にする動的な動作であってよい。
メモリデバイスを含む、本明細書で論じられるデバイス（装置）は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成され得る。場合によっては、基板は、半導体ウェーハである。他の場合には、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオン絶縁体（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であり得る。基板または基板のサブ領域の伝導率は、リン、ホウ素、またはヒ素を含むがこれらに限定されない様々な化学種を使用するドーピングによって制御され得る。ドーピングは、基板の最初の形成または成長の期間中に、イオン注入によって、または他の任意のドーピング手段によって実行され得る。
本明細書で論じられるトランジスタまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、およびゲートを含む３端子デバイスを含み得る。端子は、たとえば金属などの伝導性材料を通って他の電子要素へ接続され得る。ソースおよびドレインは伝導性であり得、高濃度にドープされた、たとえば縮退した半導体領域を含み得る。ソースおよびドレインは、軽くドープされた半導体領域、またはチャネルによって分離され得る。チャネルがｎ型である場合（すなわち、多数キャリアが電子である場合）、ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型である場合（すなわち、多数キャリアが正孔である場合）、ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物でキャップされ得る。チャネル伝導率は、ゲートに電圧を印加することによって制御され得る。たとえば、正の電圧または負の電圧を、それぞれｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、チャネルが伝導性になり得る。トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されると、トランジスタは「オン」または「アクティブ」になり得る。トランジスタの閾値電圧よりも低い電圧がトランジスタゲートに印加されると、トランジスタは「オフ」または「非アクティブ」になり得る。
本明細書で説明される記載は、添付の図面に関連して、例示的な構成を記載しており、実施され得る、または特許請求の範囲内にあるすべての例を表す訳ではない。本明細書で使用される「例示的」という用語は、「例、実例、または例示として役立つ」ことを意味し、「他の例よりも好ましい」または「有利」を意味する訳ではない。詳細な説明は、記載される技法の理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの技法は、これらの特定の詳細なしで実行され得る。いくつかの事例では、記載される例の概念を曖昧にしないために、よく知られている構造とデバイスがブロック図の形式で示される。
添付の図面において、同様の構成要素または特徴は、同じ参照ラベルを有し得る。さらに、同じタイプの様々な構成要素は、参照ラベルの後にダッシュを付け、および類似の構成要素を区別する第２のラベルを付けることで区別され得る。明細書で第１の参照ラベルだけが使用されている場合、その説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様の構成要素のいずれかに適用可能である。
本明細書で記載される情報および信号は、様々な異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、あるいはそれらの任意の組合せによって表され得る。
本明細書の開示に関連して記載される様々な例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ、もしくは他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいは本明細書に記載される機能を実行するように設計されたそれらの任意の組合せを用いて実施または実行され得る。汎用プロセッサは、マイクロプロセッサであり得、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、デジタル信号プロセッサ（ＤＳＰ）およびマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連携された１または複数のマイクロプロセッサ、または他の任意のそのような構成の組合せ）として実施され得る。
本明細書で記載される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組合せで実施され得る。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、コンピュータ可読媒体上の１または複数の命令またはコードとして格納または送信され得る。他の例および実施は、本開示および添付の特許請求の範囲内にある。たとえば、ソフトウェアの性質上、上記の機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらの任意の組合せによって実行されるソフトウェアを使用して実施することができる。機能を実施する特徴はまた、機能の一部が異なる物理的位置において実施されるように分散されることを含む、様々な位置に物理的に位置し得る。また、特許請求の範囲を含め、本明細書で使用される場合、アイテムのリスト（たとえば、「〜のうちの少なくとも１つ」または「〜のうちの１または複数」などの句で始まるアイテムのリスト）で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、ＡもしくはＢもしくはＣ、またはＡＢもしくはＡＣもしくはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的リストを示す。また、本明細書で使用されているように、“ｂａｓｅｄ ｏｎ”という表現は、条件の閉じたセットを参照していると解釈されるべきではない。たとえば、「条件Ａに基づく」として記載される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用される場合、「〜に基づく」という表現は、「〜に少なくとも部分的に基づく」という表現と同様に解釈されるべきである。
本明細書の説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対する様々な変形は、当業者には容易に明らかであり、本明細書で規定される一般原理は、本開示の範囲から逸脱することなく他のバリエーションに適用され得る。したがって、本開示は、本明細書で記載される例および設計に限定されるものではなく、本明細書で開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
以下は、概してメモリデバイスに関し、より具体的には、メモリデバイスを使用するウエイトストイレージに関する。
［相互参照］
本出願は、２０１８年６月６日に出願された“Ｗｅｉｇｈｔ Ｓｔｏｒａｇｅ Ｕｓｉｎｇ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ”と題されたＢｏｎｉａｒｄｉらによる米国特許出願第１６／００１，７９０号の優先権と、２０１９年５月１５日に出願された“Ｗｅｉｇｈｔ Ｓｔｏｒａｇｅ Ｕｓｉｎｇ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ”と題されたＢｏｎｉａｒｄｉらによるＰＣＴ出願第ＰＣＴ／ＵＳ２０１９／０３２４３７号の優先権とを主張し、これらのそれぞれは本出願の譲受人に譲渡され、これらのそれぞれは参照によりその全体が本明細書に明示的に組み込まれる。
メモリデバイスは、コンピュータ、無線通信装置、カメラ、デジタルディスプレイなどの各種電子デバイス（装置）に情報を格納するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることで格納される。例えば、バイナリデバイスは、２つの状態を有し、しばしば論理“１”または論理“０”で示される。他のシステムでは、２以上の状態が格納されてもよい。格納された情報にアクセスするために、電子デバイスの構成要素は、メモリデバイスに格納された状態を読み取ってもよいし、検知してもよい。情報を格納するために、電子デバイスの構成要素は、メモリデバイスに状態を書き込んでもよく、または、プログラムしてもよい。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気式ＲＡＭ（ＭＲＡＭ）、抵抗膜式ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）など、様々なタイプのメモリデバイスが存在している。メモリデバイスは、揮発性であっても、不揮発性であってもよい。不揮発性メモリ（例えばＦｅＲＡＭ）は、外部電源がない場合でも、その格納された論理状態を長時間維持し得る。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、時間の経過とともに、それらの格納された状態を失い得る。
メモリデバイスの改善は、一般に、数ある基準のうちで、メモリセル密度を増加すること、読み出し／書き込み速度を増加すること、信頼性を増加すること、データ保持を増加すること、消費電力を低減すること、または製造コストを低減すること、などを含み得る。
本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするメモリセルの３次元アレイを含むメモリデバイスの例示的な図を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートする３次元メモリアレイの例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするメモリアレイの例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするメモリアレイの熱的トポロジーの例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするニューラルメモリユニットの書き込み動作中のヴィクティムメモリセルの電圧閾値を示す図の例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするニューラルメモリユニットの読み出し動作の特徴を示すメモリアレイの例を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートする装置のブロック図を示す。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージのための方法を例示する。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージのための方法を例示する。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージのための方法を例示する。 本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージのための方法を例示する。
ニューラルネットワークでは、シナプスの重みは、２つのノード（例えば、ニューロン）間の接続の強さや振幅を指し得る。ニューラルネットワークを介して伝送される情報の性質および内容は、ノード間に形成されるシナプスの特性（例えば、シナプスの重み）に部分的に基づき得る。ニューロモーフィックシステムおよびニューロモーフィックデバイスは、とりわけ、従来のコンピュータアーキテクチャでは不可能であり得る結果を達成するように設計され得る。例えば、ニューロモーフィックシステムは、学習、視覚処理（ｖｉｓｉｏｎ ｏｒ ｖｉｓｕａｌ ｐｒｏｃｅｓｓｉｎｇ）、聴覚処理、高度なコンピューティング、または他のプロセス、あるいはそれらの組み合わせなどの生物学的システムに、より一般的に関連する結果を達成するために使用され得る。
神経系に存在し得る神経生物学的アーキテクチャを模倣するように、および／またはシナプスの重みを格納するように構成されたシステム、デバイス、ならびに方法が、本明細書に記載される。メモリデバイスは、アナログ値などの値を格納するように構成された少なくとも１つのメモリユニットを含み得る。メモリユニットは、第１のメモリセル（例えば、アグレッサー（ａｇｇｒｅｓｓｏｒ）メモリセル）と、複数の他のメモリセル（例えば、ヴィクティム（ｖｉｃｔｉｍ）メモリセル）とを含み得る。メモリユニットおよび／または関連する構成要素は、値（例えば、アナログ値）を格納するために、アクセス動作（例えば、書き込み動作）の期間中にアグレッサーメモリセルによって引き起こされ得るヴィクティムメモリセルの熱外乱を使用し得る。書き込み動作中にアグレッサーメモリセルによって出力される熱エネルギーは、アグレッサーメモリセルと、ヴィクティムメモリセルのそれぞれではないにしても、少なくとも１つのヴィクティムメモリセルとの間の熱的関係に基づいて、ヴィクティムメモリセルの状態を変化させ得る。メモリユニットは、場合によっては、読み出し動作中に、ヴィクティムメモリセルの重みを検出して結合することにより読み出され得る。
以上に紹介した本開示の特徴は、図１〜図２のメモリデバイスの文脈で以下にさらに記載される。次に、具体的な例として、図３〜図１１のメモリデバイスのニューラルメモリユニットについて記載する。本開示のこれらの特徴および他の特徴は、メモリデバイスを使用するウエイトストイレージに関連する装置図、システム図、およびフローチャートを参照して、さらに図示され、記載される。
図１は、本開示の様々な実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするメモリデバイス１００の例を示す。また、メモリデバイス１００は、電子メモリ装置と呼ばれてもよい。図１は、メモリデバイス１００の様々な構成要素および特徴の例示的な表現である。そのような、メモリデバイス１００の構成要素および特徴は、機能的な相互関係を例示するために示されており、メモリデバイス１００内でのそれらの実際の物理的な位置を示すためではないことが理解されるべきである。図１に示す例では、メモリデバイス１００は、３次元（３Ｄ）メモリアレイ１０２を含む。３次元メモリアレイ１０２は、異なる状態を格納するようにプログラムされ得るメモリセル１０５を含む。いくつかの実施形態では、各メモリセル１０５は、論理０および論理１を示す２つの状態を格納するようにプログラム可能であってよい。いくつかの実施形態では、メモリセル１０５は、２を超える論理状態を格納するように構成されてもよい。メモリセル１０５は、いくつかの実施形態では、自己選択（ｓｅｌｆ−ｓｅｌｅｃｔｉｎｇ）メモリセルを含み得る。メモリセル１０５は、別のタイプのメモリセル、例えば、３ＤＸＰｏｉｎｔ（商標）メモリセル）、ストイレージ構成要素および選択構成要素を含むＰＣＭセル、ＣＢＲＡＭセル、またはＦｅＲＡＭセルを含み得ることが理解されるべきである。図１に含まれるいくつかの要素は、数字の標識でラベル付けされているが、描かれた特徴の視認性と明瞭性を高める努力として、それらが同じであるか、または類似していると理解されるであろうにもかかわらず、他の対応する要素はラベル付けされていない。
３次元メモリアレイ１０２は、互いに重ねて形成された２以上の２次元（２Ｄ）メモリアレイを含み得る。これは、単一のダイまたは基板上に配置または作成され得るメモリセルの数を、単一の２次元アレイと比較して増加させ得、その結果、製造コストを削減したり、メモリデバイスの性能を向上させたり、またはその両方をなし得る。図１に描かれた例では、メモリアレイ１０２は、２つのレベルのメモリセル１０５（例えば、メモリセル１０５ａおよびメモリセル１０５ｂ）を含み、それゆえ、３次元メモリアレイとみなされてもよい。しかしながら、レベルの数は２つに限定されるものではなく、他の例では、追加のレベルを含んでもよい。各レベルは、メモリセル１０５が各レベルにわたって互いに（正確に、重なり合って、またはおおよそ）整列し得るように整列または配置されてもよく、それによってメモリセルスタック１４５を形成する。
いくつかの実施形態では、メモリセル１０５の各行はワード線１１０に接続され、メモリセル１０５の各列はディジット線１１５（ビット線と呼ばれることもある）に接続される。ワード線１１０およびディジット線１１５の両方は、一般的にアクセス線と呼ばれ得る。さらに、アクセス線は、メモリデバイス１００の１つのデッキにおける１または複数のメモリセル１０５に対する（例えば、アクセス線の下のメモリセル１０５に対する）ワード線１１０として機能してもよく、およびメモリデバイスの別のデッキにおける１または複数のメモリセル１０５に対する（例えば、アクセス線の上のメモリセル１０５に対する）ディジット線１１５として機能してもよい。したがって、ワード線およびディジット線、あるいはそれらの類似物への参照は、理解または働きを損なうことなく互換性がある。ワード線１１０およびディジット線１１５は、互いに実質的に垂直であってもよく、メモリセルのアレイをサポートしてもよい。
一般に、１つのメモリセル１０５は、ワード線１１０およびディジット線１１５などの２つのアクセス線の交点に配置され得る。この交点は、メモリセル１０５のアドレスと呼ばれ得る。ターゲットメモリセル１０５は、通電された（例えば、駆動された）ワード線１１０と通電された（例えば、駆動された）ディジット線１１５との交点に配置されたメモリセル１０５であってよく、すなわち、ワード線１１０およびディジット線１１５は、その交点でメモリセル１０５を読み出しまたは書き込みするために、ワード線１１０およびディジット線１１５の両方が通電されてもよい。同じワード線１１０またはディジット線１１５と電子的に通信している（例えば、接続している）他のメモリセル１０５は、非ターゲットメモリセル１０５と呼ばれてもよい。
図１に示すように、メモリセルスタック１４５の２つのメモリセル１０５は、ディジット線１１５などの共通の伝導線を共有し得る。すなわち、ディジット線１１５は、上部メモリセル１０５ｂと下部メモリセル１０５ａとに結合され得る。他の構成も可能であり得、例えば、第３の層（図示せず）は、ワード線１１０を上部メモリセル１０５ｂと共有し得る。
場合によっては、電極は、メモリセル１０５をワード線１１０またはディジット線１１５に結合し得る。電極という用語は、電気伝導体を指してよく、メモリデバイス１００の要素または構成要素間に伝導性経路を提供するトレース、ワイヤ、伝導線、伝導層、または同種のものを含み得る。それゆえ、電極という用語は、場合によっては、ワード線１１０またはディジット線１１５などのアクセス線を指してよく、また、場合によっては、アクセス線とメモリセル１０５との間の電気的接触として採用される追加の伝導性要素を指してもよい。いくつかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に配置されたカルコゲニド材料を含み得る。第１の電極は、カルコゲニド材料をワード線１１０に結合してよく、また、第２の電極は、カルコゲニド材料をディジット線１１５に結合してよい。第１の電極および第２の電極は、同じ材料（例えば、カーボン）であってもよいし、異なる材料であってもよい。他の実施形態では、メモリセル１０５は、１または複数のアクセス線と直接結合されてよく、また、アクセス線以外の電極は省略されてもよい。
ワード線１１０およびディジット線１１５を駆動または選択することにより、メモリセル１０５に対して読み出しおよび書き込みなどの動作が実行され得る。ワード線１１０またはディジット線１１５を駆動または選択することは、それぞれの線に電圧を印加することを含み得る。ワード線１１０およびディジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドープされた半導体、または他の導電性材料、合金、化合物などの伝導性材料で作られ得る。
いくつかのアーキテクチャでは、セルの論理格納デバイス（例えば、ＣＢＲＡＭセルの抵抗性構成要素、ＦｅＲＡＭセルの容量性構成要素）は、選択構成要素によってディジット線から電気的に絶縁され得る。ワード線１１０は、選択構成要素に接続されてよく、また、選択構成要素を制御してよい。例えば、選択構成要素はトランジスタであってよく、ワード線１１０はトランジスタのゲートに接続されてよい。あるいは、選択構成要素は、カルコゲニド材料を含み得る可変抵抗構成要素であってもよい。ワード線１１０を駆動すると、メモリセル１０５の論理格納デバイスと、それに対応するディジット線１１５との間に電気的な接続または閉回路をもたらし得る。その後、メモリセル１０５の読み出しまたは書き込みのいずれかのために、ディジット線はアクセスされ得る。メモリセル１０５を選択すると、その結果として得られた信号は、格納された論理状態を決定するために使用され得る。場合によっては、第１の論理状態は、メモリセル１０５を通る電流がないか、または無視できるほど小さい電流と対応していてよく、一方、第２の論理状態は、有限の電流と対応していてよい。
場合によっては、メモリセル１０５は、２つの端子を有する自己選択メモリセルを含んでよく、個別の選択構成要素は省略されてもよい。そのような場合、自己選択メモリセルの一方の端子はワード線１１０に電気的に接続されてよく、自己選択メモリセルの他方の端子はディジット線１１５に電気的に接続されてよい。
メモリセル１０５へのアクセスは、行デコーダ１２０および列デコーダ１３０を介して制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を駆動し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なディジット線１１５を駆動し得る。例えば、メモリアレイ１０２は、ＷＬ＿Ｔ１からＷＬ＿ＴＭおよびＷＬ＿Ｂ１からＷＬ＿ＢＭとラベル付けされた複数のワード線１１０と、ＤＬ＿１からＤＬ＿Ｎとラベル付けされた複数のディジット線１１５とを含み得、ここで、ＭおよびＮはアレイサイズに依存する。それゆえ、ワード線１１０およびディジット線１１５（例えばＷＬ＿２およびＤＬ＿３）を駆動することにより、それらの交点のメモリセル１０５はアクセスされ得る。
アクセスされると、メモリセル１０５は、メモリセル１０５の格納された状態を決定するために、検知構成要素１２５によって読み取られてもよいし、検知されてもよい。例えば、電圧は、（対応するワード線１１０およびディジット線１１５を用いて）メモリセル１０５に印加され得、そのメモリセル１０５を結果として通る電流の存在は、印加された電圧およびメモリセル１０５の閾値電圧に依存し得る。場合によっては、２以上の電圧が印加され得る。さらに、印加された電圧が電流の流れをもたらさない場合、検知構成要素１２５によって電流が検出されるまで、他の電圧が印加され得る。電流の流れがもたらされた電圧を評価することにより、メモリセル１０５の格納された論理状態が決定され得る。場合によっては、電流の流れが検出されるまで、電圧は、大きさがランプアップされてもよい。他の場合には、電流が検出されるまで、所定の電圧が順次印加されてもよい。同様に、電流はメモリセル１０５に適用され得、電流を生成するための電圧の大きさは、メモリセル１０５の電気抵抗または閾値電圧に依存し得る。
場合によっては、メモリセル１０５（例えば、相変化メモリセルまたは自己選択メモリセル）は、カルコゲニド材料を含み得る。メモリセルのカルコゲニド材料は、アクセス動作の期間中、アモルファス状態のままであってもよい。場合によっては、メモリセルを操作することは、メモリセルの特定の閾値電圧を決定するために、様々な形状のプログラミングパルスをメモリセルに適用することを含み得る。すなわち、メモリセルの閾値電圧は、プログラミングパルスの形状を変えることによって変更され得、これは、メモリセル内のカルコゲニド材料の局所的な組成を変化させ得る。
メモリセルの特定の閾値電圧は、メモリセルに様々な形状の読み出しパルスを適用することによって決定され得る。例えば、読み出しパルスの印加電圧がメモリセルの特定の閾値電圧を超える場合、有限量の電流がメモリセルを通って流れ得る。同様に、読み出しパルスの印加電圧がメモリセルの特定の閾値電圧よりも小さい場合、感知できる量の電流はメモリセルを通って流れなくてよい。いくつかの実施形態では、検知構成要素１２５は、メモリセル１０５を通る電流の流れまたはその欠乏を検出することによって、選択されたメモリセル１０５に格納された情報を読み出し得る。このように、メモリセル１０５（例えば、相変化メモリセルまたは自己選択メモリセル）は、メモリセル１０５を通って電流が流れる閾値電圧レベルがメモリセル１０５によって格納された論理状態を示す場合、カルコゲニド材料に関連付けられた閾値電圧レベル（例えば、２つの閾値電圧レベル）に基づいて１ビットのデータを格納し得る。場合によっては、メモリセル１０５は、一定数の異なる閾値電圧レベル（例えば、３つ以上の閾値電圧レベル）を示し得、それによって２ビット以上のデータを格納する。
検知構成要素１２５は、検知されたメモリセル１０５に関連付けられた信号の差を検出して増幅するために、様々なトランジスタまたは増幅器を含み得、これはラッチング（ｌａｔｃｈｉｎｇ）と呼ばれ得る。その後、メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を介して出力され得る。場合によっては、検知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であってよい。あるいは、検知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続されるか、または電子的に通信してよい。図１はまた、検知構成要素１２５ａ（破線のボックス内）を配置する代替的なオプションを示す。当業者は、検知構成要素１２５が、その機能的な目的を失うことなく、列デコーダまたは行デコーダのいずれかに関連付けられ得ることを理解するであろう。
メモリセル１０５は、関連するワード線１１０およびディジット線１１５を同じように駆動して設定または書き込みされ得、そして、少なくとも１つの論理値がメモリセル１０５に格納され得る。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれるべきデータ（例えば入力／出力１３５）を受け入れ得る。
いくつかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、格納された論理状態を劣化または破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込みまたはリフレッシュの操作が実行され得る。ＤＲＡＭでは、例えば、検知動作中にコンデンサが部分的にまたは完全に放電され得、格納された論理状態が破壊されることがあるので、検知動作後に論理状態が再度書き込まれ得る。さらに、いくつかのメモリアーキテクチャでは、単一のワード線１１０を駆動することは、（例えば、ワード線１１０に結合されている）行内のすべてのメモリセルの放電をもたらし得、それゆえ、行内のいくつかまたはすべてのメモリセル１０５は、再書き込みされる必要があり得る。しかし、自己選択メモリ、ＰＣＭ、ＣＢＲＡＭ、ＦｅＲＡＭ、ＮＡＮＤメモリなどの不揮発性メモリでは、メモリセル１０５にアクセスしても論理状態が破壊されなくてもよく、それゆえ、メモリセル１０５にアクセスした後の再書き込みが不要であってもよい。
メモリコントローラ１４０は、各種の構成要素（例えば、行デコーダ１２０、列デコーダ１３０、検知構成要素１２５を介して、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。場合によっては、行デコーダ１２０、列デコーダ１３０、および検知構成要素１２５のうちの１または複数は、メモリコントローラ１４０と同じ場所に配置され得る。メモリコントローラ１４０は、所望のワード線１１０およびディジット線１１５を駆動するために、行アドレス信号および列アドレス信号を生成し得る。また、メモリコントローラ１４０は、メモリデバイス１００の動作中に使用される様々な電圧または電流を生成し、制御し得る。一般に、本明細書で論じられる適用された電圧または電流の振幅、形状、極性、および／または持続時間は、調整または変えられ得、メモリデバイス１００の動作において論じられる様々な動作に対して異なり得る。さらに、メモリアレイ１０２内の１つ、複数、またはすべてのメモリセル１０５は、同時にアクセスされてもよく、例えば、メモリアレイ１０２の複数またはすべてのセルは、すべてのメモリセル１０５、またはメモリセル１０５のグループが単一の論理状態に設定されるリセット動作中に同時にアクセスされ得る。
メモリデバイス１００の様々なメモリセル１０５は、アナログ値を格納するように構成されたメモリユニットにグループ化され得る。メモリユニットは、神経生物学的アーキテクチャを模倣するように構成され得る。メモリユニットは、一つの例示的な値として、アナログ値を格納するために、カルコゲニドメモリの特性および熱外乱を活用し得る。メモリユニットは、場合によっては、第１のメモリセル（例えば、アグレッサーメモリセル）と、異なるアクセス線（例えば、ワード線および／またはディジット線）上に配置された少なくとも１つの他のメモリセル（例えば、ヴィクティムメモリセル）とを含み得る。動作（例えば、書き込み動作）の期間中にアグレッサーメモリセルによって出力される熱エネルギーは、アグレッサーメモリセルと少なくとも１つのヴィクティムメモリセルとの間の熱的関係に基づいて、ヴィクティムメモリセルの状態を変更し得る。
図２は、本開示の様々な実施形態に係るメモリデバイスを用いるウエイトストイレージをサポートする３次元メモリアレイ２００の例を示す。メモリアレイ２００は、図１を参照して記載されるメモリアレイ１０２の一部の例であり得る。メモリアレイ２００は、基板２０４の上に配置されたメモリセルの第１のアレイまたはデッキ２０５ａと、第１のアレイまたはデッキ２０５ａの上に配置されたメモリセルの第２のアレイまたはデッキ２０５ｂとを含み得る。また、メモリアレイ２００は、図１を参照して記載されるように、ワード線１１０の例であり得るワード線１１０ａおよびワード線１１０ｂと、ディジット線１１５の例であり得るディジット線１１５ａとを含み得る。図２に描かれた例に示されるように、第１のデッキ２０５ａおよび第２のデッキ２０５ｂのメモリセルは、それぞれ自己選択メモリセルを含んでよい。いくつかの例では、第１のデッキ２０５ａおよび第２のデッキ２０５ｂのメモリセルは、それぞれ、クロスポイントアーキテクチャ（例えばＣＢＲＡＭセルまたはＦｅＲＡＭセル）に適し得る別のタイプのメモリセルを含み得る。図２に含まれるいくつかの要素は、数字の標識でラベル付けされるが、描かれた特徴の視認性と明瞭性を高める努力として、それらが同じであるか、または類似していると理解されるであろうにもかかわらず、他の対応する要素はラベル付けされていない。
場合によっては、第１のデッキ２０５ａの自己選択メモリセルは、それぞれ、第１の電極２１５ａ、カルコゲニド材料２２０ａ、および第２の電極２２５ａを含み得る。また、第２のデッキ２０５ｂの自己選択メモリセルは、それぞれ第１の電極２１５ｂ、カルコゲニド材料２２０ｂ、および第２の電極２２５ｂを含み得る。いくつかの実施形態では、アクセス線（例えば、ワード線１１０、ディジット線１１５）は、電極２１５または２２５の代わりに、電極層（例えば、コンフォーマル層）を含み得、それゆえ、アクセス線は、多層のアクセス線を含み得る。そのような実施形態では、アクセス線の電極層は、メモリ材料（例えば、カルコゲニド材料２２０）と連結（ｉｎｔｅｒｆａｃｅ ｗｉｔｈ）し得る。いくつかの実施形態では、アクセス線（例えば、ワード線１１０、ディジット線１１５）は、電極層またはその間の電極を介さずに、メモリ材料（例えば、カルコゲニド材料２２０）と直接連結し得る。
第１のデッキ２０５ａおよび第２のデッキ２０５ｂの自己選択メモリセルは、いくつかの実施形態では、各デッキ２０５ａ、および２０５ｂの対応する（たとえば、ｙ方向に垂直に位置合わせされた）自己選択メモリセルが、図１を参照して説明されるように、ディジット線１１５またはワード線１１０を共有し得るように、共通の伝導線を有し得る。たとえば、第２のデッキ２０５ｂの第１の電極２１５ｂと、第１のデッキ２０５ａの第２の電極２２５ａとは両方とも、ディジット線１１５ａが（ｙ方向において）垂直に位置合わせされ隣接する自己選択メモリセルによって共有されるように、ディジット線１１５ａに結合され得る。
いくつかの実施形態では、メモリアレイ２００は、第２のデッキ２０５ｂの第１の電極２１５ｂが、追加のディジット線と結合され得、第１のデッキ２０５ａの第２の電極２２５ａが、ディジット線１１５ａと結合され得るように、追加のディジット線（図示せず）を含み得る。追加のディジット線は、ディジット線１１５ａから電気的に絶縁されていてよい（例えば、追加のディジット線とディジット線１１５ａとの間に絶縁材料が介在してもよい）。その結果、第１のデッキ２０５ａおよび第２のデッキ２０５ｂは分離され得、そして、互いに独立して動作し得る。場合によっては、アクセス線（たとえば、ワード線１１０またはディジット線１１５のいずれか）は、各クロスポイントにおけるそれぞれのメモリセルのための選択構成要素（たとえば、アクセス線と一体化された１または複数の薄膜材料として構成され得る２端子セレクタデバイス）を含み得る。したがって、アクセス線と選択構成要素とはともに、アクセス線と選択構成要素との両方として機能する材料の複合層を形成し得る。
メモリアレイ２００のアーキテクチャは、図２に例示されるように、メモリセルが、ワード線１１０とディジット線１１５との間のトポロジカルなクロスポイントにおいて形成され得るので、場合によっては、クロスポイントアーキテクチャの例と呼ばれ得る。そのようなクロスポイントアーキテクチャは、他のいくつかのメモリアーキテクチャと比較して、製造コストが低く、比較的高密度のデータストレージを提供し得る。たとえば、クロスポイントアーキテクチャを備えたメモリアレイは、エリアが縮小されたメモリセルを有し得、その結果、他のいくつかのアーキテクチャと比較して、増加されたメモリセル密度をサポートし得る。たとえば、クロスポイントアーキテクチャは、４Ｆ２メモリセルエリアを有し、ここでＦは、最も小さいフィーチャーサイズ（たとえば、最小フィーチャーサイズ）であり、３端子選択構成要素を備えるような６Ｆ２メモリセルエリアを有する他のアーキテクチャと比較される。たとえば、ＤＲＡＭメモリアレイは、３端子デバイスであるトランジスタを、各メモリセルの選択構成要素として使用し得、それゆえ、所与の数のメモリセルを含むＤＲＡＭメモリアレイは、同数のメモリセルを含むクロスポイントアーキテクチャを備えるメモリアレイと比較して、より大きなメモリセルエリアを有し得る。
図２の例は、２つのメモリデッキを示し、他の構成は、任意の数のデッキを含み得る。いくつかの実施形態では１または複数のメモリデッキは、カルコゲニド材料２２０を含む自己選択メモリセルを含み得る。他の実施形態では、１または複数のメモリデッキは、強誘電体材料を含むＦｅＲＡＭセルを含み得る。さらに別の実施形態では、１または複数のメモリデッキは、金属酸化物またはカルコゲニド材料２２０を含むＣＢＲＡＭセルを含み得る。カルコゲニド材料２２０は、たとえば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、およびシリコン（Ｓｉ）の合金などのカルコゲニドガラスを含み得る。いくつかの実施形態では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、およびゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と呼ばれ得る。
メモリセルは、場合によってはアナログ値であるか、またはアナログ値を含む値を格納するように構成され得るメモリユニットの一部として組み込まれ得る。いくつかのメモリデバイスにおいて、カルコゲニド材料２２０ａに電子パルスを適用することは、カルコゲニド材料２２０ａに影響を与えることがあり、それは、場合によっては、物理的な形態を変化させることを含み得る。いくつかのカルコゲニド材料２２０ａの物理的形態は、アモルファス状態および結晶状態を含む。これらの物理的形態の抵抗は異なるため、それにより、カルコゲニド材料２２０ａは論理（例えば、デジタル論理）を格納することが可能になる。いくつかのカルコゲニドメモリシステムでは、カルコゲニド材料２２０ａをアモルファス状態にするために、コントローラは、カルコゲニド材料２２０ａを電気パルスで加熱し、そのパルスを除去することによってカルコゲニド材料２２０ａを急速に冷却し得る。急冷すると、カルコゲニド材料２２０ａの構造が秩序を失い、それゆえ抵抗性が高くなり得る。いくつかのＰＣＭシステムでは、カルコゲニド材料２２０ａを結晶状態にするために、コントローラは、カルコゲニド材料２２０ａを電気パルスで加熱し、その電気パルスをランプダウンすることによってカルコゲニド材料２２０ａをゆっくりと冷却し得る。ゆっくりとした冷却は、カルコゲニド材料２２０ａの構造により規則的になるための時間を提供し得、それにより抵抗が少なくなり得る。メモリデバイスのメモリユニットは、カルコゲニド材料のこれらの特性を利用して、複数のメモリセルを含むメモリユニットにアナログ値を格納し得る。各メモリユニットは、カルコゲニド材料２２０ａを含む複数のメモリセル１０５ａを含み得る。
図３は、本開示の様々な実施形態に係るメモリデバイスを用いたウエイトストイレージをサポートするメモリアレイ３００の例を示す。メモリアレイ３００は、図１および図２を参照して記載したメモリデバイス１００の一部の例であり得る。メモリアレイ３００は、値または重み（例えば、アナログ値またはアナログの重み）を格納するように構成されたニューラルメモリユニット３０５を含み得る。ニューラルメモリユニット３０５は、神経系に存在し得る神経生物学的アーキテクチャを模倣するように構成され得、および／または１つ以上のシナプスの重みを格納するように構成され得る。このように、ニューラルメモリユニット３０５は、ニューロモーフィックシステムおよび／またはニューラルネットワークの一部の例であり得る。
ニューロモーフィックシステムのいくつかは、シナプスの値（または重み）を格納するために、ＰＣＭデバイスまたは自己選択メモリデバイスなどの抵抗変化ＲＡＭ（ＲＲＡＭ）を使用し得る。そのような抵抗変化メモリは、複数のレベルを格納するように構成されたメモリセルを含み得、および／または広い検知ウィンドウを有し得る。このようなタイプのメモリは、パルス（例えば、スパイク）制御によってトレーニング動作を実行するように構成され得る。このようなトレーニング動作は、スパイクタイミング依存性可塑性（ＳＴＤＰ）を含み得る。ＳＴＤＰは、ノード（例えば、ニューロン）間で伝達されるスパイク間の相関によって誘導されるヘブの学習（Ｈｅｂｂｉａｎ ｌｅａｒｎｉｎｇ）の形態であり得る。ＳＴＤＰは、ノード（例えばニューロン）間の接続の強さを調整する処理の一例であり得る。
ニューラルネットワークにおいて、シナプスの重みは、２つのノード間の接続の強さまたは振幅を指し得る。ニューラルネットワークを介して伝送される情報の性質および内容は、ニューロン間に形成される接続（例えば、シナプス）の特性（例えば、シナプス重み）に部分的に基づき得る。ニューロモーフィックシステムは、従来のコンピュータアーキテクチャでは不可能であり得る結果が達成されるように設計され得る。例えば、ニューロモーフィックシステムは、学習、視覚または視覚処理、聴覚処理、高度なコンピューティング、または他のプロセス、あるいはそれらの組み合わせなどの生物学的システムに、より一般的に関連する結果を達成するために使用され得る。
シナプスの重みは、場合によっては、メモリデバイス（例えば、抵抗変化メモリデバイス、カルコゲニドを含むメモリデバイス）におけるメモリセルの抵抗／閾値電圧としてシミュレートされてもよいし、そうでなければ関連していてもよい。場合によっては、メモリセルに送達されるパルスの数は、抵抗変化メモリセルまたはカルコゲニドを含むメモリセルなどのメモリセルの抵抗または閾値電圧と相関し得る。このような場合、メモリセルのアナログ抵抗または閾値電圧は、ニューロモーフィックシステムにおけるシナプスの重みを表し得る。
しかしながら、いくつかの抵抗変化メモリ技術は、シナプスの重みを表し得る広い範囲のアナログ値を格納するのに十分な広さの検知ウィンドウを特徴としなくてもよい。例えば、３ＤＸＰメモリセルは、高速な状態遷移および他の特徴を有し得、これは、より直線的なスケールである閾値電圧読み出しを引き起こし得、それゆえ、３ＤＸＰメモリアレイ内の個々のメモリセルの学習能力を制限する結果となり得る。
メモリデバイス（例えば、３ＤＸＰメモリデバイスなどの抵抗変化メモリデバイス）は、神経生物学的アーキテクチャを模倣するように構成され、シナプスの重みを表し得る値（例えば、アナログ値）を格納するように構成された１または複数のニューラルメモリユニット３０５を含み得る。ニューラルメモリユニット３０５は、アグレッサーメモリセル３１０（例えば、一次メモリセル）と、複数のヴィクティムメモリセル３１５（例えば、二次メモリセル）とを含み得る。メモリセルとしては、相変化メモリセル、抵抗変化メモリセル、カルコゲニド材料を含むメモリセルなどが例示され得る。ヴィクティムメモリセル３１５は、メモリセルの配列において、アグレッサーメモリセル３１０に隣接して配置され得る（例えば、ヴィクティムメモリセル３１５は、介在するメモリセルによってアクセス線に沿ってアグレッサーメモリセル３１０から分離されなくてよい）。場合によっては、アグレッサーメモリセル３１０および複数のヴィクティムメモリセル３１５は、メモリセルの同じデッキ内に配置され得る。場合によっては、アグレッサーメモリセル３１０および複数のヴィクティムメモリセル３１５の少なくとも１つは、メモリセルの異なるデッキ内に配置され得る。
ニューラルメモリユニット３０５のメモリセルは、複数のディジット線３２０（例えば、ＤＬ１、ＤＬ２、およびＤＬ３）と、複数のワード線３２５（例えば、ＷＬ１、ＷＬ２、およびＷＬ３）とに結合され得る。アグレッサーメモリセル３１０は、第２のディジット線３２０ｂ（例えば、ＤＬ２）と、第２のワード線３２５ｂ（例えば、ＷＬ２）とに結合され得る。ヴィクティムメモリセル３１５の各々は、第２のディジット線３２０ｂまたは第２のワード線３２５ｂのうちの少なくとも１つと結合され得る。場合によっては、各ヴィクティムメモリセル３１５は、アグレッサーメモリセル３１０と１つのアクセス線を共有し、また、アグレッサーメモリセル３１０と結合されていない１つのアクセス線と結合されている。
各ヴィクティムメモリセル３１５は、アグレッサーメモリセル３１０と熱的関係３３０を有し得る。熱的関係３３０は、ヴィクティムメモリセル３１５とアグレッサーメモリセル３１０との間の熱結合を規定し得る。例えば、熱的関係３３０が強ければ強いほど、２つのメモリセル間で転送され得る熱エネルギーの量が大きくなる。場合によっては、アグレッサーメモリセル３１０と各ヴィクティムメモリセル３１５との間の熱的関係３３０は異なる。
ニューラルメモリユニット３０５は、アグレッサーメモリセル３１０によって開始されたヴィクティムメモリセル３１５の熱外乱を利用して、アナログ値を格納し得る。例えば、パルスがアグレッサーメモリセル３１０に適用されると、各ヴィクティムメモリセル３１５は、個別のヴィクティムメモリセル３１５とアグレッサーメモリセル３１０との間の熱的関係３３０に基づいて、熱エネルギーの量を受け取り得る。場合によっては、この熱エネルギーを熱外乱と呼び得る。ヴィクティムメモリセル３１５の閾値電圧は、アグレッサーメモリセル３１０から受けた熱エネルギーの量に基づいて変化し得る。メモリアレイ３００は、これらの熱外乱特性を利用して、アナログ値などの値をニューラルメモリユニット３０５に格納するように構成され得る。
ニューラルメモリユニット３０５の熱結合特性の一例について記載する。第１のヴィクティムメモリセル３１５は、アグレッサーメモリセル３１０と第１の熱的関係３３０を有し得る。第２のヴィクティムメモリセル３１５ｂは、アグレッサーメモリセル３１０と第２の熱的関係３３０ｂを有し得る。第３のヴィクティムメモリセル３１５ｃは、アグレッサーメモリセル３１０と第３の熱的関係３３０ｃを有し得る。第４のヴィクティムメモリセル３１５ｄは、アグレッサーメモリセル３１０と第４の熱的関係３３０ｄを有し得る。各熱的関係（３３０ａ、３３０ｂ、３３０ｃ、３３０ｄ）は異なっていてもよい（または、場合によっては、複数の熱的関係の少なくとも一部が同じであり得る一方、複数の熱的関係の一部は異なり得るようである）。ニューラルメモリユニット３０５の書き込み動作の期間中、パルスがアグレッサーメモリセル３１０に適用され得る。パルスをアグレッサーメモリセル３１０に適用することに応答して、各ヴィクティムメモリセル３１５の閾値電圧は、熱的関係３３０に基づいて異なる速度（ｒａｔｅ、変化率）で侵食され得る。メモリアレイ３００は、ヴィクティムメモリセル３１５の閾値電圧の組み合わせに基づいて、ニューラルメモリユニット３０５とのやり取りで異なるアナログ値を格納および／または読み出すように構成され得る。ニューラルメモリユニット３０５の書き込み動作についての詳細は、図５を参照してより詳細に記載される。ニューラルメモリユニット３０５の読み出し動作についての詳細は、図６を参照してより詳細に記載される。
メモリアレイ３００は、複数のニューラルメモリユニット３０５を含み得る。場合によっては、メモリセルは、異なるニューラルメモリユニット３０５の間で共有することができない。場合によっては、隣接するニューラルメモリユニットは、アグレッサーメモリセル３１０から斜めに配置されたメモリセル（例えば、第３のディジット線３２０ｃと第３のワード線３２５ｃとの交点に配置されたメモリセル）を含み得る。場合によっては、隣接するメモリセル。
図４は、本開示の様々な実施形態に係るメモリデバイスを用いたウエイトストイレージをサポートするメモリアレイ４００の熱的トポロジーの例を示す。メモリアレイ４００は、メモリセル間の熱的関係を変化させ得るメモリセルの異なるトポロジーを示す。
メモリアレイ４００は、図３を参照して記載されるメモリアレイ３００の例であり得る。メモリアレイ４００は、ニューラルメモリユニット４０５を含み得る。ニューラルメモリユニット４０５は、アグレッサーメモリセル４１０と複数のヴィクティムメモリセル４１５とを含み得る。ニューラルメモリユニット４０５のメモリセルは、複数のディジット線４２０および複数のワード線４２５に結合され得る。各ヴィクティムメモリセル４１５は、アグレッサーメモリセル４１０と熱的関係４３０を有し得る。これらの各特徴は、図３を参照して記載される類似の特徴の例であり得、これらの特徴の全体的な記載はここでは繰り返されない。
熱的関係４３０は、メモリアレイ４００の様々な特性に基づき得る。熱的関係４３０は、アグレッサーメモリセル４１０とヴィクティムメモリセル４１５（例えば、４１５ａ、４１５ｂ、４１５ｃ、および／または４１５ｄ）との間の物理的距離、アグレッサーメモリセル４１０とヴィクティムメモリセル４１５（例えば、４１５ａ、４１５ｂ、４１５ｃ、および／または４１５ｄ）との間に配置された、もしくはそれに結合された伝導性材料の特性、またはアグレッサーメモリセル４１０とヴィクティムメモリセル４１５（例えば、４１５ａ、４１５ｂ、４１５ｃ、および／または４１５ｄ）との間に配置された、もしくはそれに結合された絶縁性材料の特性、あるいはそれら組み合わせに、少なくとも部分的には基づき得る。
メモリアレイ４００の熱的トポロジーは、熱的関係４３０がメモリセル間の物理的距離（例えば、メモリセル間の空間的不均衡）によって影響を受ける例を示している。メモリアレイ４００は、第１のディジット線４２０ａと第２のディジット線４２０ｂとの間の第１の距離４３５（例えば、Ｄ１）が、第２のディジット線４２０ｂと第３のディジット線４２０ｃとの間の第２の距離４４０（例えば、Ｄ２）よりも小さくなるように構築され得る。同様に、メモリアレイ４００は、第１のワード線４２５ａと第２のワード線４２５ｂとの間の第３の距離４４５（例えば、Ｄ３）が、第２のワード線４２５ｂと第３のワード線４２５ｃとの間の第４の距離４５０（例えば、Ｄ４）よりも小さくなるように構築され得る。メモリアレイのそのようなトポロジーは、第１のヴィクティムメモリセル４１５ａが第２のヴィクティムメモリセル４１５ｂよりもアグレッサーメモリセル４１０に物理的に近い位置にあり、第３のヴィクティムメモリセル４１５ｃが第４のヴィクティムメモリセル４１５ｄよりもアグレッサーメモリセル４１０に物理的に近い位置にあるという結果をもたらす。このメモリセル間の物理的距離の違いは、場合によっては、メモリセル間の異なる熱的関係４３０をもたらし得る。あるいは、メモリセル間の物理的距離は異なっていてもよいが、メモリセル間の接続の他の要因または構造的な違いに基づいて、熱的関係は類似していてもよいし、同じであってもよい。
さらに、メモリアレイ４００における伝導性材料および／または絶縁性材料４５５の配置は、熱的関係４３０の１または複数に影響を与えてもよい。例えば、同じディジット線（例えば、アグレッサーメモリセル４１０、第１のヴィクティムメモリセル４１５ａ、および第２のヴィクティムメモリセル４１５ｂ）上に並ぶメモリセルは、熱伝導体として作用し得る連続的なライナー（例えば、シールライナー）を共有し得る。同じディジット線４２０上のメモリセル（例えば、行から行へのトポロジーまたはＲ２Ｒ）によって共有される熱伝導体は、同じワード線４２５を共有するメモリセル（例えば、列から列へのトポロジーまたはＣ２Ｃ）よりも、同じディジット線４２０上のメモリセルに、より近い熱的関係（例えば、構成要素間のより強い熱結合）をもたらし得、ここで、同じ連続的なライナーは、存在しなくてもよい。場合によっては、伝導性材料および／または絶縁性材料４５５は、メモリセル間の熱的関係４３０に影響を与えるために、メモリアレイ４００内に意図的に配置され得る。
いくつかの例では、メモリアレイ４００は、ヴィクティムメモリセル４１５の各々が異なる熱的関係４３０を有する熱的トポロジーを有し得る。熱的関係４３０は、行から行へのトポロジー、列から列へのトポロジー、メモリセル間の空間的不均衡、熱エネルギーを伝導する材料の配置、熱エネルギーから構成要素を絶縁する材料の配置、あるいはそれらの組み合わせに基づき得る。
場合によっては、メモリアレイ４００は、同じディジット線（例えば、ディジット線４２０ｂ）を共有するメモリセルと結合された熱伝導性ライナーと、第３の距離４４５とにより、第１の熱的関係４３０ａが最も近い／最も小さい（例えば、熱結合が最も大きい）熱的トポロジーを有してもよい。第２の熱的関係４３０ｂは、同じディジット線（例えば、ディジット線４２０ｂ）を共有するメモリセルに結合された熱伝導性ライナーと、第３の距離４４５よりも大きい第４の距離４５０とのために、第１の熱的関係４３０ａよりも大きくてよい。第３の熱的関係４３０ｃは、アグレッサーメモリセル４１０と第３のヴィクティムメモリセル４１５ｃとを結合する熱伝導性材料がないことと、第１の距離４３５とのために、第２の熱的関係４３０ｂよりも大きくてよい。第４の熱的関係４３０ｄは、アグレッサーメモリセル４１０と第４のヴィクティムメモリセル４１５ｄとを結合する熱伝導性材料がないことと、第３の距離４４５よりも大きい第２の距離４４０とのために、最大の熱的関係（例えば、最小の熱結合量）であってもよい。
場合によっては、第１の距離４３５と第３の距離４４５とは等しくてもよく、および／または第２の距離４４０と第４の距離４５０とは等しくてもよい。このような状況であっても、メモリセル間に熱伝導性および／または熱絶縁性の材料が存在するために、メモリセル間の熱的関係４３０は異なり得る。例えば、第１の熱的関係４３０ａと第３の熱的関係４３０ｃは、第１の距離４３５と第３の距離４４５とが等しい場合にも、行から行へのトポロジーと列から列へのトポロジーとの違い（例えば、行から行へのトポロジーにおける伝導性ライナーの存在）により、異なっていてもよい。場合によっては、距離４３５、４４０、４４５、４５０はすべて異なっていてもよい。場合によっては、２つ以上の距離４３５、４４０、４４５、４５０が等しくてもよい。
メモリアレイ４００は、熱的トポロジーの一例を示している。他の例では、メモリアレイ４００は、距離４３５、４４０、４４５、４５０、行から行へのトポロジー、列から列へのトポロジー、熱伝導性材料の配置、熱絶縁性材料の配置、またはそれらの組み合わせを変化させることにより、任意の数の熱的トポロジーを示してもよい。
一実施形態では、デバイスまたはシステムは、複数のディジット線、複数のワード線、複数のディジット線および複数のワード線と結合された複数のメモリセルを含むニューラルメモリユニットであって、アナログ値を格納するように構成されたニューラルメモリユニットを含み、ニューラルメモリユニットは、ニューラルメモリユニットの書き込み動作中にプログラミングパルスを受けるように構成された一次メモリセル、および書き込み動作中に一次メモリセルと熱的に結合されるように構成された複数の二次メモリセルを含み、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合されている。
上述したデバイスまたはシステムのいくつかの例において、一次メモリセルと複数の二次メモリセルのうちの第１の二次メモリセルとの間の熱的関係は、一次メモリセルと複数の二次メモリセルのうちの他の二次メモリセルとの間の熱的関係とは異なっていてもよい。
上述のデバイスまたはシステムのいくつかの例では、複数の二次メモリセルは、書き込み動作中に一次メモリセルに適用されるプログラミングパルスに少なくとも部分的に基づいて状態を変更するように構成されていてよい。上述したデバイスまたはシステムのいくつかの例では、熱的関係は、ニューラルメモリユニットの一次メモリセルと二次メモリセルとの間の物理的距離に少なくとも部分的に基づいていてよい。上述のデバイスまたはシステムのいくつかの例では、一次メモリセルと少なくとも１つの二次メモリセルとの間に配置された絶縁性材料であって、熱的関係は、少なくとも部分的には絶縁性材料に基づいていてよい。
上述したデバイスまたはシステムのいくつかの例では、ニューラルメモリユニットによって格納されるアナログ値は、２つのノード間の接続の強さを示すシナプスの重みを含む。上述したデバイスまたはシステムのいくつかの例では、ニューラルメモリユニットによって格納されるアナログ値は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルの抵抗または閾値電圧に少なくとも部分的に基づき得る。
上述のデバイスまたはシステムのいくつかの例では、書き込み動作中に一次メモリセルに１または複数のプログラミングパルスが適用され得る場合、ニューラルメモリユニットの各二次メモリセルは、異なる速度で状態を変化させる。上述したデバイスまたはシステムのいくつかの例では、各二次メモリセルの状態の変化の速度は、各二次メモリセルと一次メモリセルとの間の熱的関係に少なくとも部分的に基づき得る。
上述のデバイスまたはシステムのいくつかの例では、複数の二次メモリセルは、第１の熱的関係に従って一次メモリセルと熱的に結合された第１の二次メモリセルを含む。上述のデバイスまたはシステムのいくつかの例では、第１の熱的関係よりも大きい第２の熱的関係に従う、一次メモリセルに熱的に結合された第２の二次メモリセル。上述のデバイスまたはシステムのいくつかの例では、第２の熱的関係よりも大きい第３の熱的関係に従う、一次メモリセルに熱的に結合された第３の二次メモリセル。上述のデバイスまたはシステムのいくつかの例では、第３の熱的関係よりも大きい第４の熱的関係に従う、一次メモリセルに熱的に結合された第４の二次メモリセル。
上述のデバイスまたはシステムのいくつかの例では、一次メモリセルは、複数のディジット線のうちの第１のディジット線と、複数のワード線のうちの第１のワード線とに結合され得る。上述のデバイスまたはシステムのいくつかの例では、第１の二次メモリセルおよび第２の二次メモリセルは、第１のディジット線と結合され得る。上述のデバイスまたはシステムのいくつかの例では、第３の二次メモリセルおよび第４の二次メモリセルは、第１のワード線と結合され得る。
上述したデバイスまたはシステムのいくつかの例はまた、ディジット線を一次メモリセルと共有する複数の二次メモリセルの二次メモリセルを含んでもよく、ワード線を一次メモリセルと共有する複数の二次メモリセルの二次メモリセルよりも小さい熱的関係を有してもよい。
上述のデバイスまたはシステムのいくつかの例において、ニューラルメモリユニットの第１の二次メモリセルと一次メモリセルとの間の熱的関係は、一次メモリセルと第１の二次メモリセルとの間の物理的距離、一次メモリセルと第１の二次メモリセルとに結合された伝導性材料の特性、または一次メモリセルと第１の二次メモリセルとの間に配置された絶縁性材料の特性、あるいはそれらの組み合わせに少なくとも部分的に基づき得る。
上述したデバイスまたはシステムのいくつかの例では、ニューラルメモリユニットは、スパイクタイミング依存性可塑性（ＳＴＤＰ）ユニットであり得る。上述のデバイスまたはシステムのいくつかの例では、複数のメモリセルの各々はカルコゲニド材料を含む。
図５は、本開示の様々な実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするニューラルメモリユニットの書き込み動作中のヴィクティムメモリセルの電圧閾値を示す図５００の例を示す。図５００は、ｘ軸の書き込み動作中にアグレッサーメモリセルに適用されるパルスの数に対して、ｙ軸のヴィクティムメモリセルの閾値電圧をプロットしている。ｙ軸の電圧閾値は直線的にスケーリングされており、ｘ軸のパルス数は対数的にスケーリングされている。
図５００の各曲線５０５は、ニューラルメモリユニット（例えば、ニューラルメモリユニット３０５または４０５）の個々のヴィクティムメモリセルを表し得る。例えば、第１の曲線５０５ａは、図３および図４を参照して説明される、第１のヴィクティムメモリセル３１５ａまたは４１５ａの閾値電圧に対応してもよく、第２の曲線５０５ｂは、第２のヴィクティムメモリセル３１５ｂまたは４１５ｂの閾値電圧に対応してもよく、第３の曲線５０５ｃは、第３のヴィクティムメモリセル３１５ｃまたは４１５ｃの閾値電圧に対応してもよく、第４の曲線５０５ｄは、第４のヴィクティムメモリセル３１５ｄまたは４１５ｄの閾値電圧に対応してもよい。
ニューラルメモリユニットに格納された値は、ニューラルメモリユニット内のヴィクティムメモリセルの閾値電圧の集合的な組み合わせに基づいている。ニューラルメモリユニットに値を書き込むために、メモリセルは、最初に開始状態に前処理されてもよく、その後、複数のプログラミングパルスがアグレッサーメモリセルに適用されてもよい。アグレッサーメモリセルに適用される複数のプログラミングパルスは、ヴィクティムメモリセルに熱外乱を経験させ得る。また、各ヴィクティムメモリセルの熱外乱の大きさは、アグレッサーメモリセルとヴィクティムメモリセルとの間の熱的関係と、アグレッサーメモリセルに適用されるパルス数とに基づいてよい。
書き込み動作の一部として、コントローラ（例えば、メモリコントローラ１４０）は、ヴィクティムメモリセルをヴィクティムメモリセルの第１の状態５１０に前処理してもよい。場合によっては、ニューラルメモリユニットのメモリセルは、カルコゲニドメモリセル（例えば、相変化メモリセル）のリセット状態またはアモルファス状態に対応し得る第１の状態５１０と、カルコゲニドメモリセル（例えば、相変化メモリセル）のセット状態または結晶状態に対応し得る第２の状態５１５とを有するように構成され得る。なお、第１の状態５１０は、閾値電圧が高い高抵抗状態の一例であってよく、第２の状態５１５は、閾値電圧が低い低抵抗状態の一例であってよい。ヴィクティムメモリセルを前処理するために、コントローラは、ヴィクティムメモリセルにプログラミングパルスを適用し得る。
書き込み動作の一部として、コントローラは、複数のパルスをアグレッサーメモリセルに適用し得る。アグレッサーメモリセルに適用される各パルスは、ニューラルメモリユニットに熱エネルギーを提供し得る。提供される熱エネルギーの量は、アグレッサーメモリセルに適用される連続したパルスの数に少なくとも部分的に基づき得る。
ヴィクティムメモリセルは、書き込み動作の期間中、パルスをアグレッサーメモリセルに適用することによって提供される熱エネルギーからの熱外乱を経験し得る。任意の個々のヴィクティムメモリセルによって見られる熱エネルギーの量は、ヴィクティムメモリセルとアグレッサーメモリセルとの間の特定の熱的関係に基づいて変化し得る。例えば、第１のヴィクティムメモリセル４１５ａは、最も近い熱的関係４３０ａ（例えば、アグレッサーメモリセルとの最も強い熱結合）を有し得、他のヴィクティムメモリセルよりもアグレッサーメモリセルからの書き込み動作の期間中のより多くの熱エネルギーを受け取り得る。
パルスをアグレッサーメモリセルに適用することによってヴィクティムメモリセルから受けた熱エネルギーは、ヴィクティムメモリセルを第１の状態５１０から第２の状態５１５に遷移させ得る。ニューラルメモリユニットの書き込み動作は、相変化メモリ構成要素の熱特性を利用してアナログ値を格納する。相変化メモリセルに電子パルスを適用すると、セルの物理的な形態を変化させ得る。いくつかの相変化メモリセルの物理的形態は、アモルファス状態と結晶状態とを含む。これらの物理的形態の抵抗は異なり、それにより、メモリセルがデジタルロジックを格納することを可能にする。いくつかのＰＣＭシステムでは、相変化メモリセルをアモルファス状態にするために、コントローラは、相変化メモリ素子を電気パルスで加熱し、パルスを除去することによって相変化メモリ素子を急速に冷却し得る。急冷することにより、メモリ素子の構造の秩序を失わせ、その結果、抵抗性が高くなり得る。いくつかのＰＣＭシステムでは、相変化メモリセルを結晶状態にするために、コントローラは、相変化メモリ素子を電気パルスで加熱し、電気パルスをランプダウンすることによって相変化メモリ素子をゆっくりと冷却し得る。ゆっくりと冷却することで、メモリ素子の構造がより秩序化されるための時間を提供し得、それゆえ、抵抗が少なくなる。ニューラルメモリユニットの書き込み動作は、アグレッサーメモリセルからの熱エネルギーを使用して、ヴィクティムメモリセルをアモルファス状態から結晶状態にゆっくりと遷移させる。
書き込み動作中、熱エネルギーは、アグレッサーメモリセルに適用される連続したプログラミングパルスの数に基づいて、ニューラルメモリユニット内に蓄積され得る。ヴィクティムメモリセルは、各ヴィクティムメモリセルのアグレッサーメモリセルとの熱的関係に基づいて、アグレッサーメモリセルからその熱エネルギーの少なくとも一部を受け取り得る。この熱エネルギーは、ヴィクティムメモリセルの相変化メモリ素子を発熱させて、アモルファス状態（例えば、リセット状態）から結晶状態（例えば、セット状態）へと状態を変化させ得る。このようにして、アグレッサーメモリセルからの熱エネルギーは、書き込み動作中、各ヴィクティムメモリセルの閾値電圧を侵食し得る。
ヴィクティムメモリセルの熱的関係は、各ヴィクティムメモリセルの閾値電圧が異なる速度で侵食されるように構成され得る。例えば、図５００は、ニューラルメモリユニット内の各ヴィクティムメモリセルの閾値電圧が、アグレッサーメモリセルに適用される任意の所定数のプログラミングパルスに対して異なる速度で変化することを示している。いくつかの例では、アグレッサーメモリセルに適用されるプログラミングパルスは、リセットパルスであり得る。
ニューラルメモリユニットに格納されたアナログ値は、ヴィクティムメモリセルの結果の閾値電圧の組み合わせに基づいている。例えば、第１の円５２０は、第１の数のプログラミングパルスがアグレッサーメモリセルに適用される場合のそれぞれのヴィクティムメモリセルに対する閾値電圧を示す。第２の円５２５は、第２の数のプログラミングパルスがアグレッサーメモリセルに適用される場合のそれぞれのヴィクティムメモリセルに対する閾値電圧を示す。アナログ値は、各ヴィクティムメモリセルの閾値電圧の組み合わせに基づき得る。アグレッサーメモリセルは、同じプログラミングパルスを繰り返し受け、それゆえ、読み出し動作中は常に同じ状態（例えば、リセット状態）にあるため、場合によっては、アグレッサーメモリセルはニューラルメモリユニットに情報を格納するために使用されなくてもよい。
各ヴィクティムメモリセルの曲線５０５は、メモリアレイの熱的トポロジーに基づいてシフトされてもよいし、または変更されてもよい。アグレッサーメモリセルと各ヴィクティムメモリセルとの間の異なる熱的関係はまた、結果として生じる曲線を異ならせ得る。
図６は、本開示の様々な実施形態に係るメモリデバイスを用いるウエイトストイレージをサポートするニューラルメモリユニット６０５の読み出し動作の特徴を示すメモリアレイ６００の例を示す。
メモリアレイ６００は、図３〜図４を参照して記載されるメモリアレイ３００および４００の例であり得る。メモリアレイ６００は、ニューラルメモリユニット６０５を含み得る。ニューラルメモリユニット６０５は、アグレッサーメモリセル６１０および複数のヴィクティムメモリセル６１５を含み得る。ニューラルメモリユニット６０５のメモリセルは、複数のディジット線６２０および複数のワード線６２５に結合され得る。各ヴィクティムメモリセル６１５は、アグレッサーメモリセル６１０と熱的関係を有し得る。これらの特徴の各々は、図３〜５を参照して記載される類似の特徴の例であり得、これらの特徴の全体的な説明はここでは繰り返さない。破線のボックスは、メモリアレイ６００内に存在するが、ニューラルメモリユニット６０５の一部ではないメモリセルを表し得る。
ニューラルメモリユニット６０５の読み出し動作は、複数のヴィクティムメモリセルから重み（または閾値電圧）を検出し、それらの重みを組み合わせることで、ニューラルメモリユニット６０５に格納されているアナログ値を検出するように構成され得る。アナログ値は、検出された重みの和に比例し得る。
コントローラ（例えば、メモリコントローラ１４０）は、読み出し動作のためにニューラルメモリユニット６０５を選択し得る。場合によっては、コントローラは、読み出し動作のためにニューラルメモリユニット６０５の１または複数のメモリセルを選択し得る。また、コントローラは、ニューラルメモリユニット６０５に関連付けられた１または複数のディジット線６２０および／またはワード線６２５を識別または選択し得る。
コントローラは、入力６３０をニューラルメモリユニット６０５のメモリセルに提供し得る。入力６３０は、複数のワード線６２５（例えば、Ｖ１、Ｖ２、Ｖ３）に印加される複数の電圧値を含み得る。コントローラは、ワード線６２５を、入力６３０に含まれる１または複数の電圧値（例えば、読み出し電圧値）にバイアスし得る。場合によっては、ワード線６２５は、すべて同じ読み出し電圧にバイアスされる。場合によっては、コントローラは、１または複数のワード線を他のワード線とは異なる電圧にバイアスし得る。
コントローラはまた、選択されていない１または複数のワード線６２５−Ｎ（例えば、ニューラルメモリユニット６０５に結合されていない１または複数のワード線）を読み出し電圧値にバイアスし得る。場合によっては、１または複数の選択されていないワード線６２５−Ｎに印加される読み出し電圧値は、選択されたワード線６２５ａ、６２５ｂ、６２５ｃに印加される電圧値と同じである。場合によっては、１または複数の選択されていないワード線６２５−Ｎに印加される読み出し電圧値は、選択されたワード線６２５ａ、６２５ｂ、６２５ｃのうちの少なくとも１つに印加される少なくとも１つの電圧値とは異なる。
コントローラは、ニューラルメモリユニット６０５に結合された１または複数のディジット線６２０上に生成される１または複数の信号を含む出力６３５を検出し得る。ディジット線６２０上の出力６３５は、入力６３０をニューラルメモリユニット６０５に結合されたワード線６２５に適用することに基づいて生成され得る。出力６３５の信号は、電流信号（例えば、Ｉ１、Ｉ２、Ｉ３）を含み得る。コントローラは、ニューラルメモリユニット６０５に結合された１または複数のディジット線６２０に関連するリーク電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を検出し得る。
ニューラルメモリユニット６０５に結合された各ディジット線６２０上で、個々の信号または個々の重みが検出され得る。各信号または重みは、その信号に寄与する異なるメモリセルを有し得る。例えば、第３のヴィクティムメモリセル６１５ｃは、第１のディジット線６２０ａ上の信号に寄与し得る。第４のヴィクティムメモリセル６１５ｄは、第３のディジット線６２０ｃ上の信号に寄与し得る。第１のヴィクティムメモリセル６１５ａおよび第２のヴィクティムメモリセル６１５ｂは、第２のディジット線６２０ｂ上の信号に寄与し得る。場合によっては、アグレッサーメモリセル６１０はまた、第２のディジット線６２０ｂ上の信号に寄与し得るが、アグレッサーメモリセル６１０の状態は常に同じであるため、アグレッサーメモリセル６１０の寄与は、第２のディジット線６２０ｂ上の信号に検出可能な差をもたらさないことがあり得る。
コントローラは、ニューラルメモリユニットに結合されたディジット線６２０に発生した信号の検出に基づいて、ニューラルメモリユニットに格納されたアナログ値を決定し得る。コントローラは、各ディジット線６２０上の信号または重みを組み合わせて、合計の重みを生成し得る。アナログ値は、合計の重みに比例してよく、および／または合計の重みに基づいていてもよい。コントローラは、ディジット線６２０の信号を合計して合計の重みを生成し得る。場合によっては、コントローラは、１または複数のワード線（例えば、Ｖ１、Ｖ２、Ｖ３）上の１または複数の電圧を表す電圧の入力ベクトルに重み行列を適用して積（ｐｒｏｄｕｃｔ）を生成し得る。積を生成することで、ニューラルメモリユニット内に格納されたアナログ状態を表す出力６３５が得られ得る。実際には、ニューラルメモリユニットの読み出し動作中に検出されるリーク電流は、１または複数のワード線（例えば、入力６３０）上の入力ベクトルと、ニューラルメモリユニットのメモリセルに格納されたアナログ値との積であり得る。場合によっては、読み出し動作中のディジット線上の電流は、同じディジット線上の複数のセルに格納された複数のアナログの重みの組み合わせであり得る。
場合によっては、コントローラは、ワード線６２５をバイアスする前に、ニューラルメモリユニット６０５のメモリセルをプリチャージし得る。他の場合では、ニューラルメモリユニット６０５のメモリセルはプリチャージされない。場合によっては、コントローラは、読み出し動作を実行した後に、メモリセルを第１の状態に前処理してもよい。
図７は、本開示の実施形態に係るメモリデバイスを使用するウエイトストイレージをサポートするニューラルメモリマネージャ７１５のブロック図７００を示す。ニューラルメモリマネージャ７１５は、図１を参照して記載されるメモリコントローラ１４０などのコントローラによって実装または実行され得る。ニューラルメモリマネージャ７１５は、バイアス構成要素７２０、タイミング構成要素７２５、書き込みマネージャ７３０、前処理マネージャ７３５、パルスマネージャ７４０、読み出しマネージャ７４５、バイアスマネージャ７５０、検出マネージャ７５５、熱的関係マネージャ７６０、電圧閾値マネージャ７６５、値マネージャ７７０、およびプリチャージマネージャ７７５を含み得る。これらの各構成要素は、直接的または間接的に（例えば、１または複数のバスを介して）互いに通信し得る。
書き込みマネージャ７３０は、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し得、ここでニューラルメモリユニットは一次メモリセルとその一次メモリセルに熱的に結合された二次メモリセルのセットとを含み、一次メモリセルに１または複数のプログラミングパルスを適用することに基づいてアナログ値をニューラルメモリユニットに格納し得る。
前処理マネージャ７３５は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、二次メモリセルのセットを或るメモリ状態に前処理し得る。場合によっては、二次メモリセルのセットと一次メモリセルとは、リセットメモリ状態に前処理されており、また、プログラミングパルスはリセットパルスである。場合によっては、二次メモリセルのセットと一次メモリセルとは、アモルファスメモリ状態に前処理されており、また、プログラミングパルスはリセットパルスである。
パルスマネージャ７４０は、メモリセルのセットおよび一次メモリセルの前処理に基づいて、ニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用し得、および／または、値の決定に基づいて１または複数のプログラミングパルスのプログラミングパルス数を決定し得、ここで、一次メモリセルに１または複数のプログラミングパルスを適用することは、プログラミングパルスの数を決定することに基づいている。場合によっては、一次メモリセルに適用される１または複数のプログラミングパルスはリセットパルスであり、また、二次メモリセルのセットおよび一次メモリセルを前処理するために使用されるプログラミングパルスはリセットパルスである。場合によっては、１または複数のプログラミングパルスは、リセットプログラミングパルスのセットを含む。
読み出しマネージャ７４５は、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し得、ここでニューラルメモリユニットは一次メモリセルとその一次メモリセルに熱的に結合された二次メモリセルのセットとを含み、１または複数のディジット線上に生成された１または複数の信号を検出することに基づいてニューラルメモリユニットによって格納されたアナログ値を決定し得る。
バイアスマネージャ７５０は、少なくとも１つのメモリセルの選択に基づいてニューラルメモリユニットに結合された１または複数のワード線をバイアスし、読み出し動作中に電圧で非選択（選択されていない）のワード線をバイアスし、ここで各ディジット線に関連付けられたリーク電流の検出は非選択のワード線をバイアスすることに基づいており、読み出し動作中に１または複数のワード線の第１のワード線をバイアスし、ここで第１のワード線は少なくとも１つの二次メモリセルに結合されており、読み出し動作中に１または複数のワード線の第２のワード線をバイアスし、ここで第２のワード線は、一次メモリセルと２以上の二次メモリセルとに結合されており、および／または、読み出し動作中に１または複数のワード線の第３のワード線をバイアスし、ここで第３のワード線は、少なくとも１つの二次メモリセルに結合されており、ここで１または複数のワード線をバイアスすることは、第１のワード線、第２のワード線、および第３のワード線をバイアスすることに基づいている。
検出マネージャ７５５は、１または複数のディジット線のうち少なくとも１つのディジット線に関連付けられたリーク電流を検出し得、ここで１または複数の信号を検出することは、リーク電流を検出することに基づいており、１または複数のワード線をバイアスすることに基づいてニューラルメモリユニットに結合された１または複数のディジット線上に生成される１または複数の信号を検出し得る。
熱的関係マネージャ７６０は、１または複数のプログラミングパルスを一次メモリセルに適用することと、一次メモリセルおよび第１の二次メモリセルとの間の熱的関係とに基づいて、ニューラルメモリユニットの第１の二次メモリセルの状態を変更し得、ここで、ニューラルメモリユニットに格納されているアナログ値は、第１の二次メモリセルの変更された状態に基づいている。場合によっては、１または複数のプログラミングパルスは、一次メモリセルと各二次メモリセルとの間の熱的関係に基づいて各二次メモリセルのメモリ状態を変更するように構成される。場合によっては、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合されている。場合によっては、一次メモリセルとニューラルメモリユニットの第１の二次メモリセルとの間の熱的関係は、一次メモリセルとニューラルメモリユニットの他の二次メモリセルとの間の熱的関係とは異なる。場合によっては、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合される。場合によっては、一次メモリセルとニューラルメモリユニットの第１の二次メモリセルとの間の熱的関係は、二次メモリセルのセットの少なくとも１つの他の二次メモリセルと一次メモリセルとの間の熱的関係とは異なる。
電圧閾値マネージャ７６５は、１または複数のプログラミングパルスを一次メモリセルに適用することに基づいて、前処理されたメモリ状態に関連付けられた各二次メモリセルの電圧閾値を調整し得る。
値マネージャ７７０は、ニューラルメモリユニットに格納するための値を決定してよく、１または複数のディジット線の各ディジット線上に生成された信号ごとに重み値を決定してよく、および各ディジット線上に生成された信号ごとに決定された重み値を組み合わせてよく、ここで、アナログ値の決定は、決定された重み値を組み合わせることに基づいている。
プリチャージマネージャ７７５は、読み出し動作中に１または複数のディジット線をプリチャージしてよく、ここで１または複数の信号の検出は１または複数のディジット線をプリチャージすることに基づいており、読み出し動作中に１または複数のディジット線の第２のディジット線をプリチャージしてよく、ここで第２のディジット線は、一次メモリセルと２以上の二次メモリセルとに結合されており、および／または読み出し動作中に１または複数のディジット線の第３のディジット線をプリチャージしてよく、ここで第３のディジット線は少なくとも１つの二次メモリセルに結合されており、ここで１または複数のディジット線をプリチャージすることは、第１のディジット線、第２のディジット線、および第３のディジット線をプリチャージすることに基づいている。場合によっては、１または複数のディジット線をプリチャージすることは、さらに、読み出し動作中に１または複数のディジット線の第１のディジット線をプリチャージすることを含み、ここで第１のディジット線は、少なくとも１つの二次メモリセルと結合される。
図８は、本開示の実施形態に従うメモリデバイスを使用するウエイトストイレージのための方法８００を例示するフローチャートを示す。方法８００の動作は、本明細書に記載されているように、コントローラ１４０またはその構成要素によって実装され得る。例えば、方法８００の動作は、図７を参照して記載されるように、ニューラルメモリマネージャによって実行され得る。いくつかの例では、コントローラ１４０は、以下に記載される機能を実行するようにデバイスの機能要素を制御するための一連のコードを実行し得る。さらに、または代替的に、コントローラ１４０は、特別な目的のハードウェアを使用して、以下に記載される態様の機能を実行し得る。
８０５において、コントローラ１４０は、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択してよく、ニューラルメモリユニットは、一次メモリセルと、その一次メモリセルに熱的に結合された複数の二次メモリセルとを含む。動作８０５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作８０５の態様は、図７を参照して記載されるように、書き込みマネージャによって実行され得る。
８１０においてコントローラ１４０は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、複数の二次メモリセルを或るメモリ状態に前処理し得る。動作８１０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作８１０の態様は、図７を参照して記載されるように、前処理マネージャによって実行され得る。
８１５においてコントローラ１４０は、一次メモリセルおよび複数のメモリセルの前処理に少なくとも部分的に基づいて、ニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用し得る。動作８１５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作８１５の態様は、図７を参照して記載されるように、パルスマネージャによって実行され得る。
８２０においてコントローラ１４０は、１または複数のプログラミングパルスを一次メモリセルに適用することに少なくとも部分的に基づいて、アナログ値をニューラルメモリユニットに格納し得る。動作８２０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作８２０の態様は、図７を参照して記載されるように、書き込みマネージャによって実行され得る。
方法８００を実行するための装置が記載される。装置は、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択する手段であって、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含む、選択する手段と、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、複数の二次メモリセルを或るメモリ状態に前処理する手段と、一次メモリセルおよび複数のメモリセルを前処理することに少なくとも部分的に基づいてニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用する手段と、一次メモリセルに１または複数のプログラミングパルスを適用することに少なくとも部分的に基づいて、アナログ値をニューラルメモリユニットに格納する手段と、を含み得る。
方法８００を実行するための別の装置が記載される。装置は、メモリセルと、そのメモリセルと電子的に通信するメモリコントローラとを含み得、ここでメモリセルは、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択するように動作可能であり、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含み、装置は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、複数の二次メモリセルを或るメモリ状態に前処理し得、装置は、一次メモリセルおよび複数のメモリセルの前処理に少なくとも部分的に基づいて、ニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用し得、装置は、一次メモリセルに１または複数のプログラミングパルスを適用することに少なくとも部分的に基づいて、ニューラルメモリユニットにアナログ値を格納し得る。
上述の方法および装置のいくつかの例は、一次メモリセルに１または複数のプログラミングパルスを適用することと、一次メモリセルと第１の二次メモリセルとの間の熱的関係とに少なくとも部分的に基づいてニューラルメモリユニットの第１の二次メモリセルの状態を変更するためのプロセス、機能、手段、または命令をさらに含み得、ここでニューラルメモリユニットに格納されているアナログ値は、第１の二次メモリセルの変化した状態に少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例では、１または複数のプログラミングパルスは、一次メモリセルと各二次メモリセルとの間の熱的関係に少なくとも部分的に基づいて各二次メモリセルのメモリ状態を変更するように構成され得る。
上述した方法および装置のいくつかの例は、１または複数のプログラミングパルスを一次メモリセルに適用することに少なくとも部分的に基づいて、前処理されたメモリ状態に関連付けられた各二次メモリセルの電圧閾値を調整するためのプロセス、機能、手段、または命令をさらに含み得る。
上述した方法および装置のいくつかの例は、ニューラルメモリユニットに格納する値を決定するためのプロセス、機能、手段、または命令をさらに含み得る。上述の方法および装置のいくつかの例は、値を決定することに少なくとも部分的に基づいて、１または複数のプログラミングパルスのプログラミングパルス数を決定するためのプロセス、機能、手段、または命令をさらに含み得、ここで、１または複数のプログラミングパルスを一次メモリセルに適用することは、プログラミングパルス数を決定することに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例では、一次メモリセルに適用される１または複数のプログラミングパルスはリセットパルスであり得、一次メモリセルおよび複数の二次メモリセルの前処理に使用されるプログラミングパルスは、リセットパルスであり得る。上述した方法および装置のいくつかの例では、一次メモリセルおよび複数の二次メモリセルは、リセットメモリ状態に前処理されてよく、プログラミングパルスはリセットパルスであってよい。上述した方法および装置のいくつかの例では、一次メモリセルおよび複数の二次メモリセルは、アモルファスメモリ状態に前処理されてよく、プログラミングパルスはリセットパルスであってよい。上述の方法および装置のいくつかの例では、１または複数のプログラミングパルスは、複数のリセットプログラミングパルスを含む。
上述の方法および装置のいくつかの例では、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合される。上述の方法および装置のいくつかの例では、一次メモリセルとニューラルメモリユニットの第１の二次メモリセルとの間の熱的関係は、一次メモリセルとニューラルメモリユニットの他の二次メモリセルとの間の熱的関係とは異なり得る。
図９は、本開示の実施形態に係るメモリデバイスを用いるウエイトストイレージのための方法９００を例示するフローチャートを示す。方法９００の動作は、本明細書に記載されているように、コントローラ１４０またはその構成要素によって実装され得る。例えば、方法９００の動作は、図７を参照して記載されるように、ニューラルメモリマネージャによって実行され得る。いくつかの例では、コントローラ１４０は、以下に記載される機能を実行するようにデバイスの機能要素を制御するための一連のコードを実行し得る。さらに、または代替的に、コントローラ１４０は、特別な目的のハードウェアを使用して、以下に記載される態様の機能を実行し得る。
９０５において、コントローラ１４０は、書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択してよく、ニューラルメモリユニットは、一次メモリセルと、その一次メモリセルに熱的に結合された複数の二次メモリセルとを含む。動作９０５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作９０５の態様は、図７を参照して記載されるように、書き込みマネージャによって実行され得る。
９１０においてコントローラ１４０は、ニューラルメモリユニットの一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、複数の二次メモリセルを或るメモリ状態に前処理し得る。動作９１０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作９１０の態様は、図７を参照して記載されるように、前処理マネージャによって実行され得る。
９１５においてコントローラ１４０は、一次メモリセルおよび複数のメモリセルの前処理に少なくとも部分的に基づいて、ニューラルメモリユニットの一次メモリセルに１または複数のプログラミングパルスを適用し得る。動作９１５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作９１５の態様は、図７を参照して記載されるように、パルスマネージャによって実行され得る。
９２０においてコントローラ１４０は、１または複数のプログラミングパルスを一次メモリセルに適用することと、一次メモリセルと第１の二次メモリセルとの間の熱的関係とに少なくとも部分的に基づいて、ニューラルメモリユニットの第１の二次メモリセルの状態を変更し得る。動作９２０は、本明細書に記載される方法に従って実行され得る。特定の例では動作９２０の態様は、図７を参照して記載されるように、熱的関係マネージャによって実行され得る。
９２５においてコントローラ１４０は、１または複数のプログラミングパルスを一次メモリセルに適用することと、第１の二次メモリセルの状態を変化させることとに少なくとも部分的に基づいて、アナログ値をニューラルメモリユニットに格納し得る。動作９２５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作９２５の態様は、図７を参照して記載されるように、書き込みマネージャによって実行され得る。
図１０は、本開示の実施形態に係るメモリデバイスを用いるウエイトストイレージのための方法１０００を例示するフローチャートを示す。方法１０００の動作は、本明細書に記載されているように、コントローラ１４０またはその構成要素によって実装され得る。例えば、方法１０００の動作は、図７を参照して記載されるように、ニューラルメモリマネージャによって実行され得る。いくつかの例では、コントローラ１４０は、以下に記載される機能を実行するようにデバイスの機能要素を制御するための一連のコードを実行し得る。さらに、または代替的に、コントローラ１４０は、特別な目的のハードウェアを使用して、以下に記載される態様の機能を実行し得る。
１００５において、コントローラ１４０は、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し得、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含む。動作１００５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１００５の態様は、図７を参照して記載されるように、読み出しマネージャによって実行され得る。
１０１０において、コントローラ１４０は、少なくとも１つのメモリセルを選択することに少なくとも部分的に基づいて、ニューラルメモリユニットに結合された１または複数のワード線をバイアスし得る。動作１０１０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１０１０の態様は、図７を参照して記載されるように、バイアスマネージャによって実行され得る。
１０１５においてコントローラ１４０は、１または複数のワード線をバイアスすることに少なくとも部分的に基づいてニューラルメモリユニットに結合された１または複数のディジット線上に生成される１または複数の信号を検出し得る。動作１０１５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１０１５の態様は、図７を参照して記載されるように、検出マネージャによって実行され得る。
１０２０においてコントローラ１４０は、１または複数のディジット線上に生成される１または複数の信号を検出することに少なくとも部分的に基づいてニューラルメモリユニットによって格納されたアナログ値を決定し得る。動作１０２０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１０２０の態様は、図７を参照して記載されるように、読み出しマネージャによって実行され得る。
方法１０００を実行するための装置が記載される。装置は、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択する手段であって、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含む、選択する手段と、少なくとも１つのメモリセルを選択することに少なくとも部分的に基づいて、ニューラルメモリユニットに結合された１または複数のワード線をバイアスする手段と、１または複数のワード線をバイアスすることに少なくとも部分的に基づいてニューラルメモリユニットに結合された１または複数のディジット線上に生成される１または複数の信号を検出する手段と、１または複数のディジット線上に生成される１または複数の信号を検出することに少なくとも部分的に基づいて、ニューラルメモリユニットによって格納されたアナログ値を決定する手段と、を含み得る。
方法１０００を実行するための別の装置が記載される。装置は、メモリセルと、そのメモリセルと電子的に通信するメモリコントローラとを含み得、ここでメモリセルは、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し、ニューラルメモリユニットは一次メモリセルと、一次メモリセルに熱的に結合された複数の二次メモリセルとを含み、少なくとも１つのメモリセルを選択することに少なくとも部分的に基づいてニューラルメモリユニットに結合される１または複数のワード線をバイアスし、１または複数のワード線をバイアスすることに少なくとも部分的に基づいてニューラルメモリユニットに結合される１または複数のディジット線上に生成される１または複数の信号を検出し、１または複数のディジット線上に生成される１または複数の信号を検出することに少なくとも部分的に基づいて、ニューラルメモリユニットによって格納されたアナログ値を決定するように動作可能である。
上述の方法および装置のいくつかの例は、１または複数のディジット線のうちの少なくとも１つのディジット線に関連するリーク電流を検出するためのプロセス、機能、手段、または命令をさらに含み得、ここで１または複数の信号を検出することは、リーク電流を検出することに少なくとも部分的に基づき得る。
上述した方法および装置のいくつかの例は、読み出し動作中に電圧で非選択のワード線をバイアスするためのプロセス、機能、手段、または命令をさらに含み得、ここで各ディジット線に関連付けられたリーク電流を検出することは、非選択のワード線をバイアスすることに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例は、１または複数のディジット線の各ディジット線上に生成される各信号の重み値を決定するためのプロセス、機能、手段、または命令をさらに含み得る。上述の方法および装置のいくつかの例は、各ディジット線上に生成される各信号について決定された重み値を結合するためのプロセス、機能、手段、または命令をさらに含み得、ここでアナログ値の決定は、決定された重み値を結合することに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のディジット線をプリチャージするためのプロセス、機能、手段、または命令をさらに含み得、ここで１または複数の信号を検出することは、１または複数のディジット線をプリチャージすることに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例において、１または複数のディジット線をプリチャージすることは、さらに、読み出し動作中に１または複数のディジット線の第１のディジット線をプリチャージすることを含み、ここで第１のディジット線は、少なくとも１つの二次メモリセルと結合され得る。上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のディジット線の第２のディジット線をプリチャージするためのプロセス、機能、手段、または命令をさらに含み得、ここで第２のディジット線は、一次メモリセルと２以上の二次メモリセルとに結合され得る。上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のディジット線の第３のディジット線をプリチャージするためのプロセス、機能、手段、または命令をさらに含み得、ここで第３のディジット線は、少なくとも１つの二次メモリセルに結合され得、ここで１または複数のディジット線をプリチャージすることは、第１のディジット線、第２のディジット線、および第３のディジット線をプリチャージすることに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のワード線の第１のワード線をバイアスするためのプロセス、機能、手段、または命令をさらに含み得、ここで第１のワード線は、少なくとも１つの二次メモリセルと結合され得る。上述した方法および装置のいくつかの例は、読み出し動作中に１または複数のワード線の第２のワード線をバイアスするためのプロセス、機能、手段、または命令をさらに含み得、ここで第２のワード線は、一次メモリセルと２以上の二次メモリセルとに結合され得る。上述の方法および装置のいくつかの例は、読み出し動作中に１または複数のワード線の第３のワード線をバイアスするためのプロセス、機能、手段、または命令をさらに含み得、ここで第３のワード線は、少なくとも１つの二次メモリセルに結合され得、ここで１または複数のワード線をバイアスすることは、第１のワード線、第２のワード線、および第３のワード線をバイアスすることに少なくとも部分的に基づき得る。
上述の方法および装置のいくつかの例では、各二次メモリセルは、熱的関係に従って一次メモリセルと熱的に結合され得る。上述の方法および装置のいくつかの例において、一次メモリセルとニューラルメモリユニットの第１の二次メモリセルとの間の熱的関係は、一次メモリセルと複数の二次メモリセルのうちの少なくとも１つの他の二次メモリセルとの間の熱的関係とは異なり得る。
図１１は、本開示の実施形態に係るメモリデバイスを用いるウエイトストイレージのための方法１１００を例示するフローチャートを示す。方法１１００の動作は、本明細書に記載されているように、コントローラ１４０またはその構成要素によって実装され得る。例えば、方法１１００の動作は、図７を参照して記載されるように、ニューラルメモリマネージャによって実行され得る。いくつかの例では、コントローラ１４０は、以下に記載される機能を実行するようにデバイスの機能要素を制御するための一連のコードを実行し得る。さらに、または代替的に、コントローラ１４０は、特別な目的のハードウェアを使用して、以下に記載される態様の機能を実行し得る。
１１０５において、コントローラ１４０は、読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択し得、ニューラルメモリユニットは、一次メモリセルと、一次メモリセルに熱的に結合された二次メモリセルのセットとを含む。動作１１０５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１０５の態様は、図７を参照して記載されるように、読み出しマネージャによって実行され得る。
１１１０ではコントローラ１４０は、少なくとも１つのメモリセルを選択することに基づいて、ニューラルメモリユニットに結合された１または複数のワード線をバイアスし得る。動作１１１０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１１０の態様は、図７を参照して記載されるように、バイアスマネージャによって実行され得る。
１１１５においてコントローラ１４０は、読み出し動作中に１または複数の非選択のワード線を或る電圧でバイアスし得る。動作１１１５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１１５の態様は、図７を参照して記載されるように、バイアスマネージャによって実行され得る。
１１２０においてコントローラ１４０は、１または複数のワード線と１または複数の非選択のワード線とのバイアスに基づいて、１または複数のディジット線のうちの少なくとも１つのディジット線に関連するリーク電流を検出し得る。動作１１２０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１２０の態様は、図７を参照して記載されるように、検出マネージャによって実行され得る。
１１２５においてコントローラ１４０は、リーク電流を検出することに基づいて、ニューラルメモリユニットに結合された１または複数のディジット線上に生成される１または複数の信号を検出し得る。動作１１２５は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１２５の態様は、図７を参照して記載されるように、検出マネージャによって実行され得る。
１０３０においてコントローラ１４０は、１または複数のディジット線上に生成される１または複数の信号を検出することに少なくとも部分的に基づいてニューラルメモリユニットによって格納されたアナログ値を決定し得る。動作１１３０は、本明細書に記載される方法に従って実行され得る。特定の例では、動作１１３０の態様は、図７を参照して記載されるように、読み出しマネージャによって実行され得る。
上記の方法は、可能な実装を説明しており、動作およびステップは再配置されてよく、またはそうでなければ変形されてよく、他の実装が可能であることに留意されたい。さらに、２つ以上の方法からの実施形態が組み合わせられてもよい。
本明細書で記載される情報および信号は、様々な異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップ（ｃｈｉｐｓ）は、電圧、電流、電磁波、磁場または粒子、光場または粒子、あるいはそれらの任意の組合せによって表され得る。一部の図面では、信号を単一の信号として示し得るが、当業者は、信号が、信号のバスを表し得、バスが、様々なビット幅を有し得ることを理解するであろう。
「電子的通信」および「結合された」という用語は、構成要素間の電子の流れをサポートする構成要素間の関係を称する。これは、構成要素間の直接接続を含んでもよく、または介在する構成要素を含んでもよい。電子的に通信している構成要素、または互いに結合された構成要素は、（たとえば、通電回路内において）電子または信号を能動的に交換していてもよく、あるいは（たとえば、非通電回路内において）電子または信号を能動的に交換していなくてもよく、しかしながら、回路が通電されると、電子または信号を交換するように構成および動作可能であってもよい。例として、スイッチ（たとえば、トランジスタ）を通って物理的に接続された２つの構成要素は、電子的に通信しているか、またはスイッチの状態（すなわち、開または閉）に関わらず結合され得る。
本明細書で使用される場合、「実質的に」という用語は、変更された特性（たとえば、その用語によって実質的に変形された動詞または形容詞）が絶対的である必要はなく、しかしながら、特性の効果を達成するのに十分に近いことを意味する。
本明細書で使用される場合、「電極」という用語は、電気伝導体を称してよく、場合によっては、メモリセル、またはメモリアレイの他の構成要素への電気接点として適用され得る。電極は、メモリアレイの要素または構成要素間に伝導経路を提供するトレース、ワイヤ、伝導線、伝導層などを含み得る。
カルコゲニド材料は、元素であるＳ、Ｓｅ、およびＴｅの少なくとも１つを含む材料または合金であり得る。本明細書で論じた相変化材料は、カルコゲニド材料であり得る。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含み得る。カルコゲニド材料および合金の例は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るが、これらに限定されない。本明細書で使用されるハイフンでつながれた化学組成表記は、特定の化合物または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことが意図されている。たとえば、Ｇｅ−Ｔｅは、ＧｅｘＴｅｙを含み得、ここで、ｘおよびｙは、任意の正の整数であり得る。可変抵抗材料の他の例には、二元金属酸化物材料、または２つ以上の金属、たとえば、遷移金属、アルカリ土類金属、および／または希土類金属を含む混合原子価酸化物が含まれ得る。実施形態は、特定の可変抵抗材料、またはメモリセルのメモリ素子に関連する材料に限定されない。たとえば、可変抵抗材料の他の例は、メモリ素子を形成するために使用することができ、とりわけ、カルコゲニド材料、巨大磁気抵抗材料、またはポリマーベースの材料を含み得る。
「絶縁された」という用語は、電子が現在、それらの間を流れることができない構成要素間の関係を称し、構成要素間に開回路がある場合、構成要素は互いに絶縁される。たとえば、スイッチによって物理的に接続されている２つの構成要素は、スイッチが開いているときに互いに絶縁され得る。
本明細書で使用されるように、「短絡」という用語は、問題の２つの構成要素間の単一の仲介構成要素の活性化を介して構成要素間に伝導経路が確立される構成要素間の関係を意味する。例えば、第１の構成要素と第２の構成要素との間のスイッチが閉じられた場合、第２の構成要素と短絡された第１の構成要素は、第２の構成要素との間で電子を交換してよい。このように、短絡は、電子的に通信している構成要素（またはライン）間の電荷の流れを可能にする動的な動作であってよい。
メモリデバイスを含む、本明細書で論じられるデバイス（装置）は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成され得る。場合によっては、基板は、半導体ウェーハである。他の場合には、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオン絶縁体（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であり得る。基板または基板のサブ領域の伝導率は、リン、ホウ素、またはヒ素を含むがこれらに限定されない様々な化学種を使用するドーピングによって制御され得る。ドーピングは、基板の最初の形成または成長の期間中に、イオン注入によって、または他の任意のドーピング手段によって実行され得る。
本明細書で論じられるトランジスタまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、およびゲートを含む３端子デバイスを含み得る。端子は、たとえば金属などの伝導性材料を通って他の電子要素へ接続され得る。ソースおよびドレインは伝導性であり得、高濃度にドープされた、たとえば縮退した半導体領域を含み得る。ソースおよびドレインは、軽くドープされた半導体領域、またはチャネルによって分離され得る。チャネルがｎ型である場合（すなわち、多数キャリアが電子である場合）、ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型である場合（すなわち、多数キャリアが正孔である場合）、ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物でキャップされ得る。チャネル伝導率は、ゲートに電圧を印加することによって制御され得る。たとえば、正の電圧または負の電圧を、それぞれｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、チャネルが伝導性になり得る。トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されると、トランジスタは「オン」または「アクティブ」になり得る。トランジスタの閾値電圧よりも低い電圧がトランジスタゲートに印加されると、トランジスタは「オフ」または「非アクティブ」になり得る。
本明細書で説明される記載は、添付の図面に関連して、例示的な構成を記載しており、実施され得る、または特許請求の範囲内にあるすべての例を表す訳ではない。本明細書で使用される「例示的」という用語は、「例、実例、または例示として役立つ」ことを意味し、「他の例よりも好ましい」または「有利」を意味する訳ではない。詳細な説明は、記載される技法の理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの技法は、これらの特定の詳細なしで実行され得る。いくつかの事例では、記載される例の概念を曖昧にしないために、よく知られている構造とデバイスがブロック図の形式で示される。
添付の図面において、同様の構成要素または特徴は、同じ参照ラベルを有し得る。さらに、同じタイプの様々な構成要素は、参照ラベルの後にダッシュを付け、および類似の構成要素を区別する第２のラベルを付けることで区別され得る。明細書で第１の参照ラベルだけが使用されている場合、その説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様の構成要素のいずれかに適用可能である。
本明細書で記載される情報および信号は、様々な異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、あるいはそれらの任意の組合せによって表され得る。
本明細書の開示に関連して記載される様々な例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ、もしくは他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいは本明細書に記載される機能を実行するように設計されたそれらの任意の組合せを用いて実施または実行され得る。汎用プロセッサは、マイクロプロセッサであり得、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、デジタル信号プロセッサ（ＤＳＰ）およびマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連携された１または複数のマイクロプロセッサ、または他の任意のそのような構成の組合せ）として実施され得る。
本明細書で記載される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組合せで実施され得る。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、コンピュータ可読媒体上の１または複数の命令またはコードとして格納または送信され得る。他の例および実施は、本開示および添付の特許請求の範囲内にある。たとえば、ソフトウェアの性質上、上記の機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらの任意の組合せによって実行されるソフトウェアを使用して実施することができる。機能を実施する特徴はまた、機能の一部が異なる物理的位置において実施されるように分散されることを含む、様々な位置に物理的に位置し得る。また、特許請求の範囲を含め、本明細書で使用される場合、アイテムのリスト（たとえば、「〜のうちの少なくとも１つ」または「〜のうちの１または複数」などの句で始まるアイテムのリスト）で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、ＡもしくはＢもしくはＣ、またはＡＢもしくはＡＣもしくはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的リストを示す。また、本明細書で使用されているように、“ｂａｓｅｄ ｏｎ”という表現は、条件の閉じたセットを参照していると解釈されるべきではない。たとえば、「条件Ａに基づく」として記載される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用される場合、「〜に基づく」という表現は、「〜に少なくとも部分的に基づく」という表現と同様に解釈されるべきである。
本明細書の説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対する様々な変形は、当業者には容易に明らかであり、本明細書で規定される一般原理は、本開示の範囲から逸脱することなく他のバリエーションに適用され得る。したがって、本開示は、本明細書で記載される例および設計に限定されるものではなく、本明細書で開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。

Claims (31)

  1. 複数のディジット線と、
    複数のワード線と、
    前記複数のディジット線および前記複数のワード線と結合される複数のメモリセルを含むニューラルメモリユニットであって、前記ニューラルメモリユニットは、アナログ値を格納するように構成されており、前記ニューラルメモリユニットは、前記ニューラルメモリユニットの書き込み動作中にプログラミングパルスを受けるように構成された一次メモリセルを含む、前記ニューラルメモリユニットと、
    前記書き込み動作中に前記一次メモリセルと熱的に結合されるように構成される複数の二次メモリセルであって、各二次メモリセルは、熱的関係に従って前記一次メモリセルと熱的に結合される、前記複数の二次メモリセルと、
    を含む、装置。
  2. 前記一次メモリセルと前記複数の二次メモリセルのうちの第１の二次メモリセルとの間の前記熱的関係は、前記一次メモリセルと前記複数の二次メモリセルのうちの他の二次メモリセルとの間の前記熱的関係とは異なっている、請求項１の装置。
  3. 前記複数の二次メモリセルは、前記書き込み動作中に前記一次メモリセルに適用される前記プログラミングパルスに少なくとも部分的に基づいて状態を変更するように構成される、請求項１の装置。
  4. 前記熱的関係は、前記ニューラルメモリユニットの前記一次メモリセルと前記二次メモリセルとの間の物理的距離に少なくとも部分的に基づいている、請求項１の装置。
  5. 前記一次メモリセルと少なくとも１つの二次メモリセルとの間に配置された絶縁性材料であって、前記熱的関係は前記絶縁性材料に少なくとも部分的に基づいている、請求項１の装置。
  6. 前記ニューラルメモリユニットによって格納される前記アナログ値は、２つのノード間の接続の強さを示すシナプスの重みを含む、請求項１の装置。
  7. 前記ニューラルメモリユニットによって格納される前記アナログ値は、前記ニューラルメモリユニットの前記二次メモリセルのそれぞれ、ならびに前記一次メモリセルの抵抗または閾値電圧に少なくとも部分的に基づいている、請求項１の装置。
  8. 前記ニューラルメモリユニットの各二次メモリセルは、前記書き込み動作中に前記一次メモリセルに１または複数のプログラミングパルスが適用された場合、異なる速度で状態を変化させ、
    各二次メモリセルの前記状態の変化の速度は、各二次メモリセルと前記一次メモリセルとの間の前記熱的関係に少なくとも部分的に基づいている、請求項１の装置。
  9. 前記複数の二次メモリセルは、
    第１の熱的関係に従って前記一次メモリセルと熱的に結合された第１の二次メモリセルと、
    前記第１の熱的関係よりも大きい第２の熱的関係に従って前記一次メモリセルと熱的に結合された第２の二次メモリセルと、
    前記第２の熱的関係よりも大きい第３の熱的関係に従って前記一次メモリセルと熱的に結合された第３の二次メモリセルと、
    前記第３の熱的関係よりも大きい第４の熱的関係に従って前記一次メモリセルと熱的に結合された第４の二次メモリセルと、
    を含む、請求項１の装置。
  10. 前記一次メモリセルは、前記複数のディジット線のうちの第１のディジット線、および前記複数のワード線のうちの第１のワード線に結合されており、
    第１の二次メモリセルおよび第２の二次メモリセルは、前記第１のディジット線に結合されており、
    第３の二次メモリセルおよび第４の二次メモリセルは、前記第１のワード線と結合されている、
    請求項１の装置。
  11. ワード線を前記一次メモリセルと共有する前記複数の二次メモリセルの二次メモリセルよりも小さい熱的関係を有し、ディジット線を前記一次メモリセルと共有する、前記複数の二次メモリセルの二次メモリセルを更に含む、請求項１の装置。
  12. 前記ニューラルメモリユニットの第１の二次メモリセルと前記一次メモリセルとの間の前記熱的関係は、前記一次メモリセルと前記第１の二次メモリセルとの間の物理的距離、前記一次メモリセルと前記第１の二次メモリセルとに結合された伝導性材料の特性、または前記一次メモリセルと前記第１の二次メモリセルとの間に配置された絶縁性材料の特性、あるいはそれらの組み合わせに少なくとも部分的に基づいている、請求項１の装置。
  13. 前記ニューラルメモリユニットが、スパイクタイミング依存性可塑性（ＳＴＤＰ）ユニットである、請求項１の装置。
  14. 前記複数のメモリセルは、それぞれカルコゲニド材料を含む、請求項１の装置。
  15. 書き込み動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択するステップであって、前記ニューラルメモリユニットは、一次メモリセルおよび前記一次メモリセルに熱的に結合された複数の二次メモリセルを含む、選択するステップと、
    前記ニューラルメモリユニットの前記一次メモリセルおよび各二次メモリセルにプログラミングパルスを適用することにより、前記複数の二次メモリセルを或るメモリ状態に前処理するステップと、
    前記一次メモリセルおよび前記複数のメモリセルを前処理するステップに少なくとも部分的に基づいて、前記ニューラルメモリユニットの前記一次メモリセルに１または複数のプログラミングパルスを適用するステップと、
    前記一次メモリセルに１または複数のプログラミングパルスを適用するステップに少なくとも部分的に基づいて、前記ニューラルメモリユニットにアナログ値を格納するステップと、
    を含む、方法。
  16. 前記ニューラルメモリユニットの第１の二次メモリセルの状態を、前記一次メモリセルに前記１または複数のプログラミングパルスを適用するステップと、前記一次メモリセルおよび前記第１の二次メモリセルの間の熱的関係とに少なくとも部分的に基づいて、変更するステップであって、前記ニューラルメモリユニットに格納された前記アナログ値は、前記第１の二次メモリセルの前記変更された状態に少なくとも部分的に基づいている、請求項１５の方法。
  17. 前記１または複数のプログラミングパルスは、前記一次メモリセルと各二次メモリセルとの間の熱的関係に少なくとも部分的に基づいて、各二次メモリセルの前記メモリ状態を変更するように構成される、請求項１５の方法。
  18. 前記１または複数のプログラミングパルスを前記一次メモリセルに適用するステップに少なくとも部分的に基づいて、前記前処理されたメモリ状態に関連付けられた各二次メモリセルの電圧閾値を調整するステップを更に含む、請求項１５の方法。
  19. 前記一次メモリセルに適用される前記１または複数のプログラミングパルスは、リセットパルスであり、前記一次メモリセルおよび前記複数の二次メモリセルを前処理するために使用される前記プログラミングパルスは、リセットパルスである、請求項１５の方法。
  20. 前記一次メモリセルおよび前記複数の二次メモリセルは、リセットメモリ状態に前処理され、前記プログラミングパルスは、リセットパルスである、請求項１５の方法。
  21. 前記一次メモリセルおよび前記複数の二次メモリセルは、アモルファスメモリ状態に前処理され、前記プログラミングパルスは、リセットパルスである、請求項１５の方法。
  22. 前記１または複数のプログラミングパルスは、複数のリセットプログラミングパルスを含む、請求項１５の方法。
  23. 各二次メモリセルは、熱的関係に従って前記一次メモリセルと熱的に結合されており、
    前記一次メモリセルと前記ニューラルメモリユニットの第１の二次メモリセルとの間の前記熱的関係は、前記一次メモリセルと前記ニューラルメモリユニットの他の二次メモリセルとの間の前記熱的関係とは異なる、請求項１５の方法。
  24. 読み出し動作のためにニューラルメモリユニットの少なくとも１つのメモリセルを選択するステップであって、前記ニューラルメモリユニットは、一次メモリセルおよび前記一次メモリセルと熱的に結合された複数の二次メモリセルを含む、選択するステップと、
    前記少なくとも１つのメモリセルを選択するステップに少なくとも部分的に基づいて、前記ニューラルメモリユニットに結合された１または複数のワード線をバイアスするステップと、
    前記１または複数のワード線をバイアスするステップに少なくとも部分的に基づいて、前記ニューラルメモリユニットに結合された１または複数のディジット線上に生成される１または複数の信号を検出するステップと、
    前記１または複数のディジット線上に生成される前記１または複数の信号を検出するステップに少なくとも部分的に基づいて、前記ニューラルメモリユニットによって格納されたアナログ値を決定するステップと、
    を含む、方法。
  25. 前記１または複数のディジット線のうちの少なくとも１つのディジット線に関連するリーク電流を検出するステップを更に含み、
    前記１または複数の信号を検出するステップは、前記リーク電流を検出するステップに少なくとも部分的に基づいている、請求項２４の方法。
  26. 前記読み出し動作中に或る電圧で１または複数の非選択のワード線をバイアスするステップを更に含み、
    各ディジット線に関連付けられた前記リーク電流を検出するステップは、前記１または複数の非選択のワード線をバイアスするステップに少なくとも部分的に基づいている、請求項２５の方法。
  27. 前記１または複数のディジット線の各ディジット線上に生成された各信号の重み値を決定するステップと、
    各ディジット線上に生成された各信号に対して前記決定された重み値を組み合わせるステップと、を更に含み、
    前記アナログ値の決定するステップは、前記決定された重み値を組み合わせるステップに少なくとも部分的に基づいている、請求項２４の方法。
  28. 前記読み出し動作中に前記１または複数のディジット線をプリチャージするステップを更に含み、
    前記１または複数の信号を検出するステップは、前記１または複数のディジット線をプリチャージするステップに少なくとも部分的に基づいている、請求項２４の方法。
  29. 前記１または複数のディジット線をプリチャージするステップは、
    前記読み出し動作中に前記１または複数のディジット線の第１のディジット線をプリチャージするステップであって、前記第１のディジット線は少なくとも１つの二次メモリセルに結合される、前記第１のディジット線をプリチャージするステップと、
    前記読み出し動作中に前記１または複数のディジット線の第２のディジット線をプリチャージするステップであって、前記第２のディジット線は、前記一次メモリセルおよび２以上の二次メモリセルに結合されている、前記第２のディジット線をプリチャージするステップと、
    前記読み出し動作中に前記１または複数のディジット線の第３のディジット線をプリチャージするステップであって、前記第３のディジット線は、少なくとも１つの二次メモリセルに結合されている、前記第３のディジット線をプリチャージするステップと、
    を更に含み、
    前記１または複数のディジット線をプリチャージするステップは、前記第１のディジット線、前記第２のディジット線、および前記第３のディジット線をプリチャージすることに少なくとも部分的に基づいている、請求項２８の方法。
  30. 前記読み出し動作中に前記１または複数のワード線の第１のワード線をバイアスするステップであって、前記第１のワード線は、少なくとも１つの二次メモリセルに結合されている、前記第１のワード線をバイアスするステップと、
    前記読み出し動作中に前記１または複数のワード線の第２のワード線をバイアスするステップであって、前記第２のワード線は、前記一次メモリセルおよび２以上の二次メモリセルに結合されている、前記第２のワード線をバイアスするステップと、
    前記読み出し動作中に前記１または複数のワード線のうちの第３のワード線をバイアスするステップであって、前記第３のワード線は少なくとも１つの二次メモリセルに結合されている、前記第３のワード線をバイアスするステップと、
    を更に含み、
    前記１または複数のワード線をバイアスするステップは、前記第１のワード線、前記第２のワード線、および前記第３のワード線をバイアスすることに少なくとも部分的に基づいている、請求項２４の方法。
  31. 各二次メモリセルは、熱的関係に従って前記一次メモリセルと熱的に結合されており、
    前記一次メモリセルと前記ニューラルメモリユニットの第１の二次メモリセルとの間の前記熱的関係は、前記一次メモリセルと前記複数の二次メモリセルのうちの少なくとも１つの他の二次メモリセルとの間の前記熱的関係とは異なる、請求項２４の方法。
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