JP2021525924A - データの２つの部分を有するメモリのデータの再配置 - Google Patents

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Abstract

本開示は、データの２つの部分を有するメモリのデータ再配置のための装置、方法、及びシステムを含む。一実施形態はメモリを含み、メモリは、メモリセルの複数の物理ブロックと第１の部分のデータ及び第２の部分のデータとを有し、第１の部分のデータ及び第２の部分のデータは、それぞれに関連付けられる第１の数の論理ブロックアドレス及び第２の数の論理ブロックアドレスを有する。セルの複数の物理ブロックの２つはデータを記憶していない。回路が、第１の数の論理ブロックアドレスの１つに関連付けられた第１の部分のデータを、データを記憶していないセルの２つの物理ブロックの１つに再配置し、第２の数の論理ブロックアドレスの１つに関連付けられた第２の部分のデータを、データを記憶していないセルの２つの物理ブロックの他方に再配置するように構成される。

Description

本開示は、概して、半導体メモリ及びその方法に関し、より具体的には、データの２つの部分を有するメモリのデータ再配置に関する。
メモリデバイスは、通常、コンピュータまたは他の電子デバイスにおいて、内部の半導体集積回路として、及び／または外部の取り外し可能なデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多くの様々なタイプのメモリが存在する。揮発性メモリは、そのデータを維持するために電力が必要であり得、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電力が供給されないときに記憶されるデータを保持することによって永続的データを提供でき、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読取専用メモリ（ＲＯＭ）、ならびに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、及び磁気ランダムアクセスメモリ（ＭＲＡＭ）等の抵抗可変メモリを含み得る。
メモリデバイスを一緒に組み合わせて、ソリッドステートドライブ（ＳＳＤ）、組み込みマルチメディアカード（ｅ．ＭＭＣ）、及び／またはユニバーサルフラッシュストレージ（ＵＦＳ）デバイスを形成できる。ＳＳＤ、ｅ．ＭＭＣ、及び／またはＵＦＳデバイスは、様々なタイプの不揮発性メモリ及び揮発性メモリの中でも、不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリ及び／もしくはＮＯＲフラッシュメモリ）を含み得る、ならびに／または、揮発性メモリ（例えば、ＤＲＡＭ及び／またはＳＤＲＡＭ）を含み得る。不揮発性メモリは、とりわけ、例えば、パーソナルコンピュータ、ポータブルメモリスティック、デジタルカメラ、携帯電話、ＭＰ３プレイヤー等のポータブルミュージックプレイヤー、ムービープレイヤー等の電子用途で使用され得る。
フラッシュメモリデバイスは、例えば、フローティングゲート等の電荷貯蔵構造にデータを記憶するメモリセルを含み得る。フラッシュメモリデバイスは、通常、高い記憶密度、高い信頼性、及び低消費電力を可能にする１トランジスタメモリセルを使用する。抵抗可変メモリデバイスは、記憶要素（例えば、可変抵抗を有する抵抗メモリ素子）の抵抗状態に基づいてデータを記憶できる抵抗メモリセルを含み得る。
メモリセルはアレイに配置でき、アレイアーキテクチャのメモリセルは標的状態（例えば、所望の状態）にプログラムできる。例えば、電荷をフラッシュメモリセルの電荷貯蔵構造（例えば、フローティングゲート）に置き、またはそこから除去して、セルを特定のデータ状態にプログラムすることができる。セルの電荷貯蔵構造に貯蔵された電荷は、セルの閾値電圧（Ｖｔ）を示すことができる。フラッシュメモリセルの状態は、セルの電荷貯蔵構造に貯蔵された電荷（例えば、Ｖｔ）を検知することによって決定できる。
追加例として、抵抗メモリセルは、抵抗メモリ素子の抵抗レベルを変化させることによって、標的データ状態に対応するデータを記憶するようにプログラムできる。特定の期間中に、正または負の電気パルス（例えば、正または負の電圧パルスまたは電流パルス）等の電界またはエネルギーの源を、セルに（例えば、セルの抵抗メモリ素子に）印加することによって、抵抗メモリセルを標的データ状態（例えば、特定の抵抗状態に対応する状態）にプログラムできる。抵抗メモリセルの状態は、例えば、印加されたインテロゲーション電圧に応答してセルを通る電流を検知することによって決定できる。検知電流は、セルの抵抗レベルに基づいて変化し、セルの状態を示すことができる。
シングルレベルメモリセル（ＳＬＣ）は、２つの異なるデータ状態のうちの１つの標的状態にプログラムでき、そのデータ状態は、２進単位の１または０によって表すことができる。いくつかのフラッシュメモリセル及び抵抗メモリセルは、２つより多いデータ状態（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０）の標的状態にプログラムできる。係るセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と称され得る。ＭＬＣは、各セルが１桁よりも大きい桁（例えば、１ビットよりも大きいもの）を表すことができるため、メモリセルの数を増加させることなく、より高密度のメモリを提供できる。
本開示の実施形態による、いくつかの物理ブロックを有するメモリアレイの一部の図を示す。 本開示の実施形態による、ホストと、メモリデバイスの形態の装置とを含む、コンピューティングシステムのブロック図である。 本開示の実施形態による、メモリでデータ再配置動作を行うための回路のブロック図である。 本開示の実施形態による、メモリで行われるデータ再配置動作の概念例を示す。 本開示の実施形態によるメモリで行われる一連のデータ再配置動作の概念例を示す。 本開示の実施形態によるメモリで行われる一連のデータ再配置動作に関連付けられる値の表である。
本開示は、データの２つの部分を有するメモリのデータ再配置のための装置、方法、及びシステムを含む。一実施形態はメモリを含み、メモリは、メモリセルの複数の物理ブロックと第１の部分のデータ及び第２の部分のデータとを有し、第１の部分のデータ及び第２の部分のデータは、それぞれに関連付けられた第１の数の論理ブロックアドレス及び第２の数の論理ブロックアドレスを有する。セルの複数の物理ブロックの２つはデータを記憶していない。回路が、第１の数の論理ブロックアドレスの１つに関連付けられた第１の部分のデータを、データを記憶していないセルの２つの物理ブロックの１つに再配置し、第２の数の論理ブロックアドレスの１つに関連付けられる第２の部分のデータを、データを記憶していないセルの２つの物理ブロックの他方に再配置するように構成される。
ウェアレベリング動作は、現在メモリの１つの物理的場所に記憶されているデータを、メモリの別の物理的場所に再配置するための動作を含み得る及び／または指し得る。係るウェアレベリング動作を行うと、メモリの性能を向上させる（例えば、メモリの速度を速め、メモリの信頼性を高め、及び／またはメモリの消費電力を減少させる）ことができ、及び／またはメモリの耐久性（例えば、寿命）を長くすることができる。
以前のウェアレベリング動作では、表を使用して、メモリのデータを再配置し得る。しかしながら、係る表は大きくなり得（例えば、メモリで大量のスペースを使用し得）、ウェアレベリング動作を遅くし得る。対照的に、本開示に従ったデータを再配置するための動作（例えば、ウェアレベリング動作）は、データが再配置された物理的場所（例えば、物理ブロック）を識別するのに使用するための代数マッピング（例えば、論理アドレスと物理アドレスとの代数マッピング）を維持し得る。したがって、本開示に従ったデータを再配置するための動作は、メモリのより少ないスペースを使用し得、以前のウェアレベリング動作よりも速くなり得る。
さらに、本明細書でさらに説明するように、メモリは、データの２つの異なる部分（例えば、論理領域）を含み得る（例えば、データの２つの異なる部分に分離及び／または分割され得る）。係る場合、以前のウェアレベリング動作は、独立して、メモリのそれぞれの部分に適用する必要があり得（例えば、別の動作が、それぞれの部分に使用する必要があり得）、それぞれの部分のデータは、メモリの一部だけにわたって再配置され得る（例えば、それぞれの部分のデータは、メモリの別の物理領域にあるままであり得る）。しかしながら、係るアプローチは、メモリの性能及び／または耐久性の向上には非効率であり得る。例えば、２つの異なる論理領域のサイズ及び／またはワークロードが異なり得るため、１つの物理領域が、係るアプローチでは、他方の領域よりもストレスを受け得る。
対照的に、本開示に従ったデータを再配置するための動作（例えば、ウェアレベリング動作）は、以前のウェアレベリング動作よりも、異なる２つの部分を含むメモリでより効果的に機能し得る（例えば、性能及び／または耐久性を向上させ得る）。例えば、本開示に従ったデータを再配置するための動作は、メモリのそれぞれの部分に同時に適用され得る（例えば、同じ動作が両方の部分で使用できる）。さらに、それぞれの部分のデータは、メモリ全体にわたって再配置され得る（例えば、それぞれの部分のデータは、メモリの全ての異なる物理的場所にわたってスライドし得る）。したがって、本開示に従ったデータを再配置するための動作は、２つの部分のサイズ及び／またはワークロードの違いを考慮する（例えば、相殺する）ことが可能であり得る。
さらに、以前のウェアレベリング動作は、ハードウェアで実施可能でない場合がある。対照的に、本開示に従ったデータを再配置するための動作（例えば、ウェアレベリング動作）は、ハードウェアで実施可能（例えば、完全に実施可能）であり得る。例えば、本開示に従ったデータを再配置するための動作は、メモリのコントローラで、またはメモリ自体の内部で実施可能であり得る。したがって、本開示に従ったデータを再配置するための動作は、メモリの待ち時間に影響を与え得なく、メモリに追加のオーバーヘッドを追加し得ない。
実施形態は特定のタイプのメモリまたはメモリデバイスに限定されないが、本開示に従ったデータを再配置するための動作（例えば、ウェアレベリング動作）は、ハイブリッドメモリデバイスで行われる（例えば、実行される）ことができ、ハイブリッドメモリデバイスは、ストレージクラスメモリであり得る第１のメモリアレイと、ＮＡＮＤフラッシュメモリであり得るいくつかの第２のメモリアレイとを含む。例えば、動作は、第１のメモリアレイ及び／または第２の数のメモリアレイで行われ、ハイブリッドメモリの性能及び／または耐久性を向上できる。
本明細書で使用される「ａ」、「ａｎ」、または「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」は、１つ以上のものを指し得、「複数の（ａ ｐｌｕｒａｌｉｔｙ ｏｆ）」は、係る１つ以上のものを指し得る。例えば、１つのメモリデバイスは１つ以上のメモリデバイスを指し得、複数のメモリデバイスは２つ以上のメモリデバイスを指し得る。加えて、特に図面の参照番号に関して本明細書で使用される指示子「Ｒ」、「Ｂ」、「Ｓ」、及び「Ｎ」は、そのように指定された特定の特徴のいくつかが、本開示のいくつかの実施形態に含まれ得ることを示す。
本明細書の図は、最初の桁または複数桁が図面の図番に対応し、残りの桁が図面の要素または構成部分を識別する番号付けの慣習に従う。異なる図における同様の要素または構成部分は、同様の桁を使用することによって識別され得る。例えば、２１４は図２の要素「１４」を参照し得、同様の要素を図３の３１４として参照し得る。
図１は、本開示の実施形態による、いくつかの物理ブロックを有するメモリアレイ１０１の一部の図を示す。メモリアレイ１０１は、例えば、ＮＡＮＤフラッシュメモリアレイであり得る。追加例として、メモリアレイ１０１は、とりわけ、例えば、３Ｄ Ｘｐｏｉｎｔメモリアレイ等のストレージクラスメモリ（ＳＣＭ）アレイ、強誘電体ＲＡＭ（ＦＲＡＭ）アレイ、またはＰＣＲＡＭ、ＲＲＡＭもしくはスピントルク転送（ＳＴＴ）アレイ等の抵抗可変メモリアレイであり得る。（例えば、図２に関連して）本明細書でさらに説明するように、メモリアレイ１０１は、ハイブリッドメモリの一部であり得る。さらに、図１には示されないが、メモリアレイ１０１は、その動作に関連する様々な周辺回路と一緒に、特定の半導体ダイ上に位置し得る。
図１に示されるように、メモリアレイ１０１は、メモリセルのいくつかの物理ブロック１０７−０（ブロック０）、１０７−１（ブロック１）、…、１０７−Ｂ（ブロックＢ）を有する。メモリセルは、単一のレベルセル及び／または例えば、２レベルセル、３レベルセル（ＴＬＣ）、４レベルセル（ＱＬＣ）等のマルチレベルセルであり得る。例として、メモリアレイ１０１のいくつかの物理ブロックは、１２８ブロック、５１２ブロック、または１０２４ブロックであり得るが、複数の実施形態は、２の特定の指数またはメモリアレイ１０１のいずれの特定の数の物理ブロックにも限定されない。
メモリセルのいくつかの物理ブロック（例えば、ブロック１０７−０、１０７−１、…、１０７−Ｂ）をメモリセルの平面に含めることができ、メモリセルのいくつかの平面がダイに含まれ得る。例えば、図１に示される例では、物理ブロック１０７−０、１０７−１、…、１０７−Ｂのそれぞれは単一のダイの一部であり得る。すなわち、図１に示されるメモリアレイ１０１の一部は、メモリセルのダイであり得る。
図１に示されるように、物理ブロック１０７−０、１０７−１、…、１０７−Ｂのそれぞれは、アクセスライン（例えば、ワードライン）に結合されるメモリセルのいくつかの物理行（例えば、１０３−０、１０３−１、…、１０３−Ｒ）を含む。各物理ブロックの行数（例えば、ワードライン）は３２であり得るが、複数の実施形態は、物理ブロック毎の特定の数の行１０３−０、１０３−１、…、１０３−Ｒに限定されない。さらに、図１には示されないが、メモリセルは、センスライン（例えば、データライン及び／またはデジットライン）に結合できる。
当業者が認識するように、行１０３−０、１０３−１、…、１０３−Ｒのそれぞれは、いくつかのメモリセルのページ（例えば、物理ページ）を含み得る。物理ページは、プログラミング及び／または検知の単位（例えば、機能上のグループとして一緒にプログラム及び／または検知されるメモリセルの数）を指す。図１に示される実施形態では、行１０３−０、１０３−１、…、１０３−Ｒのそれぞれは、メモリセルの１つの物理ページを含む。しかしながら、本開示の実施形態はそのように限定されるものではない。例えば、一実施形態では、各行は、メモリセルの複数の物理ページ（例えば、偶数のビットラインに結合されるメモリセルの１つ以上の偶数ページと、奇数のビットラインに結合されるメモリセルの１つ以上の奇数ページ）を含み得る。加えて、マルチレベルセルを含む実施形態について、メモリセルの物理ページは、データの複数のページ（例えば、論理ページ）を記憶できる（例えば、データの上位ページ及びデータの下位ページを記憶でき、物理ページの各セルは、データの上位ページに向いている（ｔｏｗａｒｄｓ）１つ以上のビットと、データの下位ページに向いている１つ以上のビットとを記憶する）。
本開示の実施形態では、図１に示されるように、メモリセルのページは、いくつかの物理セクター１０５−０、１０５−１、…、１０５−Ｓ（例えば、メモリセルのサブセット）を含み得る。セルの物理セクター１０５−０、１０５−１、…、１０５−Ｓのそれぞれは、データのいくつかの論理セクターを記憶できる。加えて、データの各論理セクターは、データの特定のページの一部に対応し得る。例として、特定の物理セクターに記憶されるデータの第１の論理セクターはデータの第１ページに対応する論理セクターに対応し得、特定の物理セクターに記憶されるデータの第２の論理セクターはデータの第２のページに対応し得る。物理セクター１０５−０、１０５−１、…、１０５−Ｓのそれぞれは、システムデータ及び／もしくはユーザデータを記憶できる、ならびに／またはエラー訂正コード（ＥＣＣ）データ、論理ブロックアドレス（ＬＢＡ）データ、及びメタデータ等のオーバーヘッドデータを含み得る。
論理ブロックアドレッシングは、データの論理セクターを識別するためにホストによって使用できるスキームである。例えば、各論理セクターは一意の論理ブロックアドレス（ＬＢＡ）に対応し得る。加えて、ＬＢＡは、また、メモリのデータのその論理セクターの物理的場所を示し得る物理ブロックアドレス（ＰＢＡ）等の物理アドレスに対応し得る（例えば、動的にマッピングし得る）。データの論理セクターは、あるバイト数のデータ（例えば、２５６バイト、５１２バイト、１，０２４バイト、または４，０９６バイト）であり得る。しかしながら、実施形態はこれらの例に限定されない。さらに、本開示の実施形態では、（例えば、図２に関連して）本明細書でさらに説明するように、メモリアレイ１０１は、関連付けられる第１の数のＬＢＡを有するデータの第１の論理領域と、関連付けられる第２の数のＬＢＡを有するデータの第２の論理領域とに分離及び／または分割できる。
物理ブロック１０７−０、１０７−１、…、１０７−Ｂ、行１０３−０、１０３−１、…、１０３−Ｒ、セクター１０５−０、１０５−１、…、１０５−Ｓ、及びページの他の構成が可能であることに留意されたい。例えば、物理ブロック１０７−０、１０７−１、…、１０７−Ｂの行１０３−０、１０３−１、…、１０３−Ｒは、それぞれ、例えば５１２バイトよりも多いまたは少ないデータを含み得る単一の論理セクターに対応するデータを記憶できる。
図２は、本開示の実施形態による、ホスト２０２と、メモリデバイス２０６の形態の装置とを含む、コンピューティングシステム２００のブロック図である。本明細書で使用される「装置」は、限定ではないが、例えば、回路もしくは複数の回路、ダイもしくは複数のダイ、モジュールもしくは複数のモジュール、デバイスもしくは複数のデバイス、またはシステムもしくは複数のシステム等の様々な構造のいずれかまたは構造の組み合わせを指し得る。さらに、一実施形態では、コンピューティングシステム２００は、メモリデバイス２０６に類似するいくつかのメモリデバイスを含み得る。
図２に示される実施形態では、メモリデバイス２０６は、第１のタイプのメモリ（例えば、第１のメモリアレイ２１０）及び第２のタイプのメモリ（例えば、いくつかの第２のメモリアレイ２１２−１、…、２１２−Ｎ）を含み得る。メモリデバイス２０６はハイブリッドメモリデバイスであり得、メモリデバイス２０６は、いくつかの第２のメモリアレイ２１２−１、…、２１２−Ｎと異なるタイプのメモリである第１のメモリアレイ２１０を含む。第１のメモリアレイ２１０はストレージクラスメモリ（ＳＣＭ）であり得、これが第２の数のメモリアレイ２１２−１、…、２１２−Ｎよりも速い時間でアクセスできるため、メモリデバイス２０６のメインメモリとして機能する不揮発性メモリであり得る。例えば、第１のメモリアレイ２１０は、とりわけ、３Ｄ Ｘｐｏｉｎｔメモリ、ＦＲＡＭ、またはＰＣＲＡＭ、ＲＲＡＭ、もしくはＳＴＴ等の抵抗可変メモリであり得る。第２の数のメモリアレイ２１２−１、…、２１２−Ｎは、メモリデバイス２０６のデータストア（例えば、ストレージメモリ）として機能でき、いくつかのタイプのメモリの中でも、ＮＡＮＤフラッシュメモリであり得る。
図２に示される実施形態は第１のタイプのメモリの１つのメモリアレイを含むが、本開示の実施形態はそのようには限定されない。例えば、一実施形態では、メモリデバイス２０６は、いくつかのＳＣＭアレイを含み得る。しかしながら、メモリデバイス２０６は、第２のタイプのメモリよりも少ない第１のタイプのメモリを含み得る。例えば、メモリアレイ２１０は、メモリアレイ２１２−１、…、２１２−Ｎに記憶されるよりも少ないデータを記憶し得る。
メモリアレイ２１０及びメモリアレイ２１２−１、…、２１２−Ｎは、図１に関連して前述に説明したメモリアレイ１０１と類似する方法で、それぞれ、メモリセルの複数の物理ブロックを有することができる。さらに、メモリ（例えば、メモリアレイ２１０及び／またはメモリアレイ２１２−１、…、２１２−Ｎ）は、データの２つの異なる部分（例えば、論理領域）を含み得る（例えば、データの２つの異なる部分に分離及び／または分割できる）。例えば、メモリは、関連付けられる第１の数（例えば、第１の量）の論理ブロックアドレス（ＬＢＡ）を有する第１の部分のデータと、関連付けられる第２の数（例えば、第２の量）のＬＢＡを有する第２の部分のデータとを含み得る。第１の数のＬＢＡは、例えば、ＬＢＡの第１のシーケンスを含み得、第２の数のＬＢＡは、例えば、ＬＢＡの第２のシーケンスを含み得る。
例として、第１の部分のデータはユーザデータを含み得、第２の部分のデータはシステムデータを含み得る。追加例として、第１の部分のデータは、メモリで行われるプログラム動作及び／または検知動作の間に、特定の頻度でまたは特定の頻度よりも多くアクセスされているデータ（例えば、関連付けられたＬＢＡがアクセスされているデータ）を含み得、第２の部分のデータは、メモリで行われるプログラム動作及び／または検知動作の間に特定の頻度よりも少なくアクセスされているデータ（例えば、関連付けられるＬＢＡがアクセスされているデータ）を含み得る。係る例では、第１の部分のデータは「ホット」データとして分類されるデータを含み得、第２の部分のデータは「コールド」データとして分類されるデータを含み得る。追加例として、第１の部分のデータはオペレーティングシステムデータ（例えば、オペレーティングシステムファイル）を含み得、第２の部分のデータはマルチメディアデータ（例えば、マルチメディアファイル）を含み得る。係る例では、第１の部分のデータは、「クリティカル」データとして分類されるデータを含み得、第２の部分のデータは「非クリティカル」データとして分類されるデータを含み得る。
ＬＢＡの第１の数及び第２の数は同じであり得る（例えば、第１の部分及び第２の部分のデータは同じサイズであり得る）、またはＬＢＡの第１の数はＬＢＡの第２の数とは異なり得る（例えば、第１の部分及び第２の部分のデータのサイズは異なり得る）。例えば、ＬＢＡの第１の数は、ＬＢＡの第２の数よりも大きくなり得る（例えば、第１の部分のデータのサイズは、第２の部分のデータのサイズよりも大きくなり得る）。さらに、第１の数のＬＢＡのそれぞれ１つのサイズは、第２の数のＬＢＡのそれぞれ１つのサイズと同じであり得る、または第１の数のＬＢＡのそれぞれ１つのサイズは、第２の数のＬＢＡのそれぞれ１つのサイズと異なり得る。例えば、第１の数のＬＢＡのそれぞれ１つのサイズは、第２の数のＬＢＡのそれぞれ１つのサイズの倍数であり得る。さらに、メモリのそれぞれの部分に関連付けられるＬＢＡをランダム化できる。例えば、ＬＢＡは静的ランダマイザーによって処理できる。
一実施形態では、メモリの複数の物理ブロックの少なくとも２つは、有効データを記憶し得ない。例えば、メモリの物理ブロックの２つがブランクであり得る。これらの物理ブロックは、メモリの第１の部分のデータ及び第２の部分のデータを分離し得る（例えば、第１の部分のデータと第２の部分との間にあり得る）。例えば、これらの２つの物理ブロックの第１の物理ブロックは、第１の部分のデータの後に及び第２の部分のデータの前にあり得、２つの物理ブロックの第２の物理ブロックは、第２の部分の後に及び第１の部分の前にあり得る。これらの物理ブロックは、本明細書では、分離ブロックと称され得る。係る２つの分離ブロックによって分離されるデータの２つの異なる部分を有するメモリを示す例が、（例えば、図４に関連して）本明細書でさらに説明される。
図２に示されるように、ホスト２０２は、インターフェース２０４を介してメモリデバイス２０６に結合できる。ホスト２０２及びメモリデバイス２０６は、インターフェース２０４において通信できる（例えば、コマンド及び／またはデータを送信できる）。ホスト２０２は、ホストシステムの中でも、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録及び再生デバイス、携帯電話、ＰＤＡ、メモリカードリーダ、またはインターフェースハブであり得、メモリアクセスデバイス（例えば、プロセッサ）を含み得る。当業者は、「プロセッサ」が、並列処理システム等の１つ以上のプロセッサ、いくつかのコプロセッサを意図し得ることを認識する。
インターフェース２０４は、標準化された物理インターフェースの形態であり得る。例えば、メモリデバイス２０６がコンピューティングシステム２００の情報ストレージに使用されるとき、インターフェース２０４は、他の物理コネクタ及び／または物理インターフェースの中でも、シリアルアドバンスドテクノロジアタッチメント（ＳＡＴＡ）物理インターフェース、周辺機器相互接続エクスプレス（ＰＣＩｅ）物理インターフェース、ユニバーサルシリアルバス（ＵＳＢ）物理インターフェース、または小型コンピュータシステムインターフェース（ＳＣＳＩ）であり得る。しかしながら、概して、インターフェース２０４は、メモリデバイス２０６と、インターフェース２０４と互換性のあるレセプタを有するホスト（例えば、ホスト２０２）との間で、制御信号、アドレス信号、情報信号（例えば、データ）、及び他の信号を渡すためのインターフェースを提供できる。
メモリデバイス２０６はコントローラ２０８を含み、コントローラ２０８により、ホスト２０２と、ならびに第１のメモリアレイ２１０及びいくつかの第２のメモリアレイ２１２−１、…、２１２−Ｎと通信する。コントローラ２０８は、第１のメモリアレイ２１０及びいくつかの第２のメモリアレイ２１２−１、…、２１２−Ｎで動作を行うためのコマンドを送信できる。コントローラ２０８は、第１のメモリアレイ２１０及びいくつかの第２のメモリアレイ２１２−１、…、２１２−Ｎと通信して、いくつかの動作の中でも、データを検知（例えば、読み取り）、プログラム（例えば、書き込み）、移動、及び／または消去できる。
コントローラ２０８は、メモリ２１０及び２１２−１、…、２１２−Ｎと同じ物理デバイス（例えば、同じダイ）に含まれ得る。代替として、コントローラ２０８は、メモリ２１０及び２１２−１、…、２１２−Ｎを含む物理デバイスに通信可能に結合される別の物理デバイスに含まれ得る。一実施形態では、コントローラ２０８の構成部分は、分散コントローラとして、複数の物理デバイス（例えば、メモリと同じダイのいくつかの構成部分、及び異なるダイ、モジュール、またはボードのいくつかの構成部分）にわたって分散できる。
ホスト２０２は、メモリデバイス２０６と通信するためのホストコントローラを含み得る。ホストコントローラは、インターフェース２０４を介してメモリデバイス２０６にコマンドを送信できる。ホストコントローラは、メモリデバイス２０６及び／またはメモリデバイス２０６上のコントローラ２０８と通信し、いくつかの動作の中でも、データを読み取り、書き込み、及び／または消去できる。
メモリデバイス２０６のコントローラ２０８及び／またはホスト２０２のホストコントローラは、制御回路及び／または論理回路（例えば、ハードウェア及びファームウェア）を含み得る。一実施形態では、メモリデバイス２０６のコントローラ２０８及び／またはホスト２０２のホストコントローラは、物理インターフェースを含むプリント回路基板に結合される特定用途向け集積回路（ＡＳＩＣ）であり得る。また、メモリデバイス２０６及び／またはホスト２０２は、揮発性メモリ及び／または不揮発性メモリのバッファと、いくつかのレジスタとを含み得る。
例えば、図２に示されるように、メモリデバイスは回路２１４を含み得る。図２に示される実施形態では、回路２１４はコントローラ２０８に含まれる。しかしながら、本開示の実施形態はそのように限定されない。例えば、一実施形態では、回路２１４は、（例えば、コントローラ２０８にある代わりに）、メモリ２１０及び／またはメモリ２１２−１、…、２１２−Ｎに（例えば、それらと同じダイに）含まれ得る。
回路２１４は、例えば、ハードウェアを含み得、本開示に従って、メモリアレイ２１０及び／またはメモリアレイ２１２−１、…、２１２−Ｎに記憶されるデータを再配置するウェアレベリング動作を行うことができる。例えば、回路２１４は、第１の数のＬＢＡの特定の１つに関連付けられる第１の部分のデータのデータを２つの分離ブロックの１つに再配置でき、第２の数のＬＢＡの特定の１つに関連付けられる第２の部分のデータのデータを２つの分離ブロックの他方に再配置できる。
例えば、回路２１４は、第１の数のＬＢＡの最後のもの（例えば、ＬＢＡの第１のシーケンスの最後のＬＢＡ）に関連付けられる第１の部分のデータを、第２の分離ブロック（例えば、第２の部分の後に及び第１の部分の前にある分離ブロック）に再配置でき、回路２１４は、第２の数のＬＢＡの最後のもの（例えば、ＬＢＡの第２のシーケンスの最後のＬＢＡ）に関連付けられる第２の部分のデータを、第１の分離ブロック（例えば、第１の部分の後に及び第２の部分の前にある分離ブロック）に再配置できる。係るデータ再配置は、メモリの２つの異なる物理ブロックが有効データを記憶しないことをもたらし得る（例えば、メモリの２つの異なる物理ブロックが分離ブロックになることをもたらし得る）。例えば、第１の数のＬＢＡの最後のものに関連付けられる第１の部分のデータを再配置すると、異なる物理ブロックが第２の部分の後に及び第１の部分の前にある分離ブロックになることをもたらし得、第２の数のＬＢＡの最後のものに関連付けられる第２の部分のデータを再配置すると、異なる物理ブロックが第１の部分の後に及び第２の部分の前にある分離ブロックになることをもたらし得る。さらに、第１の数のＬＢＡの最後のものに関連付けられる第１の部分のデータを再配置すると、第１の数のＬＢＡの異なるもの（例えば、ＬＢＡの第１のシーケンスの最後から２番目のＬＢＡ）が第１の数のＬＢＡの最後のものになることをもたらし得、第２の数のＬＢＡの最後のものに関連付けられる第２の部分のデータを再配置すると、第２の数のＬＢＡの異なるもの（例えば、ＬＢＡの第２のシーケンスの最後から２番目のＬＢＡ）が第２の数のＬＢＡの最後のものになることをもたらし得る。係るデータ再配置動作を示す例が、（例えば、図３及び図４に関連して）本明細書でさらに説明される。
一実施形態では、回路２１４は、トリガーイベントに応答してデータを再配置するための動作を行い得る。トリガーイベントは、例えば、メモリで行われている（例えば、実行されている）１００個のプログラム動作等の特定の数のプログラム動作であり得る。例えば、行われている特定の数のプログラム動作に応答して開始信号を送信するためにカウンタ（図２に示されない）を構成し得、回路２１４は、カウンターからの開始信号の受信に応答して、データを再配置するための動作を行い得る。追加例として、トリガーイベントは、例えば、メモリデバイス２０６がアクティブモードからスタンバイモード、アイドルモード、またはパワーダウンモードに移行する等の、メモリで発生する電力状態遷移であり得る。
一実施形態では、第２の部分のデータは、第１の部分のデータが再配置されるとすぐに再配置され得る。しかしながら、いくつかの場合、ホスト２０２によって要求されるプログラム動作または検知動作等の動作を行うために、データを再配置するための動作を一時停止する必要があり得る。係る場合、ホストによって要求された動作は、第１の部分のデータが再配置されると（例えば、データの再配置が完了すると）行われ得、第２の部分のデータは、要求された動作が行われると（例えば、動作が完了すると）再配置され得る。
いったんデータが再配置されると、回路２１４は、代数マッピングを使用して、データが再配置されているメモリの物理的場所を識別できる。例えば、回路２１４は、代数マッピング（例えば、代数による論理的から物理的へのマッピング）を使用して、第１の部分のデータが再配置されている物理ブロックのメモリの場所（例えば、ＰＢＡ）（例えば、第２の分離ブロックの場所）と、メモリの第２の部分のデータが再配置されている物理ブロックのメモリの場所（例えば、ＰＢＡ）（例えば、第１の分離ブロックの場所）とを識別（例えば、算出）できる。例えば、回路２１４は、代数マッピングを使用して、（例えば、ホスト２０２から、第１の数のＬＢＡの１つを読み取る要求を受信すると）動作中に第１の部分のデータが再配置されている物理ブロックのメモリの場所を識別し、その再配置されたデータを検知でき、（例えば、ホスト２０２から、第２の数のＬＢＡの１つを読み取る要求を受信すると）動作中に第２の部分のデータが再配置されている物理ブロックのメモリの場所を識別し、その再配置されたデータを検知できる。係る代数マッピングは、（例えば、図３に関連して）本明細書でさらに説明される。
回路２１４は、さらに、メモリの全存続期間にわたって、メモリアレイ２１０及び／またはメモリアレイ２１２−１、…、２１２−Ｎに記憶されるデータを再配置する追加の（例えば、後続の）ウェアレベリング動作を行うことができる。例えば、回路２１４は、追加の（例えば、後続の）動作を行い、追加の（例えば、後続の）トリガーイベントに応答してデータを再配置できる。
例えば、本明細書で前述に説明した例示的な動作に続いて行われるメモリのデータを再配置するための動作において、回路２１４は、第１の数のＬＢＡの異なるもので、ここで最後のＬＢＡになっているもの（例えば、以前はＬＢＡの第１のシーケンスの最後から２番目のＬＢＡであったもの）に関連付けられる第１の部分のデータを、ここで第２の部分の後に及び第１の部分の前にある分離ブロックになっている異なる物理ブロックに再配置でき、回路２１４は、第２の数のＬＢＡの異なるもので、ここで最後のＬＢＡになっているもの（例えば、以前はＬＢＡの第２のシーケンスの最後から２番目のＬＢＡであったもの）に関連付けられる第２の部分のデータを、ここで第１の部分の後に及び第２の部分の前にある分離ブロックになっている異なる物理ブロックに再配置できる。係るデータ再配置により、再度、メモリの２つの異なる物理ブロックが分離ブロックになり、第１の数のＬＢＡ及び第２の数のＬＢＡの異なるものが、各々、第１の数のＬＢＡ及び第２の数のＬＢＡの最後のものになり、後続のデータ再配置動作を類似の方法で継続して行うことができる。係る一連の後続のデータ再配置動作を示す例が、（例えば、図５Ａ〜５Ｂに関連して）本明細書でさらに説明される。
図２に示される実施形態は、本開示の実施形態を不明瞭にしないように図示されていない、追加の回路、論理回路、及び／または構成部分を含み得る。例えば、メモリデバイス２０６は、Ｉ／Ｏ回路を経由してＩ／Ｏコネクタを通じて提供されるアドレス信号をラッチするアドレス回路を含み得る。アドレス信号をロウデコーダ及びカラムデコーダによって受信及び復号し、メモリアレイ２１０及び２１２−１、…、２１２−Ｎにアクセスできる。さらに、メモリデバイス２０６は、メモリアレイ２１０−１及び２１２−１、…、２１２−Ｎから分離している、及び／またはメモリアレイ２１０−１及び２１２−１、…、２１２−Ｎに加えて、例えば、ＤＲＡＭまたはＳＤＲＡＭ等のメインメモリを含み得る。
図３は、本開示の実施形態による、メモリでデータ再配置動作を行うための回路３１４のブロック図である。回路３１４は、例えば、図２に関連して前述に説明した回路２１４であり得る。
図３に示されるように、回路３１４は、４つのレジスタ（例えば、第１のレジスタ３２０−１、第２のレジスタ３２０−２、第３のレジスタ３２０−３、及び第４のレジスタ３２０−４）を含み得る。レジスタ３２０−１は、第１の数のＬＢＡの最初のＬＢＡ（例えば、ＬＢＡの第１のシーケンスの最初のＬＢＡ）に関連付けられるメモリの第１の部分のデータのＰＢＡを示す（例えば、指す）値を記憶できる。この値は、本明細書では、「ＳＡ」と称され得る。
レジスタ３２０−２は、データを記憶していないメモリの２つの物理ブロックの１つのＰＢＡを示す値を記憶でき、レジスタ３２０−３は、データを記憶していない２つの物理ブロックの他方のＰＢＡを示す値を記憶できる。例えば、レジスタ３２０−２は、第１の部分のデータの後に及び第２の部分のデータの前にある物理ブロック（例えば、第１の分離ブロック）のＰＢＡを示す値を記憶でき、レジスタ３２０−３は第２の部分の後に及び第１の部分の前にある物理ブロック（例えば、第２の分離ブロック）のＰＢＡを示す値を記憶できる。レジスタ３２０−２によって記憶される値は本明細書では「ｇＡ」と称され得、レジスタ３２０−３によって記憶される値は本明細書では「ｇＢ」と称され得る。
レジスタ３２０−４は、メモリの第２の部分のデータにおける第２の数のＬＢＡの最初のＬＢＡ（例えば、ＬＢＡの第２のシーケンスにおける最初のＬＢＡ）の相対位置を示す値を記憶できる。この値は、本明細書では「ｒＢ」と称され得る。
回路３１４は、レジスタ３２０−１、３２０−２、３２０−３、及び３２０−４に記憶される値（例えば、ＳＡ、ｇＡ、ｇＢ、及びｒＢ）を使用して、メモリで本開示に従ったデータ再配置動作を行うことができる。例えば、回路３１４は、実行可能命令を表す下記のコードの例を使用して、本開示に従ったデータ再配置動作を行うことができる。下記の例では、「ｎＰＢＡ」はメモリのＰＢＡの総数（例えば、総量）を表し、「ｎＡ」は、第１の部分のデータに関連付けられるＬＢＡの総数（例えば、ＬＢＡの第１の数）を表し、「ｎＢ」は、第２の部分のデータに関連付けられるＬＢＡの総数（例えば、第２の数のＬＢＡ）を表し、「ｓｅｐ」は、それぞれの分離ブロックごとのＰＢＡの数を表す。
１：ｐｒｏｃｅｄｕｒｅ ＳＴＥＰ
２： Ｄｏ ＳｔｅｐＢ
３： Ｄｏ ＳｔｅｐＡ
４：ｅｎｄ ｐｒｏｃｅｄｕｒｅ
１：ｐｒｏｃｅｄｕｒｅ ＳｔｅｐＢ
２： ＰＢＡ ｇＢ−１（ｍｏｄ ｎＰＢＡ）の内容をｇＡ＋ｓｅｐ−１（ｍｏｄ ｎＰＢＡ）に移動
３： ｇＢ←ｇＢ−１（ｍｏｄ ｎＰＢＡ）
４： ｒＢ←ｒＢ＋１（ｍｏｄ ｎＢ）
５：ｅｎｄ ｐｒｏｃｅｄｕｒｅ
１：ｐｒｏｃｅｄｕｒｅ ＳｔｅｐＡ
２： ＰＢＡ ｇＡ−１（ｍｏｄ ｎＰＢＡ）の内容をｇＢ＋ｓｅｐ（ｍｏｄ ｎＰＢＡ）に移動
３： ｇＡ←ｇＡ−１（ｍｏｄ ｎＰＢＡ）
４： ｉｆ ｇＡ＝ＳＡ ｔｈｅｎ
５： ＳＡ←ＳＡ＋ｎＢ＋２ｓｅｐ（ｍｏｄ ｎＰＢＡ）
６： ｅｎｄ ｉｆ
７：ｅｎｄ ｐｒｏｃｅｄｕｒｅ
さらに、回路３１４は、レジスタ３２０−１、３２０−２、３２０−３、及び３２０−４に記憶される値（例えば、ＳＡ、ｇＡ、ｇＢ、及びｒＢ）を使用して、代数マッピング（例えば、代数による論理的から物理的へのマッピング）を行い、（例えば、本明細書で前述に説明したように、検知動作中に）データが再配置されたメモリの物理的場所（例えば、ＰＢＡ）を識別できる。例えば、回路３１４は、下記の「第１の部分のマッピング」を使用して、第１の部分のデータに関連付けられる、下記に「ｌ」として表されるＬＢＡのいずれかについて、下記に「ｐ」として表されるＰＢＡを算出でき、回路３１４は、下記の「第２の部分のマッピング」を使用して、第２の部分のデータに関連付けられるＬＢＡのいずれかに対するＰＢＡを算出できる。
第１の部分のマッピング
Figure 2021525924
 ここで、ｌ∈｛０，…，ｎＡ−１｝
第２の部分のマッピング
ｐ＝（（ｌ＋ｒＢ）ｍｏｄ ｎＢ＋ｇＡ＋ｓｅｐ）ｍｏｄ ｎＰＢＡ
ここで、ｌ∈｛０，…，ｎＢ−１｝
図４は、本開示の実施形態による、メモリで行われるデータ再配置動作の概念例４３０を示す。メモリは、例えば、図２に関連して前述に説明したメモリアレイ２１０、及び／またはメモリアレイ２１２−１、…、２１２−Ｎであり得、例えば、図２及び図３に関連して各々前述に説明した回路２１４及び／または回路３１４によって、データ再配置動作を行うことができる。
図４に示される例では、メモリは、ＰＢＡの０〜９によって表されるメモリセルの１０個の物理ブロックを含む（例えば、ＰＢＡの０は第１の物理ブロックに対応し、ＰＢＡの１は第２の物理ブロックに対応し、ＰＢＡの２は第３の物理ブロックに対応する等）。さらに、図４に示される例では、メモリは、部分Ａ及び部分Ｂと称され得るデータの２つの異なる部分（例えば、論理領域）を含む（例えば、データの２つの異なる部分に分離及び／または分割される）。図４に示されるように、部分Ａのデータは、それに関連付けられる５つのＬＢＡ（例えば、ＬＢＡのＡ０〜Ａ４）を有し、部分Ｂのデータは、それに関連付けられる３つのＬＢＡ（例えば、ＬＢＡのＢ０〜Ｂ２）を有する。図４に示される例では、ＬＢＡサイズは部分Ａ及び部分Ｂについて同じである。さらに、図４に示される「ＳＡ」は、ＬＢＡのＡ０に関連付けられる部分ＡのデータのＰＢＡを示し、図４に示される「ｒＢ」は、部分ＢのＬＢＡのＢ０の相対位置（例えば、部分Ｂに関連付けられるＬＢＡのシーケンスにおけるＬＢＡのＢ０の相対位置）を示す。
さらに、図４に示される例では、メモリの２つの物理ブロックは、有効データを記憶しておらず、部分Ａ及び部分Ｂを分離する（例えば、部分Ａと部分Ｂとの間にある）。これらのブロックは、（本明細書で前述に説明したように）分離ブロックと称され得、図４では「−−」記号によって表される。図４に示される例では、「ｇＡ」は、部分Ａの後に及び部分Ｂの前にある分離ブロックのＰＢＡを示し、「ｇＢ」は、部分Ｂの後に及び部分Ａの前にある分離ブロックのＰＢＡを示す。
図４に示される例では、それぞれの分離ブロックは、部分Ａ及び部分ＢのＬＢＡサイズと同じサイズである１つのＰＢＡを含む。しかしながら、部分Ａ及び部分ＢのＬＢＡサイズが異なる例では、例えば、一方の部分のサイズが他方の倍数である場合、各分離ブロック内のＰＢＡの数はその倍数に等しくなり得る。例えば、部分ＢのＬＢＡサイズがＰＢＡサイズと等しいが、部分ＡのＬＢＡサイズが４つのＰＢＡである場合、各分離ブロックのＰＢＡの数は４になる。
図４の「ステップ０」のラベルが付いた列は、データ再配置動作が行われる前のメモリ内のデータ割り当てを示す。例えば、図４に示されるように、データ再配置動作が行われる前に、部分ＡのデータはＰＢＡの０〜４に位置し、部分ＢのデータはＰＢＡの６〜８に位置し、部分Ａの後に及び部分Ｂの前にある分離ブロックはＰＢＡの５（例えば、ｇＡによって示される）に位置し、部分Ｂの後に及び部分Ａの前にある分離ブロックはＰＢＡの９（例えば、ｇＢによって示される）に位置する。さらに、図４に示されるように、データ再配置動作が行われる前の部分ＢのＬＢＡのＢ０の相対位置は最初の位置である（例えば、ＬＢＡのＢ０は、ｒＢの値によって示されるように、部分Ｂに関連付けられるＬＢＡのシーケンスの最初である）。
データ再配置動作は、図４の「ステップ１Ｂ」列及び「ステップ１Ａ」列で表される２つのサブステップに分割できる。図４に示されるように、第１のサブステップ（例えば、ステップ１Ｂ）の間、部分Ｂの最後のＬＢＡに関連付けられる部分Ｂのデータ（例えば、ＬＢＡのＢ２に関連付けられるデータ）は、部分Ａの後に及び部分Ｂの前にある分離ブロック（例えば、ｇＡによって示される分離ブロック）に再配置される。すなわち、第１のサブステップ（例えば、ステップ１Ｂ）では、部分Ｂの最後のＬＢＡに関連付けられるデータが上に移動し、部分Ｂの最初のＬＢＡの前に位置する（例えば、ＬＢＡのＢ２に関連付けられるデータが上に移動し、ＬＢＡのＢ０及びＢ１に関連付けられるデータの前に位置する）。図４に示されるように、第２のサブステップ（例えば、ステップ１Ａ）の間、部分Ａの最後のＬＢＡに関連付けられる部分Ａのデータ（例えば、ＬＢＡのＡ４に関連付けられるデータ）は、部分Ｂの後に及び部分Ａの前にある分離ブロックに（例えば、ｇＢによって示される分離ブロックに）再配置される。すなわち、第２のサブステップでは、部分Ａの最後のＬＢＡに関連付けられるデータが下に移動し、部分ＢのＬＢＡの後に位置する（例えば、ＬＢＡのＡ４に関連付けられるデータが下に移動し、ＬＢＡのＢ２、Ｂ０、及びＢ１に関連付けられるデータの後に位置する）。
図４に示されるように（例えば、各々、ステップ１Ｂの後に、ｇＡ及びｇＢによって示されるように）、データ再配置動作の結果として（例えば、ステップ１Ｂ及びステップ１Ａが行われた後の結果として）、ＰＢＡの４は、部分Ａの後に及び部分Ｂの前にある分離ブロックになり、ＰＢＡの８は、部分Ｂの後に及び部分Ａの前にある分離ブロックになる。また、図４に示されるように、データ再配置動作の結果として、部分Ａの最後から２番目のＬＢＡ（例えば、ＬＢＡのＡ３）は、部分Ｂの前にある部分Ａの最後のＬＢＡになり、部分ＢのＬＢＡの最後から２番目のＬＢＡ（例えば、ＬＢＡのＢ１）は、部分Ｂの最後のＬＢＡになる。また、データ再配置動作の結果として、図４に示されるように、部分ＡのデータはＰＢＡの０〜３及びＰＢＡの９に位置するようになり、部分ＢのデータはＰＢＡの５〜７に位置するようになる。また、データ再配置動作の結果として、図４に示されるように、部分ＢのＬＢＡのＢ０の相対位置が２番目になる（例えば、ｒＢの値によって示されるように、ＬＢＡのＢ０は、部分Ｂに関連付けられるＬＢＡのシーケンスの２番目になる）。
図４に示される例では、各サブセットはデータ再配置動作中に１回実行する。しかしながら、例えば、一方の部分のサイズが他方の倍数である場合のように、部分Ａ及び部分ＢのＬＢＡサイズが異なる例では、ステップ１Ａ及び／またはステップ１Ｂは複数回実行する必要があり得る。例えば、部分ＢのＬＢＡサイズがＰＢＡサイズと等しいが、部分ＡのＬＢＡサイズが４つのＰＢＡである例では、ステップ１Ｂを４回実行するであろう、そして、ステップ１Ａを１回実行するであろう。
図５Ａは、本開示の実施形態による、メモリで行われる一連のデータ再配置動作の概念例５４０を示す。メモリは、図４に関連して前述に説明したメモリに類似し、データ再配置動作は、例えば、図２及び図３に関連して各々前述に説明した回路２１４及び／また回路３１４によって行われ得る。図５Ｂは、一連のデータ再配置動作に関連するＳＡ、ｇＡ、ｇＢ、及びｒＢの値の表５４５である。ＳＡ、ｇＡ、ｇＢ、及びｒＢは、各々、図４に関連して前述に説明したＳＡ、ｇＡ、ｇＢ、及びｒＢに類似する。図５Ａ及び図５Ｂの各「ステップ」の列は、サブステップＢ及びサブセットＡの両方を行った結果を表す（例えば、「ステップ１」は、図４に関連して説明したサブステップ１Ｂ及びサブステップ１Ａの組み合わせである）。
図５Ａの「ステップ０」のラベルが付いた列は、シーケンスの第１のデータ再配置動作が行われる前のメモリ内のデータ割り当てを示し、図４に関連して説明した「ステップ０」の列に類似する。例えば、図５Ｂに示されるように、ステップ０の列（例えば、第１のデータ再配置動作が行われる前の状態のもの）のＳＡ、ｇＡ、ｇＢ、及びｒＢの値は、各々、図４に関連して説明した０、５、９、及び０である。
図５Ａの「ステップ１」〜「ステップ６」のラベルが付いた列は、一連のそれぞれのデータ再配置動作の実行後のメモリ内のデータ割り当てを示す。例えば、ステップ１の列は第１のデータ再配置動作の実行後のデータ割り当てを示し、図４に関連して説明したサブステップ１Ｂ及びサブステップ１Ａの組み合わせ効果に類似する。ステップ２の列は第２のデータ再配置動作の実行後のデータ割り当てを示し、ステップ３の列は第３のデータ再配置動作の実行後のデータ割り当てを示す等である。さらに、図５Ｂの「ステップ１」〜「ステップ６」のラベルが付いた列は、一連のそれぞれのデータ再配置動作の実行後のＳＡ、ｇＡ、ｇＢ、及びｒＢの値を示す。例えば、図５Ａ及び図５Ｂのステップ１の列に各々示されるデータ割り当て及び値は、図４に関連して説明した、データ割り当てと、再配置動作の後のＳＡ、ｇＡ、ｇＢ、及びｒＢの値に類似する。
図５Ａのステップ２の列に示されるように、シーケンスの第２のデータ再配置動作の実行後、ステップ１の後に部分Ｂの最後のＬＢＡに関連付けられていた部分Ｂのデータ（例えば、ＬＢＡのＢ１に関連付けられたデータ）は、ステップ１の後に部分Ａの後に及び部分Ｂの前にあった分離ブロックに（例えば、ＰＢＡの４に）再配置され、ステップ１の後に部分Ａの最後のＬＢＡに関連付けられていた部分Ａのデータ（例えば、ＬＢＡのＡ３に関連付けられたデータ）は、ステップ１の後に部分Ｂの後に及び部分Ａの前にあった分離ブロックに（例えば、ＰＢＡの８に）再配置される。さらに、図５Ａのステップ２の列に示されるように、ＰＢＡの３は部分Ａの後に及び部分Ｂの前にある分離ブロックになっており、ＰＢＡの７は部分Ｂの後に及び部分Ａの前にある分離ブロックになっている（図５Ｂのステップ２の列において、各々、ｇＡ及びｇＢの値によって示される）。さらに、図５Ａのステップ２の列に示されるように、ステップ１の後に部分ＡのＬＢＡの最後から２番目であったＬＢＡ（例えば、ＬＢＡのＡ２）は、部分Ｂの前にある部分ＡのＬＢＡの最後になっており、ステップ１の後に部分ＢのＬＢＡの最後から２番目であったＬＢＡ（例えば、ＬＢＡのＢ０）は、部分Ｂの最後のＬＢＡになっている。さらに、図５Ａのステップ２の列に示されるように、部分ＡのデータはＰＢＡの０〜２及びＰＢＡの８〜９に位置するようになっており、部分ＢのデータはＰＢＡの４〜６に位置するようになっており、図５Ｂのステップ２の列のＳＡの値によって示されるように、ＬＢＡのＡ０に関連付けられる部分ＡのデータのＰＢＡはＰＢＡの０にあるままである。さらに、図５Ａのステップ２の列に示されるように、部分ＢにおけるＬＢＡのＢ０の相対位置は、図５Ｂのステップ２の列のｒＢの値によって示されるように３番目になっている。
図５Ａのステップ３の列に示されるように、シーケンスの第３のデータ再配置動作の実行後、ステップ２の後に部分Ｂの最後のＬＢＡに関連付けられていた部分Ｂのデータ（例えば、ＬＢＡのＢ０に関連付けられたデータ）は、ステップ２の後に部分Ａの後に及び部分Ｂの前にあった分離ブロック（例えば、ＰＢＡの３）に再配置され、ステップ２の後に部分Ａの最後のＬＢＡに関連付けられていた部分Ａのデータ（例えば、ＬＢＡのＡ２に関連付けられたデータ）は、ステップ２の後に部分Ｂの後に及び部分Ａの前にあった分離ブロック（例えば、ＰＢＡの７）に再配置される。さらに、図５Ａのステップ２の列に示されるように、ＰＢＡの２は部分Ａの後に及び部分Ｂの前にある分離ブロックになっており、ＰＢＡの６は部分Ｂの後に及び部分Ａの前にある分離ブロックになっている（図５Ｂのステップ３の列において、各々、ｇＡ及びｇＢの値によって示される）。さらに、図５Ａのステップ３の列に示されるように、ステップ２の後に部分ＡのＬＢＡの最後から２番目であったＬＢＡ（例えば、ＬＢＡのＡ１）は、部分ＡのＬＢＡの最後になっており、ステップ２の後に部分ＢのＬＢＡの最後から２番目であったＬＢＡ（例えば、ＬＢＡのＢ２）は、部分Ｂの最後のＬＢＡになっている。さらに、図５Ａのステップ３の列に示されるように、部分ＡのデータはＰＢＡの０〜１及びＰＢＡの７〜９に位置するようになっており、部分ＢのデータはＰＢＡの３〜５に位置するようになっており、図５Ｂのステップ３の列のＳＡの値によって示されるように、ＬＢＡのＡ０に関連付けられる部分ＡのデータのＰＢＡはＰＢＡの０にあるままである。さらに、図５Ａのステップ３の列に示されるように、部分ＢのＬＢＡのＢ０の相対位置は、図５Ｂのステップ３の列のｒＢの値によって示されるように１番目になっている。
シーケンスの第４、第５、及び第６のデータ再配置動作は、各々、図５Ａ及び図５Ｂのステップ４、ステップ５、及びステップ６の列に示されるように、類似の方法で継続できる。したがって、データ再配置動作の結果は、部分Ｂの最後のＬＢＡに関連付けられていたデータが連続的に上に移動し、部分Ｂの最初のＬＢＡの前に位置することと、部分Ａの最後のＬＢＡに関連付けられていたデータが連続的に下に移動し、部分ＢのＬＢＡの後になるように位置することとをもたらし、それにより、メモリの動作全体にわたって、部分Ｂは上に移動し、部分Ａは下に移動することが分かり得る。したがって、一連のデータ再配置動作により、メモリの動作全体にわたって、それぞれのＬＢＡに関連付けられるデータを異なるＰＢＡに移動するだけではなく、データの２つの異なる部分は静的ではなくなる（例えば、それぞれの部分のデータが位置するＰＢＡは、メモリの動作全体にわたって継続して変化する）。すなわち、それぞれの部分のデータは、メモリの動作全体にわたって、メモリ全体にわたって再配置され得る。
（例えば、図２に関連して）本明細書で前述に説明したように、別のトリガーイベントに応答して、一連のそれぞれのデータ再配置動作を行なうことができる。図５Ａ〜図５Ｂに示される例示的なシーケンスは６つのデータ再配置動作を含むが、本開示の実施形態はそのように限定されない。例えば、メモリの全存続期間にわたって類似の方法で、（例えば、後続のトリガーイベントに応答して）追加のデータ再配置動作を継続して行うことができる。
特定の実施形態が示され、本明細書で説明されたが、当業者は、同じ結果を達成するために想定された配列が、示される特定の実施形態と置き換えられることができることを認識する。本開示は、本発明の開示のいくつかの実施形態の適応または変形を網羅することを意図している。上記の説明は、例示的になされたものであり、限定的になされたものではないことを理解されたい。上記の実施形態の組み合わせ、及び本明細書で具体的に説明されていない他の実施形態は、上記の説明を考察するとき当業者に明らかになる。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の「特許請求の範囲」を、係る「特許請求の範囲」によって権利が与えられる均等物の全範囲と一緒に参照して決定されるべきである。
前述の「発明を実施するための形態」では、本開示を簡素化する目的のために、単一の実施形態にいくつかの特徴を一緒にまとめている。本開示の方法は、本開示の開示された実施形態が各請求項に明確に列挙されたものより多くの特徴を使用する必要があるという意図を反映するものとして解釈されるものではない。むしろ、以下の「特許請求の範囲」が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴よりも少ないものに存在する。したがって、以下の「特許請求の範囲」は、各請求項が別の実施形態として独自に存在する状態で、本明細書によって「発明を実施するための形態」に組み込まれる。

Claims (23)

  1. メモリセルの複数の物理ブロックを有するメモリであって、
    前記メモリは、第１の部分のデータであって、それに関連付けられる第１の数の論理ブロックアドレスを有する前記第１の部分のデータと、第２の部分のデータであって、それに関連付けられる第２の数の論理ブロックアドレスを有する前記第２の部分のデータとを含み、
    前記メモリセルの複数の物理ブロックの２つは、データを記憶していない、
    前記メモリと、
    回路であって、
    前記第１の数の論理ブロックアドレスの１つに関連付けられる前記第１の部分の前記データを、データを記憶していない前記メモリセルの複数の物理ブロックの前記２つのうちの１つに再配置し、
    前記第２の数の論理ブロックアドレスの１つに関連付けられる前記第２の部分の前記データを、データを記憶していない前記メモリセルの複数の物理ブロックの前記２つのうちの他方に再配置する
    ように構成される、前記回路と、
    を備える、装置。
  2. データを記憶していない前記メモリセルの複数の物理ブロックの前記２つは、前記メモリの前記第１の部分のデータ及び前記第２の部分のデータを分離している、請求項１に記載の装置。
  3. 前記第１の数の論理ブロックアドレスの前記１つは、前記第１の数の論理ブロックアドレスの最後の１つであり、
    前記第２の数の論理ブロックアドレスの前記１つは、前記第２の数の論理ブロックアドレスの最後の１つである、
    請求項１に記載の装置。
  4. 前記第１の部分のデータはユーザデータを含み、
    前記第２の部分のデータはシステムデータを含む、
    請求項１に記載の装置。
  5. 前記第１の部分のデータは、前記メモリで行われるプログラム動作または検知動作の間に、特定の頻度でまたは特定の頻度よりも多くアクセスされているデータを含み、
    前記第２の部分のデータは、前記メモリで行われるプログラム動作または検知動作の間に、特定の頻度よりも少なくアクセスされているデータを含む、
    請求項１に記載の装置。
  6. 前記第１の部分のデータはオペレーティングシステムデータを含み、
    前記第２の部分のデータはマルチメディアデータを含む、
    請求項１に記載の装置。
  7. メモリを動作させる方法であって、
    前記メモリの第１の部分に含まれ、前記メモリの前記第１の部分のいくつかの論理ブロックアドレスのうちの１つに関連付けられるデータを、データを記憶していない前記メモリの物理ブロックに再配置することと、
    前記メモリの第２の部分に含まれ、前記メモリの前記第２の部分のいくつかの論理ブロックアドレスのうちの１つに関連付けられるデータを、データを記憶していない前記メモリの別の物理ブロックに再配置することと、
    を含む、
    前記方法。
  8. 前記方法は、
    代数マッピングを使用して、前記メモリの前記第１の部分の前記データが再配置されている物理ブロックの前記メモリにおける場所を識別することと、
    前記代数マッピングを使用して、前記メモリの前記第２の部分の前記データが再配置されている他方の物理ブロックの前記メモリにおける場所を識別することと、
    を含む、
    請求項７に記載の方法。
  9. 前記方法は、
    前記代数マッピングを使用して、前記メモリの前記第１の部分の前記データが再配置されている前記物理ブロックの前記メモリにおける前記場所を識別することを、その再配置されたデータを検知する動作中に行うことと、
    前記代数マッピングを使用して、前記メモリの前記第２の部分の前記データが再配置されている前記他の物理ブロックの前記メモリにおける前記場所を識別することを、その再配置されたデータを検知する動作中に行うことと、
    を含む、請求項８に記載の方法。
  10. 前記方法は、トリガーイベントに応答して、前記メモリの前記第１の部分に含まれる前記データを再配置することと、前記メモリの前記第２の部分に含まれる前記データを再配置することとを含む、請求項７に記載の方法。
  11. 前記トリガーイベントは、前記メモリで行われている特定の数のプログラム動作である、請求項１０に記載の方法。
  12. 前記トリガーイベントは、前記メモリで発生する電力状態遷移である、請求項１０に記載の方法。
  13. 前記メモリの前記第１の部分に含まれる前記データを前記メモリの前記物理ブロックに再配置することは、データを記憶していない前記メモリの第３の物理ブロックを生じ、
    前記メモリの前記第２の部分に含まれる前記データを前記メモリの前記他方の物理ブロックに再配置することは、データを記憶していない前記メモリの第４の物理ブロックを生じ、
    前記方法は、さらに、
    前記メモリの前記第１の部分に含まれ、前記メモリの前記第１の部分の前記いくつかの論理ブロックアドレスのうちの異なるものに関連付けられるデータを、前記メモリの前記第３の物理ブロックに再配置することと、
    前記メモリの前記第２の部分に含まれ、前記メモリの前記第２の部分の前記いくつかの論理ブロックアドレスのうちの異なるものに関連付けられるデータを、前記メモリの前記第４の物理ブロックに再配置することと、
    を含む、
    請求項７に記載の方法。
  14. メモリセルの複数の物理ブロックを有するメモリであって、
    前記メモリは、第１の部分のデータであって、それに関連付けられる第１の数の論理ブロックアドレスを有する前記第１の部分のデータと、第２の部分のデータであって、それに関連付けられる第２の数の論理ブロックアドレスを有する前記第２の部分のデータとを含み、
    前記メモリセルの複数の物理ブロックの２つは、データを記憶しておらず、前記メモリの前記第１の部分のデータ及び前記第２の部分のデータを分離している、
    前記メモリと、
    回路であって、
    前記第１の数の論理ブロックアドレスの最後の１つに関連付けられる前記第１の部分の前記データを、データを記憶していない前記メモリセルの複数の物理ブロックの前記２つのうちの１つに再配置し、
    前記第２の数の論理ブロックアドレスの最後の１つに関連付けられる前記第２の部分の前記データを、データを記憶していない前記メモリセルの複数の物理ブロックの前記２つのうちの他方に再配置するように構成される、
    前記回路と、
    を備える、装置。
  15. 前記第１の数の論理ブロックアドレスのそれぞれの１つのサイズは前記第２の数の論理ブロックアドレスのそれぞれの１つのサイズと異なる、請求項１４に記載の装置。
  16. 前記回路は前記メモリに含まれる、請求項１４に記載の装置。
  17. 前記回路は前記装置のコントローラに含まれる、請求項１４に記載の装置。
  18. 前記回路は、
    前記第１の数の論理ブロックアドレスの最初の１つに関連付けられる前記第１の部分の前記データに対する物理ブロックアドレスを示す値を記憶するように構成される、第１のレジスタと、
    データを記憶していない前記メモリセルの複数の物理ブロックの前記２つのうちの１つに対する物理ブロックアドレスを示す値を記憶するように構成される、第２のレジスタと、
    データを記憶していない前記メモリセルの複数の物理ブロックの前記２つのうちの他方に対する物理ブロックアドレスを示す値を記憶するように構成される、第３のレジスと、
    前記第２の部分のデータの前記第２の数の論理ブロックアドレスの最初の論理ブロックアドレスの相対位置を示す値を記憶するように構成される、第４のレジスタと、を含む、
    請求項１４に記載の装置。
  19. メモリを動作させる方法であって、
    前記メモリの第１の部分に含まれ、前記メモリの前記第１の部分のいくつかの論理ブロックアドレスのうちの最後の１つに関連付けられるデータを、データを記憶しておらず、前記メモリ内の前記メモリの前記第１の部分の前にある前記メモリの物理ブロックに再配置することと、
    前記メモリの第２の部分に含まれ、前記メモリの前記第２の部分のいくつかの論理ブロックアドレスのうちの最後の１つに関連付けられるデータを、データを記憶しておらず、前記メモリ内の前記メモリの前記第２の部分の後にある前記メモリの物理ブロックに再配置することと、
    を含む、前記方法。
  20. 前記方法は、
    代数マッピングを使用して、前記メモリの前記第１の部分の前記いくつかの論理ブロックアドレスの前記最後の１つに関連付けられる前記データが再配置されている前記物理ブロックに対する物理ブロックアドレスを識別することと、
    前記代数マッピングを使用して、前記メモリの前記第２の部分の前記いくつかの論理ブロックアドレスの前記最後の１つに関連付けられる前記データが再配置されている前記物理ブロックに対する物理ブロックアドレスを識別することと、
    を含む、請求項１９に記載の方法。
  21. 前記メモリの前記第１の部分に関する前記いくつかの論理ブロックアドレス及び前記メモリの前記第２の部分に関する前記いくつかの論理ブロックアドレスはランダム化される、請求項１９に記載の方法。
  22. 前記方法は、前記メモリの前記第１の部分に含まれる前記データを再配置してすぐに、前記メモリの前記第２の部分に含まれる前記データを再配置することを含む、請求項２１に記載の方法。
  23. 前記方法は、
    前記メモリの前記第１の部分に含まれる前記データを再配置すると、前記メモリで動作を行うことと、
    前記メモリの前記動作を行うと、前記メモリの前記第２の部分に含まれる前記データを再配置することと、
    を含む、請求項１９に記載の方法。
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