JP2021150676A - Bit error rate measurement device and calibration method of decision feedback equalizer therein - Google Patents
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Abstract
Description
本発明は、ビット誤り率測定装置、及び、それにおける判定帰還型等化器の校正方法に関する。 The present invention relates to a bit error rate measuring device and a method for calibrating the determination feedback type equalizer in the device.
近年、通信システムは高速化の一途をたどっており、通信システムを構成する各種のデジタル通信機器の高性能化が進んでいる。そして、これらの通信機器における信号の品質評価を行うための装置として、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate：ＢＥＲ）を測定するビット誤り率測定装置が知られている。 In recent years, communication systems have been steadily increasing in speed, and the performance of various digital communication devices constituting the communication system has been improved. Then, as a device for evaluating the quality of signals in these communication devices, a bit error rate (BER) defined as a comparison between the number of received data in which bit errors occur and the total number of received data. A bit error rate measuring device for measuring is known.
ところで、近年におけるデジタル通信機器を用いた高速シリアル通信では、伝送路損失の周波数依存性などによる符号間干渉（Inter-Symbol Interference：ＩＳＩ）によりデータ受信端でのアイ開口が狭まってＢＥＲが悪化することが知られている。ビット誤り率測定装置においては、その信号受信部にイコライザを設けることで、上述したＩＳＩを除去した状態で被測定信号のＢＥＲを測定することが可能となる。このイコライザとしては、例えば、判定帰還型等化器（Decision Feedback Equalizer：ＤＦＥ）を用いることができる（例えば、特許文献１参照）。ＤＦＥは、１ビット前の０／１判定結果を入力信号へフィードバックすることにより、デジタルフィルタを構成し、ロスした波形を補償するようになっている。 By the way, in recent high-speed serial communication using digital communication equipment, the eye opening at the data receiving end is narrowed due to inter-symbol interference (ISI) due to the frequency dependence of transmission line loss, and the BER is deteriorated. It is known. In the bit error rate measuring device, by providing an equalizer in the signal receiving unit, it is possible to measure the BER of the signal to be measured with the above-mentioned ISI removed. As this equalizer, for example, a Decision Feedback Equalizer (DFE) can be used (see, for example, Patent Document 1). The DFE constitutes a digital filter by feeding back the 0/1 determination result one bit before to the input signal, and compensates for the lost waveform.
しかしながら、特許文献１に開示されたＤＦＥをそのまま従来のビット誤り率測定装置に搭載すると、エラーフリーにできる被測定信号の最小振幅が、ＤＦＥが備える０／１判定器の感度に依存してしまう。このため、ＤＦＥの前段に広帯域でゲインがＧ倍のプリアンプを挿入した構成とすることで、エラーフリーにできる最小振幅を０／１判定器の感度以上に引き上げて、アイ開口の狭い被測定信号に対しても精度良くＢＥＲ測定を行うことができるビット誤り率測定装置が望まれている。
However, if the DFE disclosed in
図１１に示すように、このようなビット誤り率測定装置の信号受信部は、アナログの被測定信号（電圧Ｖｉｎ）に可変の直流バイアス電圧Ｖｄｃを印加するための直流シフト回路５１と、直流シフト回路５１の出力信号を増幅するプリアンプ５２と、プリアンプ５２の出力信号をその高周波成分を補償した後にデジタルのビット列信号に変換するＤＦＥ５３と、を備える。
As shown in FIG. 11, the signal receiving unit of such a bit error rate measuring device includes a
ＤＦＥ５３は、制御電圧Ｃｔｒｌにより制御されたゲインで入力信号を増幅する可変ゲインアンプ５４と、可変ゲインアンプ５４の出力信号をプリアンプ５２の出力信号から減算する加算器５５と、加算器５５の出力信号を０／１のビット列信号に変換する０／１判定器５６と、０／１判定器５６から出力されるビット列信号を１ビット分遅延させて可変ゲインアンプ５４に入力する遅延器５７と、を有する。
The DFE 53 includes a
図１２は、信号受信部へ入力される被測定信号を１０Ｇｂｐｓで５００ｍＶｐｐの信号（電圧Ｖｉｎ）とした場合に、０／１判定器５６に入力される波形（電圧Ｖｏｕｔ）をシミュレーションした結果を示している。ここでは、直流シフト回路５１の直流バイアス電圧Ｖｄｃ＝０、プリアンプ５２のゲインＧ＝１としている。また、可変ゲインアンプ５４の出力が０／１判定器５６による０／１判定結果に応じて、−５０ｍＶ／＋５０ｍＶになるように、可変ゲインアンプ５４に制御電圧が印加されているものとする。
FIG. 12 shows the result of simulating the waveform (voltage Vout) input to the 0/1
この例では、被測定信号の５００ｍＶｐｐのアイ開口が、０／１判定器５６の直前で４００ｍＶｐｐまで小さくなっていることが分かる。ここで、図１３に示すように、元の被測定信号のアイ開口ＶａがＤＦＥ５３によりＶｂに変化するとき、ＤＦＥ５３による高周波成分の補償の程度を示すＤＦＥ係数はＶａ−Ｖｂで表される。つまり、図１２の例ではＤＦＥ係数は１００ｍＶである。なお、ＤＦＥ５３は、例えば６４ＧＢｐｓ用の微小なチップ上に構成されるため、図１２に示したような波形をオシロスコープなどにより観測するための端子をチップ上に設けることができない。そのため、ビット誤り率測定装置は、０／１判定器５６による０／１判定結果に基づいてアイ開口の変化を測定するようになっている。
In this example, it can be seen that the eye opening of 500 mVpp of the signal to be measured is reduced to 400 mVpp immediately before the 0/1
ここで、ゲインＧが１よりも大きい場合には、０／１判定器５６に入力される信号の電圧Ｖｏｕｔは、下記の式（１）で表される。式（１）において、Ｖ＿ＤＦＥ（Ｃｔｒｌ）は、可変ゲインアンプ５４に印加される制御電圧Ｃｔｒｌの関数として与えられる可変ゲインアンプ５４のフィードバック信号の電圧を表している。
Here, when the gain G is larger than 1, the voltage Vout of the signal input to the 0/1
しかしながら、上記のＶ＿ＤＦＥ（Ｃｔｒｌ）はゲインＧに依存しないため、Ｇ≠１のときはＧ＝１のときと比較して、被測定信号の電圧Ｖｉｎに対するＶ＿ＤＦＥ（Ｃｔｒｌ）の大きさが１／Ｇ倍になることが式（１）から分かる。つまり、ＤＦＥ係数がＧに依存するということが起きる。さらには、ゲインＧの値や、制御電圧ＣｔｒｌとＶ＿ＤＦＥ（Ｃｔｒｌ）との関係について、プリアンプ５２や可変ゲインアンプ５４の個体差による差が想定される。したがって、プリアンプ５２と０／１判定器５６の間の波形を直接観測することのできないビット誤り率測定装置において、制御電圧ＣｔｒｌによってＤＦＥ係数を適切に制御できないという問題があった。
However, since the above V_DFE (Ctrl) does not depend on the gain G, when G ≠ 1, the magnitude of V_DFE (Ctrl) with respect to the voltage Vin of the signal to be measured is 1 / G as compared with the case where G = 1. It can be seen from equation (1) that it is doubled. That is, it happens that the DFE coefficient depends on G. Further, it is assumed that the value of the gain G and the relationship between the control voltage Ctrl and V_DFE (Ctrl) are different due to individual differences between the
本発明は、このような従来の課題を解決するためになされたものであって、ＤＦＥを備えるビット誤り率測定装置において、ＤＦＥ係数を適切に校正することができるビット誤り率測定装置、及び、それにおける判定帰還型等化器の校正方法を提供することを目的とする。 The present invention has been made to solve such a conventional problem, and is a bit error rate measuring device capable of appropriately calibrating a DFE coefficient in a bit error rate measuring device including DFE, and a bit error rate measuring device. It is an object of the present invention to provide a calibration method of a judgment feedback type equalizer.
上記課題を解決するために、本発明に係るビット誤り率測定装置は、アナログの被測定信号に可変の直流バイアス電圧を印加する直流シフト回路と、前記直流バイアス電圧が印加された被測定信号を増幅するプリアンプと、前記プリアンプにより増幅された被測定信号をその高周波成分を補償した後にデジタルのビット列信号に変換する判定帰還型等化器と、前記ビット列信号のビット誤り率を算出する誤り率算出部と、を備えるビット誤り率測定装置であって、前記判定帰還型等化器は、制御電圧に応じた振幅の出力信号を出力する可変ゲインアンプと、前記可変ゲインアンプからの出力信号を、前記プリアンプにより増幅された被測定信号から減算する加算器と、前記加算器からの出力信号の電圧レベルが所定の閾値電圧以上である場合に判別信号として１を出力し、それ以外の場合に判別信号として０を出力することにより、前記ビット列信号を生成する０／１判定器と、前記０／１判定器から出力される前記ビット列信号を１ビット分遅延させて前記可変ゲインアンプに入力する遅延器と、を有し、前記可変ゲインアンプの出力信号の電圧は、入力される前記判別信号が１の場合に正電圧であり、入力される前記判別信号が０の場合に負電圧であり、前記ビット誤り率測定装置は、前記誤り率算出部により算出されたビット誤り率が所定値以下となる前記直流バイアス電圧の上限値と下限値の差である閾値電圧マージンを算出する閾値電圧マージン算出部と、前記可変ゲインアンプからの出力信号をオフにしたときの前記閾値電圧マージンから、前記制御電圧に応じた前記閾値電圧マージンを減算した値をＤＦＥ係数として算出するＤＦＥ係数算出部と、を更に備える構成である。 In order to solve the above problems, the bit error rate measuring device according to the present invention uses a DC shift circuit that applies a variable DC bias voltage to an analog signal to be measured and a signal to be measured to which the DC bias voltage is applied. The preamplifier to be amplified, the judgment feedback type equalizer that converts the signal to be measured amplified by the preamplifier into a digital bit string signal after compensating for its high frequency component, and the error rate calculation for calculating the bit error rate of the bit string signal. A bit error rate measuring device including a unit, wherein the determination feedback type equalizer outputs a variable gain amplifier that outputs an output signal having an amplitude corresponding to a control voltage, and an output signal from the variable gain amplifier. When the voltage level of the adder subtracted from the signal to be measured amplified by the preamplifier and the output signal from the adder is equal to or higher than a predetermined threshold voltage, 1 is output as a discrimination signal, and in other cases, discrimination is performed. A delay of 1 bit to generate the bit string signal by outputting 0 as a signal and a delay of inputting the bit string signal output from the 0/1 judgment device to the variable gain amplifier by 1 bit. The voltage of the output signal of the variable gain amplifier is a positive voltage when the input discrimination signal is 1, and is a negative voltage when the input discrimination signal is 0. The bit error rate measuring device calculates a threshold voltage margin that calculates a threshold voltage margin that is the difference between the upper limit value and the lower limit value of the DC bias voltage at which the bit error rate calculated by the error rate calculation unit is equal to or less than a predetermined value. A DFE coefficient calculation unit that calculates a value obtained by subtracting the threshold voltage margin according to the control voltage from the threshold voltage margin when the output signal from the variable gain amplifier is turned off as a DFE coefficient. It is a configuration further provided.
この構成により、本発明に係るビット誤り率測定装置は、可変ゲインアンプの制御電圧を変化させて閾値電圧マージンを測定することにより、信号受信部の外側からＤＦＥのＤＦＥ係数を算出することができる。本発明に係るビット誤り率測定装置は、このようにＤＦＥ係数を算出することで、プリアンプと可変ゲインアンプの個体差を含めて制御電圧とＤＦＥ係数との関係性を求めて、ＤＦＥ係数を適切に校正することができる。 With this configuration, the bit error rate measuring device according to the present invention can calculate the DFE coefficient of DFE from the outside of the signal receiving unit by changing the control voltage of the variable gain amplifier and measuring the threshold voltage margin. .. The bit error rate measuring device according to the present invention calculates the DFE coefficient in this way to obtain the relationship between the control voltage and the DFE coefficient including the individual difference between the preamplifier and the variable gain amplifier, and appropriately adjust the DFE coefficient. Can be calibrated to.
また、本発明に係るビット誤り率測定装置は、前記制御電圧と、前記ＤＦＥ係数算出部により算出されたＤＦＥ係数との対応関係を示す校正テーブルを作成する校正テーブル作成部を更に備える構成であってもよい。 Further, the bit error rate measuring device according to the present invention further includes a calibration table creating unit that creates a calibration table showing a correspondence relationship between the control voltage and the DFE coefficient calculated by the DFE coefficient calculating unit. You may.
この構成により、本発明に係るビット誤り率測定装置は、制御電圧とＤＦＥ係数との関係性を与える校正テーブルを作成することができる。 With this configuration, the bit error rate measuring device according to the present invention can create a calibration table that gives a relationship between the control voltage and the DFE coefficient.
また、本発明に係る判定帰還型等化器の校正方法は、アナログの被測定信号に可変の直流バイアス電圧を印加する直流シフト回路と、前記直流バイアス電圧が印加された被測定信号を増幅するプリアンプと、前記プリアンプにより増幅された被測定信号をその高周波成分を補償した後にデジタルのビット列信号に変換する判定帰還型等化器と、前記ビット列信号のビット誤り率を算出する誤り率算出部と、を備えるビット誤り率測定装置における判定帰還型等化器の校正方法であって、前記判定帰還型等化器は、制御電圧に応じた振幅の出力信号を出力する可変ゲインアンプと、前記可変ゲインアンプからの出力信号を、前記プリアンプにより増幅された被測定信号から減算する加算器と、前記加算器からの出力信号の電圧レベルが所定の閾値電圧以上である場合に判別信号として１を出力し、それ以外の場合に判別信号として０を出力することにより、前記ビット列信号を生成する０／１判定器と、前記０／１判定器から出力される前記ビット列信号を１ビット分遅延させて前記可変ゲインアンプに入力する遅延器と、を有し、前記可変ゲインアンプの出力信号の電圧は、入力される前記判別信号が１の場合に正電圧であり、入力される前記判別信号が０の場合に負電圧であり、前記判定帰還型等化器の校正方法は、前記制御電圧を前記可変ゲインアンプに印加する制御電圧印加ステップと、前記直流バイアス電圧の変化に応じた前記ビット列信号のビット誤り率の変化を算出する誤り率算出ステップと、前記誤り率算出ステップにより算出されたビット誤り率が所定値以下となる前記直流バイアス電圧の上限値と下限値の差である閾値電圧マージンを算出する閾値電圧マージン算出ステップと、前記可変ゲインアンプからの出力信号をオフにしたときの前記閾値電圧マージンから、前記制御電圧に応じた前記閾値電圧マージンを減算した値をＤＦＥ係数として算出するＤＦＥ係数算出ステップと、を含む構成である。
Further, the calibration method of the determination feedback type equalizer according to the present invention amplifies the DC shift circuit that applies a variable DC bias voltage to the analog measured signal and the measured signal to which the DC bias voltage is applied. A preamplifier, a judgment feedback type equalizer that converts the signal to be measured amplified by the preamplifier into a digital bit string signal after compensating for its high frequency component, and an error rate calculation unit that calculates the bit error rate of the bit string signal. A method for calibrating a judgment feedback type equalizer in a bit error rate measuring device including the above, wherein the judgment feedback type equalizer includes a variable gain amplifier that outputs an output signal having an amplitude corresponding to a control voltage and the variable gain amplifier. An adder that subtracts the output signal from the gain amplifier from the signal to be measured amplified by the preamplifier, and
この構成により、本発明に係る判定帰還型等化器の校正方法は、可変ゲインアンプの制御電圧を変化させて閾値電圧マージンを測定することにより、信号受信部の外側からＤＦＥのＤＦＥ係数を算出することができる。本発明に係る判定帰還型等化器の校正方法は、このようにＤＦＥ係数を算出することで、プリアンプと可変ゲインアンプの個体差を含めて制御電圧とＤＦＥ係数との関係性を求めて、ＤＦＥ係数を適切に校正することができる。 With this configuration, the calibration method of the determination feedback type equalizer according to the present invention calculates the DFE coefficient of DFE from the outside of the signal receiving unit by changing the control voltage of the variable gain amplifier and measuring the threshold voltage margin. can do. In the calibration method of the determination feedback type equalizer according to the present invention, the DFE coefficient is calculated in this way to obtain the relationship between the control voltage and the DFE coefficient including the individual difference between the preamplifier and the variable gain amplifier. The DFE coefficient can be calibrated appropriately.
また、本発明に係る判定帰還型等化器の校正方法は、前記制御電圧と、前記ＤＦＥ係数算出ステップにより算出されたＤＦＥ係数との対応関係を示す校正テーブルを作成する校正テーブル作成ステップを更に含む構成であってもよい。 Further, the calibration method of the determination feedback type equalizer according to the present invention further includes a calibration table creation step of creating a calibration table showing a correspondence relationship between the control voltage and the DFE coefficient calculated by the DFE coefficient calculation step. It may be a configuration including.
この構成により、本発明に係る判定帰還型等化器の校正方法は、制御電圧とＤＦＥ係数との関係性を与える校正テーブルを作成することができる。 With this configuration, the calibration method of the determination feedback type equalizer according to the present invention can create a calibration table that gives a relationship between the control voltage and the DFE coefficient.
本発明は、ＤＦＥを備えるビット誤り率測定装置において、ＤＦＥ係数を適切に校正することができるビット誤り率測定装置、及び、それにおける判定帰還型等化器の校正方法を提供するものである。 The present invention provides a bit error rate measuring device including a DFE, a bit error rate measuring device capable of appropriately calibrating the DFE coefficient, and a method for calibrating the determination feedback type equalizer in the bit error rate measuring device.
以下、本発明に係るビット誤り率測定装置、及び、それにおける判定帰還型等化器の校正方法の実施形態について、図面を用いて説明する。 Hereinafter, an embodiment of the bit error rate measuring device according to the present invention and the calibration method of the determination feedback type equalizer in the device will be described with reference to the drawings.
図１に示すように、本実施形態に係るビット誤り率測定装置１０は、データ記憶部１１と、信号送信部１２と、信号受信部１３と、同期検出部１４と、誤り率算出部１５と、閾値電圧マージン算出部１６と、ＤＦＥ係数算出部１７と、校正テーブル作成部１８と、表示部１９と、操作部２０と、制御部２１と、を備える。
As shown in FIG. 1, the bit error
データ記憶部１１は、ＲＡＭなどのメモリによって構成され、例えば１２８Ｍビットサイズからなる基準になるデータ（以下、「基準データ」とも称する）をあらかじめ記憶している。
The
信号送信部１２は、データ記憶部１１から読み込んだ基準データを表す基準信号を、ビット誤り率測定装置１０の外部に送信するようになっている。
The
信号送信部１２から送信された基準信号を被測定信号としてループバックで信号受信部１３へ入力した場合、信号受信部１３が備えるＤＦＥの過補償によってアイ開口が劣化する。本発明では、このアイ開口の劣化分を測定することによりＤＦＥ係数を算出するために、図１に示すように、信号送信部１２の出力を信号受信部１３に直接入力する構成としている。
When the reference signal transmitted from the
一方、被試験対象（Device Under Test：ＤＵＴ）のＢＥＲ測定を行う構成では、ＤＵＴが信号送信部１２から送信された基準信号を受信して、受信した基準信号を被測定信号として信号受信部１３に送信することになる。ＤＵＴは、例えば、PCI Express（登録商標）、ＵＳＢ（登録商標）（Universal Serial Bus）、ＣＥＩ（Common Electrical Interface）、Ethernet（登録商標）、InfiniBandなどの規格に対応したＮＲＺ（ＰＡＭ２）信号やＰＡＭ４信号を出力するものである。
On the other hand, in the configuration in which the BER measurement of the test target (Device Under Test: DUT) is performed, the DUT receives the reference signal transmitted from the
信号受信部１３は、アナログの被測定信号を受信し、受信した被測定信号のビット列信号を同期検出部１４に出力するようになっている。
The
同期検出部１４は、データ記憶部１１から読み込んだ基準データと、受信したビット列信号との同期を取るようになっている。そして、同期検出部１４は、同期が取れたビット列信号を誤り率算出部１５に出力する。
The
誤り率算出部１５は、例えば、排他的論理和（ＥＸ−ＯＲ）回路により構成され、同期検出部１４から出力されたビット列信号と、データ記憶部１１に記憶されている基準データのビットとを順次比較することにより、ビット列信号の誤りビットを検出するとともに、ビット列信号のＢＥＲを算出するようになっている。
The error
図２に示すように、信号受信部１３は、直流シフト回路３１と、プリアンプ３２と、ＤＦＥ３３と、直流バイアス電圧出力部３４と、制御電圧出力部３５と、クロック信号生成部３６と、を備える。
As shown in FIG. 2, the
直流シフト回路３１は、例えば、バイアスＴなどによって構成され、直流バイアス電圧出力部３４から出力される可変の直流バイアス電圧Ｖｄｃを、アナログの被測定信号（電圧Ｖｉｎ）に印加して、Ｖｉｎ＋Ｖｄｃの電圧信号を出力するようになっている。これにより、後段のＤＦＥ３３における０／１判定器４３の閾値電圧が被測定信号に対して相対的に変化することになり、後述する閾値電圧マージンの測定が可能になる。
The
プリアンプ３２は、信号受信部１３の感度を実質的に向上させるために、直流シフト回路３１により直流バイアス電圧Ｖｄｃが印加された被測定信号を増幅して、Ｇ×（Ｖｉｎ＋Ｖｄｃ）の電圧信号を出力するようになっている。ここで、Ｇはプリアンプ３２のゲインである。
The
ＤＦＥ３３は、プリアンプ３２により増幅された被測定信号をその高周波成分を補償した後にビット列信号に変換するようになっている。ＤＦＥ３３は、可変ゲインアンプ４１と、加算器４２と、０／１判定器４３と、遅延器４４と、を有する。
The
可変ゲインアンプ４１は、制御電圧出力部３５から出力される制御電圧Ｃｔｒｌに応じた振幅の出力信号を出力するようになっている。
The
加算器４２は、可変ゲインアンプ４１からの出力信号を、プリアンプ３２により増幅された被測定信号から減算するようになっている。加算器４２の出力信号の電圧Ｖｏｕｔは、下記の式（２）で表される。式（２）において、Ｖ＿ＤＦＥ（Ｃｔｒｌ）は、可変ゲインアンプ４１に印加される制御電圧Ｃｔｒｌの関数として与えられる可変ゲインアンプ４１のフィードバック信号の電圧を表している。
The
０／１判定器４３は、加算器４２からの出力信号の電圧レベルが所定の閾値電圧以上である場合に判別信号として１を出力し、それ以外の場合に判別信号として０を出力することにより、デジタルのビット列信号を生成するようになっている。なお、以下では０／１判定器４３の閾値電圧が０Ｖであるとして説明する。
The 0/1
なお、可変ゲインアンプ４１の出力信号の電圧は、０／１判定器４３から入力される判別信号が１の場合に正電圧であり、０／１判定器４３から入力される判別信号が０の場合に負電圧である。
The voltage of the output signal of the
遅延器４４は、０／１判定器４３から出力されるビット列信号を、クロック信号生成部３６から出力されるクロック信号の１クロック周期分遅延させて出力するようになっている。ここで、１クロック周期分の遅延は、１ビット分の遅延に相当する。このようにして、１ビット分遅延したビット列信号が可変ゲインアンプ４１に入力される。
The
直流バイアス電圧出力部３４は、直流シフト回路３１に可変の直流バイアス電圧Ｖｄｃを出力するようになっている。制御電圧出力部３５は、可変ゲインアンプ４１に印加する制御電圧Ｃｔｒｌを出力するようになっている。制御電圧Ｃｔｒｌは、例えば、ユーザによる操作部２０への操作入力により任意の値に設定可能である。クロック信号生成部３６は、０／１判定器４３の動作用のクロック信号を生成するようになっている。
The DC bias
図１に示す閾値電圧マージン算出部１６は、誤り率算出部１５により算出されたＢＥＲが所定値（以下、「基準ＢＥＲ」とも称する）以下となる直流バイアス電圧Ｖｄｃに基づいて、被測定信号のアイ開口に相当する閾値電圧マージンＶｔｈ＿Ｍを算出するようになっている。ここで、誤り率算出部１５は、同期検出部１４から出力された被測定信号のビット列信号と、データ記憶部１１に記憶されている基準データのビットとの比較に基づいて、直流シフト回路３１における直流バイアス電圧Ｖｄｃの変化に応じた被測定信号のビット列信号のＢＥＲの変化を示す図３のようなバスタブ曲線を作成する。閾値電圧マージン算出部１６は、誤り率算出部１５により得られたＢＥＲが基準ＢＥＲ以下となる直流バイアス電圧Ｖｄｃの上限値と下限値を求め、これらの上限値と下限値の差を閾値電圧マージンＶｔｈ＿Ｍとして算出する。
The threshold voltage
以下、閾値電圧マージン算出部１６により得られた閾値電圧マージンＶｔｈ＿Ｍの上限値と下限値における、各部の出力波形のシミュレーション結果を示す。
Hereinafter, the simulation results of the output waveforms of each part at the upper limit value and the lower limit value of the threshold voltage margin Vth_M obtained by the threshold voltage
図４（ａ）〜（ｄ）は、可変ゲインアンプ４１の出力信号の電圧Ｖ＿ＤＦＥ（Ｃｔｒｌ）が０ｍＶｐｐであり、閾値電圧マージン算出部１６により得られた閾値電圧マージンＶｔｈ＿Ｍの上限値と下限値がそれぞれ＋４９ｍＶと−４９ｍＶである場合における、各部の入出力波形を示している。
In FIGS. 4A to 4D, the voltage V_DFE (Ctrl) of the output signal of the
図４（ａ）の上段と下段は、それぞれ直流シフト回路３１の入力信号（被測定信号）と出力信号の波形を示している。ここで、直流シフト回路３１には−４９ｍＶの直流バイアス電圧Ｖｄｃが入力されている。図４（ｂ）の上段は、ゲインＧが２であるプリアンプ３２の出力波形を示している。また、図４（ｂ）の中段は、可変ゲインアンプ４１の出力波形を示している。また、図４（ｂ）の下段は、加算器４２の出力波形を示しており、０／１判定器４３の閾値電圧のラインと、閾値電圧マージンＶｔｈ＿Ｍの上限値に相当するラインがほぼ一致していることが読み取れる。
The upper and lower stages of FIG. 4A show the waveforms of the input signal (measured signal) and the output signal of the
図４（ｃ）の上段と下段は、それぞれ直流シフト回路３１の入力信号（被測定信号）と出力信号の波形を示している。ここで、直流シフト回路３１には＋４９ｍＶの直流バイアス電圧Ｖｄｃが入力されている。図４（ｄ）の上段は、ゲインＧが２であるプリアンプ３２の出力波形を示している。また、図４（ｄ）の中段は、可変ゲインアンプ４１の出力波形を示している。また、図４（ｄ）の下段は、加算器４２の出力波形を示しており、０／１判定器４３の閾値電圧のラインと、閾値電圧マージンＶｔｈ＿Ｍの下限値に相当するラインがほぼ一致していることが読み取れる。
The upper and lower stages of FIG. 4C show the waveforms of the input signal (measured signal) and the output signal of the
図５（ａ）〜（ｄ）は、可変ゲインアンプ４１の出力信号の電圧Ｖ＿ＤＦＥ（Ｃｔｒｌ）が１００ｍＶｐｐであり、閾値電圧マージン算出部１６により得られた閾値電圧マージンＶｔｈ＿Ｍの上限値と下限値がそれぞれ＋２４ｍＶと−２４ｍＶである場合における、各部の入出力波形を示している。
In FIGS. 5A to 5D, the voltage V_DFE (Ctrl) of the output signal of the
図５（ａ）の上段と下段は、それぞれ直流シフト回路３１の入力信号（被測定信号）と出力信号の波形を示している。ここで、直流シフト回路３１には−２４ｍＶの直流バイアス電圧Ｖｄｃが入力されている。図５（ｂ）の上段は、ゲインＧが２であるプリアンプ３２の出力波形を示している。また、図５（ｂ）の中段は、可変ゲインアンプ４１の出力波形を示している。また、図５（ｂ）の下段は、加算器４２の出力波形を示しており、０／１判定器４３の閾値電圧のラインと、閾値電圧マージンＶｔｈ＿Ｍの上限値に相当するラインがほぼ一致していることが読み取れる。
The upper and lower stages of FIG. 5A show the waveforms of the input signal (measured signal) and the output signal of the
図５（ｃ）の上段と下段は、それぞれ直流シフト回路３１の入力信号（被測定信号）と出力信号の波形を示している。ここで、直流シフト回路３１には＋２４ｍＶの直流バイアス電圧Ｖｄｃが入力されている。図５（ｄ）の上段は、ゲインＧが２であるプリアンプ３２の出力波形を示している。また、図５（ｄ）の中段は、可変ゲインアンプ４１の出力波形を示している。また、図５（ｄ）の下段は、加算器４２の出力波形を示しており、０／１判定器４３の閾値電圧のラインと、閾値電圧マージンＶｔｈ＿Ｍの下限値に相当するラインがほぼ一致していることが読み取れる。
The upper and lower stages of FIG. 5C show the waveforms of the input signal (measured signal) and the output signal of the
図６（ａ）〜（ｄ）は、可変ゲインアンプ４１の出力信号の電圧Ｖ＿ＤＦＥ（Ｃｔｒｌ）が１６０ｍＶｐｐであり、閾値電圧マージン算出部１６により得られた閾値電圧マージンＶｔｈ＿Ｍの上限値と下限値がそれぞれ＋９ｍＶと−９ｍＶである場合における、各部の入出力波形を示している。
6 (a) to 6 (d) show that the voltage V_DFE (Ctrl) of the output signal of the
図６（ａ）の上段と下段は、それぞれ直流シフト回路３１の入力信号（被測定信号）と出力信号の波形を示している。ここで、直流シフト回路３１には−９ｍＶの直流バイアス電圧Ｖｄｃが入力されている。図６（ｂ）の上段は、ゲインＧが２であるプリアンプ３２の出力波形を示している。また、図６（ｂ）の中段は、可変ゲインアンプ４１の出力波形を示している。また、図６（ｂ）の下段は、加算器４２の出力波形を示しており、０／１判定器４３の閾値電圧のラインと、閾値電圧マージンＶｔｈ＿Ｍの上限値に相当するラインがほぼ一致していることが読み取れる。
The upper and lower stages of FIG. 6A show the waveforms of the input signal (measured signal) and the output signal of the
図６（ｃ）の上段と下段は、それぞれ直流シフト回路３１の入力信号（被測定信号）と出力信号の波形を示している。ここで、直流シフト回路３１には＋９ｍＶの直流バイアス電圧Ｖｄｃが入力されている。図６（ｄ）の上段は、ゲインＧが２であるプリアンプ３２の出力波形を示している。また、図６（ｄ）の中段は、可変ゲインアンプ４１の出力波形を示している。また、図６（ｄ）の下段は、加算器４２の出力波形を示しており、０／１判定器４３の閾値電圧のラインと、閾値電圧マージンＶｔｈ＿Ｍの下限値に相当するラインがほぼ一致していることが読み取れる。
The upper and lower stages of FIG. 6 (c) show the waveforms of the input signal (measured signal) and the output signal of the
ＤＦＥ係数算出部１７は、下記の式（３）に示すように、可変ゲインアンプ４１からの出力信号をオフ（すなわち、制御電圧Ｃｔｒｌ＝０）にしたときの閾値電圧マージンＶｔｈ＿Ｍ（Ｃｔｒｌ＝０）から、制御電圧Ｃｔｒｌに応じた閾値電圧マージンＶｔｈ＿Ｍ（Ｃｔｒｌ＞０）を減算した値をＤＦＥ係数として算出するようになっている。
As shown in the following equation (3), the DFE
校正テーブル作成部１８は、制御電圧Ｃｔｒｌと、ＤＦＥ係数算出部１７により算出されたＤＦＥ係数との対応関係を示す校正テーブルを作成するようになっている。例えば、図４〜図６に示したシミュレーションにおける制御電圧ＣｔｒｌがそれぞれＣｔｒｌ＿０、Ｃｔｒｌ＿１、Ｃｔｒｌ＿２であるとした場合の校正テーブルは、図７に示すようなものとなる。また、図８に示すように、ＤＦＥ係数はＶ＿ＤＦＥ（Ｃｔｒｌ）の線形関数になっており、その傾きは１／Ｇ（上記のシミュレーションの例ではＧ＝２）となる。なお、一般に、可変ゲインアンプ４１における制御電圧ＣｔｒｌとＶ＿ＤＦＥ（Ｃｔｒｌ）との関係は非線形であるため、図９に示すように、ＤＦＥ係数は制御電圧Ｃｔｒｌの非線形関数となる。
The calibration
表示部１９は、例えばＬＣＤやＣＲＴなどの表示機器で構成され、制御部２１から出力される制御信号に応じて、誤り率算出部１５により算出されたＢＥＲやバスタブ曲線、校正テーブル作成部１８により作成された校正テーブルなどの各種表示内容を表示するようになっている。さらに、表示部１９は、制御部２１から出力される制御信号に応じて、各種条件を設定するためのボタン、ソフトキー、プルダウンメニュー、テキストボックスなどの操作対象の表示を行うようになっている。
The
操作部２０は、ユーザによる操作入力を受け付けるためのものであり、例えば表示部１９に設けられたタッチパネルで構成される。あるいは、操作部２０は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。また、操作部２０は、リモートコマンドなどによる遠隔制御を行う外部制御装置で構成されてもよい。操作部２０への操作入力は、制御部２１により検知されるようになっている。例えば、操作部２０により、直流シフト回路３１に印加する直流バイアス電圧Ｖｄｃの値や、可変ゲインアンプ４１に印加する制御電圧Ｃｔｒｌの値をユーザが任意に設定することなどが可能である。
The
制御部２１は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、ビット誤り率測定装置１０を構成する上記各部の動作を制御する。また、制御部２１は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、誤り率算出部１５、閾値電圧マージン算出部１６、ＤＦＥ係数算出部１７、及び校正テーブル作成部１８の少なくとも一部をソフトウェア的に構成することが可能である。なお、誤り率算出部１５、閾値電圧マージン算出部１６、ＤＦＥ係数算出部１７、及び校正テーブル作成部１８の少なくとも一部は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などのデジタル回路で構成することも可能である。あるいは、誤り率算出部１５、閾値電圧マージン算出部１６、ＤＦＥ係数算出部１７、及び校正テーブル作成部１８の少なくとも一部は、デジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。
The
以下、本実施形態の判定帰還型等化器の校正方法について、図１０のフローチャートを参照しながらその処理の一例を説明する。 Hereinafter, an example of the processing of the calibration method of the determination feedback type equalizer of the present embodiment will be described with reference to the flowchart of FIG.
まず、制御電圧出力部３５は、可変ゲインアンプ４１に印加する制御電圧Ｃｔｒｌを０Ｖに設定する（制御電圧印加ステップＳ１）。
First, the control
次に、直流バイアス電圧出力部３４は、直流シフト回路３１に直流バイアス電圧Ｖｄｃを出力することにより、被測定信号に直流バイアス電圧Ｖｄｃを印加する（ステップＳ２）。
Next, the DC bias
次に、誤り率算出部１５は、直流バイアス電圧Ｖｄｃが印加された被測定信号のビット列信号のＢＥＲを算出する（誤り率算出ステップＳ３）。
Next, the error
次に、制御部２１は、所望の全ての直流バイアス電圧ＶｄｃについてステップＳ３までの処理が実行されたか否かを判断する（ステップＳ４）。全ての直流バイアス電圧ＶｄｃについてステップＳ３までの処理が実行されていない場合には、次にステップＳ５の処理が実行される。一方、全ての直流バイアス電圧ＶｄｃについてステップＳ３までの処理が実行された場合には、次にステップＳ６の処理が実行される。
Next, the
ステップＳ５において直流バイアス電圧出力部３４は、直流シフト回路３１に新たな直流バイアス電圧Ｖｄｃを出力することにより、被測定信号に新たな直流バイアス電圧Ｖｄｃを印加する（ステップＳ５）。ステップＳ５の処理が完了すると、再びステップＳ３以降の処理が実行される。これらステップＳ２〜Ｓ５の処理により、直流バイアス電圧Ｖｄｃの変化に応じたビット列信号のＢＥＲの変化が算出される。
In step S5, the DC bias
ステップＳ６において閾値電圧マージン算出部１６は、ステップＳ３により測定されたＢＥＲが基準ＢＥＲ以下となる閾値電圧マージンＶｔｈ＿Ｍの上限値と下限値の差である閾値電圧マージンＶｔｈ＿Ｍを算出する（閾値電圧マージン算出ステップＳ６）。
In step S6, the threshold voltage
次に、制御部２１は、所望の全ての制御電圧ＣｔｒｌについてステップＳ６までの処理が実行されたか否かを判断する（ステップＳ７）。全ての制御電圧ＣｔｒｌについてステップＳ６までの処理が実行されていない場合には、次にステップＳ８の処理が実行される。一方、全ての制御電圧ＣｔｒｌについてステップＳ６までの処理が実行された場合には、次にステップＳ９の処理が実行される。
Next, the
ステップＳ８において制御電圧出力部３５は、新たな制御電圧Ｃｔｒｌを可変ゲインアンプ４１に印加する（制御電圧印加ステップＳ８）。ステップＳ８の処理が完了すると、再びステップＳ２以降の処理が実行される。
In step S8, the control
ステップＳ９においてＤＦＥ係数算出部１７は、制御電圧Ｃｔｒｌが０Ｖのときに得られた閾値電圧マージンＶｔｈ＿Ｍ（Ｃｔｒｌ＝０）から、ステップＳ８で設定された各制御電圧Ｃｔｒｌに応じた閾値電圧マージンＶｔｈ＿Ｍ（Ｃｔｒｌ＞０）を減算した値をＤＦＥ係数として算出する（ＤＦＥ係数算出ステップＳ９）。
In step S9, the DFE
次に、校正テーブル作成部１８は、ステップＳ８で設定された各制御電圧Ｃｔｒｌと、ステップＳ９により算出されたＤＦＥ係数との対応関係を示す校正テーブルを作成する（校正テーブル作成ステップＳ１０）。
Next, the calibration
以上説明したように、本実施形態に係るビット誤り率測定装置１０は、可変ゲインアンプ４１の制御電圧Ｃｔｒｌを変化させて閾値電圧マージンＶｔｈ＿Ｍを測定することにより、信号受信部１３の外側からＤＦＥ３３のＤＦＥ係数を算出することができる。本実施形態に係るビット誤り率測定装置１０は、このようにＤＦＥ係数を算出することで、プリアンプ３２と可変ゲインアンプ４１の個体差を含めて制御電圧ＣｔｒｌとＤＦＥ係数との関係性を求めて、ＤＦＥ係数を適切に校正することができる。さらに、本実施形態に係るビット誤り率測定装置１０は、制御電圧ＣｔｒｌとＤＦＥ係数との関係性を与える校正テーブルを作成することができる。
As described above, the bit error
１０ ビット誤り率測定装置
１１ データ記憶部
１２ 信号送信部
１３ 信号受信部
１４ 同期検出部
１５ 誤り率算出部
１６ 閾値電圧マージン算出部
１７ ＤＦＥ係数算出部
１８ 校正テーブル作成部
３１ 直流シフト回路
３２ プリアンプ
３３ ＤＦＥ
４１ 可変ゲインアンプ
４２ 加算器
４３ ０／１判定器
４４ 遅延器
10-bit error
41
Claims (4)
前記直流バイアス電圧が印加された被測定信号を増幅するプリアンプ（３２）と、
前記プリアンプにより増幅された被測定信号をその高周波成分を補償した後にデジタルのビット列信号に変換する判定帰還型等化器（３３）と、
前記ビット列信号のビット誤り率を算出する誤り率算出部（１５）と、を備えるビット誤り率測定装置（１０）であって、
前記判定帰還型等化器は、
制御電圧に応じた振幅の出力信号を出力する可変ゲインアンプ（４１）と、
前記可変ゲインアンプからの出力信号を、前記プリアンプにより増幅された被測定信号から減算する加算器（４２）と、
前記加算器からの出力信号の電圧レベルが所定の閾値電圧以上である場合に判別信号として１を出力し、それ以外の場合に判別信号として０を出力することにより、前記ビット列信号を生成する０／１判定器（４３）と、
前記０／１判定器から出力される前記ビット列信号を１ビット分遅延させて前記可変ゲインアンプに入力する遅延器（４４）と、を有し、
前記可変ゲインアンプの出力信号の電圧は、入力される前記判別信号が１の場合に正電圧であり、入力される前記判別信号が０の場合に負電圧であり、
前記ビット誤り率測定装置は、
前記誤り率算出部により算出されたビット誤り率が所定値以下となる前記直流バイアス電圧の上限値と下限値の差である閾値電圧マージンを算出する閾値電圧マージン算出部（１６）と、
前記可変ゲインアンプからの出力信号をオフにしたときの前記閾値電圧マージンから、前記制御電圧に応じた前記閾値電圧マージンを減算した値をＤＦＥ係数として算出するＤＦＥ係数算出部（１７）と、を更に備えることを特徴とするビット誤り率測定装置。 A DC shift circuit (31) that applies a variable DC bias voltage to an analog signal to be measured, and
A preamplifier (32) that amplifies the signal to be measured to which the DC bias voltage is applied, and
A determination feedback equalizer (33) that converts the signal to be measured amplified by the preamplifier into a digital bit string signal after compensating for its high frequency component.
A bit error rate measuring device (10) including an error rate calculation unit (15) for calculating the bit error rate of the bit string signal.
The judgment feedback type equalizer is
A variable gain amplifier (41) that outputs an output signal with an amplitude corresponding to the control voltage, and
An adder (42) that subtracts the output signal from the variable gain amplifier from the signal to be measured amplified by the preamplifier, and
When the voltage level of the output signal from the adder is equal to or higher than a predetermined threshold voltage, 1 is output as a discrimination signal, and in other cases, 0 is output as a discrimination signal to generate the bit string signal. / 1 Judgment device (43) and
It has a delay device (44) that delays the bit string signal output from the 0/1 determination device by one bit and inputs it to the variable gain amplifier.
The voltage of the output signal of the variable gain amplifier is a positive voltage when the input discrimination signal is 1, and is a negative voltage when the input discrimination signal is 0.
The bit error rate measuring device is
The threshold voltage margin calculation unit (16) for calculating the threshold voltage margin, which is the difference between the upper limit value and the lower limit value of the DC bias voltage, in which the bit error rate calculated by the error rate calculation unit is equal to or less than a predetermined value.
A DFE coefficient calculation unit (17) that calculates a value obtained by subtracting the threshold voltage margin corresponding to the control voltage from the threshold voltage margin when the output signal from the variable gain amplifier is turned off as a DFE coefficient. A bit error rate measuring device characterized by further being provided.
前記直流バイアス電圧が印加された被測定信号を増幅するプリアンプ（３２）と、
前記プリアンプにより増幅された被測定信号をその高周波成分を補償した後にデジタルのビット列信号に変換する判定帰還型等化器（３３）と、
前記ビット列信号のビット誤り率を算出する誤り率算出部（１５）と、を備えるビット誤り率測定装置（１０）における判定帰還型等化器の校正方法であって、
前記判定帰還型等化器は、
制御電圧に応じた振幅の出力信号を出力する可変ゲインアンプ（４１）と、
前記可変ゲインアンプからの出力信号を、前記プリアンプにより増幅された被測定信号から減算する加算器（４２）と、
前記加算器からの出力信号の電圧レベルが所定の閾値電圧以上である場合に判別信号として１を出力し、それ以外の場合に判別信号として０を出力することにより、前記ビット列信号を生成する０／１判定器（４３）と、
前記０／１判定器から出力される前記ビット列信号を１ビット分遅延させて前記可変ゲインアンプに入力する遅延器（４４）と、を有し、
前記可変ゲインアンプの出力信号の電圧は、入力される前記判別信号が１の場合に正電圧であり、入力される前記判別信号が０の場合に負電圧であり、
前記判定帰還型等化器の校正方法は、
前記制御電圧を前記可変ゲインアンプに印加する制御電圧印加ステップ（Ｓ８）と、
前記直流バイアス電圧の変化に応じた前記ビット列信号のビット誤り率の変化を算出する誤り率算出ステップ（Ｓ３）と、
前記誤り率算出ステップにより算出されたビット誤り率が所定値以下となる前記直流バイアス電圧の上限値と下限値の差である閾値電圧マージンを算出する閾値電圧マージン算出ステップ（Ｓ６）と、
前記可変ゲインアンプからの出力信号をオフにしたときの前記閾値電圧マージンから、前記制御電圧に応じた前記閾値電圧マージンを減算した値をＤＦＥ係数として算出するＤＦＥ係数算出ステップ（Ｓ９）と、を含むことを特徴とする判定帰還型等化器の校正方法。 A DC shift circuit (31) that applies a variable DC bias voltage to an analog signal to be measured, and
A preamplifier (32) that amplifies the signal to be measured to which the DC bias voltage is applied, and
A determination feedback equalizer (33) that converts the signal to be measured amplified by the preamplifier into a digital bit string signal after compensating for its high frequency component.
A method for calibrating a determination feedback type equalizer in a bit error rate measuring device (10) including an error rate calculation unit (15) for calculating the bit error rate of the bit string signal.
The judgment feedback type equalizer is
A variable gain amplifier (41) that outputs an output signal with an amplitude corresponding to the control voltage, and
An adder (42) that subtracts the output signal from the variable gain amplifier from the signal to be measured amplified by the preamplifier, and
When the voltage level of the output signal from the adder is equal to or higher than a predetermined threshold voltage, 1 is output as a discrimination signal, and in other cases, 0 is output as a discrimination signal to generate the bit string signal. / 1 Judgment device (43) and
It has a delay device (44) that delays the bit string signal output from the 0/1 determination device by one bit and inputs it to the variable gain amplifier.
The voltage of the output signal of the variable gain amplifier is a positive voltage when the input discrimination signal is 1, and is a negative voltage when the input discrimination signal is 0.
The calibration method of the judgment feedback type equalizer is as follows.
A control voltage application step (S8) of applying the control voltage to the variable gain amplifier, and
The error rate calculation step (S3) for calculating the change in the bit error rate of the bit string signal according to the change in the DC bias voltage, and the error rate calculation step (S3).
The threshold voltage margin calculation step (S6) for calculating the threshold voltage margin which is the difference between the upper limit value and the lower limit value of the DC bias voltage at which the bit error rate calculated by the error rate calculation step is equal to or less than a predetermined value.
The DFE coefficient calculation step (S9) of calculating the value obtained by subtracting the threshold voltage margin corresponding to the control voltage from the threshold voltage margin when the output signal from the variable gain amplifier is turned off as the DFE coefficient. A method for calibrating a determination feedback type equalizer, which comprises including.
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