JP2021141370A - Semiconductor package - Google Patents

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Abstract

To provide a semiconductor package capable of suppressing transmission loss of high frequency signals.SOLUTION: A semiconductor package 10, 10A, 10B includes: a semiconductor element 105; a connection terminal 104; dielectric layers 303, 403, 502; at least one antenna element 601; and feedlines 305, LL, 406, 504, 503. The feedlines 305, LL, 406, 504, 503 include a first high frequency via 305 and a square coaxial line LL. The first high frequency via 305 rises vertically from the integrated circuit plane. The square coaxial line LL is connected to a vertical line.SELECTED DRAWING: Figure 1

Description

本開示は、高周波信号を送受信するアンテナ素子を備える半導体パッケージに関する。 The present disclosure relates to a semiconductor package including an antenna element that transmits and receives high frequency signals.

引用文献１に記載のセンサパッケージは、集積回路の表面に設けられたパッドがバンプを介して再配線層に接続し、再配線層が樹脂誘電体層を介してアンテナ素子に接続されている。 In the sensor package described in Reference 1, a pad provided on the surface of an integrated circuit is connected to a rewiring layer via a bump, and the rewiring layer is connected to an antenna element via a resin dielectric layer.

米国特許１０１５７８０７号明細書U.S. Pat. No. 10,157,807

上記センサパッケージでは、高周波チップから再配線層に供給された高周波信号が、樹脂誘電体層上のストリップラインを介してアンテナ素子に給電される際に、樹脂誘電体層から漏れることがある。そのため、高周波信号の給電線路間のアイソレーションの低下や高周波信号の伝送損失が生じる。 In the above sensor package, when the high frequency signal supplied from the high frequency chip to the rewiring layer is supplied to the antenna element via the strip line on the resin dielectric layer, it may leak from the resin dielectric layer. Therefore, the isolation between the feeding lines of the high frequency signal is lowered and the transmission loss of the high frequency signal occurs.

本開示は、高周波信号の伝送損失を抑制可能な半導体パッケージを提供する。 The present disclosure provides a semiconductor package capable of suppressing transmission loss of a high frequency signal.

本開示の１つの局面は、半導体パッケージ（１０，１０Ａ，１０Ｂ）であって、半導体素子（１０５）と、接続端子（１０２）と、誘電体層（３０３，４０３，５０２）と、少なくとも１つのアンテナ素子（６０１）と、給電線路（３０５，ＬＬ，４０６，５０４，５０３）と、を備える。半導体素子は、高周波信号を出力及び入力し、且つ、高周波信号を処理するように構成される。接続端子は、半導体素子の集積回路面に設けられ、高周波信号が出力及び入力するように構成される。誘電体層は、集積回路面の上方に配置され、第１の誘電体層（３０３）と第２の誘電体層（４０３）とを含む。少なくとも１つのアンテナ素子は、誘電体層の上面に配置される。給電線路は、誘電体層内に配置され、少なくとも１つのアンテナ素子と接続端子との間を接続し、少なくとも１つのアンテナ素子へ高周波信号を供給するように構成される。また、給電線路は、垂直線路（３０５）と、方形同軸線路（ＬＬ）と、を含む。垂直線路は、接続端子に接続されて集積回路面から垂直方向に立ち上がる。方形同軸線路は、垂直線路に接続される。また、方形同軸線路は、第１のグランド層（３０２）と、第１の誘電体層と、平面線路（４０２）と、第２の誘電体層と、第２のグランド層（５０１）とが、順に、集積回路面に垂直な方向に積層された積層体と、平面線路を囲むように配置された複数のグランドビア（３０４，４０５）と、を備える。平面線路は、垂直線路に接続されている。複数のグランドビアの各々は、垂直な方向に延伸して、第１のグランド層と第２のグランド層とに接続されている。 One aspect of the present disclosure is a semiconductor package (10, 10A, 10B), the semiconductor element (105), the connection terminal (102), the dielectric layer (303, 403, 502), and at least one. It includes an antenna element (601) and a feeding line (305, LL, 406, 504, 503). The semiconductor element is configured to output and input a high frequency signal and process the high frequency signal. The connection terminal is provided on the integrated circuit surface of the semiconductor element, and is configured to output and input a high frequency signal. The dielectric layer is arranged above the integrated circuit surface and includes a first dielectric layer (303) and a second dielectric layer (403). At least one antenna element is arranged on the upper surface of the dielectric layer. The feeding line is arranged in the dielectric layer, connects between at least one antenna element and the connection terminal, and is configured to supply a high frequency signal to at least one antenna element. Further, the feeding line includes a vertical line (305) and a square coaxial line (LL). The vertical line is connected to the connection terminal and rises vertically from the integrated circuit surface. The square coaxial line is connected to the vertical line. Further, in the square coaxial line, a first ground layer (302), a first dielectric layer, a flat line (402), a second dielectric layer, and a second ground layer (501) are formed. , In order, include a laminate laminated in a direction perpendicular to the integrated circuit surface, and a plurality of ground vias (304,405) arranged so as to surround the plane line. The plane line is connected to the vertical line. Each of the plurality of ground vias extends in the vertical direction and is connected to the first ground layer and the second ground layer.

本開示の１つの局面によれば、給電線路が垂直線路と方形同軸線路とを含むことにより、高周波信号の伝送に対するグランドの影響が抑制されるとともに、高周波信号の漏れが抑制される。これにより、高周波信号の伝送損失を低減することができる。 According to one aspect of the present disclosure, the feeding line includes the vertical line and the square coaxial line, so that the influence of the ground on the transmission of the high frequency signal is suppressed and the leakage of the high frequency signal is suppressed. Thereby, the transmission loss of the high frequency signal can be reduced.

ここで「垂直」とは、厳密な意味での垂直に限るものではなく、目的とする効果を奏するのであれば厳密に垂直でなくてもよい。 Here, "vertical" is not limited to vertical in a strict sense, and may not be strictly vertical as long as it produces the desired effect.

第１実施形態に係る半導体パッケージの垂直断面図である。It is a vertical cross-sectional view of the semiconductor package which concerns on 1st Embodiment. 第１実施形態にファンアウトウエハレベルパッケージの平面図である。It is a top view of the fan-out wafer level package in 1st Embodiment. 図２においてＩＩＩ−ＩＩＩ線で切断した垂直断面図である。FIG. 2 is a vertical cross-sectional view taken along the line III-III in FIG. 第１実施形態に係る第１高周波配線層の一部分を示す平面図である。It is a top view which shows a part of the 1st high frequency wiring layer which concerns on 1st Embodiment. 図４においてＶ−Ｖ線で切断した垂直断面図である。FIG. 4 is a vertical cross-sectional view taken along the line VV in FIG. 第１実施形態に係る第１高周波配線層の全体を示す平面図である。It is a top view which shows the whole of the 1st high frequency wiring layer which concerns on 1st Embodiment. 図６においてＶＩＩ−ＶＩＩ線で切断した垂直断面図である。FIG. 6 is a vertical cross-sectional view taken along the line VII-VII in FIG. 第１実施形態に係る第２高周波配線層の一部分を示す平面図である。It is a top view which shows a part of the 2nd high frequency wiring layer which concerns on 1st Embodiment. 図８においてＩＸ−ＩＸ線で切断した垂直断面図である。8 is a vertical cross-sectional view taken along the line IX-IX in FIG. 第１実施形態に係る第２高周波配線層の全体を示す平面図である。It is a top view which shows the whole of the 2nd high frequency wiring layer which concerns on 1st Embodiment. 図１０においてＸＩ−ＸＩ線で切断した垂直断面図である。FIG. 10 is a vertical cross-sectional view taken along the line XI-XI in FIG. 第１実施形態に係る第３高周波配線層を示す平面図である。It is a top view which shows the 3rd high frequency wiring layer which concerns on 1st Embodiment. 図１２においてＸＩＩＩ−ＸＩＩＩ線で切断した垂直断面図である。12 is a vertical cross-sectional view taken along the line XIII-XIII in FIG. 図１２においてＸＩＶ−ＸＩＶ線で切断した垂直断面図である。12 is a vertical cross-sectional view taken along the line XIV-XIV in FIG. 第１実施形態に係る誘電体の厚さに対する伝送損失を示すグラフである。It is a graph which shows the transmission loss with respect to the thickness of the dielectric which concerns on 1st Embodiment. 第１実施形態に係る接続線路を示す図である。It is a figure which shows the connection line which concerns on 1st Embodiment. 比較例に係る接続線路を示す図である。It is a figure which shows the connection line which concerns on a comparative example. 第１実施形態に係る接続円板の直径に対する伝送損失を示すグラフである。It is a graph which shows the transmission loss with respect to the diameter of the connection disk which concerns on 1st Embodiment. 第２実施形態に係る半導体パッケージの平面図である。It is a top view of the semiconductor package which concerns on 2nd Embodiment. 図１９においてＸＸ−ＸＸ線で切断した垂直断面図である。19 is a vertical cross-sectional view taken along the line XX-XX in FIG. 第３実施形態に係る半導体パッケージの平面図である。It is a top view of the semiconductor package which concerns on 3rd Embodiment. 図２１においてＸＸＩ−ＸＸＩ線で切断した垂直断面図である。21 is a vertical cross-sectional view taken along the line XXI-XXI in FIG. 21. 比較例の構成を示す図である。It is a figure which shows the structure of the comparative example.

以下、図面を参照しながら、本開示を実施するための形態を説明する。
（第１実施形態）
＜１．全体構成＞
まず、第１実施形態に係る半導体パッケージ１０の構成について、図１を参照して説明する。本実施形態に係る半導体パッケージ１０は、２４ＧＨｚ又は７６〜８１ＧＨｚのミリ波レーダに適用されることを想定している。 Hereinafter, modes for carrying out the present disclosure will be described with reference to the drawings.
(First Embodiment)
<1. Overall configuration>
First, the configuration of the semiconductor package 10 according to the first embodiment will be described with reference to FIG. The semiconductor package 10 according to this embodiment is assumed to be applied to a millimeter wave radar of 24 GHz or 76 to 81 GHz.

半導体パッケージ１０において、ファンアウトウエハレベルパッケージ（以下、ＦＯ−ＷＬＰと称する）２００と、第１高周波配線層３００と、第２高周波配線層４００と、第３高周波配線層５００と、少なくとも１つのモノポールアンテナ６０１と、を備える。図１では、４つのモノポールアンテナ６０１が示されている。ＦＯ−ＷＬＰ２００、第１高周波配線層３００、第２高周波配線層４００、第３高周波配線層５００、モノポールアンテナ６０１は、この順に積層されている。以下では、配線層の積層方向を垂直方向と称し、積層方向に垂直な方向を水平方向と称する。 In the semiconductor package 10, at least one thing is a fan-out wafer level package (hereinafter referred to as FO-WLP) 200, a first high frequency wiring layer 300, a second high frequency wiring layer 400, and a third high frequency wiring layer 500. It includes a pole antenna 601 and. In FIG. 1, four monopole antennas 601 are shown. The FO-WLP200, the first high-frequency wiring layer 300, the second high-frequency wiring layer 400, the third high-frequency wiring layer 500, and the monopole antenna 601 are stacked in this order. Hereinafter, the stacking direction of the wiring layers is referred to as a vertical direction, and the direction perpendicular to the stacking direction is referred to as a horizontal direction.

ＦＯ−ＷＬＰ２００は、半導体素子１０５を含む。半導体素子１０５は、高周波信号を出力及び入力するとともに、高周波信号を処理するように構成された集積回路である。ＦＯ−ＷＬＰ２００の詳細は後述する。 The FO-WLP200 includes a semiconductor device 105. The semiconductor element 105 is an integrated circuit configured to output and input high-frequency signals and process high-frequency signals. Details of the FO-WLP200 will be described later.

第１高周波配線層３００、第２高周波配線層４００、及び第３高周波配線層５００は、半導体素子１０５とモノポールアンテナ６０１との間を接続し、半導体素子１０５から出力された高周波信号をモノポールアンテナ６０１へ供給する給電線路を備える。 The first high-frequency wiring layer 300, the second high-frequency wiring layer 400, and the third high-frequency wiring layer 500 connect the semiconductor element 105 and the monopole antenna 601, and monopole the high-frequency signal output from the semiconductor element 105. A power supply line for supplying to the antenna 601 is provided.

給電線路は、半導体素子１０５の集積回路面に設けられた高周波用パッド１０２から垂直方向に立ち上がった第１高周波用ビア３０５と、第１高周波用ビア３０５に接続されて水平方向に延伸した方形同軸線路ＬＬと、方形同軸線路ＬＬから垂直方向に立ち上がりモノポールアンテナ６０１に接続された第２高周波用ビア４０６及び第３高周波用ビア５０３と、を含む。 The feeding line is a first high-frequency via 305 that rises vertically from the high-frequency pad 102 provided on the integrated circuit surface of the semiconductor element 105, and a square coaxial cable that is connected to the first high-frequency via 305 and extends in the horizontal direction. The line LL includes a second high-frequency via 406 and a third high-frequency via 503 that rise vertically from the square coaxial line LL and are connected to the monopole antenna 601.

第１高周波用ビア３０５は、第１高周波配線層３００に配置されている。方形同軸線路ＬＬは、第１高周波配線層３００、第２高周波配線層４００及び第３高周波配線層５００に亘って配置されている。第２高周波用ビア４０６及び第３高周波用ビア５０３は、第２高周波配線層４００及び第３高周波配線層５００に配置されている。第１高周波配線層３００、第２高周波配線層４００及び第３高周波配線層５００の詳細は後述する。 The first high frequency via 305 is arranged in the first high frequency wiring layer 300. The square coaxial line LL is arranged over the first high frequency wiring layer 300, the second high frequency wiring layer 400, and the third high frequency wiring layer 500. The second high-frequency via 406 and the third high-frequency via 503 are arranged in the second high-frequency wiring layer 400 and the third high-frequency wiring layer 500. Details of the first high-frequency wiring layer 300, the second high-frequency wiring layer 400, and the third high-frequency wiring layer 500 will be described later.

＜２．各配線層の構成＞
＜２−１．ＦＯ−ＷＬＰ＞
次に、ＦＯ−ＷＬＰ２００の構成について、図２及び図３を参照して説明する。ＦＯ−ＷＬＰ２００は、高周波ＩＣ１００と、モールド樹脂２０５と、複数のモールド樹脂貫通ビア２０６と、第１絶縁層２０８と、複数のはんだボール用パッド２０７と、複数のはんだボール２０９と、第２絶縁層２０２と、複数の再配線層２０１と、複数の外部接続用ビア２０３と、を備える。 <2. Configuration of each wiring layer>
<2-1. FO-WLP>
Next, the configuration of the FO-WLP200 will be described with reference to FIGS. 2 and 3. The FO-WLP200 includes a high-frequency IC 100, a mold resin 205, a plurality of mold resin penetrating vias 206, a first insulating layer 208, a plurality of solder ball pads 207, a plurality of solder balls 209, and a second insulating layer. 202, a plurality of rewiring layers 201, and a plurality of external connection vias 203 are provided.

ＦＯ−ＷＬＰ２００は、収容するはんだボール２０９の個数などでサイズが変わるが、例えば、８×８ｍｍから３０×３０ｍｍ程度のサイズを有する。なお、図２では、ＦＯ−ＷＬＰ２００の形状は正方形状であるが、その形状は正方形状に限定されるものではない。 The size of the FO-WLP200 varies depending on the number of solder balls 209 to be accommodated, and the FO-WLP200 has a size of, for example, about 8 × 8 mm to 30 × 30 mm. In FIG. 2, the shape of the FO-WLP200 is square, but the shape is not limited to the square shape.

高周波ＩＣ１００は、半導体素子１０５と、複数の高周波用パッド１０２と、複数のグランド用パッド１０３と、複数の信号用パッド１０４と、保護膜１０１と、を備える。 The high-frequency IC 100 includes a semiconductor element 105, a plurality of high-frequency pads 102, a plurality of ground pads 103, a plurality of signal pads 104, and a protective film 101.

半導体素子１０５は、表面に半導体回路が形成され、５×５ｍｍから１０×１０ｍｍ程度のサイズを有する。半導体素子１０５の表面に形成された集積回路は、高周波信号を出力するとともに、入力した電波信号を処理する。なお、図２では、半導体素子１０５の形状は正方形状であるが、その形状は正方形状に限定されるものではない。 The semiconductor element 105 has a semiconductor circuit formed on its surface and has a size of about 5 × 5 mm to 10 × 10 mm. The integrated circuit formed on the surface of the semiconductor element 105 outputs a high frequency signal and processes the input radio wave signal. In FIG. 2, the shape of the semiconductor element 105 is square, but the shape is not limited to the square shape.

複数の高周波用パッド１０２の各々は、半導体素子１０５の表面に形成された集積回路の上に形成された接続端子であって、高周波信号が出力及び入力される接続端子である。高周波信号の周波数は、２４ＧＨｚ又は７６〜８１ＧＨｚである。本実施形態では、図２に示すように、３個の高周波用パッド１０２が、集積回路上に形成されている。本実施形態では、図１２に示すように、高周波用パッド１０２の各々に対してアンテナアレーが設けられており、各アンテナアレーは、４個のモノポールアンテナ６０１を備える。以下では、水平面上において、高周波用パッド１０２の並び方向をＹ軸方向、Ｙ軸方向に垂直な方向をＸ軸方向と称する。 Each of the plurality of high-frequency pads 102 is a connection terminal formed on an integrated circuit formed on the surface of the semiconductor element 105, and is a connection terminal to which a high-frequency signal is output and input. The frequency of the high frequency signal is 24 GHz or 76-81 GHz. In this embodiment, as shown in FIG. 2, three high frequency pads 102 are formed on the integrated circuit. In the present embodiment, as shown in FIG. 12, an antenna array is provided for each of the high-frequency pads 102, and each antenna array includes four monopole antennas 601. Hereinafter, on the horizontal plane, the arrangement direction of the high frequency pads 102 is referred to as the Y-axis direction, and the direction perpendicular to the Y-axis direction is referred to as the X-axis direction.

複数のグランド用パッド１０３の各々は、給電線と対となって電気回路を構成する電気回路の接地線である。複数のグランド用パッド１０３は、集積回路上に、高周波用パッド１０２の各々を取り囲むように配置されている。本実施形態では、１０個のグランド用パッド１０３が、１個の高周波用パッド１０２の周囲を取り囲んでいる。 Each of the plurality of ground pads 103 is a grounding wire of an electric circuit that constitutes an electric circuit in pairs with a feeding line. The plurality of ground pads 103 are arranged on the integrated circuit so as to surround each of the high frequency pads 102. In the present embodiment, ten ground pads 103 surround one high frequency pad 102.

複数の信号用パッド１０４の各々は、電力信号や機能制御信号が入力されるとともに、処理された受信信号が出力される。電力信号は半導体素子１０５の駆動用の電源を供給し、機能制御信号は、半導体素子１０５の動作状態を切り替えるためのものである。受信信号は、モノポールアンテナ６０１により受信された高周波信号を半導体素子１０５で処理した信号である。各信号用パッド１０４には、ミリ波信号のような数十ＧＨｚオーダーの高周波信号は流れない。本実施形態では、３個の信号用パッド１０４が、半導体回路上に配置されている。 A power signal and a function control signal are input to each of the plurality of signal pads 104, and a processed reception signal is output. The power signal supplies power for driving the semiconductor element 105, and the function control signal is for switching the operating state of the semiconductor element 105. The received signal is a signal obtained by processing the high frequency signal received by the monopole antenna 601 by the semiconductor element 105. A high frequency signal on the order of several tens of GHz, such as a millimeter wave signal, does not flow through each signal pad 104. In this embodiment, three signal pads 104 are arranged on the semiconductor circuit.

保護膜１０１は、無機質膜であり、半導体素子１０５の集積回路面を覆い、集積路面を保護している。
高周波ＩＣ１００は、モールド樹脂２０５に埋め込まれている。モールド樹脂２０５の底面は、第１絶縁層２０８で覆われており、モールド樹脂２０５の上面は、第２絶縁層２０２で覆われている。第１絶縁層２０８及び第２絶縁層２０２は、例えば、ポリイミドで形成された薄い樹脂膜である。 The protective film 101 is an inorganic film that covers the integrated circuit surface of the semiconductor element 105 and protects the integrated road surface.
The high frequency IC 100 is embedded in the mold resin 205. The bottom surface of the mold resin 205 is covered with the first insulating layer 208, and the upper surface of the mold resin 205 is covered with the second insulating layer 202. The first insulating layer 208 and the second insulating layer 202 are, for example, thin resin films made of polyimide.

複数のはんだボール用パッド２０７の各々は、第１絶縁層２０８に開けた穴に形成され、モールド樹脂２０５の底面に接続されている。複数のはんだボール２０９は、それぞれ、はんだボール用パッド２０７に接続されている。各はんだボール２０９を、図示しないプリント配線基板にはんだ付けすることにより、高周波ＩＣ１００と外部の電子機器とが電気的に接続される。 Each of the plurality of solder ball pads 207 is formed in a hole formed in the first insulating layer 208 and is connected to the bottom surface of the mold resin 205. Each of the plurality of solder balls 209 is connected to the solder ball pad 207. By soldering each solder ball 209 to a printed wiring board (not shown), the high frequency IC 100 and an external electronic device are electrically connected.

複数のモールド樹脂貫通ビア２０６の各々は、モールド樹脂２０５を垂直方向に貫通するように設けられている。 Each of the plurality of mold resin penetrating vias 206 is provided so as to vertically penetrate the mold resin 205.

複数の接続用ビア２０４の各々は、第２絶縁層２０２に開けた穴に形成されている。各接続用ビア２０４は、高周波用パッド１０２、グランド用パッド１０３、及び信号用パッド１０４の上に接続されている。 Each of the plurality of connecting vias 204 is formed in a hole formed in the second insulating layer 202. Each connecting via 204 is connected on the high frequency pad 102, the ground pad 103, and the signal pad 104.

複数の外部接続用ビア２０３の各々は、第２絶縁層２０２に開けた穴に形成されている。各外部接続用ビア２０３は、モールド樹脂貫通ビア２０６に接続するように、モールド樹脂貫通ビア２０６の上に設けられている。 Each of the plurality of external connection vias 203 is formed in a hole formed in the second insulating layer 202. Each external connection via 203 is provided on the mold resin penetrating via 206 so as to be connected to the mold resin penetrating via 206.

複数の再配線層２０１の各々は、Ｘ軸方向に配線を延伸するための層である。各再配線層２０１は、信号用パッド１０４と外部接続用ビア２０３の上に設けられ、信号用パッド１０４と外部接続用ビア２０３を接続している。 Each of the plurality of rewiring layers 201 is a layer for extending the wiring in the X-axis direction. Each rewiring layer 201 is provided on the signal pad 104 and the external connection via 203, and connects the signal pad 104 and the external connection via 203.

接続用ビア２０４、外部接続用ビア２０３及びモールド樹脂貫通ビア２０６、後述する第１グランドビア３０４、第２グランドビア４０５、第１高周波用ビア３０５、第２高周波用ビア４０６、第３高周波用ビア５０３は、できる限り高周波信号の伝送損失が低い銅めっきや金属導体、及び／又は密着層で形成されることが望ましい。金属導体は、例えば、金、銀などである。密着層は、低誘電率層と銅めっきや金属導体との密着性を上げるための薄い金属層であり、例えば、チタン、タングステン等で構成された１μｍ以下の層である。 Connection via 204, external connection via 203 and mold resin penetrating via 206, first ground via 304, second ground via 405, first high frequency via 305, second high frequency via 406, third high frequency via It is desirable that the 503 is formed of copper plating, a metal conductor, and / or an adhesion layer having a low transmission loss of a high frequency signal as much as possible. The metal conductor is, for example, gold, silver, or the like. The adhesion layer is a thin metal layer for improving the adhesion between the low dielectric constant layer and copper plating or a metal conductor, and is, for example, a layer of 1 μm or less made of titanium, tungsten, or the like.

＜２−２．第１高周波配線層＞
次に、第１高周波配線層３００の構成について、図４〜図７を参照して説明する。ここでは、第１高周波配線層３００は、第３絶縁層３０１と、第１グランド層３０２と、第１低誘電率層３０３と、複数の第１グランドビア３０４と、複数の第１高周波用ビア３０５と、複数のグランド接続用ビア３０６と、を備える。 <2-2. 1st high frequency wiring layer>
Next, the configuration of the first high frequency wiring layer 300 will be described with reference to FIGS. 4 to 7. Here, the first high-frequency wiring layer 300 includes a third insulating layer 301, a first ground layer 302, a first low dielectric constant layer 303, a plurality of first ground vias 304, and a plurality of first high-frequency vias. A 305 and a plurality of ground connection vias 306 are provided.

第３絶縁層３０１は、第２絶縁層２０２及び再配線層２０１の上に積層されている。第３絶縁層３０１は、例えば、ポリイミドで形成された薄い樹脂膜である。グランド接続用ビア３０６は、それぞれ、第３絶縁層３０１に穴を開けて、接続用ビア２０４を介してグランド用パッド１０３に接続するように形成されている。また、第３絶縁層３０１において、高周波用パッド１０２に接続された接続用ビア２０４の上側に、高周波接続用の穴が開けられている。図４に示すように、本実施形態では、Ｙ軸方向に３個の高周波接続用の穴が設けられる。 The third insulating layer 301 is laminated on the second insulating layer 202 and the rewiring layer 201. The third insulating layer 301 is, for example, a thin resin film made of polyimide. Each of the ground connecting vias 306 is formed so as to make a hole in the third insulating layer 301 and connect to the ground pad 103 via the connecting via 204. Further, in the third insulating layer 301, a hole for high frequency connection is formed on the upper side of the connection via 204 connected to the high frequency pad 102. As shown in FIG. 4, in the present embodiment, three holes for high frequency connection are provided in the Y-axis direction.

第１グランド層３０２は、銅めっきなどで形成されており、高周波接続用の穴の部分を除いて、第３絶縁層３０１及びグランド接続用ビア３０６を覆うように設けられている。第１グランド層３０２の厚さは、例えば２μｍ程度である。第１グランド層３０２は、グランド接続用ビア３０６及び接続用ビア２０４を介して、グランド用パッド１０３に電気的に接続され、接地される。第１グランド層３０２は、方形同軸線路ＬＬの下側の面として機能する。 The first ground layer 302 is formed of copper plating or the like, and is provided so as to cover the third insulating layer 301 and the ground connection via 306, except for the portion of the hole for high frequency connection. The thickness of the first ground layer 302 is, for example, about 2 μm. The first ground layer 302 is electrically connected to the ground pad 103 via the ground connection via 306 and the connection via 204 and is grounded. The first ground layer 302 functions as a lower surface of the square coaxial line LL.

第１低誘電率層３０３は、第１グランド層３０２の上に設けられ、第１グランド層３０２の高周波接続用の穴と垂直方向において一致する位置に、高周波接続用の穴が開けられる。第１低誘電率層３０３は、どのような比誘電率の誘電体で形成されていてもよい。第１低誘電率層３０３は、Ｔ１の厚さを有する。第１低誘電率層３０３は、方形同軸線路ＬＬにおいて芯線の下側の空間を埋める。 The first low dielectric constant layer 303 is provided on the first ground layer 302, and a hole for high frequency connection is formed at a position perpendicular to the hole for high frequency connection of the first ground layer 302. The first low dielectric constant layer 303 may be formed of a dielectric having any relative permittivity. The first low dielectric constant layer 303 has a thickness of T1. The first low dielectric constant layer 303 fills the space below the core wire in the square coaxial line LL.

複数の第１高周波用ビア３０５の各々は、第１低誘電率層３０３の高周波接続用の穴に形成された、垂直方向に延伸するビアである。第１低誘電率層３０３の厚さＴ１は、第１グランド層３０２の厚さよりも十分に大きい。よって、第１高周波用ビア３０５の長さは、第１低誘電率層３０３の厚さＴ１とほぼ等しい。第１高周波用ビア３０５は、本開示の垂直線路に相当する。 Each of the plurality of first high frequency vias 305 is a via extending in the vertical direction formed in a hole for high frequency connection of the first low dielectric constant layer 303. The thickness T1 of the first low dielectric constant layer 303 is sufficiently larger than the thickness of the first ground layer 302. Therefore, the length of the first high frequency via 305 is substantially equal to the thickness T1 of the first low dielectric constant layer 303. The first high frequency via 305 corresponds to the vertical line of the present disclosure.

複数の第１グランドビア３０４は、第１低誘電率層３０３において、後述する複数の高周波平面線路４０２の各々の周囲を囲むように等間隔で開けられた穴に形成された、垂直方向に延伸するビアである。複数の高周波平面線路４０２のそれぞれは、複数の第１高周波用ビア３０５のそれぞれに接続される。複数の第１グランドビア３０４は、方形同軸線路ＬＬの下側のポスト壁を形成する。図６に示すように、本実施形態では、１つの第１高周波用ビア３０５に対して多数（例えば、図６では６０個以上）の第１グランドビア３０４が設けられている。 The plurality of first ground vias 304 are vertically extended in the first low dielectric constant layer 303, which are formed in holes formed at equal intervals so as to surround each of the plurality of high-frequency plane lines 402 described later. Beer to do. Each of the plurality of high-frequency plane lines 402 is connected to each of the plurality of first high-frequency vias 305. The plurality of first ground vias 304 form a post wall below the square coaxial line LL. As shown in FIG. 6, in the present embodiment, a large number (for example, 60 or more in FIG. 6) of first ground vias 304 are provided for one first high frequency via 305.

＜２−３．第２高周波配線層＞
次に、第２高周波配線層４００について、図８〜図１１を参照して説明する。第２高周波配線層４００は、第２グランド層４０１と、複数の高周波平面線路４０２と、第２低誘電率層４０３と、複数の第２グランドビア４０５と、複数の第２高周波用ビア４０６と、を備える。 <2-3. 2nd high frequency wiring layer>
Next, the second high-frequency wiring layer 400 will be described with reference to FIGS. 8 to 11. The second high-frequency wiring layer 400 includes a second ground layer 401, a plurality of high-frequency flat lines 402, a second low dielectric constant layer 403, a plurality of second ground vias 405, and a plurality of second high-frequency vias 406. , Equipped with.

複数の高周波平面線路４０２は、第１低誘電率層３０３の上に設けられる。複数の高周波平面線路４０２のそれぞれは、複数の第１高周波用ビア３０５のそれぞれの上端に接続されている。各高周波平面線路４０２は、４個のモノポールアンテナ６０１に高周波信号を並列に分配できる形状に形成されている。具体的には、図８に示すように、各高周波平面線路４０２は、第１高周波用ビア３０５に対して左右対称に形成されている。各高周波平面線路４０２の左側部分は、共通線路４０２ａと、第１分岐線路４０２ｂと、第２分岐線路４０２ｃと、を含む。共通線路４０２ａは、第１高周波用ビア３０５に接続され、第１高周波用ビア３０５からＸ軸方向に延伸し、且つ、Ｙ軸方向に延伸している。第１分岐線路４０２ｂは、共通線路４０２ａから左側に分岐した線路である。第２分岐線路４０２ｃは、共通線路４０２ａから右側に分岐した線路である。第１分岐線路４０２ｂの長さは、第２分岐線路の長さと等しい。同様に、各高周波平面線路４０２の右側部分は、共通線路４０２ａと、第１分岐線路４０２ｂと、第２分岐線路４０２ｃと、を含む。各高周波平面線路４０２は、方形同軸線路ＬＬの芯線を形成する。 The plurality of high-frequency plane lines 402 are provided on the first low dielectric constant layer 303. Each of the plurality of high-frequency plane lines 402 is connected to the upper end of each of the plurality of first high-frequency vias 305. Each high-frequency flat line 402 is formed in a shape capable of distributing high-frequency signals in parallel to four monopole antennas 601. Specifically, as shown in FIG. 8, each high-frequency plane line 402 is formed symmetrically with respect to the first high-frequency via 305. The left side portion of each high-frequency plane line 402 includes a common line 402a, a first branch line 402b, and a second branch line 402c. The common line 402a is connected to the first high frequency via 305 and extends from the first high frequency via 305 in the X-axis direction and in the Y-axis direction. The first branch line 402b is a line branched to the left from the common line 402a. The second branch line 402c is a line branched to the right from the common line 402a. The length of the first branch line 402b is equal to the length of the second branch line. Similarly, the right side portion of each high frequency plane line 402 includes a common line 402a, a first branch line 402b, and a second branch line 402c. Each high-frequency plane line 402 forms the core wire of the square coaxial line LL.

第２グランド層４０１は、複数の高周波平面線路４０２の各々を取り囲むように、第１低誘電率層３０３の上に設けられる。第２グランド層４０１は、銅めっきなどで形成されており、その厚さは例えば２μｍ程度である。第２グランド層４０１と、各高周波平面線路４０２との間には、溝が設けられており、第２グランド層４０１は、各高周波平面線路４０２に接続していない。 The second ground layer 401 is provided on the first low dielectric constant layer 303 so as to surround each of the plurality of high-frequency plane lines 402. The second ground layer 401 is formed by copper plating or the like, and its thickness is, for example, about 2 μm. A groove is provided between the second ground layer 401 and each high-frequency flat line 402, and the second ground layer 401 is not connected to each high-frequency flat line 402.

第２低誘電率層４０３は、複数の高周波平面線路４０２及び第２グランド層４０１の上に設けられる。第２低誘電率層４０３は、どのような比誘電率の誘電体で形成されていてもよい。第２低誘電率層４０３は、第１低誘電率層３０３と異なる比誘電率であってもよいし、異なる材質で形成されていてもよい。第２低誘電率層４０３は、厚さＴ２を有する。厚さＴ２は、厚さＴ１と同じでもよいし異なっていてもよい。第２低誘電率層４０３は、方形同軸線路ＬＬにおいて芯線の上側の空間を埋める。 The second low dielectric constant layer 403 is provided on the plurality of high-frequency plane lines 402 and the second ground layer 401. The second low dielectric constant layer 403 may be formed of a dielectric having any relative permittivity. The second low dielectric constant layer 403 may have a relative permittivity different from that of the first low dielectric constant layer 303, or may be formed of a different material. The second low dielectric constant layer 403 has a thickness T2. The thickness T2 may be the same as or different from the thickness T1. The second low dielectric constant layer 403 fills the space above the core wire in the square coaxial line LL.

複数の第２グランドビア４０５は、第２低誘電率層４０３において、複数の高周波平面線路４０２の各々の周囲を囲むように等間隔で開けられた穴に形成され、垂直方向に延伸するビアである。複数の第２グランドビア４０５は、それぞれ、第２グランド層４０１を介して、複数の第１グランドビア３０４の上に配置される。複数の第２グランドビア４０５は、方形同軸線路ＬＬの上側のポスト壁を形成する。 The plurality of second ground vias 405 are vias formed in holes formed at equal intervals so as to surround each of the plurality of high-frequency plane lines 402 in the second low dielectric constant layer 403 and extending in the vertical direction. be. The plurality of second ground vias 405 are respectively arranged on the plurality of first ground vias 304 via the second ground layer 401. The plurality of second ground vias 405 form an upper post wall of the square coaxial line LL.

各第２グランドビア４０５と、各第１グランドビア３０４の間には、第２グランド層４０１が挟まれている。そのため、各第２グランドビア４０５の水平面上の位置が、各第１グランドビア３０４の水平面上の位置とずれた場合でも、各第２グランドビア４０５のそれぞれは、第２グランド層４０１を介して各第１グランドビア３０４と電気的に接続される。そのため、２段のグランドビアを形成する際における製造上のばらつきがある程度許容される。これにより、半導体パッケージ１０の製造が容易になる。なお、本実施形態では、第２グランド層４０１が、複数の高周波平面線路４０２の各々を取り囲むように、第１低誘電率層３０３の全面に設けられているが、複数の第１グランドビア３０４と、複数の第２グランドビア４０５との接続部分だけに設けられていてもよい。 A second ground layer 401 is sandwiched between each of the second ground vias 405 and each of the first ground vias 304. Therefore, even if the position of each of the second ground vias 405 on the horizontal plane deviates from the position of each of the first ground vias 304 on the horizontal plane, each of the second ground vias 405 passes through the second ground layer 401. It is electrically connected to each first ground via 304. Therefore, manufacturing variations in forming the two-stage ground vias are allowed to some extent. This facilitates the manufacture of the semiconductor package 10. In the present embodiment, the second ground layer 401 is provided on the entire surface of the first low dielectric constant layer 303 so as to surround each of the plurality of high-frequency plane lines 402, but the plurality of first ground vias 304 And may be provided only at the connection portion with the plurality of second ground vias 405.

複数の第２高周波用ビア４０６の各々は、第２低誘電率層４０３に開けられた穴に形成され、垂直方向に延伸したビアである。複数の第２高周波用ビア４０６は、複数の高周波平面線路４０２に接続されている。具体的には、１つの高周波平面線路４０２に対して４個の第２高周波用ビア４０６が接続されている。すなわち、４個の第２高周波用ビア４０６は、高周波平面線路４０２の左側部分の第１分岐線路４０２ｂの先端及び第２分岐線路４０２ｃの先端と、高周波平面線路４０２の右側部分の第１分岐線路４０２ｂの先端及び第２分岐線路４０２ｃの先端に接続されている。したがって、第１高周波用ビア３０５から４個の第２高周波用ビア４０６のそれぞれまでの距離は互いに等しい。 Each of the plurality of second high frequency vias 406 is a via formed in a hole formed in the second low dielectric constant layer 403 and extending in the vertical direction. The plurality of second high frequency vias 406 are connected to the plurality of high frequency plane lines 402. Specifically, four second high-frequency vias 406 are connected to one high-frequency plane line 402. That is, the four second high-frequency vias 406 are the tip of the first branch line 402b and the tip of the second branch line 402c on the left side of the high-frequency flat line 402, and the first branch line on the right side of the high-frequency flat line 402. It is connected to the tip of 402b and the tip of the second branch line 402c. Therefore, the distances from the first high frequency via 305 to each of the four second high frequency vias 406 are equal to each other.

＜２−４．第３高周波配線層＞
次に、第３高周波配線層５００について、図１２〜図１６を参照して説明する。第３高周波配線層５００は、第３グランド層５０１と、第３低誘電率層５０２と、複数の接続円板５０４と、複数の第３高周波用ビア５０３と、を備える。 <2-4. Third high frequency wiring layer>
Next, the third high-frequency wiring layer 500 will be described with reference to FIGS. 12 to 16. The third high-frequency wiring layer 500 includes a third ground layer 501, a third low dielectric constant layer 502, a plurality of connection disks 504, and a plurality of third high-frequency vias 503.

第３グランド層５０１及び複数の接続円板５０４は、第２低誘電率層４０３の上に設けられている。第３グランド層５０１及び複数の接続円板５０４は、同時に銅めっきなどで形成され、その厚さは例えば２μｍ程度である。複数の接続円板５０４のそれぞれは、円形状を有し、複数の第２高周波用ビア４０６の上端に接続するように形成されている。第３グランド層５０１は、複数の接続円板５０４のそれぞれを囲むように、第２低誘電率層４０３の全面に形成されている。各接続円板５０４と、第３グランド層５０１との間には、溝が設けられており、各接続円板５０４は、第３グランド層５０１と接続していない。 The third ground layer 501 and the plurality of connecting disks 504 are provided on the second low dielectric constant layer 403. The third ground layer 501 and the plurality of connecting disks 504 are simultaneously formed by copper plating or the like, and the thickness thereof is, for example, about 2 μm. Each of the plurality of connecting disks 504 has a circular shape and is formed so as to connect to the upper ends of the plurality of second high frequency vias 406. The third ground layer 501 is formed on the entire surface of the second low dielectric constant layer 403 so as to surround each of the plurality of connecting disks 504. A groove is provided between each connecting disk 504 and the third ground layer 501, and each connecting disk 504 is not connected to the third ground layer 501.

第３グランド層５０１は、複数の第２グランドビア４０５の上端に接続されており、方形同軸線路ＬＬの上側の面として機能する。そして、複数の第１グランドビア３０４、複数の第２グランドビア４０５、及び複数の第１グランドビア３０４と複数の第２グランドビア４０５とを接続する第２グランド層４０１の一部が、方形同軸線路ＬＬのポスト壁を形成している。すなわち、垂直方向に平行な断面では、高周波平面線路４０２が、第１グランド層３０２、第３グランド層５０１、第１グランドビア３０４、第２グランドビア４０５、及び第２グランド層４０１の一部からなる方形グランドにより囲まれている。 The third ground layer 501 is connected to the upper ends of the plurality of second ground vias 405 and functions as an upper surface of the square coaxial line LL. Then, a part of the second ground layer 401 connecting the plurality of first ground vias 304, the plurality of second ground vias 405, and the plurality of first ground vias 304 and the plurality of second ground vias 405 is coaxial with the square. It forms the post wall of the track LL. That is, in a cross section parallel to the vertical direction, the high-frequency plane line 402 is formed from a part of the first ground layer 302, the third ground layer 501, the first ground via 304, the second ground via 405, and the second ground layer 401. It is surrounded by a square ground.

第３低誘電率層５０２は、第３グランド層５０１の上に設けられる。
複数の第３高周波用ビア５０３の各々は、第３低誘電率層５０２に開けられた穴に形成され、垂直方向に延伸したビアである。複数の第３高周波用ビア５０３のそれぞれは、複数の接続円板５０４のそれぞれを介して、複数の第２高周波用ビア４０６のそれぞれに接続されている。本実施形態では、第２高周波用ビア４０６、接続円板５０４及び第３高周波用ビア５０３が接続線路に相当する。 The third low dielectric constant layer 502 is provided on the third ground layer 501.
Each of the plurality of third high frequency vias 503 is a via formed in a hole formed in the third low dielectric constant layer 502 and extending in the vertical direction. Each of the plurality of third high frequency vias 503 is connected to each of the plurality of second high frequency vias 406 via each of the plurality of connecting disks 504. In the present embodiment, the second high frequency via 406, the connecting disk 504, and the third high frequency via 503 correspond to the connecting line.

そして、各第３高周波用ビア５０３の上端にはモノポールアンテナ６０１が接続される。これにより、第３低誘電率層５０２の上面に、Ｙ軸方向に沿って３個のアンテナアレーが形成される。各アンテナアレーは、Ｘ軸方向に並列に接続された４個のモノポールアンテナ６０１を備える。そして、各アンテナアレーにおいて、高周波用パッド１０２から４個のモノポールアンテナ６０１のそれぞれまでの距離は等しい。 A monopole antenna 601 is connected to the upper end of each third high frequency via 503. As a result, three antenna arrays are formed on the upper surface of the third low dielectric constant layer 502 along the Y-axis direction. Each antenna array includes four monopole antennas 601 connected in parallel in the X-axis direction. Then, in each antenna array, the distances from the high frequency pad 102 to each of the four monopole antennas 601 are equal.

高周波用パッド１０２を介して半導体素子１０５から出力された高周波信号は、第１高周波用ビア３０５、高周波平面線路４０２、第２高周波用ビア４０６、第３高周波用ビア５０３に沿って伝送し、モノポールアンテナ６０１に供給され、モノポールアンテナ６０１から放射される。各アンテナアレーにおいて、４個のモノポールアンテナ６０１には同位相の高周波信号が供給される。 The high-frequency signal output from the semiconductor element 105 via the high-frequency pad 102 is transmitted along the first high-frequency via 305, the high-frequency flat line 402, the second high-frequency via 406, and the third high-frequency via 503, and is monopole. It is supplied to the pole antenna 601 and radiated from the monopole antenna 601. In each antenna array, high frequency signals having the same phase are supplied to the four monopole antennas 601.

＜３．低誘電率層の厚さ＞
次に、第１低誘電率層３０３の厚さＴ１及び第２低誘電率層４０３の厚さＴ２について、図１５を参照して説明する。図１５は、Ｔ１＝Ｔ２、高周波信号の周波数を７９ＧＨｚとして、第１低誘電率層３０３及び第２低誘電率層４０３の比誘電率を３．０とした場合における、厚さＴ１，Ｔ２に対する高周波信号の伝送損失のシミュレーション結果を示す。 <3. Thickness of low dielectric constant layer>
Next, the thickness T1 of the first low dielectric constant layer 303 and the thickness T2 of the second low dielectric constant layer 403 will be described with reference to FIG. FIG. 15 shows the thicknesses T1 and T2 when T1 = T2, the frequency of the high frequency signal is 79 GHz, and the relative permittivity of the first low dielectric constant layer 303 and the second low dielectric constant layer 403 is 3.0. The simulation result of the transmission loss of a high frequency signal is shown.

上述したように、高周波信号は、方形同軸線路ＬＬにおいて、高周波平面線路４０２に沿って流れる。高周波信号は、高周波平面線路４０２の中だけを流れるわけではなく、高周波信号の電気力線は、第１低誘電率層３０３及び第２低誘電率層４０３を介して、周囲のグランドとの間にも広がっている。そのため、高周波信号の伝送損失は、方形同軸線路ＬＬのサイズや、方形同軸線路ＬＬの内部に充填されている第１低誘電率層３０３及び第２低誘電率層４０３の誘電率、高周波平面線路４０２と第１グランド層３０２と第３グランド層５０１と第２グランド層４０１の一部と第１グランドビア３０４と第２グランドビア４０５の導電率の影響を受ける。 As described above, the high frequency signal flows along the high frequency plane line 402 in the square coaxial line LL. The high-frequency signal does not flow only in the high-frequency plane line 402, and the electric lines of force of the high-frequency signal are connected to the surrounding ground via the first low dielectric constant layer 303 and the second low dielectric constant layer 403. It has also spread to. Therefore, the transmission loss of the high frequency signal is determined by the size of the square coaxial line LL, the dielectric constants of the first low dielectric constant layer 303 and the second low dielectric constant layer 403 filled inside the square coaxial line LL, and the high frequency plane line. It is affected by the conductivity of 402, the first ground layer 302, the third ground layer 501, a part of the second ground layer 401, the first ground via 304, and the second ground via 405.

図１５に示すように、厚さＴ１，Ｔ２が大きくなるほど、伝送損失は急激に低減していくため、厚さＴ１，Ｔ２を大きくすることが望ましい。しかしながら、厚さＴ１，Ｔ２を大きくすると、第１グランドビア３０４，第２グランドビア４０５及び第２高周波用ビア４０６を長くする必要がある。一般に、ビアは、感光性レジストで誘電体層に穴を開け、穴の内部を導体で充填する、またはYAGレーザーなどで材料を開口し、内部を導体で充填することで形成される。ビアが長くなると、アスペクト比が大きくなり、直径に対して深い穴になる。感光性レジストを使用する場合は、使用する感光性レジストの種類によって、許容される穴のアスペクト比には限界がある。また、YAGレーザーなどを使用した開口では、深い穴を加工する場合は、開口径が拡大し、所望のビアピッチを確保できない。アスペクト比の限界を超えて、穴を深くするには、ビアの形成工程を２回に分けて積層などする必要があり、製造コストの上昇を招く。又、アスペクト比が大きくなると導体を充填するプロセス（Cuめっきなど）で、十分な充填性を確保できず、充填不足やボイドなどが発生し、製品の信頼性低下を招く恐れがある。 As shown in FIG. 15, as the thicknesses T1 and T2 increase, the transmission loss decreases sharply. Therefore, it is desirable to increase the thicknesses T1 and T2. However, when the thicknesses T1 and T2 are increased, it is necessary to lengthen the first ground via 304, the second ground via 405, and the second high frequency via 406. Generally, vias are formed by making a hole in a dielectric layer with a photosensitive resist and filling the inside of the hole with a conductor, or by opening a material with a YAG laser or the like and filling the inside with a conductor. The longer the via, the larger the aspect ratio and the deeper the hole in diameter. When a photosensitive resist is used, there is a limit to the allowable hole aspect ratio depending on the type of the photosensitive resist used. Further, in the opening using a YAG laser or the like, when a deep hole is machined, the opening diameter is enlarged and a desired via pitch cannot be secured. In order to deepen the hole beyond the limit of the aspect ratio, it is necessary to stack the via forming process in two steps, which leads to an increase in manufacturing cost. Further, if the aspect ratio becomes large, sufficient filling property cannot be ensured in the process of filling the conductor (Cu plating or the like), insufficient filling or voids may occur, which may lead to deterioration of product reliability.

さらに、周波数を７９ＧＨｚ、比誘電率を３．０とした場合、厚さＴ１,Ｔ２が５００μｍを超えると、高周波信号の伝搬モードに高次モードが発生することがシミュレーションにより明らかになった。 Furthermore, when the frequency is 79 GHz and the relative permittivity is 3.0, it has been clarified by simulation that when the thicknesses T1 and T2 exceed 500 μm, a higher-order mode is generated in the propagation mode of the high-frequency signal.

高次モードが発生すると、所望な基本モードの高周波信号と不要な高次モードの高周波信号とが同時に伝搬するため、高周波信号の伝搬速度に差が生じ、異なる伝搬速度の高周波信号がノイズ成分となる。ひいては、レーダ性能の低下を招く可能性がある。 When the higher-order mode occurs, the desired basic mode high-frequency signal and the unnecessary higher-order mode high-frequency signal propagate at the same time, so that the propagation speed of the high-frequency signal differs, and the high-frequency signals with different propagation speeds become noise components. Become. As a result, the radar performance may deteriorate.

したがって、厚さＴ１，Ｔ２の上限値は、高次モードが生じない範囲で設定する必要がある。なお、厚さＴ１，Ｔ２の上限値は、第１低誘電率層３０３及び第２低誘電率層４０３の比誘電率と高周波信号の周波数とにより決まる。厚さＴ１，Ｔ２を、高次モードが生じない範囲の上限値以下にすることで、厚さＴ１，Ｔ２を大きくするほど、伝送損失を低減できる。しかしながら、実際には、厚さＴ１，Ｔ２の最大値は、製造上の容易さから制約を受ける。 Therefore, the upper limit values of the thicknesses T1 and T2 need to be set within a range in which the higher-order mode does not occur. The upper limit of the thicknesses T1 and T2 is determined by the relative permittivity of the first low dielectric constant layer 303 and the second low dielectric constant layer 403 and the frequency of the high frequency signal. By setting the thicknesses T1 and T2 to be equal to or lower than the upper limit of the range in which the higher-order mode does not occur, the larger the thicknesses T1 and T2, the more the transmission loss can be reduced. However, in practice, the maximum values of the thicknesses T1 and T2 are constrained by ease of manufacture.

＜４．接続円板のサイズ＞
次に、接続円板５０４のサイズについて、図１６〜図１８を参照して説明する。
本実施形態では、第２高周波用ビア４０６及び第３高周波用ビア５０３により、高周波平面線路４０２からモノポールアンテナ６０１へ垂直に給電することができる。高周波平面線路４０２からモノポールアンテナ６０１への接続線路を、方形同軸構造と同時に積層しながら形成していくことで製造を容易にできる。したがって、接続線路は、２個以上のビアを垂直方向に接続して形成する必要がある。 <4. Connection disk size>
Next, the size of the connecting disk 504 will be described with reference to FIGS. 16 to 18.
In the present embodiment, the second high-frequency via 406 and the third high-frequency via 503 can vertically supply power from the high-frequency plane line 402 to the monopole antenna 601. Manufacture can be facilitated by forming the connection line from the high-frequency flat line 402 to the monopole antenna 601 while laminating at the same time as the square coaxial structure. Therefore, the connecting line needs to be formed by vertically connecting two or more vias.

本実施形態では、第２高周波用ビア４０６と第３高周波用ビア５０３の２個のビアを垂直方向に接続する。この際、図１７に示すように、製造上のばらつきにより、１段目の第２高周波用ビア４０６の水平面上の位置と、２段目の第３高周波用ビア５０３の水平面上の位置とにずれが生じる。このため、第２高周波用ビア４０６と第３高周波用ビア５０３との接続面積が小さくなり、高周波信号の伝送損失が発生する。 In the present embodiment, the two vias of the second high frequency via 406 and the third high frequency via 503 are connected in the vertical direction. At this time, as shown in FIG. 17, due to manufacturing variations, the position of the first-stage second high-frequency via 406 on the horizontal plane and the position of the second-stage third high-frequency via 503 on the horizontal plane There will be a gap. Therefore, the connection area between the second high-frequency via 406 and the third high-frequency via 503 becomes small, and a transmission loss of a high-frequency signal occurs.

そこで、図１６に示すように、本実施形態では、第２高周波用ビア４０６と第３高周波用ビア５０３との間に、上下のビアのビア径よりも径が大きな接続円板５０４を形成した。接続円板５０４を設けたことにより、製造上のばらつきが生じても、第２高周波用ビア４０６と第３高周波用ビア５０３との接続面積を減少させることがない。 Therefore, as shown in FIG. 16, in the present embodiment, a connecting disk 504 having a diameter larger than the via diameter of the upper and lower vias is formed between the second high frequency via 406 and the third high frequency via 503. .. By providing the connection disk 504, the connection area between the second high frequency via 406 and the third high frequency via 503 is not reduced even if there is a manufacturing variation.

ただし、接続円板５０４の径は、上下のビアのビア径よりも大きくする必要があるため、上下のビアの側面から水平方向に突出する。すなわち、第２高周波用ビア４０６と第３高周波用ビア５０３との側面から突出する鍔が形成される。この鍔による高周波信号の伝送損失が問題となる。 However, since the diameter of the connecting disk 504 needs to be larger than the via diameter of the upper and lower vias, it projects horizontally from the side surfaces of the upper and lower vias. That is, a collar protruding from the side surface of the second high frequency via 406 and the third high frequency via 503 is formed. The transmission loss of high-frequency signals due to this collar becomes a problem.

本発明者は、接続円板５０４の直径に対する接続円板５０４での伝送損失のシミュレーションを行った。図１８は、高周波信号の周波数を７９ＧＨｚとし、第２高周波用ビア４０６及び第３高周波用ビア５０３のビア径を５０μｍとした場合のシミュレーション結果である。 The present inventor has simulated the transmission loss at the connecting disk 504 with respect to the diameter of the connecting disk 504. FIG. 18 is a simulation result when the frequency of the high frequency signal is 79 GHz and the via diameters of the second high frequency via 406 and the third high frequency via 503 are 50 μm.

図１８に示すように、概ね接続円板５０４の直径が１５０μｍ以下では、伝送損失は略ゼロに抑制される。このシミュレーションは、第２高周波用ビア４０６及び第３高周波用ビア５０３の中心と、接続円板５０４の中心とが一致したモデルを用いて解析している。そのため、接続円板５０４の直径が１５０μｍの場合、接続円板５０４がビアの側面から突出する長さ、すなわち、鍔の長さは、５０μｍである。 As shown in FIG. 18, when the diameter of the connecting disk 504 is 150 μm or less, the transmission loss is suppressed to substantially zero. This simulation is analyzed using a model in which the centers of the second high-frequency vias 406 and the third high-frequency vias 503 and the centers of the connecting disks 504 coincide with each other. Therefore, when the diameter of the connecting disk 504 is 150 μm, the length of the connecting disk 504 protruding from the side surface of the via, that is, the length of the collar is 50 μm.

一般的に、ウエハレベルパッケージ工程において、ビアの穴は感光性レジスト又はYAGレーザーなどを用いて開けるため、その位置精度は悪くても±２５μｍ以下である。したがって、第２高周波用ビア４０６及び第３高周波用ビア５０３のビア径５０μｍに対して、接続円板５０４の直径を１００μｍとすれば、第２高周波用ビア４０６及び第３高周波用ビア５０３が接続円板５０４をはみ出して形成されることはなく、接続面積の減少は生じない。また、接続円板５０４の直径を１００μｍよりも小さくすると、製造上のばらつきにより接続面積の減少が生じる。接続円板５０４の直径の最小値は、使用する製造方法のばらつきにから決まる。 Generally, in the wafer level packaging process, the via holes are drilled using a photosensitive resist, a YAG laser, or the like, so the position accuracy is at least ± 25 μm. Therefore, if the diameter of the connecting disk 504 is 100 μm with respect to the via diameter of 50 μm of the second high frequency via 406 and the third high frequency via 503, the second high frequency via 406 and the third high frequency via 503 are connected. The disk 504 is not formed so as to protrude from the disk 504, and the connection area is not reduced. Further, when the diameter of the connecting disk 504 is made smaller than 100 μm, the connecting area is reduced due to manufacturing variations. The minimum diameter of the connecting disc 504 is determined by the variation in the manufacturing method used.

またこの時、接続円板５０４の位置に対してビアの位置が最もずれた場合に、鍔の長さは５０μｍとなる。すなわち、図１８に示すように、鍔の長さは、伝送損失を略ゼロに抑制することが可能な５０μｍ以内となる。接続円板５０４の直径をこれ以上大きくすると、接続円板５０４の位置に対してビアの位置が最もずれた場合に、鍔の長さが５０μｍを超えて、伝送損失が増大する。接続円板５０４の直径の最大値は、伝送損失を略ゼロに抑制可能な直径の範囲から決まる。 At this time, when the position of the via is most deviated from the position of the connecting disk 504, the length of the collar is 50 μm. That is, as shown in FIG. 18, the length of the collar is within 50 μm, which can suppress the transmission loss to substantially zero. If the diameter of the connecting disk 504 is further increased, the length of the collar exceeds 50 μm and the transmission loss increases when the position of the via is most deviated from the position of the connecting disk 504. The maximum value of the diameter of the connecting disk 504 is determined from the diameter range in which the transmission loss can be suppressed to substantially zero.

このように、垂直方向に重ねた複数のビアに高周波信号を流す構造では、接続円板５０４を上下のビアの間に配置し、且つ、接続円板５０４の鍔部分の長さを所定の範囲に設定する。所定の範囲は、製造上のばらつきによる位置ずれを考慮した値を最小値とし、伝送損失を抑制可能な値を最大値とする範囲である。これにより、製造が容易で且つ低伝送損失な接続線路を形成することができる。なお、接続円板は真円である必要はなく、例えば製造工程上、位置づれ方向が決まっている場合などは、それにあわせて楕円にするなどしてもよい。 In this way, in a structure in which a high-frequency signal is passed through a plurality of vias stacked in the vertical direction, the connecting disc 504 is arranged between the upper and lower vias, and the length of the flange portion of the connecting disc 504 is within a predetermined range. Set to. The predetermined range is a range in which the minimum value is a value in consideration of the positional deviation due to manufacturing variations, and the maximum value is a value in which transmission loss can be suppressed. As a result, it is possible to form a connection line that is easy to manufacture and has a low transmission loss. The connecting disk does not have to be a perfect circle. For example, when the positioning direction is determined in the manufacturing process, the connecting disk may be made an ellipse accordingly.

＜５．並列接続配線＞
本実施形態では、方形同軸線路ＬＬを用いてモノポールアンテナ６０１を並列接続している。図２３に、アンテナ素子を直列接続してアンテナアレーを構成した比較例を示す。比較例では、半導体素子１０５が、パッケージモールド材７０２で封止されている。ＳｉＩＣチップ１０５の高周波用パッド１０２及び信号用パッド１０４は、銅めっきで形成された再配線層７０１を介してはんだボール７０４に接続されている。はんだボール７０４は、プリント基板７０３にはんだ付けされ、プリント基板７０３に設けられたアンテナアレー７０６に接続されている。 <5. Parallel connection wiring ＞
In this embodiment, the monopole antenna 601 is connected in parallel using the square coaxial line LL. FIG. 23 shows a comparative example in which antenna elements are connected in series to form an antenna array. In the comparative example, the semiconductor element 105 is sealed with the package molding material 702. The high-frequency pad 102 and the signal pad 104 of the SiIC chip 105 are connected to the solder balls 704 via a rewiring layer 701 formed of copper plating. The solder ball 704 is soldered to the printed circuit board 703 and connected to the antenna array 706 provided on the printed circuit board 703.

はんだボール７０４とはんだボール７０４との間隔は、はんだ付け工程においてはんだブリッジを起こさないように、半導体素子１０５のパッド間隔よりも広げて形成される。この間隔を広げることにより、半導体素子１０５とプリント基板７０３との接続部でのインピーダンス整合が取れず、高周波信号の伝送損失を招く。さらに、はんだボール７０４は錫合金が使われるため、錫合金の導電性の低さから高周波信号の損失が大きくなる。 The distance between the solder balls 704 and the solder balls 704 is formed to be wider than the pad distance of the semiconductor element 105 so as not to cause a solder bridge in the soldering process. By widening this interval, impedance matching cannot be achieved at the connection portion between the semiconductor element 105 and the printed circuit board 703, resulting in transmission loss of high frequency signals. Further, since the solder ball 704 uses a tin alloy, the loss of the high frequency signal becomes large due to the low conductivity of the tin alloy.

アンテナアレー７０６は、送信用、受信用で複数形成される。ミリ波レーダでは、複数の受信アンテナで受信された電波の位相差などから反射電波の到来方向を検出する。受信用のアンテナアレー７０６のアレー間隔Ｌは、正確な位相差が検出できるよう必要な走査角範囲内において不要な受信がされないように設定する必要がある。各アンテナアレー７０６は複数のアンテナ素子７０５を直列に接続して形成される。各アンテナアレー７０６が複数のアンテナ素子７０５を備えることにより、電波の強度、分布特性を改良するのに有効である。しかしながら、複数のアンテナ素子７０５を直列に接続する場合、電波の位相差を合わせるため、アンテナ素子７０５のピッチＰは、波長に合わせて広げなければならならず、大型化する。 A plurality of antenna arrays 706 are formed for transmission and reception. The millimeter-wave radar detects the direction of arrival of reflected radio waves from the phase difference of radio waves received by a plurality of receiving antennas. The array interval L of the receiving antenna array 706 needs to be set so that unnecessary reception is not performed within the required scanning angle range so that an accurate phase difference can be detected. Each antenna array 706 is formed by connecting a plurality of antenna elements 705 in series. By providing each antenna array 706 with a plurality of antenna elements 705, it is effective to improve the strength and distribution characteristics of radio waves. However, when a plurality of antenna elements 705 are connected in series, the pitch P of the antenna elements 705 must be widened according to the wavelength in order to match the phase difference of the radio waves, which increases the size.

一方、本実施形態のように、高周波ＩＣ１０５から並列接続で各モノポールアンテナ６０１へ接続する場合は、各モノポールアンテナ６０１へ同時に給電されるため、各モノポールアンテナ６０１の位相がずれることがなく、ピッチＰを詰めることが可能となる。 On the other hand, when the high frequency IC 105 is connected to each monopole antenna 601 in parallel as in the present embodiment, the power is supplied to each monopole antenna 601 at the same time, so that the phase of each monopole antenna 601 does not shift. , Pitch P can be packed.

ただし、比較例のように、プリント基板７０３上の同じ面に、高周波ＩＣ１０５とアンテナアレー７０６とが配置される場合、アンテナアレー７０６とアンテナアレー７０６とのすき間に、並列接続するための給電線路を形成する必要がある。高周波信号が流れる給電線路では、その周辺部に電気力線が拡散しているため、アンテナ素子７０５間のノイズを防止する（すなわち、アイソレーションを確立する）ためには、アンテナ素子７０５同士を一定の距離以上離す必要がある。加えて特性インピーダンスを整合させるため、給電線は一定の線路幅が必要となる。結果、アレー間隔Ｌの制約のため、アンテナアレー間のすき間には並列接続のための給電線路を形成することができない。そのため、各アンテナアレー７０６では、アンテナ素子７０５が直列に接続されている。 However, when the high frequency IC 105 and the antenna array 706 are arranged on the same surface on the printed circuit board 703 as in the comparative example, a power supply line for parallel connection is provided in the gap between the antenna array 706 and the antenna array 706. Need to form. In the power supply line through which high-frequency signals flow, electric lines of force are diffused around the power supply line. Therefore, in order to prevent noise between the antenna elements 705 (that is, to establish isolation), the antenna elements 705 are kept constant. Must be separated by more than the distance of. In addition, the feeder line needs to have a constant line width in order to match the characteristic impedance. As a result, due to the limitation of the array interval L, it is not possible to form a feeding line for parallel connection in the gap between the antenna arrays. Therefore, in each antenna array 706, the antenna elements 705 are connected in series.

一方、本実施形態では、方形同軸線路ＬＬにより並列接続配線を構成しているため、各モノポールアンテナ６０１に接続される給電線路間のアイソレーションが確立されている。また、モノポールアンテナ６０１よりも下層で、並列接続するための給電線路が形成されているため、アンテナアレー間に並列接続するための給電線路を形成する必要がない。そのため、アンテナアレーを必要とされるアレー間隔で並べることができる。 On the other hand, in the present embodiment, since the parallel connection wiring is configured by the square coaxial line LL, the isolation between the feeding lines connected to each monopole antenna 601 is established. Further, since the feeding line for parallel connection is formed in the lower layer than the monopole antenna 601, it is not necessary to form the feeding line for parallel connection between the antenna arrays. Therefore, the antenna arrays can be arranged at the required array intervals.

＜６．効果＞
以上説明した第１実施形態によれば、以下の（１）〜（５）の効果が得られる。
（１）半導体素子１０５からモノポールアンテナ６０１までの給電経路が、垂直方向に延伸した第１高周波用ビア３０５と方形同軸線路ＬＬとを含むことにより、高周波信号の伝送に対するグランドの影響が抑制されるとともに、高周波信号の漏れが抑制される。これにより、高周波信号の伝送損失を低減することができる。 <6. Effect>
According to the first embodiment described above, the following effects (1) to (5) can be obtained.
(1) Since the feeding path from the semiconductor element 105 to the monopole antenna 601 includes the first high frequency via 305 extending in the vertical direction and the square coaxial line LL, the influence of the ground on the transmission of the high frequency signal is suppressed. At the same time, leakage of high frequency signals is suppressed. Thereby, the transmission loss of the high frequency signal can be reduced.

（２）半導体素子１０５からモノポールアンテナ６０１までの給電線路を導電性が比較的高い銅及び／又はチタン、タングステン等の密着層のみで構成し、はんだのような導電性が比較的低い導体を用いて構成していない。そのため、高周波信号の伝送損失を低減することができる。 (2) The power supply line from the semiconductor element 105 to the monopole antenna 601 is composed of only a contact layer such as copper and / or titanium and tungsten having relatively high conductivity, and a conductor having relatively low conductivity such as solder is formed. Not configured with. Therefore, the transmission loss of the high frequency signal can be reduced.

（３）第２高周波用ビア４０６及び第３高周波用ビア５０３を用いて、モノポールアンテナ６０１を高周波平面線路４０２に対して垂直方向に配置することができる。これにより、半導体パッケージ１０のＹ軸方向の長さを抑制し、半導体パッケージ１０を小型化することができる。 (3) The monopole antenna 601 can be arranged in the direction perpendicular to the high-frequency plane line 402 by using the second high-frequency via 406 and the third high-frequency via 503. As a result, the length of the semiconductor package 10 in the Y-axis direction can be suppressed, and the semiconductor package 10 can be miniaturized.

（４）接続円板５０４を挟んで第２高周波用ビア４０６と第３高周波用ビア５０３とを積層することにより、製造時に第２高周波用ビア４０６の水平方向の位置に対して第３高周波用ビア５０３の水平方向の位置が大きくずれても、高周波信号が接続円板５０４を介して第２高周波用ビア４０６及び第３高周波用ビア５０３の一方から他方へ伝搬するため、高周波信号の伝送損失を抑制することができる。 (4) By laminating the second high frequency via 406 and the third high frequency via 503 with the connection disk 504 sandwiched between them, the third high frequency via 406 is used for the third high frequency with respect to the horizontal position of the second high frequency via 406 at the time of manufacture. Even if the position of the via 503 in the horizontal direction deviates significantly, the high-frequency signal propagates from one of the second high-frequency via 406 and the third high-frequency via 503 to the other via the connecting disk 504, so that the transmission loss of the high-frequency signal is lost. Can be suppressed.

（５）方形同軸線路ＬＬによって高周波信号が分岐されるため、分岐された高周波信号間のアイソレーションを確立することができる。ひいては、モノポールアンテナ６０１のピッチを狭くすることができる。また、第１分岐線路４０２ｂの長さと、第２分岐線路４０２ｃの長さが等しいことにより、第１分岐線路４０２ｂに接続されたモノポールアンテナ６０１と第２分岐線路４０２ｃに接続されたモノポールアンテナ６０１に同位相の高周波信号を給電することができる。すなわち、複数のモノポールアンテナ６０１に並列に給電することができる。また、第１分岐線路４０２ｂと第２分岐線路４０２ｃを、モノポールアンテナ６０１の下層に配置したことにより、３個のアンテナアレーを、必要とされるアレー間隔で配置することができる。ひいては、各アンテナアレーの位相差を適切に制御することができる。 (5) Since the high frequency signal is branched by the square coaxial line LL, isolation between the branched high frequency signals can be established. As a result, the pitch of the monopole antenna 601 can be narrowed. Further, since the length of the first branch line 402b is equal to the length of the second branch line 402c, the monopole antenna 601 connected to the first branch line 402b and the monopole antenna connected to the second branch line 402c A high frequency signal having the same phase can be supplied to 601. That is, power can be supplied in parallel to a plurality of monopole antennas 601. Further, by arranging the first branch line 402b and the second branch line 402c in the lower layer of the monopole antenna 601, three antenna arrays can be arranged at the required array intervals. As a result, the phase difference of each antenna array can be appropriately controlled.

（第２実施形態）
＜１．第１実施形態との相違点＞
第２実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。 (Second Embodiment)
<1. Differences from the first embodiment>
Since the basic configuration of the second embodiment is the same as that of the first embodiment, the description of the common configuration will be omitted, and the differences will be mainly described. The same reference numerals as those in the first embodiment indicate the same configurations, and the preceding description will be referred to.

＜２．全体構造＞
第２実施形態に係る半導体パッケージ１０Ａの構成について、図１９及び図２０を参照して説明する。 <2. Overall structure>
The configuration of the semiconductor package 10A according to the second embodiment will be described with reference to FIGS. 19 and 20.

第２実施形態に係る半導体パッケージ１０Ａは、第１実施形態に係る半導体パッケージ１０の構成の上に、さらに、第４グランド層６０５、第４低誘電率層６０４、第５グランド層６０６、複数の第４グランドビア６０３、及び複数の共振アンテナ６０２を備える。 The semiconductor package 10A according to the second embodiment includes a fourth ground layer 605, a fourth low dielectric constant layer 604, a fifth ground layer 606, and a plurality of ground layers 605 on top of the configuration of the semiconductor package 10 according to the first embodiment. A fourth ground via 603 and a plurality of resonant antennas 602 are provided.

第４グランド層６０５は、モノポールアンテナ６０１と同時に、第３低誘電率層５０２の上に形成される。第４低誘電率層６０４は、モノポールアンテナ６０１及び第４低誘電率層６０４の上に設けられる。 The fourth ground layer 605 is formed on the third low dielectric constant layer 502 at the same time as the monopole antenna 601. The fourth low dielectric constant layer 604 is provided on the monopole antenna 601 and the fourth low dielectric constant layer 604.

複数の共振アンテナ６０２のそれぞれは、第４低誘電率層６０４の上において、複数のモノポールアンテナ６０１のそれぞれ合わせた位置に設けられる。すなわち、本実施形態では、１２個の共振アンテナ６０２のそれぞれが、１２個のモノポールアンテナ６０１のそれぞれの上方に設けられる。 Each of the plurality of resonant antennas 602 is provided on the fourth low dielectric constant layer 604 at a position where the plurality of monopole antennas 601 are combined. That is, in the present embodiment, each of the 12 resonant antennas 602 is provided above each of the 12 monopole antennas 601.

複数の第４グランドビア６０３は、複数の共振アンテナ６０２のアンテナ間でのリーク（すなわち、クロストーク）を押さえるために設けられる、アイソレーション用グランドビアである。複数の第４グランドビア６０３は、各共振アンテナ６０２の周囲を囲うように、第４低誘電率層６０４に開けられた穴に形成される。本実施形態では、１６個の第４グランドビア６０３が１個の共振アンテナ６０２を囲っている。 The plurality of fourth ground vias 603 are isolation ground vias provided for suppressing leakage (that is, crosstalk) between the antennas of the plurality of resonant antennas 602. The plurality of fourth ground vias 603 are formed in holes formed in the fourth low dielectric constant layer 604 so as to surround each resonance antenna 602. In this embodiment, 16 fourth ground vias 603 surround one resonant antenna 602.

第５グランド層６０６は、複数の共振アンテナ６０２と同時に、第４低誘電率層６０４の上に形成される。第５グランド層６０６は、各共振アンテナ６０２の周囲を囲むように、第４低誘電率層６０４の全面に形成される。第５グランド層６０６と各共振アンテナ６０２との間には溝が設けられ、第５グランド層６０６は各共振アンテナ６０２と接続していない。第５グランド層６０６により、さらに、複数の共振アンテナ６０２のアンテナ間でのリークを抑制することができる。 The fifth ground layer 606 is formed on the fourth low dielectric constant layer 604 at the same time as the plurality of resonant antennas 602. The fifth ground layer 606 is formed on the entire surface of the fourth low dielectric constant layer 604 so as to surround the periphery of each resonance antenna 602. A groove is provided between the fifth ground layer 606 and each resonance antenna 602, and the fifth ground layer 606 is not connected to each resonance antenna 602. The fifth ground layer 606 can further suppress leakage between the antennas of the plurality of resonant antennas 602.

上述した第２実施形態によれば、第１実施形態と同様の効果を奏するとともに、複数の共振アンテナ６０２を設けたことにより、広帯域化を実現できる。また、各共振アンテナ６０２を、第４グランドビア６０３及び第５グランド層６０６で囲ったことにより、アンテナのノイズを低減することができる。 According to the second embodiment described above, the same effect as that of the first embodiment can be obtained, and a wide band can be realized by providing a plurality of resonance antennas 602. Further, by surrounding each resonance antenna 602 with the fourth ground via 603 and the fifth ground layer 606, the noise of the antenna can be reduced.

（第３実施形態）
＜１．第１実施形態との相違点＞
第３実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。 (Third Embodiment)
<1. Differences from the first embodiment>
Since the basic configuration of the third embodiment is the same as that of the first embodiment, the description of the common configuration will be omitted, and the differences will be mainly described. The same reference numerals as those in the first embodiment indicate the same configurations, and the preceding description will be referred to.

＜２．全体構造＞
第３実施形態に係る半導体パッケージ１０Ｂの構成について、図２１及び図２２を参照して説明する。 <2. Overall structure>
The configuration of the semiconductor package 10B according to the third embodiment will be described with reference to FIGS. 21 and 22.

第３実施形態に係る半導体パッケージ１０Ｂは、複数のモノポールアンテナ６０１の代わりに、複数のパッチアンテナ６０７を備える点で、第１実施形態に係る半導体パッケージ１０と異なる。 The semiconductor package 10B according to the third embodiment is different from the semiconductor package 10 according to the first embodiment in that a plurality of patch antennas 607 are provided instead of the plurality of monopole antennas 601.

すなわち、本実施形態では、第３高周波用ビア５０３のそれぞれは、パッチアンテナ６０７のそれぞれに接続されている。本実施形態では、方形同軸線路ＬＬにより構成された給電線路を分岐させた後、各分岐線路から垂直方向に給電線路を延伸している。そのため、第３低誘電率層５０２の上面に並列接続用の給電線路を設ける必要がない。すなわち、第３低誘電率層５０２の上面には、アンテナ素子だけを配置すればよいため、用いるアンテナ方式に特に制限がない。よって、モノポールアンテナ６０１の代わりにパッチアンテナ６０７を用いることができる。 That is, in the present embodiment, each of the third high frequency vias 503 is connected to each of the patch antennas 607. In the present embodiment, after the feeding line composed of the square coaxial line LL is branched, the feeding line is extended in the vertical direction from each branch line. Therefore, it is not necessary to provide a feeding line for parallel connection on the upper surface of the third low dielectric constant layer 502. That is, since only the antenna element needs to be arranged on the upper surface of the third low dielectric constant layer 502, there is no particular limitation on the antenna method to be used. Therefore, the patch antenna 607 can be used instead of the monopole antenna 601.

上述した第３実施形態によれば、第１実施形態と同様の効果を奏するとともに、各パッチアンテナ６０７へ垂直方向から給電できるため、各パッチアンテナ６０７の全面積をアンテナとして有効利用できる。 According to the third embodiment described above, the same effect as that of the first embodiment can be obtained, and since power can be supplied to each patch antenna 607 from the vertical direction, the entire area of each patch antenna 607 can be effectively used as an antenna.

（他の実施形態）
（ａ）上記各実施形態では、高周波平面線路４０２とアンテナ素子とを接続する接続線路を、２個のビアを垂直に接続して構成していたが、３個以上のビアを垂直に接続して構成してもよい。この場合、上下のビア間のそれぞれに、接続円板５０４を形成すればよい。 (Other embodiments)
(A) In each of the above embodiments, the connection line connecting the high-frequency flat line 402 and the antenna element is configured by vertically connecting two vias, but three or more vias are vertically connected. May be configured. In this case, a connecting disk 504 may be formed between the upper and lower vias.

（ｂ）上記各実施形態では、各第１高周波用ビア３０５を１つのビアで構成しているが、本開示はこれに限定されるものではない。図１６に示すように、接続線路と同様に、第１高周波用ビア３０５を、下側高周波用ビア３０５ａと、上側高周波用ビア３０５ｂと、垂直ビア用接続円板３０５ｃと、から構成されていてもよい。また、第１高周波用ビア３０５を、３個以上のビアを垂直に接続して構成してもよい。この場合、上下のビア間のそれぞれに、垂直ビア用接続円板３０５ｃを形成すればよい。 (B) In each of the above embodiments, each first high frequency via 305 is composed of one via, but the present disclosure is not limited to this. As shown in FIG. 16, the first high-frequency via 305 is composed of a lower high-frequency via 305a, an upper high-frequency via 305b, and a vertical via connection disk 305c, similarly to the connecting line. May be good. Further, the first high frequency via 305 may be configured by vertically connecting three or more vias. In this case, a connecting disk 305c for vertical vias may be formed between the upper and lower vias.

１０，１０Ａ，１０Ｂ…半導体パッケージ、１０２…高周波用パッド、１０５…半導体素子、３０３…第１低誘電率層、３０４…第１グランドビア、３０５…第１高周波用ビア、４０２…高周波平面線路、４０３…第２低誘電率層、４０５…第２グランドビア、４０６…第２高周波用ビア、５０３…第３高周波用ビア、５０４…接続円板、６０１…モノポールアンテナ、ＬＬ…方形同軸線路。 10, 10A, 10B ... Semiconductor package, 102 ... High frequency pad, 105 ... Semiconductor element, 303 ... First low dielectric constant layer, 304 ... First ground via, 305 ... First high frequency via, 402 ... High frequency plane line, 403 ... 2nd low dielectric constant layer, 405 ... 2nd ground via, 406 ... 2nd high frequency via, 503 ... 3rd high frequency via, 504 ... connection disk, 601 ... monopole antenna, LL ... square coaxial line.

Claims (6)

高周波信号を出力及び入力し、且つ、前記高周波信号を処理するように構成された半導体素子（１０５）と、
前記半導体素子の集積回路面に設けられ、前記高周波信号が出力及び入力するように構成された接続端子（１０２）と、
前記集積回路面の上方に配置され、第１の誘電体層（３０３）と第２の誘電体層（４０３）とを含む誘電体層（３０３，４０３，５０２）と、
前記誘電体層の上面に配置された少なくとも１つのアンテナ素子（６０１）と、
前記誘電体層内に配置され、前記少なくとも１つのアンテナ素子と前記接続端子との間を接続し、前記少なくとも１つのアンテナ素子へ前記高周波信号を供給するように構成された給電線路（３０５，ＬＬ，４０６，５０４，５０３）と、を備え、
前記給電線路は、前記接続端子に接続されて前記集積回路面から垂直方向に立ち上がった垂直線路（３０５）と、前記垂直線路に接続された方形同軸線路（ＬＬ）と、を含み、
前記方形同軸線路（ＬＬ）は、第１のグランド層（３０２）と、前記第１の誘電体層と、平面線路（４０２）と、前記第２の誘電体層と、第２のグランド層（５０１）とが、順に、前記集積回路面に垂直な方向に積層された積層体と、前記平面線路を囲むように配置された複数のグランドビア（３０４，４０５）と、を備え、前記平面線路は、前記垂直線路に接続されており、前記複数のグランドビアの各々は、前記垂直な方向に延伸して、前記第１のグランド層と前記第２のグランド層とに接続されている、
半導体パッケージ。 A semiconductor device (105) configured to output and input a high-frequency signal and process the high-frequency signal.
A connection terminal (102) provided on the integrated circuit surface of the semiconductor element and configured to output and input the high frequency signal.
A dielectric layer (303, 403, 502) arranged above the integrated circuit surface and including a first dielectric layer (303) and a second dielectric layer (403).
With at least one antenna element (601) arranged on the upper surface of the dielectric layer,
A feeding line (305, LL) arranged in the dielectric layer, connecting between the at least one antenna element and the connecting terminal, and supplying the high frequency signal to the at least one antenna element. , 406, 504, 503), and
The feeding line includes a vertical line (305) connected to the connection terminal and rising vertically from the integrated circuit surface, and a square coaxial line (LL) connected to the vertical line.
The square coaxial line (LL) includes a first ground layer (302), a first dielectric layer, a flat line (402), a second dielectric layer, and a second ground layer (the second ground layer). 501), in order, includes a laminated body laminated in a direction perpendicular to the integrated circuit surface, and a plurality of ground vias (304,405) arranged so as to surround the flat line. Is connected to the vertical line, and each of the plurality of ground vias extends in the vertical direction and is connected to the first ground layer and the second ground layer.
Semiconductor package. 前記給電線路は、銅及び／又は密着層で構成されている、
請求項１に記載の半導体パッケージ。 The feeding line is composed of copper and / or a close contact layer.
The semiconductor package according to claim 1. 前記少なくとも１つのアンテナ素子は、前記方形同軸線路の上方に配置されており、
前記給電線路は、前記平面線路から前記垂直な方向に立ち上がり、前記平面線路と前記少なくとも１つのアンテナ素子との間に接続された少なくとも１つの接続線路（４０６，５０４，５０３）を含む、
請求項１又は２に記載の半導体パッケージ。 The at least one antenna element is arranged above the square coaxial line.
The feeding line includes at least one connecting line (406,504,503) rising from the flat line in the vertical direction and connected between the flat line and the at least one antenna element.
The semiconductor package according to claim 1 or 2. 前記少なくとも１つの接続線路の各々は、第１ビア（４０６）と、第２ビア（５０３）と、接続円板（５０４）と、を含み、
前記第１ビアと前記第２ビアは、前記接続円板を挟んで積層されている、
請求項３に記載の半導体パッケージ。 Each of the at least one connecting line includes a first via (406), a second via (503), and a connecting disk (504).
The first via and the second via are laminated so as to sandwich the connecting disk.
The semiconductor package according to claim 3. 前記少なくとも１つのアンテナ素子は、第１のアンテナ素子（６０１）と、第２のアンテナ素子（６０１）と、を含み、
前記少なくとも１つの接続線路は、前記第１のアンテナ素子に接続される第１の接続線路（４０６，５０４，５０３）と、前記第２のアンテナ素子に接続される第２の接続線路４０６，５０４，５０３）と、を含み、
前記平面線路は、前記垂直線路に接続された共通線路（４０２ａ）と、前記共通線路から分岐した第１の分岐線路（４０２ｂ）と第２の分岐線路（４０２ｃ）とを含み、前記第１の分岐線路は、前記第１の接続線路に接続され、前記第２の分岐線路は、前記第２の接続線路に接続されており、前記第１の分岐線路の長さは、前記第２の分岐線路の長さと等しい、
請求項３又は４に記載の半導体パッケージ。 The at least one antenna element includes a first antenna element (601) and a second antenna element (601).
The at least one connecting line includes a first connecting line (406,504,503) connected to the first antenna element and a second connecting line 406,504 connected to the second antenna element. , 503), including
The flat line includes a common line (402a) connected to the vertical line, a first branch line (402b) and a second branch line (402c) branched from the common line, and the first branch line (402c). The branch line is connected to the first connecting line, the second branch line is connected to the second connecting line, and the length of the first branch line is the second branch. Equal to the length of the track,
The semiconductor package according to claim 3 or 4. 前記垂直線路（３０５）は、第１垂直ビア（３０５ａ）と、第２垂直ビア（３０５ｂ）と、垂直ビア用接続円板（３０５ｃ）と、を含み、
前記第１垂直ビアと前記第２垂直ビアは、前記垂直ビア用接続円板を挟んで積層されている、
請求項１〜５のいずれか１項に記載の半導体パッケージ。 The vertical line (305) includes a first vertical via (305a), a second vertical via (305b), and a connecting disk for vertical vias (305c).
The first vertical via and the second vertical via are laminated so as to sandwich the connecting disk for the vertical via.
The semiconductor package according to any one of claims 1 to 5.
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