JP2021132092A

JP2021132092A - 半導体発光素子アレイ

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Publication number: JP2021132092A
Application number: JP2020026001A
Authority: JP
Inventors: 昭浩若原; Akihiro Wakahara
Original assignee: Toyohashi University of Technology NUC
Current assignee: Toyohashi University of Technology NUC
Priority date: 2020-02-19
Filing date: 2020-02-19
Publication date: 2021-09-09
Anticipated expiration: 2040-02-19
Also published as: JP7398794B2

Abstract

【課題】モノリシックマイクロＬＥＤアレイを集積化する際に課題となる、高電流密度による配線の信頼性の低下等の配線問題を解決した構成のマイクロＬＥＤアレイを提供する。【解決手段】本モノリシックマイクロＬＥＤアレイの発光部を搭載した基板と、制御信号回路とドライブ回路を一対で構成した駆動回路部を搭載した基板とを配線を介さずに一体形成する。ドライブ回路に、縦型構造のトランジスタを採用することで、微細配線を使用せずに、ＬＥＤアレイへ駆動電流を供給する構造が可能となる。【選択図】図１

Description

本発明は、半導体発光素子アレイに関し、特に、発光部と駆動回路を一体化したモノリシックマイクロＬＥＤアレイの集積化に関する。モノリシックマイクロＬＥＤアレイは、微小（１０〜１００μｍ角）なＬＥＤセルを２次元マトリックス状に集積化し、配置したものである。

ＬＥＤは、電気エネルギーを光に変換する固体素子の一種であって、ｎ型半導体層とｐ型半導体層との間に介在する活性層を含み、二つのドーピング層間に電圧が印加されると、電子や正孔などのキャリアが活性層に集中し、活性層内で再結合するときに、各々が持っていたエネルギーよりも小さなエネルギーとなり、その時に生じた余分なエネルギーが光エネルギーに変換されて発光する原理を用いている。ＬＥＤは、比較的低い電圧で駆動が可能であると共に、高いエネルギー効率により発熱が低いという特徴を有する。ＬＥＤは、様々なタイプに製造されるが、これらの様々なタイプのうち、モノリシックマイクロＬＥＤアレイは、一つのウエハー上に複数のマイクロＬＥＤピクセルを形成したものである（特許文献１参照）。

モノリシックマイクロＬＥＤアレイは、高輝度・低消費電力を特徴とし、ＬＣＤ（液晶ディスプレイ）やＯＬＥＤ（有機エレクトロルミネッサンス）のディスプレイを置き換える次世代表示素子として大きな注目を集めており、今後急速に市場が立ち上がることが予測されている。モノリシックマイクロＬＥＤアレイはディスプレイ応用のみならず、投射型プロジェクタや、自動車の照明や表示機など幅広い分野への展開が期待されており、さらに、ＬＥＤ照明は水銀含有量がなく、長寿命などの特徴を持ち、将来的には白熱灯、蛍光灯、高圧ナトリウム灯などの伝統的な街路灯に置き換わると考えられている。そうした中、モノリシックマイクロＬＥＤを光源に使用した投影機器の製品化の動きが高まっている。モノリシックマイクロＬＥＤはＯＬＥＤと同じ自発光デバイスであるため光の利用効率が優れていること、それによりコントラスト比が高く保てる点は共通しているが、高発光効率と長寿命の点で優れている。高輝度・低消費電力・高精細というメリットも相まって、モノリシックマイクロＬＥＤを光源に用いる投影デバイスの用途を拡大させる動きが高まっている（特許文献２参照）。

一つのウエハー上に複数のマイクロＬＥＤピクセルを形成することによってモノリシックマイクロＬＥＤアレイを製造する場合、従来は、チップ製造工程を通じて各ピクセルにｐ極とｎ極の２端子を形成した後、信号ラインの縦横軸に配列して駆動していた。この場合、各マイクロＬＥＤピクセルに対して駆動電流印加配線が多数混在し、モノリシックマイクロＬＥＤアレイのサイズが大きくなってしまうことが課題になっている。小型化するためには、駆動電流印加配線の細線化が必要となるが、エレクトロマイグレーションによる配線の断裂が懸念される。

特開２０１３−２１１４４３号広報特開２０１６−１１０１３１号広報特開２０１７−８０９６３号広報

ＬＥＤディスプレイでは、単体で製作したＬＥＤチップを実装時に２次元マトリックス状に配置しており、それぞれのＬＥＤチップに電流を供給するための駆動電流印加配線が必要である。ＬＥＤチップを集積化しＬＥＤアレイとする場合、駆動電流印加配線が多数混在し、ＬＥＤセル数が増大すると、配線長が長大となり、このため小型化が困難であるという問題があった。これまで、ＬＥＤアレイチップと各配線材を別基板とし対向させた電極パッドを介して接続することで小型化することが提案されている（特許文献３参照）。

しかしながら、モノリシックマイクロＬＥＤでは、更なる集積化が進みＬＥＤセル数が増大することにより、駆動電流を印加するための配線が多数混在し、配線長が長大となり、かつ集積化のために細線化が必要になる。高輝度発光の必要からＬＥＤに供給すべき電流は多大になる上、ＬＥＤの集積度を高めて解像度を向上させようとすると、配線に流れる電流密度は大幅に増加する。単純な金属微細配線では高密度電流によるエレクトロマイグレーションによる影響が危惧される。エレクトロマイグレーションとはＩＣ内部の金属配線に電流（電子）が流れることにより配線の金属原子が移動する現象である。電子が金属原子に衝突することにより空孔が生じ、条件により金属原子が密集する場合には配線が断裂を起こす。そうした配線の信頼性の低下が懸念されデバイスを実現する上で大きな問題となる。

本発明は、上記諸点にかんがみてなされたものであって、その目的は、高電流密度による配線問題を解決する半導体発光素子アレイを提供することである。

そこで、本発明者らは、鋭意研究の結果、高電流密度でもなお配線の信頼性を保つために、縦型構造を用いた駆動回路でのＬＥＤへの電流供給を提案する。ＬＥＤへの電流経路を基板に対して垂直にすることで基板上の微細配線を用いる必要はない。モノリシックマイクロＬＥＤアレイの発光部を搭載した基板と、制御信号回路とドライブ回路を別々に構成した駆動回路部を搭載した基板とを配線を介さずに一体形成することで、モノリシックマイクロＬＥＤアレイを集積化する際に課題となる、高電流密度による配線の信頼性の低下等の配線問題を解決することができる。

すなわち、本発明の半導体発光素子アレイは、複数の半導体発光素子を２次元的に配置した発光部と、複数の半導体スイッチング素子を２次元的に配置したスイッチング部からなる半導体発光素子アレイである。前記発光部は、第１の半導体基板上に複数の半導体発光素子が形成され、第１の半導体基板の表面に半導体発光素子を駆動するための第１及び第２の駆動電極を有し、第１の半導体基板の裏面に発光面を有している。前記スイッチング部は、第２の半導体基板上に複数の半導体スイッチング素子が形成され、複数の半導体スイッチング素子は、各々第１及び第２の電極及び、第１及び第２の電極間に流れる電流をＯＮ／ＯＦＦする第３の電極を有し、半導体スイッチング素子の第１及び第３の電極は第２の半導体基板の表面に形成され、半導体スイッチング素子の第２の電極は第２の半導体基板の裏面に形成される。

第１の半導体基板の表面に形成された半導体発光素子の第１の駆動電極と、第２の半導体基板の表面に形成された半導体スイッチング素子の第１の電極は対向して配置されており、第１の半導体基板の表面に形成された、半導体発光素子の所定の第１の駆動電極と第２の半導体基板の表面に形成された半導体スイッチング素子の所定の第１の電極とが電気的に接続されている。

本発明では、駆動回路一体型のモノリシックマイクロＬＥＤアレイとして構成されており、複数の半導体発光素子が形成された第１の半導体基板と、複数の半導体スイッチング素子が形成された第２の半導体基板の対向する電極間を、フリップチップボンディング等を用いて、電気的に直接接続することにより、ＬＥＤの集積化による、モノリシックマイクロＬＥＤアレイチップ内の駆動電流の配線長を大幅に短縮でき、また、細線化による配線抵抗増大による駆動電流低下が抑制できる構成が可能となる。

実施例による、マイクロＬＥＤアレイとＬＥＤ駆動電流制御回路基板の概略図である。マイクロＬＥＤアレイ（８×８）駆動用回路図である。一画素分の駆動用回路図である。メサエッチング後のＬＥＤアレイ基板（第１の基板）の概略図である。Ｂ（ボロン）イオン注入後のＬＥＤアレイ基板（第1の基板）の概略図である。ＬＥＤ駆動基板（第２の基板）の概略図である外部量子効率の測定結果である。ｎＭＯＳＦＥＴのＩＤ−ＶＤＳ特性である。ｎＭＯＳＦＥＴのＩＤ−ＶＧＳ特性である。ＶＭＯＳＦＥＴのＩＤ−ＶＤＳ特性である。ＶＭＯＳＦＥＴのＩＤ−ＶＧＳ特性である。

以下、本発明による実施の形態を図面に基づいて説明する。図１は、ＬＥＤアレイ一体型基板の要部構成を概略的に示すものである。第１の半導体基板１は、基板上の発光部には複数の半導体発光素子を形成している。第１の半導体基板の表面に半導体発光素子を駆動するための第１の駆動電極３及び第２の駆動電極４を有し、第１の半導体基板の裏面に発光面５を有している。第２の半導体基板２には、スイッチング部が形成されるものであり、このスイッチング部は、半導体スイッチング素子２０（縦型構造のＶＭＯＳＦＥＴ又はＵＭＯＳＦＥＴ）及び半導体制御素子２１（ｎＭＯＳＦＥＴ）の一対からなる複数の半導体スイッチングセルのよって形成されている。

第１の半導体基板１と、複数の半導体スイッチング素子が形成された第２の半導体基板２は、それぞれ表面を対向して配置するとともに、対向する第１の駆動電極３と第２の電極７間を、フリップチップボンディング等を用いて、電気的に直接接続し第２の半導体基板から第１の半導体基板のＬＥＤアレイへＬＥＤ駆動電流２２が供給される。

図２は本発明の半導体発光素子アレイの回路例であり、図３は、一画素分の駆動回路の例である。半導体発光素子アレイに、前記複数の半導体スイッチングセルがｍ行ｎ列（ただし、ｍ、ｎは２以上の自然数）に２次元配列し、前記複数の半導体スイッチングセルの当該半導体制御素子の第２の電極１０（図１参照）のうち各列のｍ個に第１の制御電圧を印加する。前記複数の半導体スイッチングセルの当該半導体制御素子の第３の電極１１（図１参照）のうち各行のｎ個に第２の制御電圧を印加する。

次に各基板の構成を実施例として詳述する。
第１の半導体基板１はＧａＮ基板を用い、基板上の発光部５には複数の半導体発光素子を形成している。第１の半導体基板の表面に半導体発光素子を駆動するための第１の駆動電極（以下、「ＬＥＤアレイの駆動電極」と称する場合がある。）３及び第２の駆動電極４を有し、第１の半導体基板の裏面に発光面５を有している。図４，５は、ＬＥＤアレイの基板を示している。図４はメサエッチング後の概略図であり、図５はＢ（ホウ素）イオン注入後の概略図である。図４を参照して説明する。ＭＯＳＦＥＴとの一体化のために、電極のサイズを増加させる必要性から、Ｂ（ホウ素）イオン注入構造のＧａＮ−マイクロＬＥＤアレイとした。Ｂイオン注入構造ＧａＮ−マイクロＬＥＤアレイ作製にあたって本実施例では、エッチングと電極形成に関しては一般的なＬＥＤプロセスを用いた。基板には、サファイア基板上（ＰＳＳ）に成長した波長４６０ｎｍの２インチＧａＮ−ＬＥＤウエハーを用いた。基板はｐ型ＧａＮ層１０２の厚さが３００ｎｍ、ＩｎＧａＮ層１０３の厚さが１００ｎｍ、ｎ型ＧａＮ層１０４の厚さが５μｍ、サファイア層１０５が４００μｍである。この基板を用いた作製プロセスを以下に示す。

サファイア基板上ＧａＮ−ＬＥＤウエハーをブレードダイシングで１０ｍｍ角にチップ化した。その後プロセス前処理としてアセトンを用いた有機洗浄と、ＳＰＭ（硫酸過水）を用いて洗浄を行った。メサ構造形成は、ポジ型レジストＴＨＭＲ−ｉＰ３１００（東京応化工業株式会社製）を用いてフォトリソグラフィを行い、素子分離を行うためにＩＣＰ−ＲＩＥ（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄＰｌａｓｍａ−ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）を用いてｎ型ＧａＮ層１０４を露出させる。ｐ型ＧａＮ層１０２とＩｎＧａＮ層１０３の合計膜厚は４００ｎｍであるため、エッチング深さが５００ｎｍを超えるように３分間エッチングを行った。エッチング後、段差系を用いた実測値は６５０ｎｍであり、エッチングレートは３．６１ｎｍ／ｍｉｎとした。

Ｂイオン注入用保護膜形成は、イオン注入時のイオンの衝突による氷面の保護と、イオン注入後の結晶性回復アニール時の窒素抜けを防ぐために、ＬＰ−ＣＶＤ（Ｌｏｗ−ＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて５０ｎｍのＳｉＯ_２を堆積した。Ｂイオン注入については、ポジ型レジストＯＦＰＲ８６００５２ｃｐ（東京応化株式会社製）を用いてフォトリソグラフィを行い、露出したｐ型ＧａＮ領域に、イオン注入を行った。イオン注入の際には８インチのＳｉウエハーをハンドリングウエハとして用い、ＧａＮ−ＬＥＤ基板をＳｉチップで押さえつけて固定する。イオン注入後、ＳＰＭによってレジストを剥離する。レジストは３０分間ＳＰＭに浸すことで容易に剥離が可能であった。

結晶性回復アニールについては、イオン注入後にＮ_２雰囲気中で結晶性回復アニールを行った。Ｂイオンの活性化を比較するために、温度は７００℃と１０００℃でそれぞれ５分間アニールを行った。ｎ電極１０１、ｐ電極１００の形成については、金属はｐ型、ｎ型ＧａＮ層とコンタクトが取れる材料を選択した。また、サファイア基板側から光を取り出すため、透過が生じない膜厚設計とした。ネガ型レジストＡＺ５２１４Ｅ（Ｃｌａｒｉａｎｔ社製）を用いてフォトリソグラフィを行い、レジストの残留物と自然酸化膜を除いた後、電子線真空蒸着装置を用いて、ｎ型ＧａＮ層１０４の電極としてＴｉ（３０ｎｍ）／Ａｌ（３０ｎｍ）／Ｔｉ（３０ｎｍ）／Ａｕ（５０ｎｍ）を堆積した。その後、アセトンによるリフトオフプロセスを経て電極パターンを形成した。同様の手順でｐ型ＧａＮ層１０２の電極としてＮｉ（５ｎｍ）／Ａｇ（１５０ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（３０ｎｍ）を堆積した。

図５を参照して説明する。図５はＢイオン注入後の概略図である。ｐ型層をエッチングしてメサ構造を形成したが、ＬＥＤ表面にメサエッチングによる段差があると、接合時に必要となるクリーム半田がｎ電極１０１側に流れてリーク電流が生じることや、１００μｍ以下のｐ電極１００との接合では接地面積が小さいため、放熱性が悪いなどの懸念点がある。さらにｐ電極１００とＭＯＳＦＥＴとの界面に金属反射膜を堆積することが困難となる。そこでＢ（ボロン）イオン注入１０６を用いて平坦な構造のマイクロＬＥＤアレイを作製した。従来はメサ領域よりもｐ電極１００のサイズを大きくすることができなかったが、Ｂイオン注入構造ではその制限はなくなるため、ｐ電極１００のサイズを増加させて、ｐ電極１００自体を反射膜として用いた。また、ｐ電極のサイズが増加することによって接地面積が増加し、放熱性が増加した。Ｂイオン注入構造ＧａＮ−マイクロＬＥＤアレイをプローバシステムとフォトダイオードを用いて外部量子効率測定を行った。なお、図７は外部量子効率測定結果を示す。電流注入時にチップからの発光が確認された。外部量子効率とは，ＬＥＤに流す電子の個数（電流）に対して，ＬＥＤチップやパッケージ外に出てくる光子の個数を割合で示したものである。

図６にＬＥＤ駆動基板の概略図を示す。図１とともに参照して説明すると、第２の半導体基板２はＳｉ基板を用い、基板上のスイッチング部は、半導体スイッチング素子２０（縦型構造のＶＭＯＳＦＥＴ）及び半導体制御素子２１（ｎＭＯＳＦＥＴ）の一対からなる複数の半導体スイッチングセル（図２、図３参照）を形成する。駆動方法には、有機ＬＥＤ（ＯＬＥＤ）などの駆動方法に用いられ、消費電力が低く高精細化に適したアクティブマトリックス法を採用した。駆動回路一画素分を、スイッチング用のトランジスタ２０７と駆動用のトランジスタ２０６の二つのトランジスタで構成する。駆動用トランジスタには、プレーナ型ＭＯＳＦＥＴよりも大電流を流すことができるパワーＭＯＳＦＥＴを用い、その中でも小型化に向いたＶ溝トレンチゲート型ＭＯＳＦＥＴ（ＶＭＯＳＦＥＴ）を採用した。ＶＭＯＳＦＥＴは、ゲート部分に電圧が印加されるとゲート直下にチャネルが形成され、ドレインからソースへ縦方向にＬＥＤ駆動電流２２が流れる。そのため、プレーナ型のものよりもチャネル面積を大きくすることができ大電流を流すことが可能である。この駆動回路の特徴としては、前述のように第２の電極７とＬＥＤアレイの駆動電極３とを直接接合することで配線を介さずＶＭＯＳＦＥＴからＬＥＤアレイへ直接電流を供給する構造となっている。

Ｖ溝トレンチゲート型ＭＯＳＦＥＴの形成には電流経路が基板に垂直となるパワーＭＯＳＦＥＴはバルクＳｉ基板上では実現不可能なため、ｐ−／ｎ＋−Ｓｉ基板を使用した。アンチモンドープのＳｉ−ｎ＋基板２０３上にボロンドープのＳｉ−ｐ−層２０４がエピタキシャル成長されたエピタキシャル基板を使用した。これはｎ＋−Ｓｉウエハー上にエピタキシャル成長によってｐ−−Ｓｉが形成されており、２層構造を持つ基板である。

Ｓｉ層上にＭＯＳＦＥＴ作製プロセスを行う前に基板表面に付着している有機物や金属イオンなどの除去を行う必要がある。そこで本発明ではアライメントマーク形成後、ＳＰＭによる有機物及び金属イオン除去、ＨＰＭ（塩酸過水）によるコンタミネーションの除去、希フッ酸による自然酸化膜処理を行なった。また各酸化膜堆積工程前と不純物拡散工程前にもＳｉ界面の不純物を減らすため、同様の洗浄工程を行った。また、ゲート酸化前処理においてゲート部分（Ｖ溝）の形成にＫＯＨ（水酸化カリウム）を用いたため、Ｋコンタミネーションが懸念されるため、ＨＰＭによる洗浄を行った。ＭＯＳＦＥＴを同一基板上で集積するには各素子間の電気的絶縁が必要となる。そこでＳｉ層上に熱酸化を１８０ｍｉｎ．行い、フィールド酸化膜（ＳｉＯ_２）２０２を約６００ｎｍ成長させた。

フィールド酸化膜成長後、ＭＯＳＦＥＴを駆動するためのアクティブ領域（ｎ＋領域）１５が必要となる。そこでフォトリソグラフィによるアクティブ領域形成のための窓開けを行った。レジスト塗布を行った後、露光、現像・リンスを行うことで露光箇所以外の部分のレジストを除去した。その後、プラズマドライクリーナを用いて酸化膜表面の親水化処理を行い、ＢＨＦ（バッファードフッ酸）を用いアクティブ領域となる酸化膜除去を行った。その後、リン拡散炉にて不純物のリン（Ｐ）を拡散させ、アクティブ領域形成を形成した。

ＶＭＯＳＦＥＴにおけるゲート部分のＶ型トレンチを形成するために、まずエッチングの際のマスクとしてＬＰ−ＣＶＤにて酸化膜（ＳｉＯ_２）２０１を約３００ｎｍ堆積する。その後フォトリソグラフィを行い、Ｖ溝の開口部のパターンをパターニングする。その後、プラズマドライクリーナを用いて酸化膜表面の親水化処理を行い、ＢＨＦを用いゲート領域となる酸化膜除去を行った。その後、ＳＰＭ処理にて、パターニングの際のレジストを剥離し、５５℃、２０ｗｔ．％のＫＯＨ水溶液で２５分エッチングすることでゲート部分のＶ溝を形成した。

ゲート部分のＶ溝形成の際のマスクＬＰ−ＣＶＤ酸化膜をＢＨＦを用いすべて除去したのち、酸化前洗浄を行った。本発明では、沸騰させた超純水による洗浄とＨＰＭを二回行うことでゲート表面のＫ汚染を除去した。その後、ゲート酸化膜１６をウェット酸化法により９００°Ｃ／６０ｍｉｎ．行うことで酸化膜を約１００ｎｍ堆積させた。

アクティブ領域とＡｌ−Ｓｉ電極のコンタクトを取るために、フォトリソグラフィを行いパターニングを施し、ＢＨＦを用い酸化膜除去を行なった。その後、ＳＰＭ処理にて、パターニングの際のレジストを剥離し、マルチターゲットスッパタにてＡｌ−Ｓｉを約１μｍチップ全面に蒸着した。

マルチターゲットスパッタにて蒸着したＡｌ−Ｓｉにフォトリソグラフィを行いパターニングを施し、Ｈ_３ＰＯ_４、ＣＨ_３ＣＯＯＨ、ＨＮＯ_３の混合液を用いてエッチングを行なった。これにより、Ａｌ−Ｓｉ電極及び配線部以外の不要な金属を除去した。その後、有機洗浄を行いパターニングの際のレジストを除去した。

本発明で作製するＶＭＯＳＦＥＴはドレイン電極８をチップの裏面に形成する必要があるため、チップ表面の前面保護膜としてレジストを塗布し、その後抵抗加熱によって約３００ｎｍ、Ａｌを蒸着させた。その後、保護用のレジストを有機洗浄にて除去した。

図８に作製したｎＭＯＳＦＥＴの出力特性を、図９に伝達特性を示す。理想的なｎ型ＭＯＳＦＥＴの出力特性が見られ、ゲート電圧によるドレイン電流の制御ができている。図１０に作製したＶＭＯＳＦＥＴのＩＤ−ＶＤＳ特性を、図１１にＩＤ−ＶＧＳ特性をそれぞれ示す。図１０よりゲート電圧によるドレイン電流の制御は見て取れるため、ＶＭＯＳＦＥＴ動作の実現は達成した。次にＶＧＳ＝５Ｖ、ＶＤＳ＝４Ｖにおいて目標としていた電流値２０ｍＡを達成していることがグラフから読み取れ、目的としていた許容電流を達成できた。

以上説明したように、第１の半導体基板１と、第２の半導体基板２とに必要な特性は満足しており、対向する電極間を、フリップチップボンディング等を用いて、電気的に直接接続することで、微細配線を使用せずに、ＬＥＤアレイへ駆動電流を供給する構造が可能となる。また、上記実施形態においては、半導体スイッチング素子としてＶＭＯＳＦＥＴを使用したが、同じく縦型構造のＵＭＯＳＦＥＴを採用してもよい。

なお、上記の実施形態及び実施例は、本発明の一例を示すものであって、本発明がこれらの構成に限定されるものではない、従って、第１の基板１及び第２の基板２の作製プロセスについては、適宣変更することは可能である。

１第１の半導体基板（ＧａＮ基板）
２第２の半導体基板（Ｓｉ基板）
３第１の駆動電極（アノード）
４第２の駆動電極（カソード）
５ＬＥＤ発光面
６第１の電極（半導体スイッチング素子）
７第２の電極（半導体スイッチング素子）
８第３の電極（半導体スイッチング素子）
９第１の電極（半導体制御素子）
１０第２の電極（半導体制御素子）
１１第３の電極（半導体制御素子）
１２ｐ層
１３ｎ層
１５ｎ＋領域
１６ゲート酸化膜
２０半導体スイッチング素子
２１半導体制御素子
２２ＬＥＤ駆動電流
１００ｐ電極
１０１ｎ電極
１０２ｐ−ＧａＮ層
１０３Ｉｎ−ＧａＮ層
１０４ｎ−ＧａＮ層
１０５Ｓａｐｐｈｉｒｅ層
１０６Ｂイオン注入
２０１ＳｉＯ_２層
２０２ＳｉＯ_２層
２０３ｎ＋層
２０４ｐ−層
２０６ＶＭＯＳ部
２０７ｎＭＯＳ部

Claims

複数の半導体発光素子を２次元的に配置した発光部と、複数の半導体スイッチング素子を２次元的に配置したスイッチング部からなる半導体発光素子アレイであって、
前記発光部は、第１の半導体基板上に複数の半導体発光素子が形成され、第１の半導体基板の表面に半導体発光素子を駆動するための第１及び第２の駆動電極を有し、第１の半導体基板の裏面に発光面を有し、
前記スイッチング部は、第２の半導体基板上に複数の半導体スイッチング素子が形成され、複数の半導体スイッチング素子は、各々第１及び第２の電極及び、第１及び第２の電極間に流れる電流をＯＮ／ＯＦＦする第３の電極を有し、半導体スイッチング素子の第１及び第３の電極は第２の半導体基板の表面に形成され、半導体スイッチング素子の第２の電極は第２の半導体基板の裏面に形成され、
第１の半導体基板の表面に形成された半導体発光素子の第１の駆動電極と、第２の半導体基板の表面に形成された半導体スイッチング素子の第１の電極が対向して配置され、
第１の半導体基板の表面に形成された、半導体発光素子の所定の第１の駆動電極と第２の半導体基板の表面に形成された半導体スイッチング素子の所定の第１の電極とが電気的に接続されていることを特徴とする半導体発光素子アレイ。
複数の半導体発光素子を２次元的に配置した発光部と、複数の半導体スイッチングセルを２次元的に配置したスイッチング部からなる半導体発光素子アレイであって、
前記発光部は、第１の半導体基板上に複数の半導体発光素子が形成され、第１の半導体基板の表面に半導体発光素子を駆動するための第１及び第２の駆動電極を有し、第１の半導体基板の裏面に発光面を有し、
前記スイッチング部は、第２の半導体基板上に縦型構造の半導体スイッチング素子及び半導体制御素子（ｎＭＯＳ）の一対からなる複数の半導体スイッチングセルが形成され、各々半導体スイッチング素子は第１及び第２の電極及び、第１及び第２の電極間に流れる電流をＯＮ／ＯＦＦする第３の電極を有し、半導体スイッチング素子の第１及び第３の電極は第２の半導体基板の表面に形成され、半導体スイッチング素子の第２の電極は第２の半導体基板の裏面に形成され、
半導体制御素子は第１及び第２の電極及び、第１及び第２の電極間の電位差を制御する第３の電極を有し、第１、第２及び第３の電極は第２の半導体基板の表面に形成され、半導体制御素子の第１の電極と半導体スイッチング素子の第３の電極が電気的に接続され、半導体制御素子の第３の電極及び第２の電極は、それぞれ第１及び第２の制御線に接続され、
第１の半導体基板の表面に形成された半導体発光素子の第１の駆動電極と、第２の半導体基板の表面に形成された半導体スイッチング素子の第１の電極が対向して配置され、第１の半導体基板の表面に形成された、半導体発光素子の所定の第１の駆動電極と第２の半導体基板の表面に形成された半導体スイッチング素子の所定の第１の電極とが電気的に接続されていることを特徴とする半導体発光素子アレイ。
前記半導体発光素子アレイは、前記複数の半導体スイッチングセルがｍ行ｎ列（ただし、ｍ、ｎは２以上の自然数）に２次元配列され、前記複数の半導体スイッチングセルの当該半導体制御素子の第２の電極のうち各列のｍ個に第１の制御電圧が印加され、前記複数の半導体スイッチングセルの当該半導体制御素子の第３の電極のうち各行のｎ個に第２の制御電圧が印加されることを特徴とする請求項１及び２記載の半導体発光素子アレイ。
前記半導体スイッチング素子の第２の電極に印加する電位が正の電源電圧であり、前記半導体発光素子の第２の駆動電極が接地電位であることを特徴とする請求項１〜３記載の半導体発光素子アレイ。