JP2021132059A - Multilayer ceramic electronic component, tape packaging body and circuit board - Google Patents
Multilayer ceramic electronic component, tape packaging body and circuit board Download PDFInfo
- Publication number
- JP2021132059A JP2021132059A JP2020025078A JP2020025078A JP2021132059A JP 2021132059 A JP2021132059 A JP 2021132059A JP 2020025078 A JP2020025078 A JP 2020025078A JP 2020025078 A JP2020025078 A JP 2020025078A JP 2021132059 A JP2021132059 A JP 2021132059A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- main surface
- axial direction
- electronic component
- axis direction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 120
- 238000004806 packaging method and process Methods 0.000 title claims description 3
- 229910000679 solder Inorganic materials 0.000 claims description 68
- 239000000758 substrate Substances 0.000 claims description 15
- 230000007547 defect Effects 0.000 abstract description 13
- 239000003985 ceramic capacitor Substances 0.000 description 69
- 238000005520 cutting process Methods 0.000 description 27
- 239000002199 base oil Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000007747 plating Methods 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000003921 oil Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000010304 firing Methods 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 239000005871 repellent Substances 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- DJOYTAUERRJRAT-UHFFFAOYSA-N 2-(n-methyl-4-nitroanilino)acetonitrile Chemical compound N#CCN(C)C1=CC=C([N+]([O-])=O)C=C1 DJOYTAUERRJRAT-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000009736 wetting Methods 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- BZHJMEDXRYGGRV-UHFFFAOYSA-N Vinyl chloride Chemical compound ClC=C BZHJMEDXRYGGRV-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 150000001298 alcohols Chemical class 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- DQBAOWPVHRWLJC-UHFFFAOYSA-N barium(2+);dioxido(oxo)zirconium Chemical compound [Ba+2].[O-][Zr]([O-])=O DQBAOWPVHRWLJC-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001354 calcination Methods 0.000 description 1
- 239000011575 calcium Substances 0.000 description 1
- WEUCVIBPSSMHJG-UHFFFAOYSA-N calcium titanate Chemical compound [O-2].[O-2].[O-2].[Ca+2].[Ti+4] WEUCVIBPSSMHJG-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 235000014113 dietary fatty acids Nutrition 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000003925 fat Substances 0.000 description 1
- 229930195729 fatty acid Natural products 0.000 description 1
- 239000000194 fatty acid Substances 0.000 description 1
- 150000004665 fatty acids Chemical class 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000008206 lipophilic material Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000012188 paraffin wax Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920005672 polyolefin resin Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Abstract
Description
本発明は、積層セラミック電子部品、並びにそれを備えたテープ包装体及び回路基板に関する。 The present invention relates to a laminated ceramic electronic component, and a tape package and a circuit board including the same.
積層セラミックコンデンサ等の積層セラミック電子部品は、積層された複数の内部電極を含むセラミック素体(積層体)と、当該セラミック素体の端部を覆う一対の外部電極と、を備える。積層セラミック電子部品では、典型的には、外部電極がはんだ付け等によって回路基板のランドに接続される。 A laminated ceramic electronic component such as a laminated ceramic capacitor includes a ceramic element (laminated body) including a plurality of laminated internal electrodes, and a pair of external electrodes covering an end portion of the ceramic element. In monolithic ceramic electronic components, the external electrodes are typically connected to the land of the circuit board by soldering or the like.
例えばリフロー法によって外部電極を回路基板にはんだ付けする際、特許文献1の段落0005及び図9に記載されているように、2つの外部電極に異なる大きさの力が付加され、積層セラミック電子部品がバランスを崩すことがあった。これにより、一方の外部電極が回路基板から離間して積層セラミックコンデンサが立ち上がる、いわゆるマンハッタン現象が生じることがあった。 For example, when soldering an external electrode to a circuit board by the reflow method, as described in paragraph 0005 and FIG. 9 of Patent Document 1, forces of different magnitudes are applied to the two external electrodes, and the laminated ceramic electronic component Sometimes lost balance. As a result, a so-called Manhattan phenomenon may occur in which one of the external electrodes is separated from the circuit board and the monolithic ceramic capacitor rises.
特許文献1には、上記マンハッタン現象を防止する観点から、内部電極の引き出し幅寸法及びそれに接続する外部電極を下段から上段に向けて順次減少するように形成した積層セラミック部品が記載されている。 Patent Document 1 describes a laminated ceramic component formed so that the pull-out width dimension of the internal electrode and the external electrode connected to the internal electrode are gradually reduced from the lower stage to the upper stage from the viewpoint of preventing the Manhattan phenomenon.
しかしながら、特許文献1の積層セラミック部品では、外部電極の形状のコントロールが難しく、一対の外部電極の形状がそれぞれ異なった場合、マンハッタン現象のような実装不良を防止することが難しかった。 However, in the laminated ceramic component of Patent Document 1, it is difficult to control the shape of the external electrodes, and when the shapes of the pair of external electrodes are different, it is difficult to prevent mounting defects such as the Manhattan phenomenon.
以上のような事情に鑑み、本発明の目的は、実装不良を防止することが可能な積層セラミック電子部品、並びにそれを備えたテープ包装体及び回路基板を提供することにある。 In view of the above circumstances, an object of the present invention is to provide a laminated ceramic electronic component capable of preventing mounting defects, and a tape package and a circuit board provided with the laminated ceramic electronic component.
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、第1外部電極と、第2外部電極と、を具備する。
上記セラミック素体は、第1軸方向に向いた第1主面及び第2主面と、上記第1軸に直交する第2軸方向に向いた第1端面及び第2端面と、上記第1軸及び上記第2軸に直交する第3軸方向に向いた第1側面及び第2側面と、上記第1端面又は上記第2端面に引き出され上記第1軸方向に積層された複数の内部電極と、を有する。
上記第1外部電極は、上記第1端面を覆い、上記第1主面及び上記第2主面と、上記第1側面及び上記第2側面と、に延出する。
上記第2外部電極は、上記第2端面を覆い、上記第1主面及び上記第2主面と、上記第1側面及び上記第2側面と、に延出する。
上記第1外部電極及び上記第2外部電極は、それぞれ、
上記第1軸方向に向いた第1電極主面及び第2電極主面と、
上記第2軸方向に向いた電極端面と、
上記第3軸方向に向いた第1電極側面及び第2電極側面と、を有する。
上記第1電極側面又は上記第2電極側面の少なくとも一方は、
上記第3軸方向内方に陥凹する溝状に形成され、上記電極端面又は上記第2電極主面の少なくとも一方に到達する凹部を含む。
In order to achieve the above object, the laminated ceramic electronic component according to one embodiment of the present invention includes a ceramic body, a first external electrode, and a second external electrode.
The ceramic element body includes a first main surface and a second main surface oriented in the first axial direction, a first end surface and a second end surface oriented in the second axial direction orthogonal to the first axis, and the first. A plurality of internal electrodes drawn out to the first end surface or the second end surface and laminated in the first axis direction, and the first side surface and the second side surface oriented in the third axis direction orthogonal to the axis and the second axis. And have.
The first external electrode covers the first end surface and extends to the first main surface and the second main surface, and the first side surface and the second side surface.
The second external electrode covers the second end surface and extends to the first main surface and the second main surface, and the first side surface and the second side surface.
The first external electrode and the second external electrode are respectively
The first electrode main surface and the second electrode main surface facing the first axial direction,
The electrode end face facing the second axis direction and
It has a first electrode side surface and a second electrode side surface facing in the third axial direction.
At least one of the first electrode side surface and the second electrode side surface
It is formed in a groove shape that is recessed inward in the third axial direction, and includes a recess that reaches at least one of the electrode end surface and the second electrode main surface.
この構成では、例えば第2電極主面が実装基板に対向して配置され、はんだによって第2電極主面及び電極端面が当該実装基板に接続される。この際、第1電極側面又は第2電極側面の少なくとも一方が上記凹部を有することで、上記電極端面又は上記第2電極主面の少なくとも一方から、凹部に沿って第1電極側面及び/又は第2電極側面にはんだが十分に濡れ上がることができる。これにより、第1電極側面及び/又は第2電極側面が、はんだと十分に接合される。したがって、第1外部電極及び第2外部電極における電極端面へのはんだの濡れ上がりの差異に起因するマンハッタン現象を抑制することができ、実装不良を防止することができる。 In this configuration, for example, the second electrode main surface is arranged so as to face the mounting substrate, and the second electrode main surface and the electrode end surface are connected to the mounting substrate by soldering. At this time, since at least one of the side surface of the first electrode or the side surface of the second electrode has the recess, the side surface of the first electrode and / or the first surface along the recess from at least one of the end surface of the electrode or the main surface of the second electrode. The solder can be sufficiently wetted on the side surfaces of the two electrodes. As a result, the side surface of the first electrode and / or the side surface of the second electrode are sufficiently bonded to the solder. Therefore, it is possible to suppress the Manhattan phenomenon caused by the difference in the wetting of the solder on the electrode end faces of the first external electrode and the second external electrode, and it is possible to prevent mounting defects.
上記第1電極側面又は上記第2電極側面の少なくとも一方は、
上記第3軸方向内方に陥凹する溝状にそれぞれ形成され、上記電極端面又は上記第2電極主面の少なくとも一方に到達する複数の凹部を含んでいてもよい。
これにより、はんだが、複数の凹部に沿って第1電極側面及び/又は第2電極側面のより広範囲に濡れ広がり、マンハッタン現象をより確実に抑制することができる。
At least one of the first electrode side surface and the second electrode side surface
It may include a plurality of recesses each formed in a groove shape that is recessed inward in the third axial direction and reaches at least one of the electrode end surface and the second electrode main surface.
As a result, the solder spreads over a wider area on the side surface of the first electrode and / or the side surface of the second electrode along the plurality of recesses, and the Manhattan phenomenon can be more reliably suppressed.
上記凹部は、上記第3軸方向内方に1μm以上50μm以下の深さで陥凹していてもよい。
これにより、凹部によるはんだの誘導効果をより確実に発揮させることができる。
The recess may be recessed inward in the third axial direction at a depth of 1 μm or more and 50 μm or less.
As a result, the effect of inducing the solder by the recesses can be more reliably exerted.
上記凹部の延在方向に直交する幅は、10μm以上50μm以下であってもよい。
これにより、凹部によるはんだの誘導効果をより確実に発揮させることができる。
The width orthogonal to the extending direction of the recess may be 10 μm or more and 50 μm or less.
As a result, the effect of inducing the solder by the recesses can be more reliably exerted.
例えば、上記積層セラミック電子部品の上記第1軸方向の寸法は、上記積層セラミック電子部品の上記第3軸方向の寸法より大きくてもよい。
上記セラミック素体では、実装時に特にバランスを崩しやすく、マンハッタン現象等の実装不良が起きやすい。上記セラミック素体を備えた積層セラミックコンデンサの第1電極側面又は第2電極側面の少なくとも一方に上記凹部を設けることで、実装不良を効果的に抑制することができる。
For example, the dimension of the laminated ceramic electronic component in the first axial direction may be larger than the dimension of the laminated ceramic electronic component in the third axial direction.
With the above ceramic body, the balance is particularly liable to be lost at the time of mounting, and mounting defects such as the Manhattan phenomenon are liable to occur. By providing the recesses on at least one of the side surface of the first electrode or the side surface of the second electrode of the multilayer ceramic capacitor provided with the ceramic element, mounting defects can be effectively suppressed.
本発明の他の形態に係るテープ包装体は、積層セラミック電子部品と、キャリアテープと、カバーテープと、を具備する。
上記キャリアテープは、上記積層セラミック電子部品を収容する部品収容部を有する。
上記カバーテープは、上記部品収容部を覆うように上記キャリアテープに貼り付けられる。
上記積層セラミック電子部品は、セラミック素体と、第1外部電極と、第2外部電極と、を有する。
上記セラミック素体は、第1軸方向に向いた第1主面及び第2主面と、上記第1軸に直交する第2軸方向に向いた第1端面及び第2端面と、上記第1軸及び上記第2軸に直交する第3軸方向に向いた第1側面及び第2側面と、上記第1端面又は上記第2端面に引き出され上記第1軸方向に積層された複数の内部電極と、を有する。
上記第1外部電極は、上記第1端面を覆い、上記第1主面及び上記第2主面と、上記第1側面及び上記第2側面と、に延出する。
上記第2外部電極は、上記第2端面を覆い、上記第1主面及び上記第2主面と、上記第1側面及び上記第2側面と、に延出する。
上記第1外部電極及び上記第2外部電極は、それぞれ、
上記第1軸方向に向いた第1電極主面及び第2電極主面と、
上記第2軸方向に向いた電極端面と、
上記第3軸方向に向いた第1電極側面及び第2電極側面と、を有する。
上記第1電極側面又は上記第2電極側面の少なくとも一方は、
上記第3軸方向内方に陥凹する溝状に形成され、上記電極端面又は上記第2電極主面の少なくとも一方に到達する凹部を含む。
上記部品収容部は、上記第2電極主面が接する底面を含む。
The tape package according to another embodiment of the present invention includes a laminated ceramic electronic component, a carrier tape, and a cover tape.
The carrier tape has a component accommodating portion for accommodating the laminated ceramic electronic component.
The cover tape is attached to the carrier tape so as to cover the component housing portion.
The laminated ceramic electronic component has a ceramic body, a first external electrode, and a second external electrode.
The ceramic element body includes a first main surface and a second main surface oriented in the first axial direction, a first end surface and a second end surface oriented in the second axial direction orthogonal to the first axis, and the first. A plurality of internal electrodes drawn out to the first end surface or the second end surface and laminated in the first axis direction, and the first side surface and the second side surface oriented in the third axis direction orthogonal to the axis and the second axis. And have.
The first external electrode covers the first end surface and extends to the first main surface and the second main surface, and the first side surface and the second side surface.
The second external electrode covers the second end surface and extends to the first main surface and the second main surface, and the first side surface and the second side surface.
The first external electrode and the second external electrode are respectively
The first electrode main surface and the second electrode main surface facing the first axial direction,
The electrode end face facing the second axis direction and
It has a first electrode side surface and a second electrode side surface facing in the third axial direction.
At least one of the first electrode side surface and the second electrode side surface
It is formed in a groove shape that is recessed inward in the third axial direction, and includes a recess that reaches at least one of the electrode end surface and the second electrode main surface.
The component accommodating portion includes a bottom surface in contact with the main surface of the second electrode.
本発明のさらに他の形態に係る回路基板は、実装基板と、積層セラミック電子部品と、第1はんだ及び第2はんだと、を具備する。
上記積層セラミック電子部品は、セラミック素体と、第1外部電極と、第2外部電極と、を有し、上記第2主面が上記実装基板に対向するように配置される。
上記セラミック素体は、第1軸方向に向いた第1主面及び第2主面と、上記第1軸に直交する第2軸方向に向いた第1端面及び第2端面と、上記第1軸及び上記第2軸に直交する第3軸方向に向いた第1側面及び第2側面と、上記第1端面又は上記第2端面に引き出され上記第1軸方向に積層された複数の内部電極と、を有する。
上記第1外部電極は、上記第1端面を覆い、上記第1主面及び上記第2主面と、上記第1側面及び上記第2側面と、に延出する。
上記第2外部電極は、上記第2端面を覆い、上記第1主面及び上記第2主面と、上記第1側面及び上記第2側面と、に延出する。
上記第1はんだ及び上記第2はんだは、上記第1外部電極及び上記第2外部電極と上記実装基板とをそれぞれ接続する。
上記第1外部電極及び上記第2外部電極は、それぞれ、
上記第1軸方向に向いた第1電極主面及び第2電極主面と、
上記第2軸方向に向いた電極端面と、
上記第3軸方向に向いた第1電極側面及び第2電極側面と、を有する。
上記第1電極側面又は上記第2電極側面の少なくとも一方は、
上記第3軸方向内方に陥凹する溝状に形成され、上記電極端面又は上記第2電極主面の少なくとも一方に到達する凹部を含む。
上記第1はんだ及び第2はんだは、それぞれ、
上記電極端面及び上記第2電極主面に接合され、かつ、上記凹部に沿って上記第1電極側面又は上記第2電極側面の少なくとも一方に延出する。
The circuit board according to still another embodiment of the present invention includes a mounting board, a laminated ceramic electronic component, and first solder and second solder.
The laminated ceramic electronic component has a ceramic body, a first external electrode, and a second external electrode, and is arranged so that the second main surface faces the mounting substrate.
The ceramic element body includes a first main surface and a second main surface oriented in the first axial direction, a first end surface and a second end surface oriented in the second axial direction orthogonal to the first axis, and the first. A plurality of internal electrodes drawn out to the first end surface or the second end surface and laminated in the first axis direction, and the first side surface and the second side surface oriented in the third axis direction orthogonal to the axis and the second axis. And have.
The first external electrode covers the first end surface and extends to the first main surface and the second main surface, and the first side surface and the second side surface.
The second external electrode covers the second end surface and extends to the first main surface and the second main surface, and the first side surface and the second side surface.
The first solder and the second solder connect the first external electrode, the second external electrode, and the mounting substrate, respectively.
The first external electrode and the second external electrode are respectively
The first electrode main surface and the second electrode main surface facing the first axial direction,
The electrode end face facing the second axis direction and
It has a first electrode side surface and a second electrode side surface facing in the third axial direction.
At least one of the first electrode side surface and the second electrode side surface
It is formed in a groove shape that is recessed inward in the third axial direction, and includes a recess that reaches at least one of the electrode end surface and the second electrode main surface.
The first solder and the second solder are each
It is joined to the electrode end surface and the second electrode main surface, and extends along the recess to at least one of the first electrode side surface and the second electrode side surface.
以上のように、本発明によれば、実装不良を防止することが可能な積層セラミック電子部品、並びにそれを備えたテープ包装体及び回路基板を提供することができる。 As described above, according to the present invention, it is possible to provide a laminated ceramic electronic component capable of preventing mounting defects, and a tape package and a circuit board provided with the laminated ceramic electronic component.
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、相互に直交するX軸、Y軸、及びZ軸が適宜示されている。X軸、Y軸、及びZ軸は全図において共通である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the drawings, the X-axis, Y-axis, and Z-axis that are orthogonal to each other are appropriately shown. The X-axis, Y-axis, and Z-axis are common to all drawings.
<第1実施形態>
[積層セラミックコンデンサの全体構成]
図1〜3は、本発明の第1実施形態に係る積層セラミックコンデンサ10を示す図である。図1は、積層セラミックコンデンサ10の斜視図である。図2は、積層セラミックコンデンサ10の図1のA−A'線に沿った断面図である。図3は、積層セラミックコンデンサ10の図1のB−B'線に沿った断面図である。図4は、積層セラミックコンデンサ10の図1のC−C'線に沿った断面図である。
<First Embodiment>
[Overall configuration of multilayer ceramic capacitors]
1 to 3 are views showing the multilayer
積層セラミックコンデンサ10は、セラミック素体11と、第1外部電極14と、第2外部電極15とを備える。外部電極14,15はそれぞれ、セラミック素体11の表面に形成されている。
The multilayer
セラミック素体11は、略直方体形状を有する。つまり、セラミック素体11は、X軸方向を向いた第1端面11a及び第2端面11bと、Y軸方向を向いた第1側面11c及び第2側面11dと、Z軸方向を向いた第1主面11e及び第2主面11fと、を含む。端面11a,11bは、Y軸方向及びZ軸方向に沿って延びる。側面11c,11dは、Z軸方向及びX軸方向に沿って延びる。主面11e,11fは、X軸方向及びY軸方向に沿って延びる。
The
セラミック素体11の端面11a,11b、側面11c,11d、及び主面11e,11fはいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。例えば、セラミック素体11の各面を接続する稜部は、面取りされていてもよい。
The end faces 11a and 11b, the side surfaces 11c and 11d, and the
セラミック素体11は、容量形成部16と、保護部17と、を有する。容量形成部16は、複数のセラミック層18と、複数の第1内部電極12と、複数の第2内部電極13と、を有し、これらが積層された構成を有する。保護部17は、容量形成部16のZ軸方向を向いた両主面の全領域と、Y軸方向を向いた両側面の全領域とをそれぞれ覆っている。
The
内部電極12,13は、Z軸方向に積層された複数のセラミック層18の間に、Z軸方向に沿って交互に積層されている。第1内部電極12は、第1端面11aに引き出され、第2端面11bから離間している。第2内部電極13は、第2端面11bに引き出され、第1端面11aから離間している。
The
内部電極12,13を形成する電気の良導体としては、典型的にはニッケル(Ni)が挙げられ、この他にも銅(Cu)、パラジウム(Pd)、白金(Pt)、銀(Ag)、金(Au)などを主成分とする金属又は合金が挙げられる。なお、主成分とは、組成比で50%以上を占める成分のことを言うものとする。
Nickel (Ni) is typically mentioned as a good electric conductor forming the
セラミック層18は、誘電体セラミックスによって形成されている。セラミック層18は、容量形成部16における容量を大きくするために、高誘電率の誘電体セラミックスで形成される。上記高誘電率の誘電体セラミックスとして、チタン酸バリウム(BaTiO3)系材料の多結晶体、つまりバリウム(Ba)及びチタン(Ti)を含むペロブスカイト構造の多結晶体が用いられる。これにより、大容量の積層セラミックコンデンサ10が得られる。
The
なお、セラミック層18は、チタン酸ストロンチウム(SrTiO3)系、チタン酸カルシウム(CaTiO3)系、チタン酸マグネシウム(MgTiO3)系、ジルコン酸カルシウム(CaZrO3)系、チタン酸ジルコン酸カルシウム(Ca(Zr,Ti)O3)系、ジルコン酸バリウム(BaZrO3)系、酸化チタン(TiO2)系などで形成されてもよい。
The
保護部17も、誘電体セラミックスで形成されている。保護部17を形成する材料は、絶縁性セラミックスであればよいが、セラミック層18と同様の誘電体セラミックスを用いることにより、セラミック素体11における内部応力が抑制される。保護部17は、容量形成部16におけるX軸方向両端面以外の面を被覆する。保護部17は、主に、容量形成部16の周囲を保護し、内部電極12,13の絶縁性を確保する機能を有する。以下、保護部17の両主面11e,11f側の領域をカバー領域、両側面11c,11d側の領域をサイドマージン領域と称する。
The
第1外部電極14は、第1端面11aを覆い、第1主面11e及び第2主面11fと、第1側面11c及び第2側面11dと、に延出する。第1外部電極14は、第1端面11aに引き出された第1内部電極12に接続される。
The first
第2外部電極15は、第2端面11bを覆い、第1主面11e及び第2主面11fと、第1側面11c及び第2側面11dと、に延出する。第2外部電極15は、第2端面11bに引き出された第2内部電極13に接続される。
The second
[外部電極の詳細な構成]
図2及び図4に示すように、第1外部電極14は、X軸方向に向いた電極端面14aと、Y軸方向に向いた第1電極側面14c及び第2電極側面14dと、Z軸方向に向いた第1電極主面14e及び第2電極主面14fと、を有する。同様に、第2外部電極15は、X軸方向に向いた電極端面15aと、Y軸方向に向いた第1電極側面15c及び第2電極側面15dと、Z軸方向に向いた第1電極主面15e及び第2電極主面15fと、を有する。
[Detailed configuration of external electrodes]
As shown in FIGS. 2 and 4, the first
図4に示すように、外部電極14,15は、それぞれ凹部19を含む。第1外部電極14において、第1電極側面14c又は第2電極側面14dの少なくとも一方が凹部19を含む。第2外部電極15において、第1電極側面15c又は第2電極側面15dの少なくとも一方が凹部19を含む。本実施形態では、第1電極側面14c,15c及び第2電極側面14d,15dの各々が、複数の凹部19を含む。
As shown in FIG. 4, the
凹部19は、Y軸方向内方に陥凹し、例えば溝状に形成される。各凹部19は、例えば、Y軸方向最外方に位置する一対の外縁部と、この外縁部間においてY軸方向最内方に位置する底部と、を含み、これらが所定の延在方向に沿って延びている。凹部19は、例えば、Z軸方向又はX軸方向の少なくとも一方のベクトル成分を含む方向に延びる。図1及び図4に示す例では、凹部19は、Z軸方向に延びているが、Z軸方向と交差する方向に延びていてもよい。また、凹部19は、直線状に延びている態様に限定されず、曲線状に延びていてもよい。
The
凹部19は、図4に示す例では、全体がY軸方向内方に陥凹する曲面で構成されるが、表面に微小な凹凸形状を有していてもよい。ここでいう微小な凹凸とは、Y軸方向における高さ(深さ)寸法が後述する凹部19の深さDの10%以下の凹凸を意味する。
In the example shown in FIG. 4, the
図1に示すように、凹部19は、電極端面14a,15a又は第2電極主面14f,15fの少なくとも一方に到達する。本実施形態において、各凹部19は、第2電極主面14f,15fに到達する。なお、「凹部19が第2電極主面14f,15fに到達する」とは、凹部19が電極側面14c,14d,15c,15dと第2電極主面14f,15fとを接続する稜部まで形成されていることを意味する。このとき稜部に丸みがある場合には、凹部19が稜部の丸みに接する位置まで形成されていることを意味する。
As shown in FIG. 1, the
図1及び図4に示す例では、複数の凹部19は隣接して配置され、複数の凹部19間の境界部は、Y軸方向外方に凸な曲面状に構成されている。これに限定されず、複数の凹部19間に平坦面が形成され、複数の凹部19が当該平坦面を介して相互に離間して配置されていてもよい。
In the example shown in FIGS. 1 and 4, the plurality of
凹部19は、例えば、Y軸方向内方に1μm以上50μm以下の深さDで陥凹していてもよい。「凹部19の深さD」は、凹部19の外縁部から凹部19の底部までのY軸方向に沿った寸法を意味し、例えば各凹部19について5箇所で測定した当該寸法の平均値とすることができる。これにより、後述するように、凹部19によるはんだの誘導効果を十分に発揮させることができる。
The
凹部19の延在方向に直交する幅Wは、積層セラミックコンデンサ10のサイズに応じて設定できるが、例えば10μm以上50μm以下とすることができる。「凹部19の幅W」は、凹部19の延在方向に直交する方向における凹部19の外縁部間の距離を意味し、例えば各凹部19について5箇所で測定した当該寸法の平均値とすることができる。
The width W orthogonal to the extending direction of the
外部電極14,15は、本実施形態において、セラミック素体11上に形成された下地層20と、下地層20上に形成されたメッキ層21と、を有する。これらの詳細な構成については、後述する。
In the present embodiment, the
電極側面14c,14d,15c,15dが凹部19を有することで、後述するように、積層セラミックコンデンサ10を実装基板Sにはんだ付けする際の実装不良を防止することができる。
Since the
[回路基板の構成]
図5は、本実施形態の回路基板100を示す側面図である。
回路基板100は、実装基板Sと、積層セラミックコンデンサ10と、第1はんだH11及び第2はんだH12と、を備える。
[Circuit board configuration]
FIG. 5 is a side view showing the
The
実装基板Sは、積層セラミックコンデンサ10を実装する実装面Saを有し、図示しない回路を含む。実装面Saは、第1外部電極14と接続される第1ランドL1と、第2外部電極15と接続される第2ランドL2と、を有する。
The mounting board S has a mounting surface Sa on which the multilayer
積層セラミックコンデンサ10は、第2主面11fが実装基板Sに対向するように配置される。第1外部電極14の第2電極主面14fは第1ランドL1と対向する。第2外部電極15の第2電極主面15fは第2ランドL2と対向する。
The multilayer
第1はんだH11は、第1外部電極14と実装基板Sとを接続し、第1ランドL1上に形成される。第1はんだH11は、電極端面14a及び第2電極主面14fに接合され、かつ、凹部19に沿って第1電極側面14c又は第2電極側面14dの少なくとも一方に延出する。本実施形態では、凹部19が第1電極側面14c及び第2電極側面14dの双方に形成されているため、第1はんだH11は、第2電極主面14fから凹部19に沿って第1電極側面14c及び第2電極側面14dの双方に延出する。
The first solder H11 connects the first
第2はんだH12は、第2外部電極15と実装基板Sとを接続し、第2ランドL2上に形成される。第2はんだH12は、電極端面15a及び第2電極主面15fに接合され、かつ、凹部19に沿って第1電極側面15c又は第2電極側面15dの少なくとも一方に延出する。本実施形態では、凹部19が第1電極側面15c及び第2電極側面15dの双方に形成されているため、第2はんだH12は、第2電極主面15fから凹部19に沿って第1電極側面15c及び第2電極側面15dの双方に延出する。
The second solder H12 connects the second
第1はんだH11は、凹部19上に位置し凹部19の延在方向に突出した突出部H110を有する。同様に、第2はんだH12は、凹部19上に位置し凹部19の延在方向に突出した突出部H120を有する。
The first solder H11 has a protruding portion H110 that is located on the
回路基板100は、以下のように製造される。まず、実装基板SのランドL1,L2にはんだペーストが塗布され、当該はんだペースト上に積層セラミックコンデンサ10の外部電極14,15の第2電極主面14f,15fがそれぞれ配置される。これにより、第2電極主面14f,15fがはんだペーストに接した状態となる。
The
この状態でリフロー炉において加熱され、ランドL1,L2上のはんだペーストが加熱されて溶融する。はんだペーストの溶融に伴い、積層セラミックコンデンサ10がランドL1,L2側に沈み込む。これにより、ランドL1,L2上のはんだペーストは、外部電極14,15の第2電極主面14f,15fから電極端面14a,15aに濡れ上がる。
In this state, it is heated in the reflow furnace, and the solder paste on the lands L1 and L2 is heated and melted. As the solder paste melts, the monolithic
はんだペーストは、さらに、第2電極主面15fから電極側面14c,14d,15c,15dに濡れ上がる。このとき、はんだペーストは、第2電極主面15fに達している凹部19を伝って濡れ上がる。これにより、はんだH11,H12の突出部H110,H120が形成される。
The solder paste further wets from the second electrode
その後、当該はんだペーストが冷却されて固化することで、外部電極14,15と実装基板Sとを接続するはんだH11,H12が形成される。
After that, the solder paste is cooled and solidified to form solders H11 and H12 for connecting the
[テープ包装体の構成]
図6は、本実施形態のテープ包装体Tを示す断面図である。本実施形態の積層セラミックコンデンサ10は、テープ包装体Tとして流通及び保管され、回路基板100の作製等に用いられる。
[Structure of tape packaging]
FIG. 6 is a cross-sectional view showing the tape package T of the present embodiment. The multilayer
テープ包装体Tは、積層セラミックコンデンサ10と、積層セラミックコンデンサ10を収容する部品収容部T11を有するキャリアテープT1と、部品収容部T11を覆うようにキャリアテープT1に貼り付けられたカバーテープT2と、を備える。キャリアテープT1は、例えばX軸方向に長手を有し、複数の部品収容部T11がX軸方向に間隔をあけて配置されている。部品収容部T11は、例えば、Z軸方向に深さを有する凹部として構成される。
The tape package T includes a laminated
本実施形態において、部品収容部T11は、積層セラミックコンデンサ10の第2電極主面14f,15fが接する底面T12を含む。つまり、複数の積層セラミックコンデンサ10は、第2電極主面14f,15fが底面T12に接するように整列した状態で各部品収容部T11に配置されている。
In the present embodiment, the component accommodating portion T11 includes a bottom surface T12 in which the second electrode
回路基板100の作製時には、例えば、カバーテープT2がキャリアテープT1から剥離され、積層セラミックコンデンサ10が部品収容部T11の開口側から吸引パッドで吸引される。この際、第1電極主面14e,15eが当該開口側に向いているため、吸引パッドは第1電極主面14e,15eを吸着し、実装基板S上のはんだペーストに第2電極主面14f,15fが接するように積層セラミックコンデンサ10を配置する。
At the time of manufacturing the
したがって、このようなテープ包装体Tにより、はんだH11,H12が第2電極主面14f,15fに接合されるように積層セラミックコンデンサ10を実装することが容易になる。
Therefore, such a tape package T facilitates mounting the multilayer
[本実施形態の作用効果]
図7は、本実施形態の比較例に係る回路基板300を示す側面図である。なお、以下の説明において、上述の回路基板100と同様の構成については同一の符号を付して説明を省略する。
[Action and effect of this embodiment]
FIG. 7 is a side view showing the
回路基板300は、実装基板Sと、積層セラミックコンデンサ30と、第1はんだH31及び第2はんだH32と、を備える。積層セラミックコンデンサ30は、セラミック素体11と、第1外部電極34及び第2外部電極35と、を備える。外部電極34,35のY軸方向に向いた電極側面34c,34d,35c,35dは、いずれも、凹部を有していない。このため、はんだH31,H32も突出部を有していない。
The
はんだH31,H32は、ランドL1,L2と外部電極34,35とを接続する。はんだH31,H32は、上述のように、ランドL1,L2上に配置されたはんだペーストが、電極端面34a,35a及び電極側面34c,34d,35c,35dに濡れ上がることで形成される。
The solders H31 and H32 connect the lands L1 and L2 to the
電極端面34a,35aをZ軸方向に濡れ上がるはんだペーストは、電極端面34a,35aにZ軸方向下方への外力を及ぼす。第1外部電極14と第2外部電極15とでこの外力の大きさが異なると、積層セラミックコンデンサ30に、Y軸まわりの回転モーメントが付加される。
The solder paste that wets the electrode end faces 34a and 35a in the Z-axis direction exerts an external force downward on the electrode end faces 34a and 35a in the Z-axis direction. If the magnitude of this external force differs between the first
はんだH31,H32を形成するはんだペーストは、当該ペーストの中央側に配置された電極端面34a,35aに濡れ上がりやすく、当該ペーストの周縁に配置された電極側面には十分に濡れ上がりにくい。このため、はんだ付け時に積層セラミックコンデンサ30に付加される外力は、電極端面34a,35aに付加されるZ軸方向下方への外力が支配的となり、上記回転モーメントの影響を受け易くなる。この結果、図8に示すように、積層セラミックコンデンサ30の一方の外部電極34,35側がZ軸方向上方に立ち上がり、いわゆるマンハッタン現象が発生する。
The solder paste forming the solders H31 and H32 is likely to get wet on the electrode end faces 34a and 35a arranged on the center side of the paste, and is not sufficiently wet on the electrode side surfaces arranged on the peripheral edge of the paste. Therefore, the external force applied to the monolithic
一方で、本実施形態の積層セラミックコンデンサ10では、図4及び図5に示すように、電極側面14c,14d,15c,15dが凹部19を含む。これにより、はんだペーストは、電極端面14a,15aのみならず、凹部19を伝って電極側面14c,14d,15c,15dにも濡れ上がりやすくなる。この結果、電極側面14c,14d,15c,15dにもはんだペーストによって外力が作用し易くなり、電極端面14a,15a側の外力が支配的となることが抑制される。
On the other hand, in the multilayer
さらに、凹部19のアンカー効果により、電極側面14c,14d,15c,15dとはんだペーストとの接合強度が高まる。これによっても、電極端面14a,15a側の外力が支配的となることが抑制される。したがって、電極端面14a,15aに付加される回転モーメントによるマンハッタン現象が抑制され、積層セラミックコンデンサ10の実装不良を防止することができる。
Further, due to the anchor effect of the
また、各電極側面14c,14d,15c,15dが複数の凹部19を有することで、はんだペーストの電極側面14c,14d,15c,15dへの濡れ上がりがより促進され、はんだペーストと電極側面14c,14d,15c,15dとの接合強度がより高まる。これにより、マンハッタン現象がより確実に抑制され、積層セラミックコンデンサ10の実装不良をより確実に防止することができる。
Further, since each of the
[積層セラミックコンデンサの製造方法]
図9は、積層セラミックコンデンサ10の製造方法を示すフローチャートである。図10〜11は、積層セラミックコンデンサ10の製造過程を示す図である。以下、積層セラミックコンデンサ10の製造方法について、図9に沿って、図10〜11を適宜参照しながら説明する。
[Manufacturing method of multilayer ceramic capacitors]
FIG. 9 is a flowchart showing a method of manufacturing the monolithic
(ステップS01:積層)
ステップS01では、容量形成部16を形成するための第1セラミックシート101及び第2セラミックシート102と、保護部17のカバー領域を形成するための第3セラミックシート103と、を準備する。そして、図10に示すように、これらのセラミックシート101,102,103を積層し、積層シート104を作製する。各セラミックシート101,102,103には、積層シート104から複数のセラミック素体を個片化するための切断線Lx,Lyが設定されている。
(Step S01: Lamination)
In step S01, the first
セラミックシート101,102,103は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。第1セラミックシート101には第1内部電極12に対応する未焼成の第1内部電極パターン112が形成され、第2セラミックシート102には第2内部電極13に対応する未焼成の第2内部電極パターン113が形成されている。第3セラミックシート103には内部電極パターンが形成されていない。
The
各内部電極パターン112,113は、1本の切断線Lyを跨いで延びる矩形状に構成される。但し、第2内部電極パターン113は、第1内部電極パターン112とはX軸方向又はY軸方向に1チップ分ずれて形成されている。
Each of the
セラミックシート101,102において、内部電極パターン112,113のY軸方向周縁には、内部電極パターン112,113が形成されていない、保護部17のサイドマージン領域に対応する領域が設けられている。この領域には、切断線Lxが配置される。
In the
図10に示す積層シート104では、セラミックシート101,102が交互に積層され、そのZ軸方向上下面に保護部17のカバー領域に対応する第3セラミックシート103が積層される。これらのセラミックシート101,102,103は、圧着されることにより一体化される。なお、セラミックシート101,102,103の枚数は図10に示す例に限定されない。
In the
(ステップS02:切断)
ステップS02では、積層シート104を切断線Lx,Lyに沿って切断することにより、図11の側面図に示す未焼成のセラミック素体111を作製する。
(Step S02: Cutting)
In step S02, the
図12は、本実施形態で用いられる切断刃Nの模式的な側面図である。切断刃は、例えば押し切り刃として構成される。切断刃Nは、積層シート104のZ軸方向上面(第1主面111e側)からZ軸方向下面(第2主面111f側)まで貫通するように、例えばZ軸方向に積層シート104に挿入される。切断線Lxによる切断面は、セラミック素体111の第1側面111c及び第2側面111dを構成する。切断線Lyによる切断面は、セラミック素体111の第1端面111a及び第2端面111bを構成する。
FIG. 12 is a schematic side view of the cutting blade N used in the present embodiment. The cutting blade is configured as, for example, a push cutting blade. The cutting blade N is inserted into the
本実施形態では、切断線Lxを切断する切断刃Nの刃面N1に親油性を有する膜体(以下、親油膜P'と称する)を付与し、セラミック素体111の側面111c,111dに親油膜Pを転写する。図12では、説明のため、親油膜P'を斜線のハッチングで示している。親油膜P'は、親油性のコーティング剤で形成され、例えば、エポキシ樹脂、アクリル樹脂、塩化ビニル、ポリオレフィン及びシリコーン樹脂等の樹脂材料、高級脂肪酸、高級アルコール、油脂等を含む。
In the present embodiment, a film body having lipophilicity (hereinafter referred to as lipophilic film P') is applied to the blade surface N1 of the cutting blade N for cutting the cutting line Lx, and the side surfaces 111c and 111d of the
本実施形態において、切断刃Nの刃面N1は、複数の帯状の親油膜P'を有する。親油膜P'の延在方向は、切断刃Nの挿入方向に一致していればよく、例えばZ軸方向とすることができる。各親油膜P'は、例えば切断刃Nの先端部N2まで延びている。 In the present embodiment, the blade surface N1 of the cutting blade N has a plurality of strip-shaped lipophilic films P'. The extending direction of the lipophilic film P'may coincide with the insertion direction of the cutting blade N, and may be, for example, the Z-axis direction. Each base oil film P'extends to, for example, the tip portion N2 of the cutting blade N.
切断刃Nが切断線Lxに沿ってZ軸方向に挿入されることで、切断刃Nの親油膜P'が積層シート104の切断面に付着する。これにより、当該切断面に対応する側面111c,111dに、Z軸方向に延びる帯状の親油膜Pが形成される。
By inserting the cutting blade N along the cutting line Lx in the Z-axis direction, the lipophilic film P'of the cutting blade N adheres to the cut surface of the
切断刃Nは、例えば2つの刃面N1の双方に親油膜P'を有しているが、一方の刃面N1に親油膜P'を有していてもよい。2つの刃面N1に親油膜P'を有している場合、側面111c,111dの双方に親油膜Pが形成され得る。一方の刃面N1に親油膜P'を有している場合、側面111c,111dの一方に親油膜Pが形成され得る。 The cutting blade N has, for example, a base oil film P'on both of the two blade surfaces N1, but may have a base oil film P'on one of the blade surfaces N1. When the two blade surfaces N1 have the lipophilic film P', the lipophilic film P can be formed on both the side surfaces 111c and 111d. When the base oil film P'is provided on one blade surface N1, the base oil film P can be formed on one of the side surfaces 111c and 111d.
図11に示すように、側面111c,111dは、例えば、X軸方向に間隔をあけて配置され、Z軸方向に沿って延びる複数の帯状の親油膜Pを含む。図11では、説明のため、親油膜Pを斜線のハッチングで示している。側面111c,111dが親油膜Pを含むことで、親油膜P上において後述する導電性ペーストが濡れやすくなり、導電性ペーストの厚みを制御することができる。親油膜Pは、例えば、各凹部19の外縁部に対応する位置に形成される。親油膜Pは、側面111c,111dにおける導電性ペーストの塗布領域だけでなく、図11に示すように、側面111c,111dの全体にわたって形成されていてもよい。
As shown in FIG. 11, the side surfaces 111c and 111d include, for example, a plurality of strip-shaped lipophilic films P that are arranged at intervals in the X-axis direction and extend along the Z-axis direction. In FIG. 11, for the sake of explanation, the lipophilic film P is shown by hatching with diagonal lines. When the side surfaces 111c and 111d include the base oil film P, the conductive paste described later is easily wetted on the base oil film P, and the thickness of the conductive paste can be controlled. The lipophilic film P is formed at a position corresponding to the outer edge of each
(ステップS03:導電性ペースト塗布)
ステップS03では、未焼成のセラミック素体111に導電性ペーストを塗布する。これにより、未焼成の外部電極14,15の下地層20が形成される。
(Step S03: Conductive paste application)
In step S03, the conductive paste is applied to the unfired
導電性ペーストは、例えば、銅、ニッケル、銀及びパラジウム等の金属粉末と、有機バインダと、その他の添加剤と、を含む。導電性ペーストは、有機バインダを含むため、親油膜Pに対して高い濡れ性を有する。 The conductive paste includes, for example, metal powders such as copper, nickel, silver and palladium, organic binders and other additives. Since the conductive paste contains an organic binder, it has high wettability with respect to the lipophilic film P.
導電性ペーストは、例えばディップ法で塗布される。この場合、例えば、導電性ペーストが充填されたディップ槽にセラミック素体111の端面111a,111bをそれぞれ浸漬させる。これにより、端面111a,111bから両主面111e,111f及び両側面111c,111dに導電性ペーストが濡れ上がる。この結果、各端面111a,111bを覆い、両主面111e,111fと、両側面111c,111dとに延出するように導電性ペーストが塗布される。導電性ペーストの粘度は、例えば0.3〜30Pa・sとすることができる。
The conductive paste is applied, for example, by a dip method. In this case, for example, the end faces 111a and 111b of the
側面111c,111dにおいては、親油膜P上の方が親油膜Pの非形成領域上よりも導電性ペーストの濡れ性が高い。これにより、親油膜Pの非形成領域上から親油膜P上に導電性ペーストが流動し、親油膜P上に非形成領域上よりも導電性ペーストが厚く形成される。したがって、側面111c,111d上の導電性ペーストに凹凸が形成される。 On the side surfaces 111c and 111d, the wettability of the conductive paste is higher on the base oil film P than on the non-formed region of the base oil film P. As a result, the conductive paste flows from the non-formed region of the lipophilic film P onto the captive oil film P, and the conductive paste is formed on the captive oil film P thicker than on the non-formed region. Therefore, unevenness is formed on the conductive paste on the side surfaces 111c and 111d.
(ステップS04:焼成)
ステップS04では、導電性ペーストが塗布された未焼成のセラミック素体111を焼結させる。これにより、外部電極14,15の下地層20が形成されたセラミック素体11が作製される。焼成温度は、セラミック素体111の焼結温度に基づいて決定可能である。例えば、誘電体セラミックスとしてチタン酸バリウム系材料を用いる場合には、焼成温度を1000〜1300℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
(Step S04: Baking)
In step S04, the unfired
本実施形態では、ステップS03で塗布した導電性ペーストの側面111c,111d上の領域に、凹凸が形成されている。これにより、図4に示すように、焼成後の外部電極14,15の下地層20に凹部が形成される。
In the present embodiment, irregularities are formed in the regions on the side surfaces 111c and 111d of the conductive paste applied in step S03. As a result, as shown in FIG. 4, a recess is formed in the
(ステップS05:外部電極形成)
ステップS05では、メッキ層21を形成することで外部電極14,15を形成し、図1〜4に示す積層セラミックコンデンサ10を作製する。
(Step S05: External electrode formation)
In step S05, the
本ステップでは、下地層20を下地として、例えば電解メッキ法により下地層20上にメッキ層21を形成する。メッキ層21は、例えば、銅、ニッケル、錫(Sn)、白金、パラジウム、金などを主成分とする。メッキ層21は、異なる材料を主成分とする複数の層を含んでいてもよい。
In this step, the
メッキ層21は、下地層20の表面形状に倣った形状で形成される。これにより、メッキ層21の表面にも、下地層20の凹凸に起因する凹凸が形成される。したがって、電極側面14c,14d,15c,15dに凹部19が形成される。
The
凹部19の幅Wは、未焼成のセラミック素体111の側面111c,111dに形成された各親油膜Pの幅及び隣接する親油膜P間の間隔等により制御することができる。また、凹部19の深さDは、親油膜Pにおける親油性材料の濃度や物性等によって制御することができる。
The width W of the
以上のように、上記製造方法により、凹部19を含む外部電極14,15を形成することができる。
As described above, the
<第2実施形態>
図13及び14は、本発明の第2実施形態に係る積層セラミックコンデンサ40を示す図である。図13は、積層セラミックコンデンサ40の斜視図である。図14Aは、積層セラミックコンデンサ40の図13のD−D'線に沿った断面図である。図14Bは、積層セラミックコンデンサ40の図13のE−E'線に沿った断面図である。本実施形態において、上述の第1実施形態と同様の構成については同一の符号を付して説明を省略する。
<Second Embodiment>
13 and 14 are views showing the multilayer
積層セラミックコンデンサ40は、セラミック素体11と、第1外部電極44と、第2外部電極45と、を備える。
The multilayer
第1外部電極44は、X軸方向に向いた電極端面44aと、Y軸方向に向いた第1電極側面44c及び第2電極側面44dと、Z軸方向に向いた第1電極主面44e及び第2電極主面44fと、を有する。
The first
第2外部電極45は、X軸方向に向いた電極端面45aと、Y軸方向に向いた第1電極側面45c及び第2電極側面45dと、Z軸方向に向いた第1電極主面45e及び第2電極主面45fと、を有する。
The second
図14A,Bに示すように、本実施形態では、第1電極側面44c,45c及び第2電極側面44d,45dの各々が複数の凹部49を含む。
As shown in FIGS. 14A and 14B, in the present embodiment, each of the first electrode side surfaces 44c and 45c and the second electrode side surfaces 44d and 45d includes a plurality of
凹部49は、例えば凹部19と同様に溝状に構成されるが、凹部19とは異なる方向に延び、例えばX軸方向に延びている。凹部49は、本実施形態において、電極端面44a,45aに到達する。「凹部49が電極端面44a,45aに到達する」とは、凹部49が電極側面44c,44d,45c,45dと電極端面44a,45aとを接続する稜部まで形成されていることを意味する。
The
外部電極44,45は、セラミック素体11上に形成された下地層50と、下地層50上に形成されたメッキ層51と、を有する。下地層50は、第1実施形態の下地層20と同様に、側面11c,11d上の面に凹部を有する。メッキ層51は、第1実施形態のメッキ層21と同様に、下地層20の凹部に倣った形状の凹部を有する。これにより、凹部49が形成される。
The
凹部49は、例えば、第1実施形態の凹部19と同様に、未焼成のセラミック素体の側面に親油膜を形成し、それによって下地層50を形成する導電性ペーストの濡れ性を制御して下地層50に凹凸を付与することで形成される。親油膜は、例えば、上記側面に印刷法等によって親油性のコーティング剤を塗布することで形成されてもよい。
Similar to the
図15は、本実施形態の回路基板400を示す断面図である。
図15に示すように、回路基板400は、実装基板Sと、積層セラミックコンデンサ40と、第1はんだH41及び第2はんだH42と、を備える。
FIG. 15 is a cross-sectional view showing the
As shown in FIG. 15, the
第1はんだH41は、第1外部電極44と実装基板Sとを接続し、第1ランドL1上に形成される。第1はんだH41は、電極端面44a及び第2電極主面44fに接合され、かつ、凹部49に沿って第1電極側面44c及び第2電極側面44dの双方に延出する。
The first solder H41 connects the first
第2はんだH42は、第2外部電極45と実装基板Sとを接続し、第2ランドL2上に形成される。第2はんだH42は、電極端面45a及び第2電極主面45fに接合され、かつ、凹部49に沿って第1電極側面45c及び第2電極側面45dの双方に延出する。
The second solder H42 connects the second
第1はんだH41は、凹部49上に位置し凹部49の延在方向(例えばX軸方向)に突出した突出部H410を有する。同様に、第2はんだH42は、凹部49上に位置し凹部49の延在方向(例えばX軸方向)に突出した突出部H420を有する。
The first solder H41 has a protruding portion H410 that is located on the
本実施形態の積層セラミックコンデンサ40では、電極側面44c,44d,45c,45dが、電極端面44a,45aに到達する凹部49を含む。これにより、電極端面44a,45aに濡れ上がったはんだペーストが、凹部49を伝って電極側面44c,44d,45c,45dに濡れ広がりやすくなる。さらに、アンカー効果により、凹部49とはんだペーストが十分に接合される。したがって、マンハッタン現象が効果的に抑制され、積層セラミックコンデンサ40の実装不良を防止することができる。
In the multilayer
<第3実施形態>
図16は、本発明の第3実施形態に係る積層セラミックコンデンサ60を示す側面図である。本実施形態において、上述の第1実施形態と同様の構成については同一の符号を付して説明を省略する。
<Third Embodiment>
FIG. 16 is a side view showing the multilayer
積層セラミックコンデンサ60は、セラミック素体11と、第1外部電極64と、第2外部電極65と、を備える。
The multilayer
第1外部電極64は、X軸方向に向いた電極端面64aと、Y軸方向に向いた第1電極側面64c及び第2電極側面64dと、Z軸方向に向いた第1電極主面64e及び第2電極主面64fと、を有する。
The first
第2外部電極65は、X軸方向に向いた電極端面65aと、Y軸方向に向いた第1電極側面65c及び第2電極側面65dと、Z軸方向に向いた第1電極主面65e及び第2電極主面65fと、を有する。
The second
本実施形態では、第1電極側面64c,65c又は第2電極側面64d,65dの少なくとも一方が複数の凹部69を含む。凹部69は、Z軸方向及びX軸方向のベクトル成分を含む方向に延び、例えばZ軸方向及びX軸方向と鋭角をなして交差する方向に延びる。各電極側面64c,64d,65c,65dは、例えば、電極端面64a,65aに到達する凹部69と、第2電極主面64f,65fに到達する凹部69の双方を含む。
In the present embodiment, at least one of the first electrode side surfaces 64c and 65c or the second electrode side surfaces 64d and 65d includes a plurality of
このような凹部69は、第1実施形態の凹部19と同様に、未焼成のセラミック素体の側面に親油膜を形成し、それによって外部電極64,65の下地層を形成する導電性ペーストの濡れ性を制御して下地層に凹凸を付与することで形成される。このような親油膜は、例えば、ステップS02において、切断刃Nの親油膜P'の延在方向に対して交差する方向に切断刃Nを挿入し、積層シート104を切断することで形成される。あるいは、親油膜は、ステップS02の切断刃として回転刃を用い、当該回転刃の周面(刃面)に親油膜を形成し、切断時に切断面に当該親油膜を付着させることで形成される。
Similar to the
本実施形態の積層セラミックコンデンサ60でも、はんだペーストが、第2電極主面64f,65f及び電極端面64a,65aから凹部69を伝って、電極側面64c,64d,65c,65dに濡れ広がりやすくなる。さらに、アンカー効果により、凹部69とはんだペーストが十分に接合される。これらにより、マンハッタン現象が効果的に抑制される。したがって、本実施形態においても、積層セラミックコンデンサ60の実装不良を防止することができる。
Even in the multilayer
以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。 Although each embodiment of the present invention has been described above, the present invention is not limited to the above-described embodiment, and it goes without saying that various modifications can be made without departing from the gist of the present invention.
凹部は、第1外部電極及び第2外部電極の双方に形成されるが、各外部電極の凹部は、第1電極側面又は第2電極側面の一方にのみ形成されていてもよい。また、各電極側面は、一つの凹部を有していてもよい。 The recesses are formed on both the first external electrode and the second external electrode, but the recesses of each external electrode may be formed only on one of the side surface of the first electrode and the side surface of the second electrode. Further, each electrode side surface may have one recess.
上述の実施形態では、未焼成のセラミック素体の側面に親油膜を塗布し、その後下地層形成用の導電性ペーストを塗布して、セラミック素体と下地層とを同時に焼成する方法について説明したが、これに限定されない。例えば、セラミック素体を焼成した後、その側面に帯状のパターンの親油膜を塗布してもよい。その後、親油膜の塗布領域を含む領域に導電性ペーストを塗布し、当該導電性ペーストの焼き付けを行うことで、凹部を含む下地層を形成することができる。 In the above-described embodiment, a method of applying a lipophilic film to the side surface of the unfired ceramic body, then applying a conductive paste for forming the base layer, and firing the ceramic body and the base layer at the same time has been described. However, it is not limited to this. For example, after firing the ceramic element, a strip-shaped pattern of a lipophilic film may be applied to the side surface thereof. After that, the conductive paste is applied to the region including the coating region of the lipophilic film, and the conductive paste is baked to form the base layer including the recesses.
また、セラミック素体の側面の導電性ペーストに対する濡れ性を制御する膜として、上記各実施形態では親油性を有する親油膜を挙げたが、これに限定されない。例えば、上記濡れ性を制御する膜として、撥油性を有する撥油膜を用いることができる。この場合は、上記側面のうち、凹部の底部に対応する領域に撥油膜を塗布することで、当該底部に対応する領域に導電性ペーストが濡れにくくなり、導電性ペーストの表面に凹凸が付与される。これにより、下地層の表面に凹部が形成され、電極側面に凹部を形成することができる。撥油膜は、例えば、フッ素系、パラフィン系等の撥油性材料を含んでいてもよい。 Further, as the film for controlling the wettability of the side surface of the ceramic body with respect to the conductive paste, a lipophilic film having lipophilicity has been mentioned in each of the above embodiments, but the present invention is not limited thereto. For example, as the film for controlling the wettability, an oil-repellent film having an oil-repellent property can be used. In this case, by applying the oil-repellent film to the region of the above side surface corresponding to the bottom of the recess, the conductive paste is less likely to get wet in the region corresponding to the bottom, and the surface of the conductive paste is provided with irregularities. NS. As a result, a recess is formed on the surface of the base layer, and a recess can be formed on the side surface of the electrode. The oil-repellent film may contain, for example, an oil-repellent material such as fluorine-based or paraffin-based.
セラミック素体は、Z軸方向の高さ寸法が、Y軸方向の幅寸法よりも大きく構成されてもよい。このようなセラミック素体では、実装時に特にバランスを崩しやすく、マンハッタン現象等の実装不良が起きやすい。このようなセラミック素体を備えた積層セラミックコンデンサの電極側面に上記凹部を設けることで、実装不良を効果的に抑制することができる。なお、セラミック素体のZ軸方向の高さ寸法は、セラミック素体においてZ軸方向に最大となる部分の寸法を意味する。セラミック素体のY軸方向の幅寸法は、セラミック素体においてY軸方向に最大となる部分の寸法を意味する。 The ceramic element body may be configured such that the height dimension in the Z-axis direction is larger than the width dimension in the Y-axis direction. With such a ceramic body, the balance is particularly liable to be lost at the time of mounting, and mounting defects such as the Manhattan phenomenon are liable to occur. By providing the recess on the side surface of the electrode of the multilayer ceramic capacitor provided with such a ceramic body, mounting defects can be effectively suppressed. The height dimension of the ceramic element body in the Z-axis direction means the dimension of the portion of the ceramic element body that is maximum in the Z-axis direction. The width dimension of the ceramic element body in the Y-axis direction means the dimension of the portion of the ceramic element body that is maximum in the Y-axis direction.
上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。 In the above embodiment, the multilayer ceramic capacitor has been described as an example of the multilayer ceramic electronic component, but the present invention can be applied to all multilayer ceramic electronic components having a pair of external electrodes. Examples of such multilayer ceramic electronic components include chip varistor, chip thermistor, and multilayer inductor.
10,40,60…積層セラミックコンデンサ(積層セラミック電子部品)
11…セラミック素体
12,13…内部電極
14,44,64…第1外部電極
15,45,65…第2外部電極
14a,15a,44a,45a,64a,65a…電極端面
14c,15c,44c,45c,64c,65c…第1電極側面
14d,15d,44d,45d,64d,65d…第2電極側面
14e,15e,44e,45e,64e,65e…第1電極主面
14f,15f,44f,45f,64f,65f…第2電極主面
19,49,69…凹部
100,400…回路基板
S…実装基板
H11,H41…第1はんだ
H12,H42…第2はんだ
10, 40, 60 ... Multilayer ceramic capacitors (multilayer ceramic electronic components)
11 ...
Claims (7)
前記第1端面を覆い、前記第1主面及び前記第2主面と、前記第1側面及び前記第2側面と、に延出する第1外部電極と、
前記第2端面を覆い、前記第1主面及び前記第2主面と、前記第1側面及び前記第2側面と、に延出する第2外部電極と、
を具備し、
前記第1外部電極及び前記第2外部電極は、それぞれ、
前記第1軸方向に向いた第1電極主面及び第2電極主面と、
前記第2軸方向に向いた電極端面と、
前記第3軸方向に向いた第1電極側面及び第2電極側面と、を有し、
前記第1電極側面又は前記第2電極側面の少なくとも一方は、
前記第3軸方向内方に陥凹する溝状に形成され、前記電極端面又は前記第2電極主面の少なくとも一方に到達する凹部を含む
積層セラミック電子部品。 The first main surface and the second main surface facing the first axis direction, the first end face and the second end face facing the second axis direction orthogonal to the first axis, and the first axis and the second axis. A ceramic element having a first side surface and a second side surface oriented in the third axial direction orthogonal to the first side surface, and a plurality of internal electrodes drawn out to the first end surface or the second end surface and laminated in the first axis direction. With the body
A first external electrode that covers the first end surface and extends to the first main surface, the second main surface, the first side surface, and the second side surface.
A second external electrode that covers the second end surface and extends to the first main surface, the second main surface, the first side surface, and the second side surface.
Equipped with
The first external electrode and the second external electrode are respectively
The first electrode main surface and the second electrode main surface facing the first axial direction,
The electrode end face facing the second axial direction and
It has a first electrode side surface and a second electrode side surface facing in the third axial direction.
At least one of the first electrode side surface and the second electrode side surface is
A laminated ceramic electronic component that is formed in a groove shape that is recessed inward in the third axial direction and includes a recess that reaches at least one of the electrode end surface and the second electrode main surface.
前記第1電極側面又は前記第2電極側面の少なくとも一方は、
前記第3軸方向内方に陥凹する溝状にそれぞれ形成され、前記電極端面又は前記第2電極主面の少なくとも一方に到達する複数の凹部を含む
積層セラミック電子部品。 The laminated ceramic electronic component according to claim 1.
At least one of the first electrode side surface and the second electrode side surface is
A laminated ceramic electronic component that is formed in a groove shape that is recessed inward in the third axial direction and includes a plurality of recesses that reach at least one of the electrode end surface and the second electrode main surface.
前記凹部は、前記第3軸方向内方に1μm以上50μm以下の深さで陥凹する
積層セラミック電子部品。 The laminated ceramic electronic component according to claim 1 or 2.
The recess is a laminated ceramic electronic component that is recessed inward in the third axial direction at a depth of 1 μm or more and 50 μm or less.
前記凹部の延在方向に直交する幅は、10μm以上50μm以下である
積層セラミック電子部品。 The laminated ceramic electronic component according to claim 2 or 3.
A laminated ceramic electronic component having a width orthogonal to the extending direction of the concave portion of 10 μm or more and 50 μm or less.
前記積層セラミック電子部品の前記第1軸方向の寸法は、前記積層セラミック電子部品の前記第3軸方向の寸法より大きい
積層セラミック電子部品。 The laminated ceramic electronic component according to any one of claims 1 to 3.
A laminated ceramic electronic component whose first axial dimension is larger than the third axial dimension of the laminated ceramic electronic component.
前記積層セラミック電子部品を収容する部品収容部を有するキャリアテープと、
前記部品収容部を覆うように前記キャリアテープに貼り付けられたカバーテープと、
を具備するテープ包装体であって、
前記積層セラミック電子部品は、
第1軸方向に向いた第1主面及び第2主面と、前記第1軸に直交する第2軸方向に向いた第1端面及び第2端面と、前記第1軸及び前記第2軸に直交する第3軸方向に向いた第1側面及び第2側面と、前記第1端面又は前記第2端面に引き出され前記第1軸方向に積層された複数の内部電極と、を有するセラミック素体と、
前記第1端面を覆い、前記第1主面及び前記第2主面と、前記第1側面及び前記第2側面と、に延出する第1外部電極と、
前記第2端面を覆い、前記第1主面及び前記第2主面と、前記第1側面及び前記第2側面と、に延出する第2外部電極と、
を有し、
前記第1外部電極及び前記第2外部電極は、それぞれ、
前記第1軸方向に向いた第1電極主面及び第2電極主面と、
前記第2軸方向に向いた電極端面と、
前記第3軸方向に向いた第1電極側面及び第2電極側面と、を有し、
前記第1電極側面又は前記第2電極側面の少なくとも一方は、
前記第3軸方向内方に陥凹する溝状に形成され、前記電極端面又は前記第2電極主面の少なくとも一方に到達する凹部を含み、
前記部品収容部は、前記第2電極主面が接する底面を含む
テープ包装体。 Multilayer ceramic electronic components and
A carrier tape having a component accommodating portion for accommodating the laminated ceramic electronic component,
A cover tape attached to the carrier tape so as to cover the component housing portion,
It is a tape packaging body provided with
The laminated ceramic electronic component is
The first main surface and the second main surface facing the first axis direction, the first end face and the second end face facing the second axis direction orthogonal to the first axis, and the first axis and the second axis. A ceramic element having a first side surface and a second side surface oriented in the third axial direction orthogonal to the first side surface, and a plurality of internal electrodes drawn out to the first end surface or the second end surface and laminated in the first axis direction. With the body
A first external electrode that covers the first end surface and extends to the first main surface, the second main surface, the first side surface, and the second side surface.
A second external electrode that covers the second end surface and extends to the first main surface, the second main surface, the first side surface, and the second side surface.
Have,
The first external electrode and the second external electrode are respectively
The first electrode main surface and the second electrode main surface facing the first axial direction,
The electrode end face facing the second axial direction and
It has a first electrode side surface and a second electrode side surface facing in the third axial direction.
At least one of the first electrode side surface and the second electrode side surface is
It is formed in a groove shape that is recessed inward in the third axial direction, and includes a recess that reaches at least one of the electrode end surface and the second electrode main surface.
The component accommodating portion is a tape package including a bottom surface in contact with the main surface of the second electrode.
第1軸方向に向いた第1主面及び第2主面と、前記第1軸に直交する第2軸方向に向いた第1端面及び第2端面と、前記第1軸及び前記第2軸に直交する第3軸方向に向いた第1側面及び第2側面と、前記第1端面又は前記第2端面に引き出され前記第1軸方向に積層された複数の内部電極と、を有するセラミック素体と、
前記第1端面を覆い、前記第1主面及び前記第2主面と、前記第1側面及び前記第2側面と、に延出する第1外部電極と、
前記第2端面を覆い、前記第1主面及び前記第2主面と、前記第1側面及び前記第2側面と、に延出する第2外部電極と、
を有し、前記第2主面が前記実装基板に対向するように配置された積層セラミック電子部品と、
前記第1外部電極及び前記第2外部電極と前記実装基板とをそれぞれ接続する第1はんだ及び第2はんだと、
を具備し、
前記第1外部電極及び前記第2外部電極は、それぞれ、
前記第1軸方向に向いた第1電極主面及び第2電極主面と、
前記第2軸方向に向いた電極端面と、
前記第3軸方向に向いた第1電極側面及び第2電極側面と、を有し、
前記第1電極側面又は前記第2電極側面の少なくとも一方は、
前記第3軸方向内方に陥凹する溝状に形成され、前記電極端面又は前記第2電極主面の少なくとも一方に到達する凹部を含み、
前記第1はんだ及び第2はんだは、それぞれ、
前記電極端面及び前記第2電極主面に接合され、かつ、前記凹部に沿って前記第1電極側面又は前記第2電極側面の少なくとも一方に延出する
回路基板。 Mounting board and
The first main surface and the second main surface facing the first axis direction, the first end face and the second end face facing the second axis direction orthogonal to the first axis, and the first axis and the second axis. A ceramic element having a first side surface and a second side surface oriented in the third axial direction orthogonal to the first side surface, and a plurality of internal electrodes drawn out to the first end surface or the second end surface and laminated in the first axis direction. With the body
A first external electrode that covers the first end surface and extends to the first main surface, the second main surface, the first side surface, and the second side surface.
A second external electrode that covers the second end surface and extends to the first main surface, the second main surface, the first side surface, and the second side surface.
And the laminated ceramic electronic component arranged so that the second main surface faces the mounting substrate.
The first solder and the second solder that connect the first external electrode, the second external electrode, and the mounting substrate, respectively,
Equipped with
The first external electrode and the second external electrode are respectively
The first electrode main surface and the second electrode main surface facing the first axial direction,
The electrode end face facing the second axial direction and
It has a first electrode side surface and a second electrode side surface facing in the third axial direction.
At least one of the first electrode side surface and the second electrode side surface is
It is formed in a groove shape that is recessed inward in the third axial direction, and includes a recess that reaches at least one of the electrode end surface and the second electrode main surface.
The first solder and the second solder are each
A circuit board that is joined to the electrode end surface and the second electrode main surface and extends along the recess to at least one of the first electrode side surface or the second electrode side surface.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020025078A JP7423340B2 (en) | 2020-02-18 | 2020-02-18 | Laminated ceramic electronic components, tape packaging and circuit boards |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020025078A JP7423340B2 (en) | 2020-02-18 | 2020-02-18 | Laminated ceramic electronic components, tape packaging and circuit boards |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021132059A true JP2021132059A (en) | 2021-09-09 |
JP7423340B2 JP7423340B2 (en) | 2024-01-29 |
Family
ID=77551335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020025078A Active JP7423340B2 (en) | 2020-02-18 | 2020-02-18 | Laminated ceramic electronic components, tape packaging and circuit boards |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7423340B2 (en) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010199171A (en) | 2009-02-24 | 2010-09-09 | Shinko Electric Ind Co Ltd | Chip component mounted wiring board |
WO2018043397A1 (en) | 2016-08-29 | 2018-03-08 | 京セラ株式会社 | Stacked capacitor |
JP2019186412A (en) | 2018-04-12 | 2019-10-24 | 太陽誘電株式会社 | Multilayer ceramic capacitor, printed circuit board, and package |
JP7089426B2 (en) | 2018-07-23 | 2022-06-22 | 太陽誘電株式会社 | Laminated ceramic electronic components, manufacturing method of laminated ceramic electronic components, and boards with built-in electronic components |
-
2020
- 2020-02-18 JP JP2020025078A patent/JP7423340B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP7423340B2 (en) | 2024-01-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101127870B1 (en) | Ceramic electronic component and method for manufacturing the same | |
JP7103835B2 (en) | Multilayer ceramic electronic components, their manufacturing methods, and circuit boards | |
US11715593B2 (en) | Multi-layer ceramic capacitor | |
US9144166B2 (en) | Electronic component | |
KR102567209B1 (en) | Ceramic electronic components and method for manufacturing the same, and electronic components mounting substrate | |
TWI759540B (en) | Multilayer Ceramic Capacitors | |
CN109427476B (en) | Electronic component | |
JP2019004080A (en) | Electronic component, electronic device, and manufacturing method of electronic component | |
JP2023090965A (en) | Multilayer ceramic electronic component and manufacturing method for the same | |
JP2023086091A (en) | Ceramic electronic component | |
JP2020174110A (en) | Multilayer ceramic electronic component and circuit board | |
JP2014053599A (en) | Electronic circuit module component | |
JP2020061468A (en) | Multilayer ceramic electronic component and mounting structure thereof | |
JP2020043272A (en) | Multilayer ceramic capacitor and circuit board | |
US20230093850A1 (en) | Multi-Layer Ceramic Electronic Component and Circuit Board | |
JP7423340B2 (en) | Laminated ceramic electronic components, tape packaging and circuit boards | |
US11443897B2 (en) | Electronic component | |
JP7307547B2 (en) | Laminated ceramic electronic components and circuit boards | |
JP2021128969A (en) | Multilayer ceramic electronic component and circuit board | |
JP2021141191A (en) | Laminated ceramic electronic component, manufacturing method thereof, and circuit board | |
US11929210B2 (en) | Multi-layer ceramic electronic component and circuit board | |
US11705278B2 (en) | Multi-layer ceramic electronic component, circuit board, and method of producing a multi-layer ceramic electronic component | |
US20230077511A1 (en) | Multi-layer ceramic electronic component and circuit board | |
WO2023038032A1 (en) | Electronic component, and mounting method and mounting structure therefor | |
US11443896B2 (en) | Electronic component |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20220707 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220715 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20231017 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20231024 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231226 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240117 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7423340 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |