JP2021117536A - 処理ユニット及び処理システム - Google Patents

Abstract

【課題】並列処理を適切に実行可能な技術を提供することが望ましい。【解決手段】処理対象データの少なくとも一部を並列処理するか否かを判定する並列処理判定部と、並列処理判定部によって並列処理すると判定された場合に、複数のコアを有する並列処理実行ユニットの複数のコアのそれぞれにＶＭを実行させるＶＭ実行制御部と、処理対象データの少なくとも一部を並列処理可能な部分データに分割して並列処理実行ユニットのメモリに格納させる格納制御部と、複数のコアのＶＭによって処理された複数の部分データの処理結果を並列処理実行ユニットから取得する処理結果取得部とを備える処理ユニットを提供する。【選択図】図１

Description

本発明は、処理ユニット及び処理システムに関する。

ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の演算資源を画像処理以外の目的に応用するＧＰＧＰＵ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ ＧＰＵ）が知られていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］特開２０１９−２２０００３号公報

本発明の第１の態様によれば、処理ユニットが提供される。処理ユニットは、処理対象データの少なくとも一部を並列処理するか否かを判定する並列処理判定部を備えてよい。処理ユニットは、並列処理判定部によって並列処理すると判定された場合に、複数のコアを有する並列処理実行ユニットの複数のコアのそれぞれにＶＭ（Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）を実行させるＶＭ実行制御部を備えてよい。処理ユニットは、処理対象データの少なくとも一部を並列処理可能な部分データに分割して並列処理実行ユニットのメモリに格納させる格納制御部を備えてよい。処理ユニットは、複数のコアのＶＭによって処理された複数の部分データの処理結果を並列処理実行ユニットから取得する処理結果取得部を備えてよい。

上記ＶＭ実行制御部は、上記並列処理判定部によって並列処理すると判定された場合に、上記処理ユニットのコアでＶＭを実行し、かつ、上記並列処理実行ユニットの上記複数のコアのそれぞれにＶＭを実行させてよい。上記ＶＭ実行制御部は、上記並列処理判定部によって並列処理すると判定された場合に、上記処理ユニットのコアでＶＭを実行し、かつ、上記処理ユニットのコアのＶＭと共通するアーキテクチャを有するＶＭを上記並列処理ユニットの上記複数のコアのそれぞれに実行させてよい。

上記ＶＭ実行制御部は、上記並列処理判定部によって上記処理対象データの第１の部分を上記処理ユニットにおいて処理し上記処理対象データの第２の部分を上記並列処理実行ユニットに並列処理させると判定された場合に、上記処理ユニットのコアのＶＭに上記第１の部分を処理させてよく、上記格納制御部は、上記第２の部分を並列処理可能な部分データに分割して上記並列処理実行ユニットのメモリに格納させてよく、上記処理結果取得部は、上記第２の部分の処理結果を上記並列処理実行ユニットから取得してよい。上記処理ユニットは、上記処理ユニットのコアのＶＭによる上記第１の部分の処理結果と、上記処理結果取得部が取得した上記第２の部分の処理結果とに基づいて、上記処理対象データの処理結果を生成する処理結果生成部を備えてよい。

上記処理ユニットはＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であってよく、上記並列処理実行ユニットはＧＰＵであってよい。上記処理ユニットは、ＭＱＴＴメッセージを取得するメッセージ取得部を備えてよく、上記並列処理判定部は、上記ＭＱＴＴメッセージから取得した上記命令セットの少なくとも一部を並列処理するか否かを判定してよい。

本発明の第２の態様によれば、上記処理ユニット及び上記並列処理ユニットを備える処理システムが提供される。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

処理システム１００の一例を概略的に示す。 ＣＰＵ２００の機能構成の一例を概略的に示す。 ＣＰＵ２００による処理について説明するための説明図である。 ＣＰＵ２００による処理について説明するための説明図である。 ＣＰＵ２００による処理について説明するための説明図である。 処理システム１００として機能するコンピュータ１２００のハードウェア構成の一例を概略的に示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、処理システム１００の一例を概略的に示す。処理システム１００は、ＣＰＵ２００及びＧＰＵ３００を有する。ＣＰＵ２００は、処理ユニットの一例であってよい。ＧＰＵ３００は、並列処理実行ユニットの一例であってよい。

ＣＰＵ２００は、複数のコア２１０を有する。また、ＣＰＵ２００は、メモリ２２０を有する。

ＧＰＵ３００は、複数のＳＭ（Ｓｔｒｅａｍｉｎｇ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ）３１０を有する。ＳＭは、ＧＰＵ３００のコアの一例であってよい。また、ＧＰＵ３００は、メモリ３２０を有する。

本実施形態に係るＣＰＵ２００は、処理対象データの少なくとも一部を並列処理するか否かを判定し、並列処理すると判定した場合に、処理対象データの少なくとも一部をＧＰＵ３００に実行させる。

図２は、ＣＰＵ２００の機能構成の一例を概略的に示す。ＣＰＵ２００は、対象データ取得部２３２、並列処理判定部２３４、ＶＭ実行制御部２３６、格納制御部２３８、処理結果取得部２４０、及び処理結果生成部２４２を備える。

対象データ取得部２３２は、処理対象データを取得する。対象データ取得部２３２は、任意のデータを処理対象データとして取得してよい。

対象データ取得部２３２は、一定の形式を有する大量のデータを処理対象データとして取得してよい。例えば、処理システム１００がＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇ）システム内に配置される場合、対象データ取得部２３２は、処理システム１００が受信したＭＱＴＴ（Ｍｅｓｓａｇｅ Ｑｕｅｕｅｉｎｇ Ｔｅｌｅｍｅｔｒｙ Ｔｒａｎｓｐｏｒｔ）メッセージなどを、処理対象データとして取得する。対象データ取得部２３２は、メッセージ取得部の一例であってよい。対象データ取得部２３２は、ＭＱＴＴメッセージなどから処理対象データを取得してよい。

並列処理判定部２３４は、対象データ取得部２３２が取得した処理対象データの少なくとも一部を並列処理するか否かを判定する。並列処理判定部２３４は、例えば、処理対象データに、処理対象データの少なくとも一部に対して並列処理可能なデータが含まれている場合に、処理対象データの少なくとも一部を並列処理すると判定する。

並列処理判定部２３４は、処理対象データを解析して、処理対象データの少なくとも一部が並列処理可能であるか否かを判定してもよい。並列処理判定部２３４は、例えば、処理対象データ内の複数のデータが、互いの処理に関連せずに実行可能である場合に、並列処理可能であると判定する。

並列処理判定部２３４は、処理対象データの第１の部分をＣＰＵ２００において処理し、処理対象データの第２の部分をＧＰＵ３００に並列処理させると判定してもよい。並列処理判定部２３４は、例えば、処理対象データのうち、並列処理できない第１の部分をＣＰＵ２００において処理し、並列処理可能な第２の部分をＧＰＵ３００に並列処理させると判定する。

ＶＭ実行制御部２３６は、並列処理判定部２３４によって並列処理すると判定された場合に、ＧＰＵ３００の複数のＳＭ３１０のそれぞれにＶＭを実行させる。ＶＭ実行制御部２３６は、並列処理判定部２３４によって並列処理すると判定された場合にＣＰＵ２００のコア２１０でＶＭを実行し、かつ、複数のＳＭ３１０のそれぞれにＶＭを実行させてよい。

ＶＭ実行制御部２３６は、並列処理判定部２３４によって並列処理すると判定された場合に、コア２１０でＶＭを実行し、かつ、コア２１０のＶＭと共通するアーキテクチャを有するＶＭを複数のＳＭ３１０のそれぞれに実行させてよい。コア２１０のＶＭと共通するアーキテクチャを有するＶＭとは、同じ命令に対して、コア２１０のＶＭと同じ処理結果を出力可能なＶＭであってよい。ＣＰＵ２００とＧＰＵ３００の物理的な作りが全く異なっていても、ＧＰＵ３００のＳＭ３１０に、コア２１０のＶＭと共通のアーキテクチャを有するＶＭを実行させることによって処理を連携させることができる。

ＶＭ実行制御部２３６は、並列処理判定部２３４によって、処理対象データの第１の部分をＣＰＵ２００において処理し、処理対象データの第２の部分をＧＰＵ３００に並列処理させると判定された場合に、コア２１０のＶＭに第１の部分を処理させてよい。

格納制御部２３８は、ＧＰＵ３００に並列処理させる処理対象データの少なくとも一部を、並列処理可能な部分データに分割して、ＧＰＵ３００のメモリ３２０に格納させる。格納制御部２３８は、並列処理判定部２３４によって、処理対象データの第２の部分をＧＰＵ３００に並列処理させると判定された場合に、第２の部分を並列処理可能な部分データに分割して、メモリ３２０に格納させてよい。

処理結果取得部２４０は、複数のＳＭ３１０のＶＭによって処理された複数の部分データの処理結果をＧＰＵ３００から取得する。処理結果取得部２４０は、処理対象データの第１の部分の処理結果をコア２１０のＶＭから取得してよい。処理結果取得部２４０は、処理対象データの第２の部分の処理結果をＧＰＵ３００から取得してよい。

処理結果生成部２４２は、処理結果取得部２４０が取得した処理結果に基づいて、処理対象データの処理結果を生成する。処理結果生成部２４２は、コア２１０のＶＭによる処理対象データの第１の部分の処理結果と、複数のＳＭ３１０のＶＭによる処理対象データの第２の部分の処理結果とを組み合わせることによって、処理対象データの処理結果を生成してよい。

図３から図５は、ＣＰＵ２００による処理について説明するための説明図である。図３に示すように、ＣＰＵ２００は、複数のコア２１０のうちの少なくとも１つでＶＭ２１２を実行し、メモリ２２０に格納されている命令セット２２２を参照する。

ＶＭ２１２は、命令セット２２２に、メモリ２２０に格納された処理対象データ２２４を並列処理する命令が含まれている場合に、図４に示すように、ＧＰＵ３００の複数のＳＭ３１０のそれぞれに、ＶＭ２１２と共通するアーキテクチャを有するＶＭ３１２を実行させる。ＣＰＵ２００又はＶＭ２１２は、命令セット２２２をコピーした命令セット３２２をメモリ３２０に格納させて、命令セット３２２における、対象となる命令群及び開始位置を ＶＭ３１２に指示する。

ＣＰＵ２００又はＶＭ２１２は、図５に示すように、処理対象データ２２４を並列処理可能な部分データ３２４に分割してメモリ３２０に格納させる。このとき、ＧＰＵ３００側でもＣＰＵ２００側でも同じ変数として見えるように、コンパイラとＶＭ２１２及びＶＭ３１２とで協調する。

ＣＰＵ２００又はＶＭ２１２は、メモリ３２０内の、複数のＳＭ３１０のそれぞれに対応する位置に、複数のＳＭ３１０のそれぞれに実行させる部分データ３２４を格納させてよい。これにより、複数のＳＭ３１０のそれぞれにとって、最初から自身専用のデータがあったように見せることができる。

ＧＰＵ３００は、命令セット３２２の命令列を、予め指示された位置から実行する。複数のＳＭ３１０による並列処理が開始される。メモリ２１０は、複数のＶＭ３１２による部分データ３２４の処理が完了した後、部分データ３２４から処理結果を収集する。処理結果は、メモリ２２０に格納される。処理結果は、ＣＰＵ２００で処理したのかＧＰＵ３００で処理したのか区別がつかない状態となる。

いわゆるＧＰＧＰＵを使用するには、非常に難解なＡＰＩを慎重に使用する必要があり、使用できる技術者も限られる。それに対して、本実施形態に係る処理システム１００によれば、ＣＰＵ２００によって、並列処理の実行可否が判定され、処理対象データの並列処理可能な部分データへの分割と、部分データのメモリ３２０への格納が実行され、複数のＳＭ３１０による並列処理結果が取得される。すなわち、処理システム１００によれば、従来のＡＰＩを覆い隠すことができ、技術者に求められるレベルを下げることができる。これにより、ＧＰＧＰＵの利用範囲を容易に拡大することができる。

図６は、処理システム１００として機能するコンピュータ１２００のハードウェア構成の一例を概略的に示す。コンピュータ１２００にインストールされたプログラムは、コンピュータ１２００を、本実施形態に係る装置の１又は複数の「部」として機能させ、又はコンピュータ１２００に、本実施形態に係る装置に関連付けられるオペレーション又は当該１又は複数の「部」を実行させることができ、及び／又はコンピュータ１２００に、本実施形態に係るプロセス又は当該プロセスの段階を実行させることができる。そのようなプログラムは、コンピュータ１２００に、本明細書に記載のフローチャート及びブロック図のブロックのうちのいくつか又はすべてに関連付けられた特定のオペレーションを実行させるべく、ＣＰＵ１２１２によって実行されてよい。

本実施形態によるコンピュータ１２００は、ＣＰＵ１２１２、ＧＰＵ１２１３、ＲＡＭ１２１４、及びグラフィックコントローラ１２１６を含み、それらはホストコントローラ１２１０によって相互に接続されている。ＧＰＵ１２１３は、グラフィックコントローラ１２１６に接続されていてもよい。コンピュータ１２００はまた、通信インタフェース１２２２、記憶装置１２２４、ＤＶＤドライブ、及びＩＣカードドライブのような入出力ユニットを含み、それらは入出力コントローラ１２２０を介してホストコントローラ１２１０に接続されている。ＤＶＤドライブは、ＤＶＤ−ＲＯＭドライブ及びＤＶＤ−ＲＡＭドライブ等であってよい。記憶装置１２２４は、ハードディスクドライブ及びソリッドステートドライブ等であってよい。コンピュータ１２００はまた、ＲＯＭ１２３０及びキーボードのようなレガシの入出力ユニットを含み、それらは入出力チップ１２４０を介して入出力コントローラ１２２０に接続されている。

ＣＰＵ１２１２は、ＲＯＭ１２３０及びＲＡＭ１２１４内に格納されたプログラムに従い動作し、それにより各ユニットを制御する。グラフィックコントローラ１２１６は、ＲＡＭ１２１４内に提供されるフレームバッファ等又はそれ自体の中に、ＣＰＵ１２１２によって生成されるイメージデータを取得し、イメージデータがディスプレイデバイス１２１８上に表示されるようにする。

通信インタフェース１２２２は、ネットワークを介して他の電子デバイスと通信する。記憶装置１２２４は、コンピュータ１２００内のＣＰＵ１２１２によって使用されるプログラム及びデータを格納する。ＤＶＤドライブは、プログラム又はデータをＤＶＤ−ＲＯＭ等から読み取り、記憶装置１２２４に提供する。ＩＣカードドライブは、プログラム及びデータをＩＣカードから読み取り、及び／又はプログラム及びデータをＩＣカードに書き込む。

ＲＯＭ１２３０はその中に、アクティブ化時にコンピュータ１２００によって実行されるブートプログラム等、及び／又はコンピュータ１２００のハードウェアに依存するプログラムを格納する。入出力チップ１２４０はまた、様々な入出力ユニットをＵＳＢポート、パラレルポート、シリアルポート、キーボードポート、マウスポート等を介して、入出力コントローラ１２２０に接続してよい。

プログラムは、ＤＶＤ−ＲＯＭ又はＩＣカードのようなコンピュータ可読記憶媒体によって提供される。プログラムは、コンピュータ可読記憶媒体から読み取られ、コンピュータ可読記憶媒体の例でもある記憶装置１２２４、ＲＡＭ１２１４、又はＲＯＭ１２３０にインストールされ、ＣＰＵ１２１２によって実行される。これらのプログラム内に記述される情報処理は、コンピュータ１２００に読み取られ、プログラムと、上記様々なタイプのハードウェアリソースとの間の連携をもたらす。装置又は方法が、コンピュータ１２００の使用に従い情報のオペレーション又は処理を実現することによって構成されてよい。

例えば、通信がコンピュータ１２００及び外部デバイス間で実行される場合、ＣＰＵ１２１２は、ＲＡＭ１２１４にロードされた通信プログラムを実行し、通信プログラムに記述された処理に基づいて、通信インタフェース１２２２に対し、通信処理を命令してよい。通信インタフェース１２２２は、ＣＰＵ１２１２の制御の下、ＲＡＭ１２１４、記憶装置１２２４、ＤＶＤ−ＲＯＭ、又はＩＣカードのような記録媒体内に提供される送信バッファ領域に格納された送信データを読み取り、読み取られた送信データをネットワークに送信し、又はネットワークから受信した受信データを記録媒体上に提供される受信バッファ領域等に書き込む。

また、ＣＰＵ１２１２は、記憶装置１２２４、ＤＶＤドライブ（ＤＶＤ−ＲＯＭ）、ＩＣカード等のような外部記録媒体に格納されたファイル又はデータベースの全部又は必要な部分がＲＡＭ１２１４に読み取られるようにし、ＲＡＭ１２１４上のデータに対し様々なタイプの処理を実行してよい。ＣＰＵ１２１２は次に、処理されたデータを外部記録媒体にライトバックしてよい。

様々なタイプのプログラム、データ、テーブル、及びデータベースのような様々なタイプの情報が記録媒体に格納され、情報処理を受けてよい。ＣＰＵ１２１２は、ＲＡＭ１２１４から読み取られたデータに対し、本開示の随所に記載され、プログラムの命令シーケンスによって指定される様々なタイプのオペレーション、情報処理、条件判断、条件分岐、無条件分岐、情報の検索／置換等を含む、様々なタイプの処理を実行してよく、結果をＲＡＭ１２１４に対しライトバックする。また、ＣＰＵ１２１２は、記録媒体内のファイル、データベース等における情報を検索してよい。例えば、各々が第２の属性の属性値に関連付けられた第１の属性の属性値を有する複数のエントリが記録媒体内に格納される場合、ＣＰＵ１２１２は、当該複数のエントリの中から、第１の属性の属性値が指定されている条件に一致するエントリを検索し、当該エントリ内に格納された第２の属性の属性値を読み取り、それにより予め定められた条件を満たす第１の属性に関連付けられた第２の属性の属性値を取得してよい。

上で説明したプログラム又はソフトウエアモジュールは、コンピュータ１２００上又はコンピュータ１２００近傍のコンピュータ可読記憶媒体に格納されてよい。また、専用通信ネットワーク又はインターネットに接続されたサーバシステム内に提供されるハードディスク又はＲＡＭのような記録媒体が、コンピュータ可読記憶媒体として使用可能であり、それによりプログラムを、ネットワークを介してコンピュータ１２００に提供する。

本実施形態におけるフローチャート及びブロック図におけるブロックは、オペレーションが実行されるプロセスの段階又はオペレーションを実行する役割を持つ装置の「部」を表わしてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。専用回路は、デジタル及び／又はアナログハードウェア回路を含んでよく、集積回路（ＩＣ）及び／又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及びプログラマブルロジックアレイ（ＰＬＡ）等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。

コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよく、その結果、そこに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。

コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、又はＳｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードのいずれかを含んでよい。

コンピュータ可読命令は、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路が、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために当該コンピュータ可読命令を実行すべく、ローカルに又はローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階などの各処理の実行順序は、特段「より前に」、「先立って」などと明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」などを用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ 処理システム、２００ ＣＰＵ、２１０ コア、２１２ ＶＭ、２２０ メモリ、２２２ 命令セット、２２４ 処理対象データ、２３２ 対象データ取得部、２３４ 並列処理判定部、２３６ ＶＭ実行制御部、２３８ 格納制御部、２４０ 処理結果取得部、２４２ 処理結果生成部、３００ ＧＰＵ、３１０ ＳＭ、３２０ メモリ、３２２ 命令セット、３２４ 部分データ、１２００ コンピュータ、１２１０ ホストコントローラ、１２１２ ＣＰＵ、１２１３ ＧＰＵ、１２１４ ＲＡＭ、１２１６ グラフィックコントローラ、１２１８ ディスプレイデバイス、１２２０ 入出力コントローラ、１２２２ 通信インタフェース、１２２４ 記憶装置、１２３０ ＲＯＭ、１２４０ 入出力チップ

Claims (8)

1. 処理対象データの少なくとも一部を並列処理するか否かを判定する並列処理判定部と、
   前記並列処理判定部によって並列処理すると判定された場合に、複数のコアを有する並列処理実行ユニットの前記複数のコアのそれぞれにＶＭを実行させるＶＭ実行制御部と、
   前記処理対象データの少なくとも一部を並列処理可能な部分データに分割して前記並列処理実行ユニットのメモリに格納させる格納制御部と、
   前記複数のコアのＶＭによって処理された複数の前記部分データの処理結果を前記並列処理実行ユニットから取得する処理結果取得部と
   を備える処理ユニット。
2. 前記ＶＭ実行制御部は、前記並列処理判定部によって並列処理すると判定された場合に、前記処理ユニットのコアでＶＭを実行し、かつ、前記並列処理実行ユニットの前記複数のコアのそれぞれにＶＭを実行させる、請求項１に記載の処理ユニット。
3. 前記ＶＭ実行制御部は、前記並列処理判定部によって並列処理すると判定された場合に、前記処理ユニットのコアでＶＭを実行し、かつ、前記処理ユニットのコアのＶＭと共通するアーキテクチャを有するＶＭを前記並列処理実行ユニットの前記複数のコアのそれぞれに実行させる、請求項２に記載の処理ユニット。
4. 前記ＶＭ実行制御部は、前記並列処理判定部によって前記処理対象データの第１の部分を前記処理ユニットにおいて処理し前記処理対象データの第２の部分を前記並列処理実行ユニットに並列処理させると判定された場合に、前記処理ユニットのコアのＶＭに前記第１の部分を処理させ、
   前記格納制御部は、前記第２の部分を並列処理可能な部分データに分割して前記並列処理実行ユニットのメモリに格納させ、
   前記処理結果取得部は、前記第２の部分の処理結果を前記並列処理実行ユニットから取得する、請求項２又は３に記載の処理ユニット。
5. 前記処理ユニットのコアのＶＭによる前記第１の部分の処理結果と、前記処理結果取得部が取得した前記第２の部分の処理結果とに基づいて、前記処理対象データの処理結果を生成する処理結果生成部
   を備える、請求項４に記載の処理ユニット。
6. 前記処理ユニットはＣＰＵであり、
   前記並列処理実行ユニットはＧＰＵである、
   請求項１から５のいずれか一項に記載の処理ユニット。
7. ＭＱＴＴメッセージを取得するメッセージ取得部
   を備え、
   前記並列処理判定部は、前記ＭＱＴＴメッセージから取得した前記処理対象データの少なくとも一部を並列処理するか否かを判定する、請求項１から６のいずれか一項に記載の処理ユニット。
8. 請求項１から７のいずれか一項に記載の処理ユニットと
   前記並列処理実行ユニットと
   を備える処理システム。

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