JP2021093819A - Control device of multilevel power converter - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 80
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 230000001934 delay Effects 0.000 claims description 14
- 238000007599 discharging Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 1
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Abstract
Description
本発明は、フライングキャパシタを有するマルチレベル電力変換器の停止方法に関する。 The present invention relates to a method of stopping a multi-level power converter having a flying capacitor.
特許文献１では、５レベル電力変換器を停止する際に、半導体素子を所定の順番で遮断することにより負荷側に印加される過電圧を防止している。
In
しかし、特許文献１におけるマルチレベル電力変換器はフライングキャパシタを有していないため、フライングキャパシタ型のマルチレベル電力変換器にはスイッチングパターンをそのまま適用できない。
However, since the multi-level power converter in
加えて、マルチレベル電力変換器を誘導性の負荷に接続した場合、装置停止後も電流が流れ続けるためフライングキャパシタの過充電もしくは過放電が発生し、フライングキャパシタの破損もしくは半導体素子の故障が発生する恐れがある。図６にフライングキャパシタを有する３レベル電力変換器を示す。 In addition, when a multi-level power converter is connected to an inductive load, the current continues to flow even after the device is stopped, causing overcharging or overdischarging of the flying capacitor, resulting in damage to the flying capacitor or failure of the semiconductor element. There is a risk of FIG. 6 shows a 3-level power converter having a flying capacitor.
これは第１，第４半導体素子Ｓ１，Ｓ４には直流電源（コンデンサ）Ｃｄｃの電圧Ｖｄｃとフライングキャパシタ電圧Ｖ１の差分の電圧Ｖｄｃ−Ｖ１、第２，第３半導体素子Ｓ２，Ｓ３にはフライングキャパシタ電圧Ｖ１の２種類の電圧が印加されるためであり、第１〜第４半導体素子Ｓ１〜Ｓ４のすべての過電圧故障を防ぐためにはフライングキャパシタＣｆｃの過充電及び過放電の両方を防ぐ必要がある。 The first and fourth semiconductor elements S1 and S4 have a voltage Vdc-V1 which is the difference between the voltage Vdc of the DC power supply (capacitor) Cdc and the flying capacitor voltage V1, and the second and third semiconductor elements S2 and S3 have a flying capacitor. This is because two types of voltage V1 are applied, and in order to prevent all overvoltage failures of the first to fourth semiconductor elements S1 to S4, it is necessary to prevent both overcharging and overdischarging of the flying capacitor Cfc. ..
また、図６は、半導体素子に過電圧が印加される例を示している。四角で囲った半導体素子は導通している状態を表し、破線の矢印は電流の経路を表す。フライングキャパシタＣｆｃの過電圧故障により装置が停止した場合、図６に示したパターンではフライングキャパシタＣｆｃの充電が継続するため、フライングキャパシタ電圧Ｖ１が上昇し、フライングキャパシタＣｆｃの破損やフライングキャパシタＣｆｃに並列接続される第２半導体素子Ｓ２の過電圧故障につながる危険性がある。 Further, FIG. 6 shows an example in which an overvoltage is applied to the semiconductor element. The semiconductor element surrounded by a square represents a conducting state, and the broken line arrow represents a current path. When the device is stopped due to an overvoltage failure of the flying capacitor Cfc, the flying capacitor Cfc continues to be charged in the pattern shown in FIG. 6, so that the flying capacitor voltage V1 rises, the flying capacitor Cfc is damaged, or the flying capacitor Cfc is connected in parallel. There is a risk of leading to an overvoltage failure of the second semiconductor element S2.
以上示したようなことから、フライングキャパシタを有するマルチレベル電力変換器の制御装置において、フライングキャパシタ、半導体素子を破損させることなく安全に停止させることが課題となる。 From the above, it is an issue to safely stop the flying capacitor and the semiconductor element in the control device of the multi-level power converter having the flying capacitor without damaging them.
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電源と、直流電源に接続された複数の半導体素子と、半導体素子に接続されたフライングキャパシタと、を備えたマルチレベル電力変換器の制御装置であって、装置停止時に、前記フライングキャパシタの充電状態に応じて、前記半導体素子のゲート信号をオフするタイミングを遅らせるホールド回路を備えたことを特徴とする。 The present invention has been devised in view of the above-mentioned conventional problems, and one aspect thereof includes a DC power supply, a plurality of semiconductor elements connected to the DC power supply, and a flying capacitor connected to the semiconductor elements. It is a control device of a multi-level power converter provided, and is characterized by including a hold circuit that delays the timing of turning off the gate signal of the semiconductor element according to the charging state of the flying capacitor when the device is stopped. ..
また、その一態様として、フライングキャパシタ電圧と電圧指令値とを比較する比較器を備え、装置停止時、かつ、前記フライングキャパシタ電圧が前記電圧指令値よりも大きい場合、前記フライングキャパシタを充電するスイッチングパターンとならないように前記ホールド回路を動作させ、装置停止時、かつ、前記フライングキャパシタ電圧が前記電圧指令値よりも小さい場合、前記フライングキャパシタを放電するスイッチングパターンとならないように前記ホールド回路を動作させることを特徴とする。 Further, as one aspect thereof, a comparator for comparing the flying capacitor voltage and the voltage command value is provided, and switching for charging the flying capacitor when the device is stopped and when the flying capacitor voltage is larger than the voltage command value. The hold circuit is operated so as not to form a pattern, and when the device is stopped and the flying capacitor voltage is smaller than the voltage command value, the hold circuit is operated so as not to form a switching pattern for discharging the flying capacitor. It is characterized by that.
また、その一態様として、前記マルチレベル電力変換器は、前記直流電源と、前記直流電源の正極と負極との間に順次直列接続された第１〜第４半導体素子と、前記第１，第２半導体素子の接続点と前記第３，第４半導体素子の接続点との間に接続されたフライングキャパシタと、を備え、前記第２，第３半導体素子の接続点を出力端子とすることを特徴とする。 Further, as one aspect thereof, the multi-level power converter includes the DC power supply, first to fourth semiconductor elements sequentially connected in series between the positive electrode and the negative electrode of the DC power supply, and the first and first semiconductor elements. 2. A flying capacitor connected between the connection point of the semiconductor element and the connection point of the third and fourth semiconductor elements is provided, and the connection point of the second and third semiconductor elements is used as an output terminal. It is a feature.
また、その一態様として、前記比較器は、前記フライングキャパシタ電圧が前記電圧指令値よりも大きい場合に信号を出力する第１比較器と、前記フライングキャパシタ電圧が前記電圧指令値よりも小さい場合に信号を出力する第２比較器と、であり、前記ホールド回路は、装置停止時に出力される停止信号および前記第２比較器の信号が入力された時、前記第１半導体素子のゲート信号がオフする時間を遅らせる第１ホールド回路と、前記停止信号および前記第１比較器の信号が入力された時、前記第２半導体素子のゲート信号がオフする時間を遅らせる第２ホールド回路と、前記停止信号および前記第１比較器の信号が入力された時、前記第３半導体素子のゲート信号がオフとなる時間を遅らせる第３ホールド回路と、前記停止信号および前記第２比較器の信号が入力された時、前記第４半導体素子のゲート信号がオフとなる時間を遅らせる第４ホールド回路と、であることを特徴とする。 Further, as one aspect thereof, the comparator is a first comparator that outputs a signal when the flying capacitor voltage is larger than the voltage command value, and when the flying capacitor voltage is smaller than the voltage command value. A second comparator that outputs a signal, and the hold circuit turns off the gate signal of the first semiconductor element when the stop signal output when the device is stopped and the signal of the second comparator are input. A first hold circuit that delays the time to perform, a second hold circuit that delays the time when the gate signal of the second semiconductor element is turned off when the stop signal and the signal of the first comparator are input, and the stop signal. And when the signal of the first comparer is input, the third hold circuit which delays the time when the gate signal of the third semiconductor element is turned off, the stop signal and the signal of the second comparer are input. It is characterized by a fourth hold circuit that delays the time when the gate signal of the fourth semiconductor element is turned off.
本発明によれば、フライングキャパシタを有するマルチレベル電力変換器の制御装置において、フライングキャパシタ、半導体素子を破損させることなく安全に停止させることが可能となる。 According to the present invention, in a control device of a multi-level power converter having a flying capacitor, it is possible to safely stop the flying capacitor and the semiconductor element without damaging them.
以下、本願発明におけるマルチレベル電力変換器の制御装置の実施形態を図１〜図５に基づいて詳述する。 Hereinafter, embodiments of the control device for the multi-level power converter according to the present invention will be described in detail with reference to FIGS. 1 to 5.
［実施形態］
使用する半導体素子の耐圧を高耐圧化せずに回路自体を高圧化するための手法として半導体素子を多数直列に接続したマルチレベル電力変換器が検討されている。このマルチレベル電力変換器の一種として図１に示すようなフライングキャパシタ型のマルチレベル電力変換器が検討されている。図１に３レベルのフライングキャパシタ型のマルチレベル電力変換器を示す。なお、本実施形態では、３レベルの電力変換器について説明するが、フライングキャパシタを有していれば、他の主回路構成でも良い。
[Embodiment]
A multi-level power converter in which a large number of semiconductor elements are connected in series is being studied as a method for increasing the high voltage of the circuit itself without increasing the withstand voltage of the semiconductor element to be used. As a kind of this multi-level power converter, a flying capacitor type multi-level power converter as shown in FIG. 1 is being studied. FIG. 1 shows a 3-level flying capacitor type multi-level power converter. In this embodiment, a three-level power converter will be described, but other main circuit configurations may be used as long as it has a flying capacitor.
まず、図１に基づいて、３レベルのフライングキャパシタ型の電力変換器の構成を説明する。図１に示すように、マルチレベル電力変換器は、直流電源（コンデンサ）Ｃｄｃを有する。コンデンサＣｄｃの正極と負極との間には、第１〜第４半導体素子Ｓ１〜Ｓ４が順次直列接続される。第１，第２半導体素子Ｓ１，Ｓ２の接続点と第３，第４半導体素子Ｓ３，Ｓ４の接続点との間にはフライングキャパシタＣｆｃが接続される。 First, the configuration of a three-level flying capacitor type power converter will be described with reference to FIG. As shown in FIG. 1, the multi-level power converter has a DC power supply (capacitor) Cdc. The first to fourth semiconductor elements S1 to S4 are sequentially connected in series between the positive electrode and the negative electrode of the capacitor Cdc. A flying capacitor Cfc is connected between the connection points of the first and second semiconductor elements S1 and S2 and the connection points of the third and fourth semiconductor elements S3 and S4.
なお、第２，第３半導体素子Ｓ２，Ｓ３の接続点を出力端子とする。また、コンデンサＣｄｃの電圧をＶｄｃ、フライングキャパシタＣｆｃの電圧をＶ１、第２，第３半導体素子Ｓ２，Ｓ３の接続点の電流をｉ１とする。 The connection points of the second and third semiconductor elements S2 and S3 are used as output terminals. Further, the voltage of the capacitor Cdc is Vdc, the voltage of the flying capacitor Cfc is V1, and the current at the connection point of the second and third semiconductor elements S2 and S3 is i1.
３レベルの場合、一個のフライングキャパシタＣｆｃと４つのＩＧＢＴなどの第１〜第４半導体素子Ｓ１〜Ｓ４より１アームが構成される。図１の構成ではコンデンサＣｄｃの電圧をＶｄｃ，フライングキャパシタ電圧Ｖ１をＶｄｃ／２に制御することで動作することに特徴がある。 In the case of three levels, one arm is configured by one flying capacitor Cfc and four first to fourth semiconductor elements S1 to S4 such as IGBTs. The configuration of FIG. 1 is characterized in that it operates by controlling the voltage of the capacitor Cdc to Vdc and the flying capacitor voltage V1 to Vdc / 2.
図２のように４種類のスイッチングパターンを使用することで３レベルの電圧を出力することができる。すなわち、（ａ）の場合はＶｄｃ、（ｂ）の場合は０、（ｃ），（ｄ）の場合はＶｄｃ／２の３レベルの電圧を出力することができる。また、Ｖｄｃ／２の電圧出力時に、電流ｉ１の方向に応じてスイッチングパターンを（ｃ），（ｄ）から選択することでフライングキャパシタＣｆｃの充電及び放電を選択できるので、フライングキャパシタ電圧Ｖ１を制御することが可能となる。 As shown in FIG. 2, three levels of voltage can be output by using four types of switching patterns. That is, it is possible to output three levels of voltage: Vdc in the case of (a), 0 in the case of (b), and Vdc / 2 in the case of (c) and (d). Further, when the voltage of Vdc / 2 is output, charging and discharging of the flying capacitor Cfc can be selected by selecting the switching pattern from (c) and (d) according to the direction of the current i1, so that the flying capacitor voltage V1 is controlled. It becomes possible to do.
本実施形態は停止時にフライングキャパシタＣｆｃの過充電による破損及び第１〜第４半導体素子（ＩＧＢＴ）Ｓ１〜Ｓ４の過電圧による破損を抑制することができる停止方法を説明する。本実施形態では、停止時にフライングキャパシタＣｆｃの充電状態を加味して第１〜第４半導体素子Ｓ１〜Ｓ４の遮断するタイミングをずらすことにより、フライングキャパシタＣｆｃの過充電を防ぐ同時に、第１〜第４半導体素子Ｓ１〜Ｓ４に過電圧が印加されることを防止する手法を説明する。 This embodiment describes a stopping method capable of suppressing damage due to overcharging of the flying capacitor Cfc and damage due to overvoltage of the first to fourth semiconductor elements (IGBTs) S1 to S4 at the time of stopping. In the present embodiment, the charging state of the flying capacitor Cfc is taken into consideration at the time of stopping, and the timing of shutting off the first to fourth semiconductor elements S1 to S4 is shifted to prevent overcharging of the flying capacitor Cfc, and at the same time, the first to first ones are prevented. 4. A method for preventing an overvoltage from being applied to the semiconductor elements S1 to S4 will be described.
本実施形態における制御回路の構成例を図３に示す。図３に示すように、本実施形態の制御回路は、第１〜第４ホールド回路１〜４と、第１，第２比較器５，６と、を備える。第１比較器５は、フライングキャパシタ電圧Ｖ１と電圧指令値Ｖｒｅｆとを比較し、フライングキャパシタ電圧Ｖ１の方が大きい場合、信号を出力する。第２比較器６は、フライングキャパシタ電圧Ｖ１と電圧指令値Ｖｒｅｆとを比較し、フライングキャパシタ電圧Ｖ１の方が小さい場合、信号を出力する。
A configuration example of the control circuit in this embodiment is shown in FIG. As shown in FIG. 3, the control circuit of the present embodiment includes first to
第１ホールド回路１は、第１半導体素子Ｓ１のゲート信号と装置停止時に出力される停止信号と第２比較器６の出力とを入力し、停止信号が入力され、且つ、フライングキャパシタ電圧Ｖ１が電圧指令値Ｖｒｅｆよりも小さい場合に動作し、第１半導体素子Ｓ１のゲート信号がオフするまでの時間を遅らせる。
The
第２ホールド回路２は、第２半導体素子Ｓ２のゲート信号と停止信号と第１比較器５の出力とを入力し、停止信号が入力され、且つ、フライングキャパシタ電圧Ｖ１が電圧指令値Ｖｒｅｆよりも大きい場合に動作し、第２半導体素子Ｓ２のゲート信号がオフするまでの時間を遅らせる。
The
第３ホールド回路３は、第３半導体素子Ｓ３のゲート信号と停止信号と第１比較器５の出力とを入力し、停止信号が入力され、且つ、フライングキャパシタ電圧Ｖ１が電圧指令値Ｖｒｅｆよりも大きい場合に動作し、第３半導体素子Ｓ３のゲート信号がオフするまでの時間を遅らせる。
The third hold
第４ホールド回路４は、第４半導体素子Ｓ４のゲート信号と停止信号と第２比較器６の出力とを入力し、停止信号が入力され、且つ、フライングキャパシタ電圧Ｖ１が電圧指令値Ｖｒｅｆよりも小さい場合に動作し、第４半導体素子Ｓ４のゲート信号がオフするまでの時間を遅らせる。
The
図３の制御回路は第１〜第４半導体素子Ｓ１〜Ｓ４のゲートの状態をフライングキャパシタの充電状態に応じて任意の期間、維持する第１〜第４ホールド回路１〜４を設けた点に特徴がある。第１〜第４ホールド回路１〜４は停止信号が入力された場合、および、フライングキャパシタＣｆｃの電圧状態が判定条件を満たしたときにのみ動作する。
The control circuit of FIG. 3 is provided with first to
図４に本実施形態の制御回路を適用した場合の動作例（Ｖ１＞Ｖｒｅｆ）を示す。図４の四角で囲った半導体素子は導通している状態を表し、破線の矢印は電流ｉ１が正の場合、実線の矢印は電流ｉ１が負の場合を表している。本実施形態の場合、フライングキャパシタＣｆｃに流れる電流ｉ１が放電方向にしか流れず過充電することなく運転ができる。すなわち、Ｖ１＞Ｖｒｅｆの場合は、第２，第３ホールド回路２，３を動作させることにより、フライングキャパシタＣｆｃを充電するスイッチングパターンにならない。
FIG. 4 shows an operation example (V1> Vref) when the control circuit of the present embodiment is applied. The semiconductor element surrounded by the square in FIG. 4 represents a conductive state, the broken line arrow represents the case where the current i1 is positive, and the solid line arrow represents the case where the current i1 is negative. In the case of the present embodiment, the current i1 flowing through the flying capacitor Cfc flows only in the discharge direction, and the operation can be performed without overcharging. That is, when V1> Vref, the switching pattern for charging the flying capacitor Cfc is not obtained by operating the second and
図５に本実施形態の制御回路を適用した場合の動作例（Ｖ１＜Ｖｒｅｆ）を示す。図５の四角で囲った半導体素子は導通している状態を表し、破線の矢印は電流ｉ１が正の場合、実線の矢印は電流ｉ１が負の場合を表している。本実施形態の場合、フライングキャパシタＣｆｃに流れる電流が充電方向にしか流れず、過放電することなく運転ができる。すなわち、Ｖ１＜Ｖｒｅｆの場合は、第１，第４ホールド回路１，４を動作させることにより、フライングキャパシタＣｆｃを放電させるスイッチングパターンにならない。
FIG. 5 shows an operation example (V1 <Vref) when the control circuit of the present embodiment is applied. The semiconductor element surrounded by the square in FIG. 5 represents a conductive state, the broken line arrow represents the case where the current i1 is positive, and the solid line arrow represents the case where the current i1 is negative. In the case of the present embodiment, the current flowing through the flying capacitor Cfc flows only in the charging direction, and the operation can be performed without over-discharging. That is, when V1 <Vref, the switching pattern for discharging the flying capacitor Cfc is not obtained by operating the first and
したがって、本実施形態を適用することで、フライングキャパシタＣｆｃの充電状況に応じて停止後も適切にフライングキャパシタＣｆｃの充電及び放電が選択できるため過充電及び過放電を引き起こすことなく安全な停止方法を提供できる。 Therefore, by applying this embodiment, charging and discharging of the flying capacitor Cfc can be appropriately selected even after stopping according to the charging status of the flying capacitor Cfc, so that a safe stopping method without causing overcharging and overdischarging can be performed. Can be provided.
以上示したように、本実施形態によれば、フライングキャパシタを有するマルチレベル電力変換器においてフライングキャパシタ、半導体素子を破損させることなく安全に停止できる。 As described above, according to the present embodiment, in a multi-level power converter having a flying capacitor, the flying capacitor and the semiconductor element can be safely stopped without being damaged.
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。 Although the above description has been made in detail only with respect to the specific examples described in the present invention, it is clear to those skilled in the art that various modifications and modifications can be made within the scope of the technical idea of the present invention. It goes without saying that such modifications and modifications fall within the scope of the claims.
Ｓ１〜Ｓ４：第１〜第４半導体素子
Ｃｄｃ：直流電源（コンデンサ）
Ｃｆｃ：フライングキャパシタ
１〜４：第１〜第４ホールド回路
５，６：第１，第２比較器
S1 to S4: 1st to 4th semiconductor elements Cdc: DC power supply (capacitor)
Cfc: Flying
Claims (4)
装置停止時に、前記フライングキャパシタの充電状態に応じて、前記半導体素子のゲート信号をオフするタイミングを遅らせるホールド回路を備えたことを特徴とするマルチレベル電力変換器の制御装置。 A control device for a multi-level power converter including a DC power supply, a plurality of semiconductor elements connected to the DC power supply, and a flying capacitor connected to the semiconductor elements.
A control device for a multi-level power converter, comprising a hold circuit that delays the timing of turning off the gate signal of the semiconductor element according to the state of charge of the flying capacitor when the device is stopped.
装置停止時、かつ、前記フライングキャパシタ電圧が前記電圧指令値よりも大きい場合、前記フライングキャパシタを充電するスイッチングパターンとならないように前記ホールド回路を動作させ、
装置停止時、かつ、前記フライングキャパシタ電圧が前記電圧指令値よりも小さい場合、前記フライングキャパシタを放電するスイッチングパターンとならないように前記ホールド回路を動作させることを特徴とする請求項１記載のマルチレベル電力変換器の制御装置。 Equipped with a comparator that compares the flying capacitor voltage with the voltage command value,
When the device is stopped and the flying capacitor voltage is larger than the voltage command value, the hold circuit is operated so as not to form a switching pattern for charging the flying capacitor.
The multi-level according to claim 1, wherein the hold circuit is operated so as not to form a switching pattern for discharging the flying capacitor when the device is stopped and the flying capacitor voltage is smaller than the voltage command value. Power converter control device.
前記直流電源と、
前記直流電源の正極と負極との間に順次直列接続された第１〜第４半導体素子と、
前記第１，第２半導体素子の接続点と前記第３，第４半導体素子の接続点との間に接続されたフライングキャパシタと、
を備え、前記第２，第３半導体素子の接続点を出力端子とすることを特徴とする請求項２記載のマルチレベル電力変換器の制御装置。 The multi-level power converter
With the DC power supply
The first to fourth semiconductor elements sequentially connected in series between the positive electrode and the negative electrode of the DC power supply,
A flying capacitor connected between the connection point of the first and second semiconductor elements and the connection point of the third and fourth semiconductor elements,
2. The control device for a multi-level power converter according to claim 2, wherein the connection point of the second and third semiconductor elements is used as an output terminal.
前記フライングキャパシタ電圧が前記電圧指令値よりも大きい場合に信号を出力する第１比較器と、
前記フライングキャパシタ電圧が前記電圧指令値よりも小さい場合に信号を出力する第２比較器と、であり、
前記ホールド回路は、
装置停止時に出力される停止信号および前記第２比較器の信号が入力された時、前記第１半導体素子のゲート信号がオフする時間を遅らせる第１ホールド回路と、
前記停止信号および前記第１比較器の信号が入力された時、前記第２半導体素子のゲート信号がオフする時間を遅らせる第２ホールド回路と、
前記停止信号および前記第１比較器の信号が入力された時、前記第３半導体素子のゲート信号がオフとなる時間を遅らせる第３ホールド回路と、
前記停止信号および前記第２比較器の信号が入力された時、前記第４半導体素子のゲート信号がオフとなる時間を遅らせる第４ホールド回路と、
であることを特徴とする請求項３記載のマルチレベル電力変換器の制御装置。 The comparator
A first comparator that outputs a signal when the flying capacitor voltage is larger than the voltage command value, and
A second comparator that outputs a signal when the flying capacitor voltage is smaller than the voltage command value.
The hold circuit
A first hold circuit that delays the off time of the gate signal of the first semiconductor element when the stop signal output when the device is stopped and the signal of the second comparator are input.
A second hold circuit that delays the off time of the gate signal of the second semiconductor element when the stop signal and the signal of the first comparator are input.
When the stop signal and the signal of the first comparator are input, the third hold circuit that delays the time when the gate signal of the third semiconductor element is turned off and the third hold circuit.
When the stop signal and the signal of the second comparator are input, the fourth hold circuit that delays the time when the gate signal of the fourth semiconductor element is turned off and the fourth hold circuit.
3. The control device for a multi-level power converter according to claim 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2019222555A JP7306249B2 (en) | 2019-12-10 | 2019-12-10 | Controller for multi-level power converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021093819A true JP2021093819A (en) | 2021-06-17 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP7306249B2 (en) |
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