JP2021082221A - 演算装置、及び演算方法 - Google Patents

Abstract

【課題】概略計算結果を出力できる演算装置、及び演算方法を提供すること。【解決手段】演算装置は、複数の入力値を受け付ける受付部と、演算結果に許容される誤差に基づいて設定されている最上位ビットからの桁数に基づいて、複数の入力値の各々の最上位ビットから桁数まで、最上位ビットからＫビット（Ｋは、Ｋ＞０の整数）毎に出力した複数の入力値の各々の加算を、最上位ビットからＫビット毎に行う演算部と、演算部による加算結果を、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に最上位ビットから出力する出力部とを備える。【選択図】図２

Description

本発明の実施形態は、演算装置、及び演算方法に関する。

今後１０年で，データセンタで管理されるデータ量は５０倍に増加する一方で、プロセッサの数はわずか１０倍にしか増加しないと予想されている。また、最近の計算用途は、ビッグデータ解析、科学計算、メディア処理、信号処理、機械学習、データベース処理等、多種多様の処理を効率よく行うことが求められている。
しかし、パフォーマンス要求の高まりが計算機資源の増加を上回っており、このままでは十分なサービスを維持することが困難な状況である。これを解決する手段として、概略計算（ＡＣ； Ａｐｐｒｏｘｉｍａｔｅ Ｃｏｍｐｕｔｉｎｇ）が注目されている。ＡＣは、計算誤差を許容できるアプリケーションに対し、精度と速度やエネルギーのトレードオフを取ることが可能な計算方式である。すなわち、計算精度を落とすことで高速化や、低消費電力化する手法である。

一般的に画像認識のように多少のビットエラーを含んでいても正しい答えを導くことができるアプリケーションは多く存在する。現在の計算機システムはそのような場合でも１ビットも間違えずに計算することが可能だが、多少の計算誤差が含まれていても結果に差異がない場合には、精度と落としても早く計算を完了する方が価値は高い場合がある。実際にニューラルネットワークの計算において、ＡＣを使用して５％程度の誤差を許容すれば、ＧＰＵに対して２６倍高速化したという報告もある（例えば、非特許文献１参照）。
ＡＣは大別してソフトウェア（アルゴリズム）・アプローチと、ハードウェア・アプローチとの２種類がある。ソフトウェアで行う方法は、従来から近似計算、近似アルゴリズムとして確立していたが。近年、さらに発展している。一方、ハードウェア・アプローチは、演算器の高速化、特に低レイテンシ化を目指した研究が盛んである。

ＢＥＡＹＮＡ ＧＲＩＧＯＲＩＡＮ ａｎｄ ＧＬＥＮＮ ＲＥＩＮＭＡＮ， "Ａｃｃｅｌｅｒａｔｉｎｇ Ｄｉｖｅｒｇｅｎｔ Ａｐｐｌｉｃａｔｉｏｎｓ ｏｎ ＳＩＭＤ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｕｓｉｎｇ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ"， ＡＣＭ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｃｏｄｅ Ｏｐｔｉｍｉｚａｔｉｏｎ， Ｖｏｌ．１２， Ｎｏ．１， Ａｒｔｉｃｌｅ ２， Ｐｕｂｌｉｃａｔｉｏｎ ｄａｔｅ： Ｍａｒｃｈ ２０１５．

本発明は、前述した問題を解決すべくなされたもので、概略計算結果を出力できる演算装置、及び演算方法を提供することを目的とする。

本発明の一実施形態は、複数の入力値を受け付ける受付部と、演算結果に許容される誤差に基づいて設定されている最上位ビットからの桁数に基づいて、複数の前記入力値の各々の最上位ビットから前記桁数まで、前記受付部が前記最上位ビットからＫビット（Ｋは、Ｋ＞０の整数）毎に出力した複数の前記入力値の各々の加算を、前記最上位ビットからＫビット毎に行う演算部と、前記演算部による加算結果を、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に最上位ビットから出力する出力部とを備える演算装置である。
本発明の一実施形態は、前述の演算装置において、前記受付部は、演算結果に要求される誤差情報を受け付け、前記演算装置は、前記受付部が受け付けた前記誤差情報に基づいて、加算に使用する複数の前記入力値の各々の最上位ビットからの桁数を設定する設定部を備え、前記演算部は、前記設定部が設定した前記桁数に基づいて、複数の前記入力値の各々の最上位ビットから前記設定部が設定した前記桁数まで、前記受付部が前記最上位ビットからＫビット毎に出力した複数の前記入力値の各々の加算を、前記最上位ビットからＫビット毎に行う。
本発明の一実施形態は、前述の演算装置において、前記設定部は、演算結果に要求される誤差情報と、複数の入力値の各々の最上位ビットからの桁数とを関連付けて記憶する記憶部から、前記受付部が受け付けた前記誤差情報に基づいて、複数の前記入力値の各々の最上位ビットからの桁数を取得する。
本発明の一実施形態は、前述の演算装置において、前記演算部は、前記最上位ビットの加算結果が、閾値以上である場合に、加算を中止する。

本発明の一実施形態は、複数の入力値を受け付けるステップと、演算結果に許容される誤差に基づいて設定されている最上位ビットからの桁数に基づいて、複数の前記入力値の各々の最上位ビットから前記桁数まで、前記受付部が前記最上位ビットからＫビット（Ｋは、Ｋ＞０の整数）毎に出力した複数の前記入力値の各々の加算を、前記最上位ビットからＫビット毎に行うステップと、前記加算を行うステップによる加算結果を、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に最上位ビットから出力するステップとを有する演算装置が実行する演算方法である。

本発明の実施形態によれば、概略計算結果を出力できる演算装置、及び演算方法を提供できる。

実施形態に係る演算装置を含む演算システムの構成図である。 実施形態に係る演算装置が実行する演算方法を説明するための図である。 実施形態に係る演算システムの動作の一例を示すシーケンスチャートである。 従来の演算方法の一例を示す図である。 実施形態に係る演算装置の演算方法と、従来の演算方法とを比較結果の例１を示す図である。 実施形態に係る演算装置の演算方法と、従来の演算方法との比較結果の例２を示す図である。 本実施形態に係る演算装置による演算結果の絶対誤差の一例を示す図である。 実施形態に係る演算装置の演算部の一例を示す図である。 実施形態の変形例に係る演算装置を含む演算システムの構成図である。 実施形態の変形例に係る演算システムの動作の一例を示すシーケンスチャートである。

次に、本発明の実施形態に係る演算装置、及び演算方法を、図面を参照しつつ説明する。以下で説明する実施形態は一例に過ぎず、本発明が適用される実施形態は、以下の実施形態に限られない。
なお、実施形態を説明するための全図において、同一の機能を有するものは同一符号を用い、繰り返しの説明は省略する。
また、本願でいう「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。また、「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含む。「ＸＸ」は、任意の要素（例えば、任意の情報）である。

（実施形態）
［全体構成］
図１は、実施形態に係る演算装置を含む演算システムの構成図である。実施形態の演算システム１は、演算装置１００と、一以上利用者Ｕにより使用される端末装置２００とを備える。
演算装置１００と、端末装置２００とは、ネットワークＮＷを介して互いに通信可能である。ネットワークＮＷは、インターネット、ＷＡＮ（Wide Area Network）、ＬＡＮ（Local Area Network）、公衆回線、プロバイダ装置、専用回線、無線基地局などを含む。

ユーザーＵが、端末装置２００に対して、演算装置１００と接続する操作を行うことによって、端末装置２００は、ネットワークＮＷを介して、演算装置１００に接続する。端末装置２００は、演算装置１００が提供する演算サービスウェブサイトへアクセスする。
ユーザーＵは、演算サービスウェブサイトの表示にしたがって、端末装置２００に対して、複数の入力値を入力する操作を行う。
端末装置２００は、ユーザーＵが入力した複数の入力値を取得し、取得した複数の入力値を含み、演算装置１００を宛先とする演算要求を作成する。端末装置２００は、作成した演算要求を、演算装置１００へ送信する。

演算装置１００は、端末装置２００が送信した演算要求を受信する。演算装置１００は、受信した演算要求に含まれる複数の入力値の各々を受け付ける。演算装置１００は、受け付けた複数の入力値の各々の最上位ビット（ＭＳＢ：Ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から、一又は複数の桁数に該当する値を取得する。ここで、最上位ビットからの一又は複数の桁数は、演算結果に許容される誤差に基づいて、予め設定されている。
演算装置１００は、取得した一又は複数の桁数に該当する値のうち、最上位ビットから、一又は複数の桁数に該当する値まで、複数の入力値の各々の加算を、シリアル転送のビット数Ｋに基づいて、最上位ビットからＫビット（Ｋは、Ｋ＞０の整数）毎に行う。つまり、最上位ビットから、一又は複数の桁数より下位のビットは零として扱われる。演算装置１００は、演算結果を、加算時の遅延クロック数Ｌに基づいて、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に出力する。例えば、演算装置１００は、演算結果を、最上位ビットから、Ｋビット毎に出力する。演算装置１００は、演算結果を含み、端末装置２００を宛先とする演算応答を作成し、作成した演算応答を、端末装置２００へ送信する。
端末装置２００は、演算装置１００が送信した演算応答を受信し、受信した演算応答に含まれる演算結果を取得する。端末装置２００は、取得した演算結果を出力する。
以下、演算システム１に含まれる演算装置１００と、端末装置２００とについて順次説明する。

［演算装置１００］
演算システム１に含まれる演算装置１００は、パーソナルコンピュータ、サーバー、又は産業用コンピュータ等の装置によって実現される。演算装置１００は、例えば、通信部１１０と、受付部１２０と、演算部１３０と、出力部１４０と、記憶部１５０とを備える。
通信部１１０は、通信モジュールによって実現される。具体的には、通信部１１０は、有線通信を行うデバイスによって構成される。また、通信部１１０は、ＬＴＥ、無線ＬＡＮ等の無線通信技術で無線通信を行う無線デバイスによって構成されてもよい。通信部１１０は、ネットワークＮＷを介して、端末装置２００との間で通信する。
具体的には、通信部１１０は、端末装置２００が送信した演算要求を受信する。通信部１１０は、出力部１４０が出力した演算応答を取得し、取得した演算応答を、端末装置２００へ送信する。

記憶部１５０は、ＨＤＤ（Hard Disk Drive）やフラッシュメモリ、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）などにより実現される。記憶部１５０は、演算桁数情報１５２が記憶される。演算桁数情報１５２は、演算装置１００が、演算に使用する桁数を示す情報であり、入力値の最上位ビットからの桁数に該当する値が記憶される。演算桁数情報１５２は、演算結果に許容される誤差に基づいて、予め設定される。演算結果に許容される誤差が小さくなるほど、演算結果に要求される精度が高くなるため、演算桁数情報１５２の値は大きくなり、演算結果に許容される誤差が大きくなるほど、演算結果に要求される精度が小さくなるため、演算桁数情報１５２の値は小さくなる。

受付部１２０、演算部１３０、および出力部１４０は、例えば、ＣＰＵ（Central Processing Unit）などのハードウェアプロセッサが記憶部１５０に格納されたプログラム（ソフトウェア）を実行することにより実現される。また、これらの機能部のうち一部または全部は、ＬＳＩ（Large Scale Integration）やＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）、ＧＰＵ（Graphics Processing Unit）などのハードウェア（回路部；circuitryを含む）によって実現されてもよいし、ソフトウェアとハードウェアの協働によって実現されてもよい。
プログラムは、予めＨＤＤ（Hard Disk Drive）やフラッシュメモリなどの記憶装置（非一過性の記憶媒体を備える記憶装置）に格納されていてもよいし、ＤＶＤやＣＤ−ＲＯＭなどの着脱可能な記憶媒体（非一過性の記憶媒体）に格納されており、記憶媒体がドライブ装置に装着されることでインストールされてもよい。

受付部１２０は、通信部１１０が受信した演算要求に含まれる複数の入力値を受け付ける。受付部１２０が受け付けた複数の入力値は、演算部１３０へ出力される。ここで、受付部１２０は、受け付けた複数の入力値の各々の桁数が異なる場合には、桁合わせを行う。受付部１２０は、複数の入力値の各々を、シリアル転送のビットＫに基づいて、最上位ビットからＫビット毎に、演算部１３０へ出力する。ここで、シリアル転送のビットＫは、予め設定されている。
演算部１３０は、受付部１２０が受け付けた複数の入力値の各々を、最上位ビットからＫビット毎に取得する。演算部１３０は、記憶部１５０に記憶されている演算桁数情報１５２を取得し、取得した演算桁数情報１５２に基づいて、取得した複数の入力値の各々の最上位ビットから、演算桁数情報１５２によって示される一又は複数の桁数に該当する値まで、最上位ビットからＫビット毎に取得する。
演算部１３０は、取得した一又は複数の桁数に該当する値のうち、最上位ビットから、一又は複数の桁数に該当する値まで、複数の入力値の各々の加算を行う。演算部１３０は、最上位ビットから、一又は複数の桁数に該当する値まで、複数の入力値の各々の加算を行った結果を、最上位ビットからＫビット毎に出力部１４０へ出力する。演算部１３０は、最上位ビットから、一又は複数の桁数に該当する値より下位ビットは０として処理してもよい。

出力部１４０は、演算部１３０による演算結果を、加算時の遅延クロック数Ｌに基づいて、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に出力する。ここで、加算時の遅延クロック数Ｌは、予め設定されている。また、出力部１４０は、演算結果を含み、端末装置２００を宛先とする演算応答を作成し、作成した演算応答を、通信部１１０へ出力する。

図２は、実施形態に係る演算装置が実行する演算方法を説明するための図である。ここでは、一例として、シリアル転送のビットＫが１、加算時の遅延クロック数Ｌが１である場合について説明する。
図２において、（ａ）は従来の演算方法を示し、（ｂ）は本実施形態に係る演算装置１００による演算方法を示す。また、図２においては、一例として、入力Ａが「ａ７ａ６ａ５ａ４ａ３ａ２ａ１ａ０」であり、入力Ｂが「ｂ７ｂ６ｂ５ｂ４ｂ３ｂ２ｂ１ｂ０」である場合に、入力Ａと入力Ｂとを加算する場合について説明する。ここで、「ａ７」、「ａ６」、「ａ５」、「ａ４」、「ａ３」、「ａ２」、「ａ１」、「ａ０」と、「ｂ７」、「ｂ６」、「ｂ５」、「ｂ４」、「ｂ３」、「ｂ２」、「ｂ１」、「ｂ０」との各々は、入力値を示しており、「ａ７」と「ｂ７」とが最上位ビットであり、「ａ０」と「ｂ０」とが最下位ビット（ＬＳＢ：Ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である。

図２の（ａ）に示される従来の演算方法によれば、入力Ａと入力Ｂとが最下位ビットである「ａ０」、「ｂ０」から最上位ビットである「ａ７」、「ｂ７」まで、順次加算される。入力Ａの最下位ビットである「ａ０」と入力Ｂの最下位ビットである「ｂ０」とが入力されてから１クロック後に、入力Ａの最下位ビットである「ａ０」と入力Ｂの最下位ビットである「ａ０」との加算結果「ｃ０」が出力される。演算結果は、入力Ａの最上位ビットである「ａ７」と入力Ｂの最上位ビットである「ｂ７」とが入力されてから２クロック後に出力される。つまり、従来の演算方法では、最上位ビットまで演算しないと、演算結果を確定できない。

図２の（ｂ）に示される本実施形態に係る演算装置１００による演算方法によれば、入力Ａと入力Ｂとが最上位ビットである「ａ７」と「ｂ７」とから、順次加算される。入力Ａの最上位ビットである「ａ７」と入力Ｂの最上位ビットである「ｂ７」とが入力されてから１クロック後に、入力Ａの最上位ビットである「ａ７」と入力Ｂの最上位ビットである「ｂ７」との加算結果「ｃ８」が出力される。つまり、演算結果の出力が開始されるタイミングは、従来の演算方法と同じである。
演算結果は、入力Ａの最下位ビットである「ａ０」と入力Ｂの最下位ビットである「ｂ０」とが入力されてから２クロック後に出力される。下位ビットが出力されることによって、下位ビットが出力される前と比較して、演算精度が上がっていく。つまり、本実施形態に係る演算装置１００による演算方法では、最上位ビットから演算結果が出力されるため、最下位ビットまで演算することなく、演算結果の概略を得ることができる。

演算処理の一例として、１０進数で表した１４６と、１５０とを加算する場合について説明する。
１０進数で表した１４６、及び１５０は、それそれ、２進数で表した場合に、（１００１００１０）_２、及び（１００１０１１０）_２である。１０進数で表した１４６と、１５０とを加算する場合には、１０進数で表した２９６（２進数で表した場合には（１００１０１０００）_２）が正確な演算結果である。
従来の演算方法によれば、シリアル加算器を使用した場合には、最下位ビットから、演算処理が行われるので、（□□□□００１０）_２と（□□□□０１１０）_２（□は、演算に使用されていないビット）との加算が行われ、演算結果として、（□□□□１０００）_２が得られる。これは、１０進数で表した場合には８であり、正確な演算結果から、かけ離れた値になる。
さらに、４ビットの演算が行われた場合には、（１００１００１０）_２のうち、最上位ビットから４ビットと（１００１０１１０）_２のうち、最上位ビットから４ビットとの加算が行われ、演算結果として、（１００１０１０００）_２が得られる。これは、１０進数で表した場合には２９６であり、正確な演算結果となる。つまり、従来の演算方法では、最上位ビットまで計算することで、正確な演算結果を得ることができる。

実施形態に係る演算装置の演算方法について、一例として、演算桁数情報１５２に４が設定されることによって、最上位ビットから、４ビットに該当する値が取得される場合について説明する。ここでは、一例として、シリアル転送のビットＫが１、加算時の遅延クロック数Ｌが１である場合について説明する。この場合、最上位ビットから、１ビット毎に演算処理が行われるので、（１００１□□□□）_２と（１００１□□□□）_２との加算が行われ、演算結果として、（１００１０□□□□）_２が得られる。これは、１０進数で表した場合には２８８であり、従来の演算方法よりも、正確な演算結果に近い値となる。
さらに、４ビットの演算が行われた場合には、（１００１００１０）_２のうち、最下位ビットから４ビットと（１００１０１１０）_２のうち、最下位ビットから４ビットとの加算が行われ、演算結果として、（１００１０１１００）_２が得られる。これは、１０進数で表した場合には３００であり、正確な演算結果に対して誤差を含んだ結果となる。

以上から、従来の演算方法として、シリアル加算器を使用した場合には、下位ビットから演算を行うので、演算の途中では、正確な演算結果に対して小さな値が得られる。本実施形態に係る演算装置の演算方法を使用した場合には、上位ビットから演算を行うので、演算の途中でも、正確な演算結果に対して、従来の演算方法と比較して、近い値を得ることができる。図１に戻り、説明を続ける。

［端末装置］
端末装置２００は、例えば、スマートフォンやタブレット端末、パーソナルコンピュータなどである。端末装置２００では、演算システムを利用するためのアプリケーションプログラム、或いはブラウザなどが起動し、前述したサービスをサポートする。端末装置２００の一例はスマートフォンであり、アプリケーションプログラム（演算処理アプリ）が起動していることを前提とする。
演算処理アプリは、利用者Ｕの操作に応じて演算装置１００と通信し、演算装置１００が提供する演算サービスウェブサイトへアクセスする。端末装置２００は、演算装置１００へ演算要求を送信し、演算装置１００から受信した演算応答に基づく処理を行う。

（演算システムの動作）
図３は、実施形態に係る演算システムの動作の一例を示すシーケンスチャートである。
図３に示される例では、ユーザーＵが、端末装置２００を操作することによって、端末装置２００は、演算装置１００と接続し、演算装置１００が提供している演算サービスウェブサイトにアクセスしていることを前提とする。
（ステップＳ１）
ユーザーＵが、端末装置２００に対して、複数の入力値を入力する操作を行うことによって、端末装置２００は、入力された複数の入力値を含み、演算装置１００を宛先とする演算要求を作成する。
（ステップＳ２）
端末装置２００は、作成した演算要求を、演算装置１００へ送信する。
（ステップＳ３）
演算装置１００において、通信部１１０は、端末装置２００が送信した演算要求を受信する。
（ステップＳ４）
演算装置１００において、受付部１２０は、通信部１１０が受信した演算要求を取得し、取得した演算要求に含まれる複数の入力値を受け付ける。受付部１２０は、必要に応じて、複数の入力値の各々の桁合わせを行う。受付部１２０は、複数の入力値の各々を、シリアル転送のビットＫに基づいて、最上位ビットからＫビット毎に、演算部１３０へ出力する。

（ステップＳ５）
演算装置１００において、演算部１３０は、受付部１２０が受け付けた複数の入力値の各々を、最上位ビットからＫビット毎に取得する。演算部１３０は、記憶部１５０の演算桁数情報１５２を取得する。演算部１３０は、取得した演算桁数情報１５２に基づいて、取得した複数の入力値の各々の最上位ビットから、一又は複数の桁数に該当する値まで、最上位ビットからＫビット毎に取得する。
（ステップＳ６）
演算装置１００において、演算部１３０は、取得した一又は複数の桁数に該当する値のうち、最上位ビットから、一又は複数の桁数に該当する値まで、複数の入力値の各々の加算を行う。演算部１３０は、最上位ビットから、一又は複数の桁数に該当する値まで、複数の入力値の各々の加算を行った結果を、最上位ビットからＫビット毎に出力部１４０へ出力する。出力部１４０は、演算部１３０による演算結果を、加算時の遅延クロック数Ｌに基づいて、Ｌクロック後から、Ｋビット毎に最上位ビットから出力する。
（ステップＳ７）
演算装置１００において、出力部１４０は、演算結果を含み、端末装置２００を宛先とする演算応答を作成し、作成した演算応答を、通信部１１０へ出力する。
（ステップＳ８）
演算装置１００において、通信部１１０は、出力部１４０が出力した演算応答を取得し、取得した演算結果を、端末装置２００へ送信する。
その後、端末装置２００は、演算装置１００が送信した演算応答を受信し、受信した演算応答に含まれる演算結果を取得する。端末装置２００は、取得した演算結果を出力する。

実施形態に係る演算装置の演算方法と、従来の演算方法との比較を行った結果について説明する。
図４は、従来の演算方法の一例を示す図である。図４（ａ）と図４（ｂ）とはパラレルの概略加算器の一例を示し、図４（ｃ）はシリアル加算器の一例を示す。
図４（ａ）は、ＥＳＡ（Ｅｑｕａｌ Ｓｅｇｍｅｎｔａｔｉｏｎ Ａｄｄｅｒ）を示す。
図４（ａ）に示される例では、ＥＳＡは、ｂ_ｎ−１からｂ_ｎ−ｋとａ_ｎ−１からａ_ｎ−ｋとが入力されることによってＳ_ｎ−１からＳ_ｎ−ｋを出力するｋ−ｂｉｔ Ａｄｄｅｒと、ｂ_{ｎ−ｋ−１}からｂ_ｎ−２ｋとａ_ｎ−ｋからａ_ｎ−２ｋとが入力されることによってＳ_{ｎ−ｋ−１}からＳ_ｎ−２ｋを出力するｋ−ｂｉｔ Ａｄｄｅｒと、・・・、ｂ_ｋ−１からｂ_０とａ_ｋ−１からａ_０とが入力されることによってＳ_ｋ−１からＳ_０を出力するｋ−ｂｉｔ Ａｄｄｅｒとを備える。ＥＳＡは、クリティカルパスになるキャリーの伝搬を切って、セグメント化することで正確性を犠牲にしても高速化を実現する加算器である。

図４（ｂ）は、ＬＯＡ（Ｌｏｗｅｒ−ｐａｒｔ−ＯＲ Ａｄｄｅｒ）を示す。
図４（ｂ）に示される例では、ＬＯＡは、ｂ_ｎ−１からｂ_ｋとａ_ｎ−１からａ_ｋとが入力されることによってＳ_ｎ−１からＳ_ｋを出力する（ｎ−ｋ）−ｂｉｔ Ａｄｄｅｒと、ｂ_ｋ−１からｂ_０とａ_ｋ−１からａ_０とが入力されることによってＳ_ｋ−１からＳ_０を出力するｋ−ｂｉｔ ＯＲとを備える。ＬＯＡは、加算結果の下位ビットの方は全体の誤差に対して影響度が低いことを利用して、下位ビットの方を加算の代わりにＯＲゲートにする。
このようにすることで、ＥＳＡと同じ効果を得る。ＥＳＡとＬＯＡとは、どちらも精度と演算速度とのトレードオフを諮る方式である。ＥＳＡと、ＬＯＡとの両方に対して、実施形態に係る演算装置の演算方法は、シリアル演算で、概略計算を行う点で異なる。

図４（ｃ）に示すシリアル加算器は、前述したように、下位ビットから入力し、下位ビットから出力する。
図４（ｃ）に示される例では、シリアル加算器は、ａ_ｉ（ｉ＝０．．．ｎ）が入力されるフリップフロップ（ＦＦ：ｆｌｉｐ−ｆｌｏｐ）と、ｂ_ｉが入力されるフリップフロップと、ａ_ｉが入力されるフリップフロップの出力と、ｂ_ｉが入力されるフリップフロップの出力とが入力されるＦｕｌｌ Ａｄｄｅｒとを備える。さらに、シリアル加算器は、Ｆｕｌｌ Ａｄｄｅｒの出力が入力される２個のフリップフロップを備える。２個のフリップフロップの各々の出力うち、一方の出力は、Ｓｉとされ、もう一方の出力は、Ｆｕｌｌ Ａｄｄｅｒへ入力される。
図４（ｃ）に示されるシリアル加算器による演算過程では、上位ビットがわからない。このため、図４（ｃ）に示されるシリアル加算器では、全てのビットが出力されるまで、最終的な加算結果がわからない。これに対して、実施形態に係る演算装置は、上位ビットから演算を行い、最初のビットを出力することによって、演算結果の概略値を出力できる。さらに、誤差を含むが、出力されるビット数が増加するにしたがって、演算結果が、正確な演算結果に近づいていく。

前述したパラレルの概略加算器、シリアル加算器、及び実施形態の演算方法について、演算時間の比較を行った。一例として、式（１）を求めるために、ａ_１からａ_Ｎ（Ｎは、Ｎ＞０の整数）までの総和を導出するアプリケーションを使用して、演算時間の比較を行った。

図５は、実施形態に係る演算装置の演算方法と、従来の演算方法とを比較結果の例１を示す図である。図５は、演算時間の比較に使用した加算器の構成の一例を示す。図５には、一例として、ａ_０からａ_１５の総和を導出する場合について示される。図５に示すように、入力ａ_０から入力ａ_１５の１６個の総和が、ツリー状の構成した１６個の加算器を使用して、導出される。
図６は、実施形態に係る演算装置の演算方法と、従来の演算方法との比較結果の例２を示す図である。
図６では、一般化して、入力値のビット数をＭとし、入力値の数をＮとして、総和を導出したときの演算時間を算出した。図６では、一例として、Ｍを、８、１６、３２、６４とし、Ｎを、１６、３２、６４、１２８とした場合について示す。また、演算時間は、クロック数で表した。
図６によれは、シリアル加算器を使用した場合には、Ｍ＋２ｌｏｇ_２Ｎクロックで演算が完了する。パラレル加算器を使用した場合には、仮に、格段の計算は１クロックで計算できるとした場合に、Ｍ＋ｌｏｇ_２Ｎクロックで演算が完了する。これらに対して、実施形態に係る演算装置の演算方法によれば、演算結果の最初のビットが出力されるまで、最短で、ｌｏｇ_２Ｎクロックである。また、実施形態に係る演算装置の演算方法によれば、Ｍ＋２ｌｏｇ_２Ｎクロックで演算が完了する。
以上から、本実施形態に係る演算装置の演算方法では、前述した従来の演算方法と比較して、少ないクロック数で概算計算を実行できる。

次に、本実施形態に係る演算装置が出力する演算結果の絶対誤差について検討を行った。
図７は、本実施形態に係る演算装置による演算結果の絶対誤差の一例を示す図である。図７において、横軸は絶対誤差値であり、縦軸は度数である。図７に示される例では、入力値の数を２個とし、２個の入力値の各々を、８ビットとした。２進数で表される８ビットの入力値は、０から２５５までの数を表現できるため、２個の入力値の加算結果は、０から５１０の範囲に含まれる。図７は、絶対誤差値が０から５１０の各々について、いくつ出現したかを示す数である度数をグラフ化した。
図７によれば、絶対誤差値が０の場合は度数が１８００個程度であり、絶対誤差値が大きくなるにしたがって、度数が小さくなる。絶対誤差値が１２８より大きくなった場合は、度数が０となる。本実施形態に係る演算装置による演算方法によれば、絶対誤差値は、１２８以下に分布していることが分かる。このため、入力値の数を２個とし、２個の入力値の各々を、８ビットとし、絶対誤差値が１２８以下であることを許容できる場合には、本実施形態に係る演算装置による演算方法を使用しても問題ないことが分かる。

前述した実施形態では、ハードウェアプロセッサが記憶部１５０に格納されたプログラム（ソフトウェア）を実行することにより、演算部１３０が、演算結果を導出する場合について説明したが、この例に限られない。例えば、演算部１３０をハードウェアで構成してもよい。
図８は、実施形態に係る演算装置の演算部の一例を示す図である。図８は、前述した演算部１３０を、ハードウェアによって構成した場合の一例を示す。
演算部１３０は、フリップフロップ１１と、フリップフロップ１２と、ＯＲゲート１３と、ＸＯＲゲート１４と、ＡＮＤゲート１５と、マルチプレクサ１６と、フリップフロップ１７と、ＮＯＴゲート１８と、フリップフロップ１９とを含んで構成される。

入力ａ_ｉ（ｉ＝ｎ・・・０）は、最上位ビットから、Ｋビット毎に、フリップフロップ１１へ入力される。入力ｂ_ｉは、最上位ビットから、Ｋビット毎に、フリップフロップ１２へ入力される。
フリップフロップ１１の出力は分岐され、一方はＯＲゲート１３へ入力され、他方はＸＯＲゲート１４へ出力される。
フリップフロップ１２の出力は分岐され、一方はＯＲゲート１３へ入力され、他方はＸＯＲゲート１４へ出力される。
ＯＲゲート１３は、フリップフロップ１１の出力と、フリップフロップ１２の出力との論理和を導出し、論理和の導出結果を、ＡＮＤゲート１５へ出力する。
ＸＯＲゲート１４は、フリップフロップ１１の出力と、フリップフロップ１２の出力との排他的論理和を導出し、排他的論理和の導出結果を、マルチプレクサ１６へ出力する。

マルチプレクサ１６は、選択制御入力に基づいて、ＸＯＲゲート１４が出力した排他的論理和の導出結果と、「１」とのうちのいずれかを、フリップフロップ１７へ出力する。フリップフロップ１７の出力は分岐され、一方はマルチプレクサ１６へ、選択制御入力として入力され、他方は、ＮＯＴゲート１８へ出力される。
ＮＯＴゲート１８は、フリップフロップ１２の出力の論理否定を導出し、論理否定の導出結果を、ＡＮＤゲート１５へ出力する。
ＡＮＤゲート１５は、ＯＲゲート１３の出力と、ＮＯＴゲート１８の出力との論理積を導出し、論理積の導出結果を、フリップフロップ１９へ出力する。
フリップフロップ１９は、演算結果Ｓｉを、Ｌクロック後から、Ｋビット毎に出力する。

前述した実施形態では、端末装置２００に演算要求を送信させることによって、演算装置１００に演算を実行させる場合について説明したが、この例に限られない。例えば、複数の入力値を、演算装置１００に直接入力してもよい。この場合、演算装置１００は、入力された複数の入力値の各々を受け付け、受け付けた複数の入力値の各々を、シリアル転送のビットＫに基づいて、最上位ビットからＫビット毎に、一又は複数の桁数に該当する値まで取得する。演算装置１００は、取得した複数の入力値の各々の一又は複数の桁数に該当する値のうち、最上位ビットからＫビット毎に、一又は複数の桁数に該当する値まで、複数の入力値の各々の加算を行う。演算装置１００は、例えば、演算結果を、加算時の遅延クロック数Ｌに基づいて、Ｌクロック後から、Ｋビット毎に最上位ビットから出力する。演算装置１００は、演算結果を、表示装置（図示なし）に表示してもよい。

前述した実施形態では、シリアル転送のビットＫが１、加算時の遅延クロック数Ｌが１である場合について説明したが、この例に限られない。演算部１３０は、シリアル転送のビットＫに基づいて、最上位ビットからＫビット（Ｋは、演算桁数情報１５２の値≧Ｋ＞０の整数）毎に加算を行うようにしてもよい。この場合、出力部は、加算時の遅延クロック数Ｌに基づいて、Ｌ（Ｌは、Ｌ＞複数の入力値の数）クロック後から、Ｋビット毎に最上位ビットから加算された結果を出力する。
このように構成することによって、桁上げなどを反映できるため、シリアル転送のビットＫが１、加算時の遅延クロック数Ｌが１である場合よりも、正確な演算結果に近い値を得ることができる。
前述した実施形態では、シリアル転送のビットＫと、加算時の遅延クロック数Ｌとが、演算装置１００に設定されている場合について説明したが、この例に限られない。例えば、ユーザーＵが、端末装置２００に対して、シリアル転送のビットＫと、加算時の遅延クロック数Ｌとを入力する操作を行うことによって、端末装置２００は、入力されたシリアル転送のビットＫを示す情報と、加算時の遅延クロック数Ｌを示す情報とを含み、演算装置１００を宛先とする演算要求を作成するようにしてもよい。
前述した実施形態では、演算装置１００において、演算部１３０が、シリアル転送のビットＫに基づいて、取得した複数の入力値の各々を、一又は複数の桁数に該当する値のうち、最上位ビットから、Ｋビット毎に、一又は複数の桁数に該当する値まで、複数の入力値の各々の加算を行う。そして、出力部１４０が、加算時の遅延クロック数Ｌに基づいて、Ｌクロック後から、Ｋビット毎に出力する場合について説明したが、この例に限られない。例えば、演算部１３０は、最上位ビットから、Ｋビット毎の加算結果が、閾値以上である場合に、演算を中止してもよい。仮に、演算結果が、閾値以上であるか否かを判定する場合に、演算結果が閾値以上であることが判明した後に、演算を継続しても、その演算は不要であるためである。このように構成することによって、不要な演算を削減できる。

実施形態に係る演算装置によれば、演算装置１００は、複数の入力値を受け付ける受付部１２０と、演算結果に許容される誤差に基づいて設定されている最上位ビットからの桁数に基づいて、複数の入力値の各々の最上位ビットから桁数まで、前記受付部が前記最上位ビットからＫビット（Ｋは、Ｋ＞０の整数）毎に出力した複数の入力値の各々の加算を、前記最上位ビットからＫビット毎に行う演算部１３０と、演算部１３０による加算結果を、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に最上位ビットから出力する出力部１４０とを備える。
このように構成することによって、演算装置１００は、複数のビットシリアルデータなどの入力値を、上位ビットからＫビット毎に受け取り、入力値の全ビットを受け取る前に、Ｋビット毎に加算し、加算によって得られる演算結果を、Ｌクロック後から、Ｋビット毎に出力できるため、概略計算結果を出力できる。このとき，演算結果には誤差が含まれるが、本実施形態では，その誤差の範囲が確定できるため、許容誤差範囲であれば、短いレイテンシで結果を得ることができる。
また、桁上げなどを反映できるため、最上位ビットから１ビット毎に加算を行う場合よりも、正確な演算結果に近い値を得ることができる。
さらに、演算部１３０は、最上位ビットの加算結果が、閾値以上である場合に、加算を中止する。このように構成することによって、不要な演算を削減できる。

実施形態に係る演算装置は、組合せ最適化問題を近似解法で解くハードウェア・アクセラレータ、人工知能、ニューラルネット・アクセラレータなどの大量のデータを処理するが計算精度はある程度誤差を含んでいても構わない分野へ応用できる。
特に、組合せ最適化問題の近似解法の一つであるシミュレーティッド・アニーリング（ＳＡ）、遺伝的アルゴリズム（ＧＡ）、粒子最適化法（ＰＳＯ）などは大量の計算を実行するが、個々の計算の正確性はさほど結果に影響しない。したがって、この様な汎用的な解法に適用することによって、応用範囲をさらに拡大できる。同様に、ディープニューラルネットワークの処理を、特にスパイキング・ニューラルネットワークのような構造に応用することによって小型化・低消費電力化を図ることができる。

（実施形態の変形例）
［全体構成］
図９は、実施形態の変形例に係る演算装置を含む演算システムの構成図である。実施形態の変形例の演算システム１ａは、演算装置１００ａと、一以上利用者Ｕにより使用される端末装置２００とを備える。
演算装置１００ａと、端末装置２００とは、ネットワークＮＷを介して互いに通信可能である。

ユーザーＵが、端末装置２００に対して、演算装置１００ａと接続する操作を行うことによって、端末装置２００は、ネットワークＮＷを介して、演算装置１００ａに接続する。端末装置２００は、演算装置１００ａが提供する演算サービスウェブサイトへアクセスする。
ユーザーＵは、演算サービスウェブサイトの表示にしたがって、端末装置２００に対して、複数の入力値に加え、誤差情報を入力する操作を行う。
端末装置２００は、ユーザーＵが入力した複数の入力値と誤差情報とを取得し、取得した複数の入力値と誤差情報とを含み、演算装置１００ａを宛先とする演算要求を作成する。端末装置２００は、作成した演算要求を、演算装置１００ａへ送信する。

演算装置１００ａは、端末装置２００が送信した演算要求を受信する。演算装置１００は、受信した演算要求に含まれる複数の入力値の各々と、誤差情報とを受け付ける。演算装置１００ａは、受け付けた誤差情報に関連付けて記憶されている桁数を示す情報を取得し、取得した桁数を示す情報を設定する。演算装置１００ａは、設定した桁数を示す情報に基づいて、複数の入力値の各々の最上位ビットから、桁数に該当する値を取得する。演算装置１００ａは、取得した一又は複数の桁数に該当する値のうち、最上位ビットから、桁数に該当する値まで、複数の入力値の各々の加算を、シリアル転送のビット数Ｋに基づいて、最上位ビットからＫビット（Ｋは、Ｋ＞０の整数）毎に行う。つまり、最上位ビットから、桁数より下位のビットは零として扱われる。演算装置１００ａは、演算結果を、加算時の遅延クロック数Ｌに基づいて、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に出力する。例えば、演算装置１００ａは、演算結果を、最上位ビットから、Ｋビット毎に出力する。演算装置１００ａは、演算結果を含み、端末装置２００を宛先とする演算応答を作成し、作成した演算応答を、端末装置２００へ送信する。
端末装置２００は、演算装置１００ａが送信した演算応答を受信し、受信した演算応答に含まれる演算結果を取得する。端末装置２００は、取得した演算結果を出力する。
以下、演算システム１ａに含まれる演算装置１００ａと、端末装置２００とのうち、実施形態とは異なる演算装置１００ａについて説明する。

［演算装置１００ａ］
演算システム１ａに含まれる演算装置１００ａは、パーソナルコンピュータ、サーバー、又は産業用コンピュータ等の装置によって実現される。演算装置１００ａは、例えば、通信部１１０と、受付部１２０ａと、演算部１３０ａと、出力部１４０と、記憶部１５０と、設定部１６０とを備える。
記憶部１５０ａは、ＨＤＤやフラッシュメモリ、ＲＡＭ、ＲＯＭなどにより実現される。記憶部１５０ａは、誤差情報桁数関連テーブル１５４が記憶される。
誤差情報桁数関連テーブル１５４は、誤差情報と、演算に使用する最上位ビットからの桁数を示す情報とを関連付けたテーブル形式の情報である。誤差情報桁数関連テーブル１５４には、誤差情報の値が小さくなるほど、演算に使用する最上位ビットからの桁数の値は大きくなり、誤差情報の値が小さくなるほど、演算桁数情報１５２の値は小さくなるように、誤差情報と、桁数を示す情報とが記憶される。誤差情報の値が小さくなるほど、演算結果に要求される精度が高くなり、誤差情報の値が大きくなるほど、演算結果に要求される精度が低くなるためである。

受付部１２０ａ、演算部１３０ａ、出力部１４０、及び設定部１６０は、例えば、ＣＰＵなどのハードウェアプロセッサが記憶部１５０ａに格納されたプログラム（ソフトウェア）を実行することにより実現される。また、これらの機能部のうち一部または全部は、ＬＳＩやＡＳＩＣ、ＦＰＧＡ、ＧＰＵなどのハードウェア（回路部；circuitryを含む）によって実現されてもよいし、ソフトウェアとハードウェアの協働によって実現されてもよい。
プログラムは、予めＨＤＤやフラッシュメモリなどの記憶装置（非一過性の記憶媒体を備える記憶装置）に格納されていてもよいし、ＤＶＤやＣＤ−ＲＯＭなどの着脱可能な記憶媒体（非一過性の記憶媒体）に格納されており、記憶媒体がドライブ装置に装着されることでインストールされてもよい。

受付部１２０ａは、通信部１１０が受信した演算要求に含まれる複数の入力値と、誤差情報とを受け付ける。受付部１２０ａが受け付けた複数の入力値は演算部１３０へ出力され、誤差情報は設定部１６０へ出力される。ここで、受付部１２０ａは、受け付けた複数の入力値の各々の桁数が異なる場合には、桁合わせを行う。受付部１２０ａは、複数の入力値の各々を、シリアル転送のビットＫに基づいて、最上位ビットからＫビット毎に、演算部１３０ａへ出力する。ここで、シリアル転送のビットＫは、予め設定されている。
設定部１６０は、受付部１２０ａが受け付けた誤差情報を取得する。設定部１６０は、記憶部１５０ａに記憶されている誤差情報桁数関連テーブル１５４から、取得した誤差情報に関連付けて記憶されている桁数を示す情報を取得し、取得した桁数を示す情報を設定する。
演算部１３０ａは、受付部１２０ａが受け付けた複数の入力値の各々を、最上位ビットからＫビット毎に取得する。演算部１３０ａは、設定部１６０が設定した桁数を示す情報を取得する。演算部１３０ａは、取得した桁数を示す情報に基づいて、取得した複数の入力値の各々の最上位ビットから、桁数を示す情報に該当する値まで、最上位ビットからＫビット毎に取得する。
演算部１３０ａは、取得した一又は複数の桁数に該当する値のうち、最上位ビットから、桁数を示す情報に該当する値まで、複数の入力値の各々の加算を行う。演算部１３０ａは、最上位ビットから、桁数に該当する値まで、複数の入力値の各々の加算を行った結果を、最上位ビットからＫビット毎に出力部１４０へ出力する。演算部１３０ａは、最上位ビットから、桁数を示す情報に該当する値より下位ビットは０として処理する。

（演算システムの動作）
図１０は、実施形態の変形例に係る演算システムの動作の一例を示すシーケンスチャートである。
図１０に示される例では、ユーザーＵが、端末装置２００を操作することによって、端末装置２００は、演算装置１００ａと接続し、演算装置１００ａが提供している演算サービスウェブサイトにアクセスしていることを前提とする。
（ステップＳ１１）
ユーザーＵが、端末装置２００に対して、複数の入力値と、誤差情報とを入力する操作を行うことによって、端末装置２００は、入力された複数の入力値と、誤差情報とを含み、演算装置１００ａを宛先とする演算要求を作成する。
（ステップＳ１２）
端末装置２００は、作成した演算要求を、演算装置１００ａへ送信する。
（ステップＳ１３）
演算装置１００ａにおいて、通信部１１０は、端末装置２００が送信した演算要求を受信する。
（ステップＳ１４）
演算装置１００ａにおいて、受付部１２０ａは、通信部１１０が受信した演算要求を取得し、取得した演算要求に含まれる複数の入力値と、誤差情報とを受け付ける。受付部１２０ａは、必要に応じて、複数の入力値の各々の桁合わせを行う。受付部１２０ａは、複数の入力値の各々を、シリアル転送のビットＫに基づいて、最上位ビットからＫビット毎に、演算部１３０ａへ出力する。

（ステップＳ１５）
演算装置１００ａにおいて、設定部１６０は、受付部１２０ａが受け付けた誤差情報を取得し、取得した誤差情報に関連付けて記憶されている桁数を示す情報を、記憶部１５０ａの誤差情報桁数関連テーブル１５４から取得する。設定部１６０は、取得した桁数を示す情報を設定する。
（ステップＳ１６）
演算装置１００ａにおいて、演算部１３０ａは、受付部１２０が受け付けた複数の入力値の各々を、最上位ビットからＫビット毎に取得する。演算部１３０ａは、設定部１６０が設定した桁数を示す情報を取得する。演算部１３０ａは、取得した桁数を示す情報に基づいて、取得した複数の入力値の各々の最上位ビットから、桁数を示す情報に該当する値まで、最上位ビットからＫビット毎に取得する。
（ステップＳ１７）
演算装置１００ａにおいて、演算部１３０ａは、取得した桁数を示す情報に該当する値のうち、最上位ビットから、桁数を示す情報に該当する値まで、複数の入力値の各々の加算を行う。演算部１３０ａは、最上位ビットから、桁数に該当する値まで、複数の入力値の各々の加算を行った結果を、最上位ビットからＫビット毎に出力部１４０へ出力する。出力部１４０は、演算部１３０ａによる演算結果を、加算時の遅延クロック数Ｌに基づいて、Ｌクロック後から、Ｋビット毎に最上位ビットから出力する。
（ステップＳ１８）
演算装置１００ａにおいて、出力部１４０は、演算結果を含み、端末装置２００を宛先とする演算応答を作成し、作成した演算応答を、通信部１１０へ出力する。
（ステップＳ１９）
演算装置１００ａにおいて、通信部１１０は、出力部１４０が出力した演算応答を取得し、取得した演算結果を、端末装置２００へ送信する。
その後、端末装置２００は、演算装置１００ａが送信した演算応答を受信し、受信した演算応答に含まれる演算結果を取得する。端末装置２００は、取得した演算結果を出力する。

前述した実施形態の変形例では、端末装置２００に演算要求を送信させることによって、演算装置１００ａに演算を実行させる場合について説明したが、この例に限られない。例えば、複数の入力値と、誤差情報とを、演算装置１００ａに直接入力してもよい。この場合、演算装置１００ａは、入力された複数の入力値の各々と、誤差情報とを受け付け、受け付けた誤差情報に関連付けて記憶されている桁を示す情報を、記憶部１５０ａの誤差情報桁数関連テーブル１５４から取得する。演算装置１００ａは、取得した桁を示す情報を設定する。演算装置１００ａは、複数の入力値の各々を、シリアル転送のビットＫに基づいて、最上位ビットからＫビット毎に、設定された桁数を示す情報に該当する値まで取得する。演算装置１００ａは、取得した複数の入力値の各々の桁数を示す情報に該当する値のうち、最上位ビットからＫビット毎に、桁数を示す情報に該当する値まで、複数の入力値の各々の加算を行う。演算装置１００ａは、例えば、演算結果を、演算時の遅延クロック数Ｌに基づいて、Ｌクロック後から、Ｋビット毎に最上位ビットから出力する。演算装置１００ａは、演算結果を、表示装置（図示なし）に表示してもよい。
前述した実施形態の変形例では、シリアル転送のビットＫが１、加算時の遅延クロック数Ｌが１である場合について説明したが、この例に限られない。演算部１３０ａは、シリアル転送のビットＫに基づいて、最上位ビットからＫビット（Ｋは、桁数を示す情報の値≧Ｋ＞０の整数）毎に加算を行うようにしてもよい。この場合、出力部は、加算時の遅延クロック数Ｌに基づいて、Ｌ（Ｌは、Ｌ＞複数の入力値の数）クロック後から、Ｋビット毎に最上位ビットから加算された結果を出力する。
このように構成することによって、桁上げなどを反映できるため、シリアル転送のビットＫが１、加算時の遅延クロック数Ｌが１である場合よりも、正確な演算結果に近い値を得ることができる。
前述した実施形態の変形例では、シリアル転送のビットＫと、加算時の遅延クロック数Ｌとが、演算装置１００ａに設定されている場合について説明したが、この例に限られない。例えば、ユーザーＵが、端末装置２００に対して、シリアル転送のビットＫと、加算時の遅延クロック数Ｌとを入力する操作を行うことによって、端末装置２００は、入力されたシリアル転送のビットＫを示す情報と、加算時の遅延クロック数Ｌを示す情報とを含み、演算装置１００ａを宛先とする演算要求を作成するようにしてもよい。

前述した実施形態の変形例では、演算装置１００ａにおいて、演算部１３０ａが、シリアル転送のビットＫに基づいて、取得した複数の入力値の各々を、桁数に該当する値のうち、最上位ビットから、Ｋビット毎に、一又は複数の桁数に該当する値まで、複数の入力値の各々の加算を行う。そして、出力部１４０が、加算時の遅延クロック数Ｌに基づいて、Ｌクロック後から、Ｋビット毎に出力する場合について説明したが、この例に限られない。例えば、演算部１３０ａは、最上位ビットから、Ｋビット毎の加算結果が、閾値以上である場合に、演算を中止してもよい。仮に、演算結果が、閾値以上であるか否かを判定する場合に、演算結果が閾値以上であることが判明した後に、演算を継続しても、その演算は不要であるためである。このように構成することによって、不要な演算を削減できる。
前述した実施形態の変形例では、演算装置１００ａは、誤差情報を受け付け、受け付けた誤差情報に関連付けて記憶されている桁を示す情報を、記憶部１５０ａの誤差情報桁数関連テーブル１５４から取得する場合について説明したが、この例に限られない。例えば、記憶部１５０ａに、誤差情報から、桁数を導出する演算式を記憶してもよい。この場合、演算部１３０ａは、演算式に基づいて桁数を導出して設定してもよい。

実施形態の変形例に係る演算装置によれば、演算装置１００ａは、複数の入力値を受け付ける受付部１２０ａと、演算結果に許容される誤差に基づいて設定されている最上位ビットからの桁数に基づいて、複数の入力値の各々の最上位ビットから桁数まで、受付部１２０ａが最上位ビットからＫビット（Ｋは、Ｋ＞０の整数）毎に出力した複数の入力値の各々の加算を、最上位ビットからＫビット毎に行う演算部１３０ａと、演算部１３０ａによる加算結果を、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に最上位ビットから出力する出力部１４０とを備える。
このように構成することによって、演算装置１００ａは、複数のビットシリアルデータなどの入力値を、上位ビットからＫビット毎に受け取り、入力値の全ビットを受け取る前に、Ｋビット毎に加算し、加算によって得られる演算結果を、Ｌクロック後から、Ｋビット毎に出力できるため、概略計算結果を出力できる。このとき，演算結果には誤差が含まれるが、本実施形態では，その誤差の範囲が確定できるため、許容誤差範囲であれば、短いレイテンシで結果を得ることができる。

さらに、受付部１２０ａは、演算結果に要求される誤差情報を受け付け、演算装置１００ａは、受付部１２０ａが受け付けた誤差情報に基づいて、加算に使用する複数の入力値の各々の最上位ビットからの桁数を設定する設定部１６０を備え、演算部１３０ａは、設定部が設定した桁数に基づいて、受付部１２０ａが、複数の入力値の各々の最上位ビットから設定部１６０が設定した桁数まで、最上位ビットからＫビット毎に出力した複数の入力値の各々の加算を、最上位ビットからＫビット毎に行う。
このように構成することによって、演算結果に要求される誤差情報に基づいて、加算に使用する複数の入力値の各々の最上位ビットからの桁数を設定できるため、演算の柔軟性を向上できる。
さらに、設定部１６０は、演算結果に要求される誤差情報と、複数の入力値の各々の最上位ビットからの桁数とを関連付けて記憶する記憶部１５０ａから、受付部１２０ａが受け付けた誤差情報に基づいて、複数の入力値の各々の最上位ビットからの桁数を取得する。
このように構成することによって、記憶部１５０ａに記憶されている演算結果に要求される誤差情報と、複数の入力値の各々の最上位ビットからの桁数とを関連付けた情報から、受け付けた誤差情報に基づいて、複数の入力値の各々の最上位ビットからの桁数を取得できるため、演算によって、複数の入力値の各々の最上位ビットからの桁数を導出するよりも、処理を簡略化できる。

以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組合わせを行うことができる。これら実施形態及びその変形例は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
なお、前述の演算装置１００、端末装置２００、演算装置１００ａは内部にコンピュータを有している。そして、前述した各装置の各処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリなどをいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。
さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

１、１ａ…演算システム、 １１、１２、１７、１９…フリップフロップ、１３…ＯＲゲート、１４…ＸＯＲゲート、１５…ＡＮＤゲート、１６…マルチプレクサ、１８…ＮＯＴゲート、１００、１００ａ…演算装置、 １１０…通信部、 １２０、１２０ａ…受付部、 １３０，１３０ａ…演算部、 １４０…出力部、 １５０…記憶部、 １６０…設定部、 １５２…演算桁数情報、 １５４…誤差情報桁数関連テーブル、２００…端末装置

Claims (5)

1. 複数の入力値を受け付ける受付部と、
   演算結果に許容される誤差に基づいて設定されている最上位ビットからの桁数に基づいて、複数の前記入力値の各々の最上位ビットから前記桁数まで、前記受付部が前記最上位ビットからＫビット（Ｋは、Ｋ＞０の整数）毎に出力した複数の前記入力値の各々の加算を、前記最上位ビットからＫビット毎に行う演算部と、
   前記演算部による加算結果を、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に最上位ビットから出力する出力部と
   を備える演算装置。
2. 前記受付部は、演算結果に要求される誤差情報を受け付け、
   前記演算装置は、
   前記受付部が受け付けた前記誤差情報に基づいて、加算に使用する複数の前記入力値の各々の最上位ビットからの桁数を設定する設定部
   を備え、
   前記演算部は、前記設定部が設定した前記桁数に基づいて、複数の前記入力値の各々の最上位ビットから前記設定部が設定した前記桁数まで、前記受付部が前記最上位ビットからＫビット毎に出力した複数の前記入力値の各々の加算を、前記最上位ビットからＫビット毎に行う、請求項１に記載の演算装置。
3. 前記設定部は、演算結果に要求される誤差情報と、複数の入力値の各々の最上位ビットからの桁数とを関連付けて記憶する記憶部から、前記受付部が受け付けた前記誤差情報に基づいて、複数の前記入力値の各々の最上位ビットからの桁数を取得する、請求項２に記載の演算装置。
4. 前記演算部は、前記最上位ビットの加算結果が、閾値以上である場合に、加算を中止する、請求項１から請求項３のいずれか一項に記載の演算装置。
5. 複数の入力値を受け付けるステップと、
   演算結果に許容される誤差に基づいて設定されている最上位ビットからの桁数に基づいて、複数の前記入力値の各々の最上位ビットから前記桁数まで、前記最上位ビットからＫビット（Ｋは、Ｋ＞０の整数）毎に出力した複数の前記入力値の各々の加算を、前記最上位ビットからＫビット毎に行うステップと、
   前記加算を行うステップによる加算結果を、Ｌ（Ｌは、Ｌ＞０の整数）クロック後から、Ｋビット毎に最上位ビットから出力するステップと
   を有する演算装置が実行する演算方法。

Images