JP2021044871A - Semiconductor device and power conversion apparatus - Google Patents
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Abstract
Description
本発明は、半導体装置の構成とその制御に係り、特に、電力変換装置に搭載される電力用半導体装置に適用して有効な技術に関する。 The present invention relates to the configuration of a semiconductor device and its control, and particularly relates to a technique effective when applied to a power semiconductor device mounted on a power conversion device.
DC-DCコンバータやインバータをはじめとする電力変換装置で用いられる電力用半導体スイッチング素子では、信頼性や破壊防止の観点から、印加可能な最大電圧が規定されている。 In power semiconductor switching elements used in power conversion devices such as DC-DC converters and inverters, the maximum voltage that can be applied is specified from the viewpoint of reliability and destruction prevention.
このような、電力変換装置では主半導体スイッチング素子のオン、オフの駆動によるスイッチング動作で電流値が変化する。例えば、電流を遮断するターンオフ動作の場合を例に説明すると、制御端子への制御指令で主半導体スイッチング素子が電流を遮断する際に、その単位時間の電流変化量に応じて、回路内のインダクタンスに起電圧が発生するため、電力を制御する主端子間に電源電圧以上の電圧が印加される。 In such a power conversion device, the current value changes by the switching operation by driving the main semiconductor switching element on and off. For example, in the case of turn-off operation in which the current is cut off, when the main semiconductor switching element cuts off the current by a control command to the control terminal, the inductance in the circuit is increased according to the amount of current change in the unit time. Since an electromotive voltage is generated in, a voltage higher than the power supply voltage is applied between the main terminals that control the electric power.
このとき、この起電圧が過大になると、主端子間に素子の耐圧を越えた過電圧が印加され、素子内で耐圧降伏現象が発生し、漏れ電流が過大に増加することになる。このため、こうした状況を回避するよう、ある程度スイッチング動作速度を低く制限し、起電圧を抑えることが一般的である。しかし、単純にスイッチング速度を低く設定すると、過電圧が生じない条件においても、スイッチング速度が低くなるため、スイッチング損失が高くなる傾向にある。 At this time, if this electromotive voltage becomes excessive, an overvoltage exceeding the withstand voltage of the element is applied between the main terminals, a withstand voltage breakdown phenomenon occurs in the element, and the leakage current becomes excessively increased. Therefore, in order to avoid such a situation, it is common to limit the switching operation speed to some extent and suppress the electromotive voltage. However, if the switching speed is simply set low, the switching speed tends to be low even under the condition that no overvoltage occurs, so that the switching loss tends to be high.
このような問題を回避する目的で、過電圧が発生する条件においてのみスイッチング速度を低くする方式として、アクティブクランプが広く用いられている。アクティブクランプ(能動クランプ回路)の例としては、例えば、特許文献1のような技術がある。
For the purpose of avoiding such a problem, an active clamp is widely used as a method of lowering the switching speed only under the condition where an overvoltage occurs. As an example of the active clamp (active clamp circuit), for example, there is a technique as described in
この方式は、主端子間にある一定以上の電圧が印加された場合に、制御端子の電圧をオン方向に変化させ、素子に電流を流すことで、スイッチングによる電流の単位時間当たりの変化率を低下、もしくはある一定の値を超えないように制限し、インダクタンスの起電圧を一定の値以下に抑えることで過電圧を防ぐものである。 In this method, when a certain voltage or more is applied between the main terminals, the voltage of the control terminal is changed in the on direction and a current is passed through the element to change the rate of change of the current due to switching per unit time. Overvoltage is prevented by limiting the voltage so that it does not drop or exceed a certain value, and suppressing the electromotive voltage of the inductance to a certain value or less.
上記特許文献1のような方式では、過電圧を検出する回路が必要で、主半導体スイッチング素子の外部に定電圧ダイオードを組み合わせる回路構成などが用いられる。しかしこうした場合、過電圧の判定電圧ばらつきや、さらに主半導体スイッチング素子の耐圧のばらつきを考慮する必要があり、マージン確保のため、実際の主半導体スイッチング素子で過度な電圧が印加されリーク電流が上昇する電圧に対して、より低い電圧レベルに過電圧を抑制する必要がある。この場合、スイッチング速度は過度に低く設定され、損失が増加することになる。
In the method as described in
このため、電力変換装置においては、実際の素子耐圧に至るまでに過電圧を抑制する場合に比べ、スイッチング損失が増加してしまう。そして、スイッチング損失による発熱を抑えるため、導通損失が低いより大面積の主半導体スイッチング素子を用いて全損失を低減する、若しくは、より低熱抵抗の冷却装置により温度上昇を抑制するなどの措置が必要となり、電力変換装置の小型化や効率向上が困難となる。 Therefore, in the power conversion device, the switching loss increases as compared with the case where the overvoltage is suppressed until the actual device withstand voltage is reached. Then, in order to suppress heat generation due to switching loss, it is necessary to take measures such as reducing the total loss by using a main semiconductor switching element having a larger area with a lower conduction loss, or suppressing the temperature rise by a cooling device having a lower thermal resistance. Therefore, it becomes difficult to reduce the size and improve the efficiency of the power conversion device.
このような、耐圧ばらつきの影響を低減し、過電圧を抑制しつつ損失を低減する手法としては、例えば、特許文献2のような方式が知られている。この方式では、過電圧により主半導体スイッチング素子の接合終端領域が降伏して生じた漏れ電流を利用し、オン状態にすることで過電圧保護を行うものである。
As a method for reducing the influence of the withstand voltage variation and reducing the loss while suppressing the overvoltage, for example, a method as described in
主半導体スイッチング素子内に過電圧を検出する部位が設けられているため、主半導体スイッチング素子のチップの厚みや不純物濃度など、耐圧の変動に対して過電圧判定する電圧が同様の傾向で変動するため、ばらつきの影響が少なく、主半導体スイッチング素子への耐圧に対する過電圧判定し保護する電圧の余裕を低く設定することができる。 Since a part for detecting overvoltage is provided in the main semiconductor switching element, the voltage for determining overvoltage fluctuates in the same tendency with respect to fluctuations in withstand voltage such as chip thickness and impurity concentration of the main semiconductor switching element. The influence of variation is small, and the margin of the voltage for determining the overvoltage with respect to the withstand voltage of the main semiconductor switching element and protecting it can be set low.
しかしながら、特許文献2のような方式の場合、過電圧保護のための制御端子へのオン駆動と、主半導体スイッチング素子のオン、オフの状態を制御する制御回路からのオフ出力とが相反するため、オン状態とするために大きな漏れ電流が必要となる。このため、オン状態とするまでの遅延時間が長くなり、オン駆動が間に合わず過電圧の抑制が困難となる。
However, in the case of the method as in
また、この遅延を防ぐには過大な漏れ電流が必要となるため、この漏れ電流により、高エネルギーの電荷が発生し、素子のゲート酸化膜などへ注入され、主半導体スイッチング素子の信頼性を低下させてしまう可能性がある。 In addition, since an excessive leakage current is required to prevent this delay, a high-energy charge is generated by this leakage current and injected into the gate oxide film of the element, which lowers the reliability of the main semiconductor switching element. There is a possibility of letting you.
また、補助駆動回路を用いてこうした問題を改善する方式も開示されているが、補助駆動回路を搭載することによる素子面積の増大や、補助駆動回路の電源に大電流が必要となるなどの別の課題が生じるため、その適用が困難である。 In addition, a method for improving these problems by using an auxiliary drive circuit is also disclosed, but other factors such as an increase in the element area due to mounting the auxiliary drive circuit and a large current being required for the power supply of the auxiliary drive circuit. It is difficult to apply it because of the problems of.
そこで、本発明の目的は、半導体スイッチング素子のスイッチング時に素子内に発生する起電圧を抑制可能な信頼性および低損失性に優れた電力用半導体装置およびそれを用いた電力変換装置を提供することにある。 Therefore, an object of the present invention is to provide a power semiconductor device capable of suppressing an electromotive voltage generated in a semiconductor switching element and having excellent reliability and low loss, and a power conversion device using the same. It is in.
上記課題を解決するために、本発明は、半導体スイッチング素子と、前記半導体スイッチング素子のゲート端子、およびソース端子またはエミッタ端子に接続され、前記半導体スイッチング素子をオン、オフ制御する制御回路を備え、前記制御回路は、前記ゲート端子、およびソース端子またはエミッタ端子間の制御端子電圧を検知する判定回路と、前記制御端子電圧の電圧値を制御可能なゲート駆動回路を有し、前記判定回路により検知した制御端子電圧の上昇値が所定の閾値を超えた場合、当該検知した制御端子電圧よりもさらに高い制御端子電圧に増加させることを特徴とする。 In order to solve the above problems, the present invention includes a semiconductor switching element, a gate terminal of the semiconductor switching element, and a control circuit connected to a source terminal or an emitter terminal to control the semiconductor switching element on and off. The control circuit includes a determination circuit that detects the control terminal voltage between the gate terminal, the source terminal or the emitter terminal, and a gate drive circuit that can control the voltage value of the control terminal voltage, and is detected by the determination circuit. When the rising value of the control terminal voltage exceeds a predetermined threshold value, the control terminal voltage is increased to a higher value than the detected control terminal voltage.
本発明によれば、半導体スイッチング素子のスイッチング時に素子内に発生する起電圧を抑制可能な信頼性および低損失性に優れた電力用半導体装置およびそれを用いた電力変換装置を実現することができる。 According to the present invention, it is possible to realize a power semiconductor device capable of suppressing an electromotive voltage generated in a semiconductor switching element and having excellent reliability and low loss, and a power conversion device using the same. ..
これにより、電力変換装置の小型化・高効率化が図れる。 As a result, the power conversion device can be miniaturized and highly efficient.
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。 Issues, configurations and effects other than those described above will be clarified by the description of the following embodiments.
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。 Hereinafter, examples of the present invention will be described with reference to the drawings. In each drawing, the same components are designated by the same reference numerals, and the detailed description of overlapping portions will be omitted.
図1から図3を参照して、本発明の実施例1の半導体装置について説明する。図1は、本実施例における半導体装置の回路構成を示す図である。本実施例の半導体装置1は、主半導体スイッチング素子2と、その制御端子であるゲート端子G(6)ならびに、ソース端子S(4)に接続され、これをオン、オフ制御する制御回路3から構成されている。
The semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 3. FIG. 1 is a diagram showing a circuit configuration of a semiconductor device in this embodiment. The
主半導体スイッチング素子2は、絶縁ゲート型スイッチング素子であるn-ch型のパワーMOSFET M1(11)と、その同一半導体チップ内で、ドレイン端子D(5)とカソードを共通とするダイオードDi(12)と、ダイオードDi(12)のアノードとパワーMOSFET M1(11)のゲート端子G(6)の間に、ダイオードDi(12)とアノード端子を接続する方向で設けられたダイオード14と、ダイオードDi(12)のアノード端子とソース端子S(4)の間に接続された抵抗Rs(13)により構成されている。
The main
さらに、ダイオードDi(12)の耐圧は、パワーMOSFET M1(11)の部分の耐圧に対し、一定量低くなるようにその構造を設定している。また、パワーMOSFET M1(11)に内蔵されるゲート抵抗Rgin(15)がパワーMOSFET M1(11)のゲートとゲート端子G(6)の間に、寄生抵抗もしくは発振防止の制限抵抗のような形で設けられている。 Further, the structure of the diode Di (12) is set so as to be a certain amount lower than the withstand voltage of the power MOSFET M1 (11) portion. Further, the gate resistor Rgin (15) built in the power MOSFET M1 (11) has a shape like a parasitic resistor or an oscillation prevention limiting resistor between the gate of the power MOSFET M1 (11) and the gate terminal G (6). It is provided in.
制御回路3は、入力回路21、判定回路22と、MOSFET M2(23)、MOSFET M3(24)、MOSFET M4(25)、ディプレッション型MOSFET M5(26)、及びゲート抵抗Rg(27)からなるゲート駆動回路28から構成されており、電源(Vcc)端子9とSsense端子8間へ印加される電源により動作し、信号入力端子IN7とSsense端子8間への入力信号で、パワーMOSFET M1(11)のオン、オフを制御する。
The
ここで、電力変換器などでのターンオフ動作により、パワーMOSFET M1(11)のD-S間にダイオードDi(12)の耐圧を越える電圧が印加された場合、ダイオードDi(12)の漏れ電流が上昇し、その電流による抵抗Rsの電圧降下により、漏れ電流がダイオード14を介してパワーMOSFET M1(11)のゲートに流れ、ゲート端子G(6)の電位が増加する方向に変化する。 Here, when a voltage exceeding the withstand voltage of the diode Di (12) is applied between the DSs of the power MOSFET M1 (11) due to the turn-off operation in a power converter or the like, the leakage current of the diode Di (12) increases. Due to the voltage drop of the resistor Rs due to the current, the leakage current flows through the diode 14 to the gate of the power MOSFET M1 (11), and the potential of the gate terminal G (6) changes in the direction of increasing.
このとき、制御回路3は、判定回路22にて、制御端子であるゲート端子G(6)の電位の昇圧の量(「第1の量」)が一定以上であると判定された場合、ゲート駆動回路28により、制御端子電圧Vgをさらに「第2の量」だけ追加で増加させるもう一つの昇圧構造を備えている。
At this time, when the
これにより、少ないダイオードDi(12)の漏れ電流で、高速に制御端子電圧Vgを一定量まで上昇させることが可能となり、高速かつより高精度に過電圧を抑制することが可能となり、過電圧印加による信頼性の劣化を回避しつつ、素子の損失を低減することが可能となる。 As a result, it is possible to raise the control terminal voltage Vg to a certain amount at high speed with a small leakage current of the diode Di (12), and it is possible to suppress the overvoltage at high speed and with higher accuracy. It is possible to reduce the loss of the element while avoiding the deterioration of the property.
図2に、ターンオフ動作時の本実施例の半導体装置1の動作電圧および電流シーケンスを示す。図2に示すように、電流が遮断される際の制御端子Gの制御端子電圧Vgの減少中に、主端子電圧VdsがダイオードDi(12)の耐圧Vds1を越えることで、制御端子電圧Vgがある一定量ΔV1上昇する。ここでΔV1は、ダイオードDi(12)の漏れ電流が流れ込むことにより、制御回路3のオフ駆動回路に流れ込む電流Ishinkが上昇し、制御回路3の抵抗による電圧降下が上昇することで発生する。
FIG. 2 shows the operating voltage and current sequence of the
このΔV1を判定回路22で検出し、ゲート駆動回路28により制御端子電圧VgをさらにΔV2まで追加で増加させている。このとき、制御端子電圧Vgは図2のように増加するが、パワーMOSFET M1(11)の内蔵ゲート抵抗Rgin(15)の電圧降下があるため、半導体チップ内部のパワーMOSFET M1(11)の真性のゲート電圧は、減少の勾配が緩やかとなりスイッチング速度が遅くなるものの、増加するまでは変化させない範囲としている。
This ΔV1 is detected by the
これにより、パワーMOSFET M1(11)に流れる主電流Idの電流変化率、すなわち電流の勾配は図2中の破線のように減少して、過電圧が防止される。 As a result, the current change rate of the main current Id flowing through the power MOSFET M1 (11), that is, the gradient of the current is reduced as shown by the broken line in FIG. 2, and overvoltage is prevented.
また、このΔV1により過電圧判定する際に、ソース端子S(4)−ドレイン端子D(5)間の主端子電圧VdsがダイオードDi(12)の耐圧Vds1に対してある一定の範囲、例えばVds≧Vds1×0.8などのある条件を満たす場合にのみ、過電圧判定するように判定回路22を設定すれば、ノイズなどの影響を排除してより高精度に過電圧判定し、低損失かつ高信頼に主端子に印加される過電圧を制限することが可能となる。
Further, when the overvoltage is determined by this ΔV1, the main terminal voltage Vds between the source terminal S (4) and the drain terminal D (5) is in a certain range with respect to the withstand voltage Vds1 of the diode Di (12), for example, Vds ≧. If the
なお、ΔV1の上昇を判定する判定回路22の方式としては、例えばオフ動作時に微分回路で制御端子電圧Vgを微分してVgの勾配が上昇方向となることを検出し、その時点からの制御端子電圧Vgの変化量ΔVを、制御端子電圧Vgの微分値を積分回路で積分して求め、ΔV1の設定値と比較することで、判定するなどがある。
As a method of the
また、これと等価で簡便な方法として、制御端子電圧Vgの微分値(「第1の量」)が一定値以上となる期間が、一定の時間を越えて継続したことを検知することで判定しても良い。 Further, as an equivalent and simple method, it is determined by detecting that the period in which the differential value (“first amount”) of the control terminal voltage Vg exceeds a certain value continues for more than a certain time. You may.
制御端子電圧Vgをさらに「第2の量」だけ追加で増加させるゲート駆動回路28の方式としては、制御端子電圧Vgの上昇量が一定以上であると判定された場合、ターンオフ制御時にパワーMOSFET M1(11)のゲートから電荷を放電する電流Ishink1を流すMOSFET M3(24)をオフし、MOSFET M4(25)をオン状態とすることで、より低い電流Ishink2で放電するMOSFET M4(25)、ディプレッション型MOSFET M5(26)からなる電流経路のみに切替え、放電回路の抵抗を高めても良い。 As a method of the gate drive circuit 28 that further increases the control terminal voltage Vg by a “second amount”, when it is determined that the amount of increase in the control terminal voltage Vg is equal to or higher than a certain level, the power MOSFET M1 is used during turn-off control. By turning off the MOSFET M3 (24) that flows the current Ishink1 that discharges the electric charge from the gate of (11) and turning on the MOSFET M4 (25), the MOSFET M4 (25) that discharges at the lower current Ishink2, the depletion. The resistance of the discharge circuit may be increased by switching only to the current path consisting of the type MOSFET M5 (26).
ここで、ディプレッション型MOSFET M5(26)は,ディプレッション型MOSFETのゲート−ソース間を短絡したもので、定電流素子として機能し、Ishink2の経路の電流を制限するため、Vds≧Vds1の条件においてダイオードDi(12)の漏れ電流を低減できる。 Here, the depletion type MOSFET M5 (26) is a short circuit between the gate and the source of the depletion type MOSFET, functions as a constant current element, and limits the current in the path of Ishink2, so that a diode is used under the condition of Vds ≧ Vds1. The leakage current of Di (12) can be reduced.
また、ダイオードDi(12)の漏れ電流をさらに少なくする方式としては、制御端子電圧Vgの上昇量が一定以上であると判定された場合にMOSFET M3(24)をオフし、MOSFET M4(25)をオンして、MOSFET M4(25)およびディプレッション型MOSFET M5(26)からなる電流経路のみに切替える動作に加え、MOSFET M2(23)をオンさせることで、ダイオードDi(12)からの漏れ電流の代わりに電源Vccから、制御端子電圧Vgを上昇する方向に電流を流し込むことで、制御端子電圧Vgをさらにある一定量追加で増加させても良い。 Further, as a method for further reducing the leakage current of the diode Di (12), the MOSFET M3 (24) is turned off when it is determined that the amount of increase in the control terminal voltage Vg is equal to or higher than a certain level, and the MOSFET M4 (25) is turned off. In addition to the operation of switching to only the current path consisting of the MOSFET M4 (25) and the depletion type MOSFET M5 (26) by turning on the MOSFET M2 (23), the leakage current from the diode Di (12) can be detected by turning on the MOSFET M2 (23). Instead, the control terminal voltage Vg may be further increased by a certain amount by flowing a current from the power supply Vcc in the direction of increasing the control terminal voltage Vg.
つまり、制御回路3は、例えば主半導体スイッチング素子2のオフ制御時(オフ制御期間中)に制御端子電圧Vgの上昇値が所定の閾値を超えた場合、ゲート駆動回路28に接続された電源(Vcc)から電流を供給する制御および半導体スイッチング素子2のゲートから電荷を放電する放電回路の抵抗値を上昇させる制御の少なくともいずれかの制御を行うことで制御端子電圧Vgの電圧値を増加させる機能を備えて構成される。
That is, in the
なお、MOSFET M2(23)をオンすることで、制御端子電圧Vgの上昇量が過大となる場合は、MOSFET M2(23)M2の代わりに、より電流駆動能力の低いMOSFETによるオン側駆動回路を設けて、これにより昇圧しても良い。 If the increase in the control terminal voltage Vg becomes excessive by turning on the MOSFET M2 (23), instead of the MOSFET M2 (23) M2, use an on-side drive circuit using a MOSFET with a lower current drive capability. It may be provided and boosted by this.
これらにより、少ないダイオードDi(12)の漏れ電流で、より高速に制御端子電圧Vgを一定量まで上昇することが可能となり、より高速かつより高精度に過電圧を抑制することが可能で、信頼性と損失低減をさらに高度に実現することが可能となる。 As a result, it is possible to raise the control terminal voltage Vg to a certain amount at higher speed with a small leakage current of the diode Di (12), and it is possible to suppress overvoltage at higher speed and with higher accuracy, and reliability. And loss reduction can be realized to a higher degree.
図3は、図1に示す本実施例の半導体装置1内の主半導体スイッチング素子2の部分断面図であり、パワーMOSFETを例に示している。
FIG. 3 is a partial cross-sectional view of the main
主半導体スイッチング素子32は、ソース電極42、ドレイン電極43、ゲート電極(トレンチゲート電極)41からなる主MOSFET部と、これと共通のドレイン電極とゲート電極に加え、独立のセンス電極51を備えた図1のダイオードDi(12)に相当する部位54を備えている。
The main
主MOSFET部は、この例ではストライプ構造のトレンチゲートMOSFETとなっており、基板n+層44上のドリフト層であるn-層45に、pチャネル拡散層46、ソース拡散層(n+層)47、pチャネル拡散層46へのソース電極コンタクト部にp+層48を備え、トレンチゲート電極41が、ゲート酸化膜49を介して設けられている。
In this example, the main MOSFET portion is a trench gate MOSFET having a striped structure, and the n-
これに対して、ダイオードDiとなる部位54は、pチャネル拡散層46とは直接は接していないp拡散層ps52、センス電極51とp拡散層ps52のコンタクト部となる高濃度のp+層57を備える。
On the other hand, the
なお、p拡散層ps52は、pチャネル拡散層46と分離(絶縁)されていれば良く、同一工程でチップ上でのレイアウトパターンを分けて形成しても問題ない。また、トレンチゲート電極も設けられているが、これは主MOSFET部と接続、若しくは、独立して設けられているが、ゲート電位は共通、若しくは、ダイオードDiとなる部位54ではセンス電極51と同電位にしても良い。抵抗Rs55、ダイオード56は絶縁膜上に堆積したポリシリコンなどを用いて形成すればよい。
The p-
ここで、ダイオードDiとなる部位54にはドリフト層(n-層)45より濃度の高いn拡散層53がp拡散層ps52とドリフト層(n-層)45の境界に設けられている。
Here, at the
このような構成とすることで、n層による電界強度の上昇で、n層を有さない主MOSFET部に対し、ダイオードDiとなる部位54の耐圧は一定量低下し、ドリフト層(n-層)45の厚みや、その濃度などの変動で主MOSFET部の耐圧が変動しても、高精度に一定量耐圧を低く設定できる。
With such a configuration, the withstand voltage of the
また、この部位54の耐圧を越えた電圧が印加され、漏れ電流が増加した場合でも、n層近傍で漏れ電流が流れるため、漏れ電流による高エネルギーの電子若しくはホールがトレンチゲート電極のゲート酸化膜49に注入され難いため、ダメージを受け難く、高い信頼性が得られる。
Further, even when a voltage exceeding the withstand voltage of this
なお、ダイオードDiとなる部位54の耐圧を一定量低下させるために、n層の代わりに、p型の拡散層を設けても良い。
In addition, in order to reduce the withstand voltage of the
また、本実施例では、主半導体スイッチング素子にn-ch型のパワーMOSFET M1(11)を用いる例を示したが、実施例4および実施例5で後述するように、IGBT(絶縁ゲート型バイポーラトランジスタ)を用いても良い。この場合、制御回路3はIGBTのゲート端子とエミッタ端子に接続される。
Further, in this embodiment, an example in which an n-ch type power MOSFET M1 (11) is used as the main semiconductor switching element is shown, but as will be described later in Examples 4 and 5, an IGBT (Insulated Gate Bipolar) is used. A transistor) may be used. In this case, the
以上説明したように、本実施例の半導体装置1は、主半導体スイッチング素子2と、主半導体スイッチング素子2のゲート端子G(6)、およびソース端子S(4)(またはエミッタ端子)に接続され、主半導体スイッチング素子2をオン、オフ制御する制御回路3を備え、制御回路3は、ゲート端子G(6)、およびソース端子S(4)(またはエミッタ端子)間の制御端子電圧Vgを検知する判定回路22と、制御端子電圧Vgの電圧値を制御可能なゲート駆動回路28を有し、判定回路22により検知した制御端子電圧Vgの上昇値が所定の閾値を超えた場合、当該検知した制御端子電圧Vgよりも高い制御端子電圧に増加させる。
As described above, the
また、判定回路22は、主半導体スイッチング素子2(パワーMOSFET M1(11))のソース端子S(4)−ドレイン端子D(5)間(またはエミッタ端子−コレクタ端子間)の主端子電圧Vdsを検知し、制御回路3は、判定回路22が検知した主端子電圧Vdsが所定の電圧範囲内であり、かつ、判定回路22が検知した制御端子電圧Vgが所定の閾値を超えた場合、制御端子電圧Vgを増加させる。
Further, the
これにより、半導体スイッチング素子のスイッチング時に素子内に発生する起電圧を抑制可能な信頼性および低損失性に優れた電力用半導体装置を実現することができる。 As a result, it is possible to realize a power semiconductor device having excellent reliability and low loss that can suppress the electromotive force generated in the device when the semiconductor switching element is switched.
図4を参照して、本発明の実施例2の半導体装置について説明する。図4は本発明による半導体装置の主半導体スイッチング素子の断面構造の別の実施形態を示している。 The semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. FIG. 4 shows another embodiment of the cross-sectional structure of the main semiconductor switching element of the semiconductor device according to the present invention.
本実施例では、図4に示すように、主半導体スイッチング素子34のダイオードDiとなる部位62が、MOSFETのトレンチゲート電極41をワイヤボンディングなどで実装接続するためのゲートパッド電極61の下に絶縁膜63を挟んで、高濃度のp+層65、p拡散層(ps層)64を設けて形成されている。
In this embodiment, as shown in FIG. 4, the
なお、図4では、ダイオードDiとなる部位62の配線電極のコンタクト部は省略している。本実施例では、ダイオードDiとなる部位62にトレンチゲート電極が形成されていないため、トレンチゲート電極による電界緩和が生じないため、主MOSFET部より耐圧が一定量低下することを利用して、ダイオードDiとなる部位62の耐圧を調整している。もちろん、n層などを設けて耐圧を調整しても良いのは言うまでも無い。
In FIG. 4, the contact portion of the wiring electrode of the
また、ダイオードDiとなる部位62の形成領域にトレンチゲート電極が設けられていないため、漏れ電流によるトレンチゲート酸化膜へのダメージも生じない。
Further, since the trench gate electrode is not provided in the forming region of the
さらに、通常は素子を設けないゲートパッド電極下にダイオードDiとなる部位62を設けるため、素子面積の増加が無く、チップサイズを小型化できる。また、高濃度のp+層65を設けることで、ダイオードDiとなる部位62の直列抵抗が低減し、ゲートパッド電極下の広い面積で均一に漏れ電流を流すことができる。
Further, since the
これにより、漏れ電流の集中による過大な温度上昇に起因する過電圧検出レベル変動や、局所電流集中による配線の劣化などが防止でき、より高精度かつ高信頼に低損失化が実現できる。 As a result, overvoltage detection level fluctuations due to excessive temperature rise due to leakage current concentration and wiring deterioration due to local current concentration can be prevented, and low loss can be realized with higher accuracy and reliability.
なお、言うまでも無いが、本実施例のMOSFETのドレイン部(ドレイン電極43)の構造を、IGBTのコレクタ構造に変更し、ソース部(ソース電極42)の構造を、IGBTのエミッタ構造に変更することで、IGBTの場合においても同様の効果が期待できる。 Needless to say, the structure of the drain portion (drain electrode 43) of the MOSFET of this embodiment is changed to the collector structure of the IGBT, and the structure of the source portion (source electrode 42) is changed to the emitter structure of the IGBT. By doing so, the same effect can be expected in the case of IGBT.
図5を参照して、本発明の実施例3の半導体装置について説明する。図5は、本発明による半導体装置71の実装の一例であり、主半導体スイッチング素子72にMOSFETを用いた場合を例に、3端子のパッケージに本発明の半導体装置を実装したものである。
The semiconductor device according to the third embodiment of the present invention will be described with reference to FIG. FIG. 5 shows an example of mounting the
主半導体スイッチング素子72のソース端子S(77)に接続された回路パターン75上に、制御回路73と電源回路74を集積化したICチップ81が配置され、さらに、ボンディングワイヤ76により、ドレイン端子D(78)の電位が制御回路73および電源回路74に供給される構成となっている。
An
ここで、電源回路74は主半導体スイッチング素子72のドレイン−ソース間電圧から制御回路73への電源電圧を生成する回路である。
Here, the
本実施例の半導体装置71は、ゲート端子G(79)への信号印加で、主電流がオン、オフ制御される。このような構成とすることで、広く用いられている従来素子と同一の構成および機能の使い勝手の良い3端子の形態で、本発明の目的とする機能を提供できる。
In the
また、主半導体スイッチング素子72、制御回路73、電源回路74を同一パッケージに実装することで、寄生の配線インダクタンスによるノイズの影響を避け、高精度に制御端子電圧Vgの電圧上昇量を判定でき、本発明の機能を高精度に実現できる。
Further, by mounting the main
図6を参照して、本発明の実施例4の電力変換装置について説明する。図6は本発明による半導体装置を用いた電力変換装置の実施形態である。実施例5(図7)で後述するように、主半導体スイッチング素子131にIGBTを用いた場合の3相インバータ101を例に示している。
The power conversion device according to the fourth embodiment of the present invention will be described with reference to FIG. FIG. 6 is an embodiment of a power conversion device using a semiconductor device according to the present invention. As will be described later in Example 5 (FIG. 7), a three-
本実施例の電力変換装置(3相インバータ)101は、論理部102の指令により、DC電源105から負荷106に電力を供給するU相107、V相108、W相109の主回路からなるインバータであり、U相107の主回路でその詳細を示すように、本発明の半導体装置111および121が上下アームに設けられた構成である。
The power conversion device (three-phase inverter) 101 of this embodiment is an inverter composed of main circuits of
この半導体装置111,121の基本的な構成と機能は、先に説明したパワーMOSFETを用いた場合と同様であるが、主半導体スイッチング素子112,122がIGBTのため、漏れ電流により過電圧を検出するためのIGBT内に設けられたダイオードDi141には、直列にIGBTのコレクタ側pn接合によるダイオード145がそのカソードを対向させて接続されている。
The basic configurations and functions of the
この場合も、ダイオードDi141の耐圧をIGBT部よりもある一定量だけ低く設定すれば、パワーMOSFETを用いた場合と同様の効果が得られる。また、この場合、IGBTに並列接続されるダイオードDi136の耐圧も、ダイオードDi141の耐圧より高く設定することで、IGBTに並列接続されるダイオードへの過電圧印加も防止できる。 In this case as well, if the withstand voltage of the diode Di141 is set lower than that of the IGBT portion by a certain amount, the same effect as when the power MOSFET is used can be obtained. Further, in this case, by setting the withstand voltage of the diode Di136 connected in parallel to the IGBT higher than the withstand voltage of the diode Di141, it is possible to prevent the application of an overvoltage to the diode connected in parallel with the IGBT.
図7を参照して、本発明の実施例5の半導体装置について説明する。図7は、主半導体スイッチング素子131を構成するIGBT、ダイオードDi、抵抗素子の全てを1チップに集積した例である。
The semiconductor device according to the fifth embodiment of the present invention will be described with reference to FIG. 7. FIG. 7 shows an example in which all of the IGBT, diode Di, and resistance element constituting the main
なお、図7に示すように、全てを1チップに集積することも可能であるが、IGBT135とダイオードDi141の部分は同一チップに集積化されている必要が有るものの、その他の部位は一部を別の素子と組み合わせて構成することも可能である。
As shown in FIG. 7, it is possible to integrate all of them on one chip. Although the
図7のような構成とすることで、ターンオフしたIGBT135に印加される主回路の寄生インダクタンスLs(図6参照)の起電圧サージや、ターンオンしたIGBT135の対アームのIGBTに並列に設けられたダイオードの逆回復動作時の寄生インダクタンスLsの起電圧サージ、さらには負荷短絡や、上下アーム短絡発生時の保護動作による大電流遮断での電圧サージ、などの過電圧が印加される場合に、より少ない半導体スイッチング素子の漏れ電流で高精度に過電圧を検出し、制御端子電圧Vgを適切な量上昇させることで、主半導体スイッチング素子への過電圧印加を防止できる。
With the configuration as shown in FIG. 7, the starting voltage surge of the parasitic inductance Ls (see FIG. 6) of the main circuit applied to the turned-off
このように、本発明の半導体装置を用いることで、スイッチング時に主回路の寄生インダクタンスLs103(図6)で発生する起電圧が、電圧を適切な範囲となるよう、高速かつ高精度にスイッチング動作を制御でき、簡素な構成でありながら、より信頼性が高く、低損失で小型な電力変換装置を提供することが可能となる。 In this way, by using the semiconductor device of the present invention, switching operation can be performed at high speed and with high accuracy so that the electromotive voltage generated at the parasitic inductance Ls103 (FIG. 6) of the main circuit during switching is within an appropriate range. It is possible to provide a more reliable, low-loss, compact power converter with a controllable and simple configuration.
以上、本発明による半導体装置ならびにそれを用いた電力変換装置における、主半導体スイッチング素子の過電圧を低損失かつ適切に制御する方式を説明した。言うまでも無いが、本方式は上記で説明した以外の他の種類の電力用スイッチング素子や、他の電力変換システムにおいても適用可能である。例えば、DC-DCコンバータに適用する場合には、電流をオン、オフするスイッチング素子に加え、ダイオード整流動作を低損失する際に広く用いられる、同期整流回路のMOSFETの逆回復動作等においても同様の効果が期待できる。 The method of appropriately controlling the overvoltage of the main semiconductor switching element with low loss in the semiconductor device according to the present invention and the power conversion device using the same has been described above. Needless to say, this method can be applied to other types of power switching elements other than those described above and other power conversion systems. For example, when applied to a DC-DC converter, the same applies to the reverse recovery operation of the MOSFET of the synchronous rectifier circuit, which is widely used when the diode rectifier operation is low loss, in addition to the switching element that turns the current on and off. The effect of can be expected.
なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。 The present invention is not limited to the above-described embodiment, and includes various modifications. For example, the above-described embodiment has been described in detail in order to explain the present invention in an easy-to-understand manner, and is not necessarily limited to the one including all the described configurations. It is possible to replace a part of the configuration of one embodiment with the configuration of another embodiment, and it is also possible to add the configuration of another embodiment to the configuration of one embodiment. It is also possible to add / delete / replace a part of the configuration of each embodiment with another configuration.
1,31,71,111,121…半導体装置
2,32,34,72,112,122,131…主半導体スイッチング素子
3,33,73,113,123…制御回路
4,77…ソース端子S
5,78…ドレイン端子D
6,79,134…ゲート端子G
7…信号入力端子
8…Ssense端子
9…電源(Vcc)端子
11…パワーMOSFET
12,54,62,141…ダイオード(Di)
13,55,142…抵抗
14,56,143…ダイオード
15,144…内蔵ゲート抵抗
21…入力回路
22…判定回路
23,24,25…MOSFET
26…ディプレッション型MOSFET
27…ゲート抵抗Rg
28…ゲート駆動回路
41…ゲート電極(トレンチゲート電極)
42…ソース電極
43…ドレイン電極
44…基板n+層
45…ドリフト層(n-層)
46…pチャネル拡散層
47…ソース拡散層(n+層)
48,57,65…p+層
49…ゲート酸化膜
51…センス電極
52,64…p拡散層(ps層)
53…n拡散層
61…ゲートパッド電極
63…絶縁膜
74…電源回路
75…回路パターン
76…ボンディングワイヤ
81…ICチップ
101…電力変換装置(3相インバータ)
102…論理部
103…(主回路の)寄生インダクタンスLs
104…平滑コンデンサ
105…DC電源
106…負荷
107,108,109…インバータ主回路(U相,V相,W相)
132…エミッタ端子
133…コレクタ端子
135…IGBT
136…並列ダイオード
145…コレクタ側pnダイオード
1,31,71,111,121 ...
5,78 ... Drain terminal D
6,79,134 ... Gate terminal G
7 ...
12, 54, 62, 141 ... Diode (Di)
13, 55, 142 ...
26 ... Depression type MOSFET
27 ... Gate resistance Rg
28 ...
42 ...
46 ... p-
48, 57, 65 ... p +
53 ...
102 ...
104 ...
132 ...
136 ...
Claims (12)
前記半導体スイッチング素子のゲート端子、およびソース端子またはエミッタ端子に接続され、前記半導体スイッチング素子をオン、オフ制御する制御回路を備え、
前記制御回路は、前記ゲート端子、およびソース端子またはエミッタ端子間の制御端子電圧を検知する判定回路と、前記制御端子電圧の電圧値を制御可能なゲート駆動回路を有し、
前記判定回路により検知した制御端子電圧の上昇値が所定の閾値を超えた場合、当該検知した制御端子電圧よりもさらに高い制御端子電圧に増加させることを特徴とする半導体装置。 Semiconductor switching elements and
A control circuit connected to a gate terminal of the semiconductor switching element and a source terminal or an emitter terminal to control the semiconductor switching element on and off is provided.
The control circuit includes a determination circuit for detecting the control terminal voltage between the gate terminal, the source terminal or the emitter terminal, and a gate drive circuit capable of controlling the voltage value of the control terminal voltage.
A semiconductor device characterized in that when the increase value of the control terminal voltage detected by the determination circuit exceeds a predetermined threshold value, the control terminal voltage is increased to a higher value than the detected control terminal voltage.
前記半導体スイッチング素子は、絶縁ゲート型スイッチング素子を有することを特徴とする半導体装置。 The semiconductor device according to claim 1.
The semiconductor switching element is a semiconductor device having an insulated gate type switching element.
前記絶縁ゲート型スイッチング素子は、MOSFETまたはIGBTであることを特徴とする半導体装置。 The semiconductor device according to claim 2.
The insulated gate type switching element is a semiconductor device characterized by being a MOSFET or an IGBT.
前記半導体スイッチング素子は、前記絶縁ゲート型スイッチング素子と並列接続され、当該絶縁ゲート型スイッチング素子の耐圧より耐圧が低いダイオードを有し、
前記ダイオードの漏れ電流が前記ゲート端子に流入することで、制御端子電圧を増加させることを特徴とする半導体装置。 The semiconductor device according to claim 2.
The semiconductor switching element has a diode that is connected in parallel with the insulated gate type switching element and has a withstand voltage lower than the withstand voltage of the insulated gate type switching element.
A semiconductor device characterized in that a control terminal voltage is increased by flowing a leakage current of the diode into the gate terminal.
前記制御回路は、前記判定回路が検知した制御端子電圧の電圧の勾配が所定の閾値を超えた状態が一定時間継続した場合、制御端子電圧を増加させることを特徴とする半導体装置。 The semiconductor device according to claim 1.
The control circuit is a semiconductor device characterized in that the control terminal voltage is increased when a state in which the voltage gradient of the control terminal voltage detected by the determination circuit exceeds a predetermined threshold value continues for a certain period of time.
前記判定回路は、前記半導体スイッチング素子のソース端子−ドレイン端子間またはエミッタ端子−コレクタ端子間の主端子電圧を検知し、
前記制御回路は、前記判定回路が検知した主端子電圧が所定の電圧範囲内であり、かつ、前記判定回路が検知した制御端子電圧が所定の閾値を超えた場合、制御端子電圧を増加させることを特徴とする半導体装置。 The semiconductor device according to claim 1.
The determination circuit detects the main terminal voltage between the source terminal and the drain terminal of the semiconductor switching element or between the emitter terminal and the collector terminal, and detects the main terminal voltage.
The control circuit increases the control terminal voltage when the main terminal voltage detected by the determination circuit is within a predetermined voltage range and the control terminal voltage detected by the determination circuit exceeds a predetermined threshold value. A semiconductor device characterized by.
前記制御回路は、前記半導体スイッチング素子のオフ制御時に前記制御端子電圧の上昇値が所定の閾値を超えた場合、前記ゲート駆動回路に接続された電源から電流を供給する制御および前記半導体スイッチング素子のゲートから電荷を放電する放電回路の抵抗値を上昇させる制御の少なくともいずれかの制御を行うことで前記制御端子電圧の電圧値を増加させることを特徴とする半導体装置。 The semiconductor device according to claim 1.
The control circuit controls to supply a current from a power source connected to the gate drive circuit when the increase value of the control terminal voltage exceeds a predetermined threshold value when the semiconductor switching element is turned off, and the semiconductor switching element. A semiconductor device characterized in that the voltage value of the control terminal voltage is increased by performing at least one of the controls for increasing the resistance value of the discharge circuit that discharges the charge from the gate.
前記半導体スイッチング素子は、トレンチゲート電極を有し、
前記ダイオードは、前記トレンチゲート電極のチャネル幅方向の一部に形成されており、その部位のチャネル拡散層とドリフト層の境界に、n型もしくはp型の電導型の高濃度の拡散層を有することを特徴とする半導体装置。 The semiconductor device according to claim 4.
The semiconductor switching element has a trench gate electrode and has a trench gate electrode.
The diode is formed in a part of the trench gate electrode in the channel width direction, and has an n-type or p-type conductive type high-concentration diffusion layer at the boundary between the channel diffusion layer and the drift layer at that portion. A semiconductor device characterized by this.
前記ダイオードは、ゲートパッド電極の下部に配置されていることを特徴とする半導体装置。 The semiconductor device according to claim 4.
The diode is a semiconductor device characterized in that it is arranged below a gate pad electrode.
前記半導体スイッチング素子と前記制御回路が同一の実装構造内に集積化されていることを特徴とする半導体装置。 The semiconductor device according to claim 1.
A semiconductor device characterized in that the semiconductor switching element and the control circuit are integrated in the same mounting structure.
前記制御回路の電源を前記半導体スイッチング素子の端子電圧から生成する電源回路が同一の実装構造内に集積化されていることを特徴とする半導体装置。 The semiconductor device according to claim 10.
A semiconductor device characterized in that a power supply circuit that generates a power supply for the control circuit from a terminal voltage of the semiconductor switching element is integrated in the same mounting structure.
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