JP2021044583A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2021044583A JP2021044583A JP2020201934A JP2020201934A JP2021044583A JP 2021044583 A JP2021044583 A JP 2021044583A JP 2020201934 A JP2020201934 A JP 2020201934A JP 2020201934 A JP2020201934 A JP 2020201934A JP 2021044583 A JP2021044583 A JP 2021044583A
- Authority
- JP
- Japan
- Prior art keywords
- region
- wiring
- semiconductor chip
- conductive member
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
半導体チップと、半導体チップを搭載した配線基板とを含んで構成される半導体装置において、配線基板に設けられた配線の断線防止に関する技術として、以下の技術が知られている。 In a semiconductor device including a semiconductor chip and a wiring board on which the semiconductor chip is mounted, the following techniques are known as techniques for preventing disconnection of wiring provided on the wiring board.
例えば、特許文献1には、半導体チップと実装基板との間に設けられる補強樹脂層の端部に相当する部分において、実装基板に設けられる配線を実装基板の表面から遠方の位置に設けることが記載されている。
For example, in
特許文献2には、一方の主面に配線構造体の一部を構成する配線が設けられている絶縁性基体と、絶縁性基体の一方の主面にソルダーレジスト層を介在させて搭載された半導体チップと、を備えた半導体装置が記載されている。この半導体装置において、半導体チップの外縁下方に該外縁に沿ってその領域内に存在する配線部分の断線を防止する断線防止領域が設定されており、断線防止領域内に存在する配線構造体の配線部分が絶縁性基体の他方の主面側に迂回しており、ソルダーレジスト層から離間するように設けられている。
In
特許文献3には、基板と、基板の一面に搭載された電子部品と、基板に形成され、平面視で電子部品の外縁の内側から外側に横切るように形成された配線と、を含む電子装置が記載されている。この電子装置において、配線は、電子部品の外縁を横切る配線経路が、電子装置の外縁上の第1の箇所から当該外縁に沿って電子装置の外縁上の第2の箇所まで延在する部分を含み、第1の箇所と第2の箇所との距離が配線の配線幅よりも広くなるように構成されることが記載されている。 Patent Document 3 includes an electronic device including a substrate, an electronic component mounted on one surface of the substrate, and wiring formed on the substrate so as to cross from the inside to the outside of the outer edge of the electronic component in a plan view. Is described. In this electronic device, the wiring is a portion in which the wiring path that crosses the outer edge of the electronic component extends from the first portion on the outer edge of the electronic device to the second portion on the outer edge of the electronic device along the outer edge. Including, it is described that the distance between the first portion and the second portion is configured to be wider than the wiring width of the wiring.
半導体チップと、半導体チップを搭載した配線基板とを含んで構成される半導体装置の一般的な構成が、上記の特許文献1および特許文献2に示されている。すなわち、この種の半導体装置においては、配線基板の一方の面に半導体チップが搭載され、配線基板の他方の面に半田バンプ等の外部接続端子が設けられ、且つ半田バンプの配置領域が半導体チップの搭載領域と部分的にオーバーラップしている。このように、半田バンプの配置領域と半導体チップの搭載領域とが部分的にオーバーラップすることにより、配線基板は、全域に亘って半導体チップおよび半田バンプの少なくとも一方によって支持されることになる。これにより、配線基板に熱ストレスが加わった場合でも、半導体装置を構成する各部材の熱膨張係数差に起因して生じる配線基板の撓み(反り)が抑制され、従って、配線基板の撓みに起因する配線の断線は生じにくいものと考えられる。
The above-mentioned
一方、近年においては、半導体装置の多機能化が進み、配線基板の表面に複数の半導体チップを搭載した半導体装置が実用化されている。配線基板の表面に複数の半導体チップを搭載した半導体装置のうち、実装面積の縮小が要求される製品においては複数の半導体チップが配線基板上に積層され、薄型化が要求される製品においては複数の半導体チップが配線基板上に並置される。複数の半導体チップが配線基板上に並置される構成においては、配線基板の面積が比較的大きくなることから、半導体チップの搭載領域と半田バンプの配置領域とがオーバーラップしない構成がとられる場合がある。この場合、配線基板において半導体チップおよび半田バンプのいずれにも支持されないフリー領域が発生する。 On the other hand, in recent years, semiconductor devices have become more multifunctional, and semiconductor devices in which a plurality of semiconductor chips are mounted on the surface of a wiring board have been put into practical use. Among semiconductor devices in which a plurality of semiconductor chips are mounted on the surface of a wiring board, a plurality of semiconductor chips are laminated on the wiring board in a product requiring a reduction in mounting area, and a plurality of semiconductor devices are required to be thin. Semiconductor chips are juxtaposed on the wiring board. In a configuration in which a plurality of semiconductor chips are juxtaposed on a wiring board, the area of the wiring board is relatively large, so that the mounting area of the semiconductor chips and the arrangement area of the solder bumps may not overlap. is there. In this case, a free region is generated on the wiring board that is not supported by either the semiconductor chip or the solder bumps.
本発明者による鋭意研究によって、半導体チップおよび半田バンプのいずれにも支持されないフリー領域を有する配線基板を備える半導体装置において、以下の事実が明らかとなった。すなわち、半導体チップおよび半田バンプのいずれにも支持されないフリー領域を有する配線基板を備える半導体装置に熱ストレスが加わると、フリー領域を起点として配線基板に撓みが生じること、配線基板の撓みに起因して配線基板に発生する応力が、半導体チップの外縁(エッジ)の直下領域に集中すること、半導体チップの外縁の直下領域内でも配線基板の半導体チップが搭載されている側の第1の面とは反対側の第2の面(すなわち半田バンプが設けられている側の面)において応力が特に大きくなり、配線基板の第2の面上に設けられた配線の、半導体チップの外縁の直下領域に対応する部分において断線を生じるリスクが高くなることが明らかとなった。 The diligent research by the present inventor has revealed the following facts in a semiconductor device including a wiring board having a free region that is not supported by either a semiconductor chip or a solder bump. That is, when a thermal stress is applied to a semiconductor device having a wiring board having a free region that is not supported by either a semiconductor chip or a solder bump, the wiring board bends starting from the free region, which is caused by the bending of the wiring board. The stress generated on the wiring board is concentrated in the region directly below the outer edge (edge) of the semiconductor chip, and even within the region directly below the outer edge of the semiconductor chip, the first surface of the wiring board on the side where the semiconductor chip is mounted. The stress becomes particularly large on the second surface on the opposite side (that is, the surface on the side where the solder bumps are provided), and the region directly below the outer edge of the semiconductor chip of the wiring provided on the second surface of the wiring board. It was clarified that the risk of disconnection occurs in the part corresponding to.
配線基板の表面に複数の半導体チップを搭載した半導体装置によれば、ある半導体チップから引き出された配線を他の半導体チップの下方を通す配線レイアウトが適用される場合が多い。この場合、当該配線が、応力が集中する半導体チップの外縁の直下領域を通過することとなるため、当該配線の断線を防止する対策が必要である。 According to a semiconductor device in which a plurality of semiconductor chips are mounted on the surface of a wiring substrate, a wiring layout in which wiring drawn from one semiconductor chip is passed below another semiconductor chip is often applied. In this case, since the wiring passes through the region directly below the outer edge of the semiconductor chip where the stress is concentrated, it is necessary to take measures to prevent the wiring from being broken.
本発明は、上記した点に鑑みてなされたものであり、半導体チップの搭載領域と半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減することを目的とする。 The present invention has been made in view of the above points, and in a semiconductor device including a wiring board having a free area in which a mounting area of a semiconductor chip and an arrangement area of external connection terminals such as solder bumps do not overlap. The purpose is to reduce the risk of disconnection in the wiring.
本発明に係る半導体装置は、半導体チップと、前記半導体チップが搭載される側の第1の面および前記第1の面とは反対側の第2の面を有し、前記半導体チップが搭載される第1の領域、前記第1の領域から離間した第2の領域および前記半導体チップの外縁に対応して前記第2の領域と比較して前記第1の領域に対する距離が近い部分を有する第3の領域を含む基体と、前記基体の前記第1の領域に対応する前記第2の面上に形成される第1の導電部材と、前記基体の前記第2の領域に対応する前記第2の面上に形成されると共に前記第1の導電部材に電気的に接続された第2の導電部材と、前記第1の導電部材及び前記第2の導電部材に電気的に接続され、前記基体の前記第3の領域に対応する前記第1の面と前記第2の面の間に少なくとも一部が形成される第3の導電部材と、前記第2の導電部材に接続された外部接続端子と、を備える。 The semiconductor device according to the present invention has a semiconductor chip, a first surface on the side on which the semiconductor chip is mounted, and a second surface on the side opposite to the first surface, and the semiconductor chip is mounted. A first region, a second region separated from the first region, and a portion having a portion closer to the first region as compared with the second region corresponding to the outer edge of the semiconductor chip. The substrate including the region 3, the first conductive member formed on the second surface corresponding to the first region of the substrate, and the second region corresponding to the second region of the substrate. A second conductive member formed on the surface of the surface and electrically connected to the first conductive member, and the substrate electrically connected to the first conductive member and the second conductive member. A third conductive member in which at least a part is formed between the first surface and the second surface corresponding to the third region of the above, and an external connection terminal connected to the second conductive member. And.
本発明によれば、半導体チップの搭載領域と半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減することが可能となる。 According to the present invention, it is possible to reduce the risk of disconnection in wiring in a semiconductor device provided with a wiring board having a free area in which the mounting area of the semiconductor chip and the arrangement area of external connection terminals such as solder bumps do not overlap. Is possible.
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。 Hereinafter, an example of the embodiment of the present invention will be described with reference to the drawings. The same reference numerals are given to the same or equivalent components and parts in each drawing.
図1は、本発明の実施形態に係る半導体装置1の構成を示す平面透視図、図2Aは、図1における2−2線に沿った断面図である。
FIG. 1 is a plan perspective view showing the configuration of the
半導体装置1は、配線基板20と、配線基板20の第1の面S1の側に搭載された第1の半導体チップ10A、第2の半導体チップ10Bおよび第3の半導体チップ10Cを含んで構成されている。配線基板20は、第1の半導体チップ10A、第2の半導体チップ10Bおよび第3の半導体チップ10Cと、半導体装置1が実装される実装基板(図示せず)との間の電気的接続を中継するインターポーザとして機能する。半導体装置1は、図2Aに示すように、配線基板20の第1の面S1の側に設けられた封止樹脂を更に含んでいてもよい。この場合、第1の半導体チップ10A、第2の半導体チップ10B、第3の半導体チップ10Cおよびこれらの半導体チップの各々と配線基板20とを接続するワイヤー12、41、42は、封止樹脂50内に埋設される。
The
配線基板20は、一例として、ガラスエポキシ樹脂等の絶縁体で構成されるコア材21bの両面にプリプレグ21aおよび21cを積層して構成される基体21と、基体21の表面および内部に設けられた配線層L1〜L4を備えている。配線基板20において、プリプレグ21aの上面が第1の配線層L1とされ、コア材21bの上面および下面がそれぞれ第2の配線層L2および第3の配線層L3とされ、プリプレグ21cの下面が第4の配線層L4とされており、各配線層には、例えば、銅箔等の導電部材で構成される配線が設けられている。配線層間における配線同士の接続は、ビア25によって行われる。
As an example, the
配線基板20は、基体21の上面である第1の面S1を覆うソルダーレジスト22を備えている。第1の配線層L1に配置された配線は、ソルダーレジスト22によって覆われている。すなわち、ソルダーレジスト22は、外層配線である第1の配線層L1に配置された配線を保護する保護部材として機能する。第1の配線層L1において配線が形成されていない部分は、基体21とソルダーレジスト22とが接触している。
The
また、配線基板20は、基体21の下面である第2の面S2を覆うソルダーレジスト23を備えている。第4の配線層L4に配置された配線は、ソルダーレジスト23によって覆われている。すなわち、ソルダーレジスト23は、外層配線である第4の配線層L4に配置された配線を保護する保護部材として機能する。第4の配線層L4において配線が形成されていない部分は、基体21とソルダーレジスト23とが接触している。
Further, the
第1の半導体チップ10A、第2の半導体チップ10Bおよび第3の半導体チップ10Cは、それぞれ、配線基板20の第1の面S1の側に設けられている。第1の半導体チップ10A、第2の半導体チップ10Bおよび第3の半導体チップ10Cは、ソルダーレジスト22の表面に設けられたダイアタッチ材11によって配線基板20に接合されている。ダイアタッチ材11として、例えば、銀ペースト、異方導電性接着フィルム、ダイアタッチフィルムなどを用いることができる。
The
本実施形態において、第1の半導体チップ10A、第2の半導体チップ10Bおよび第3の半導体チップ10Cは、それぞれ、主面の外形が正方形であり、第1の半導体チップ10Aの大きさは、第2の半導体チップ10Bおよび第3の半導体チップ10Cの大きさよりも大きい。第2の半導体チップ10Bおよび第3の半導体チップ10Cは、互いに同じ機能を有する同種の半導体チップであり、互いに同じ大きさである。
In the present embodiment, the
第1の半導体チップ10Aは、配線基板20の中央に配置されている。配線基板20において、第1の半導体チップ10Aの搭載領域を第1の領域A1とする。すなわち、配線基板20の第1の領域A1は、第1の半導体チップ10Aによって支持される領域である。第2の半導体チップ10Bおよび第3の半導体チップ10Cは、配線基板20の第1の領域A1の外側に設けられており、第1の半導体チップ10Aを間に挟むように、第1の半導体チップ10Aの左右に配置されている。
The
図2Aに示すように、第1の半導体チップ10Aは、ワイヤー12によって配線基板20の第1の配線層L1に配置された配線に電気的に接続されている。ソルダーレジスト22は、第1の配線層L1に配置された配線の、ワイヤー12が接続される部分を露出させる開口部を有している。
As shown in FIG. 2A, the
また、図1に示すように、第2の半導体チップ10Bおよび第3の半導体チップ10Cは、それぞれ、ワイヤー41および42によって配線基板20の第1の配線層L1に配置された配線に電気的に接続されている。ソルダーレジスト22は、第1の配線層L1に配置された配線の、ワイヤー41および42が接続される部分を露出させる開口部を有している。
Further, as shown in FIG. 1, the second semiconductor chip 10B and the
配線基板20の第2の面S2の側には、外部接続端子として機能する複数の半田バンプ30が設けられている。半田バンプ30は、配線基板20の第4の配線層L4に配置された配線の一部であるランド部26に接続されている。ソルダーレジスト23は、第4の配線層L4に配置されたランド部26を露出させる開口部を有している。複数の半田バンプ30は、配線基板20の外周領域に設けられている。すなわち複数の半田バンプ30は、第1の半導体チップ10Aの外周を囲むように設けられている。配線基板20において、複数の半田バンプ30が配置される領域を第2の領域A2とする。すなわち配線基板20の第2の領域A2は、複数の半田バンプ30によって支持される領域である。半導体装置1は、最終製品に組み込まれた状態において、図2Cに示すように、実装基板60上に実装される。実装基板60は、複数の半田バンプ30の各々に対応する複数の電極61を有している。複数の電極61に半田バンプ30の各々が接合されることにより、半導体装置1は、実装基板60上に固定される。すなわち、配線基板20の第2の領域A2は、実装基板60に接合された複数の半田バンプ30によって支持される領域である。
A plurality of solder bumps 30 that function as external connection terminals are provided on the side of the second surface S2 of the
配線基板20において、半田バンプ30の配置領域である第2の領域A2は、第1の半導体チップ10Aの搭載領域である第1の領域A1とオーバーラップしていない。すなわち、第2の領域A2は、間隙を隔てて第1の領域A1から離間している。配線基板20は、第1の領域A1と第2の領域A2との間に、第1の半導体チップ10Aおよび半田バンプ30のいずれによっても支持されないフリー領域を有する。このフリー領域を第3の領域A3とする。
In the
フリー領域を有する配線基板20を備えた半導体装置1に熱ストレスが加わると、図3に示すように、フリー領域である第3の領域A3を起点として配線基板20に撓み(反り)が生じる。熱ストレスの印加によって配線基板20に撓みが生じるのは、配線基板20の熱膨張係数が、第1の半導体チップ10Aおよびダイアタッチ材11の熱膨張係数よりも大きいためである。
When thermal stress is applied to the
配線基板20の撓みに起因して配線基板20に発生する応力は、第1の半導体チップ10A、第2の半導体チップ10Bおよび第3の半導体チップ10Cの外縁(エッジ)の直下領域に集中する。以下、この領域を応力集中領域B1とする。応力集中領域B1は、各半導体チップの外縁の投影線を中心として当該半導体チップの外側および内側の所定範囲に及ぶ領域のうち、半田バンプ30の配置領域である第2の領域A2以外の領域である。応力集中領域B1内において応力が特に大きくなるのは、複数の配線層のうち、チップ搭載面である第1の面S1から最も離間した第2の面S2上である第4の配線層L4である。これは、配線基板20の第1の面S1側は、半導体チップが搭載され、半導体チップによる支持力が及ぶことから撓みによる応力が比較的小さくなり、一方、第2の面S2側は、半導体チップによる支持力が及びにくく、撓みによる応力が比較的大きくなるためである。従って、第4の配線層L4に配置された配線が、応力集中領域B1を通過する場合、当該配線は、応力集中領域B1内に延在する部分において断線を生じるリスクが高くなる。
The stress generated in the
本実施形態に係る配線基板20においては、第4の配線層L4の応力集中領域B1内に延在する領域が配線配置禁止領域C1とされている。すなわち、配線基板20に設けられた配線のうち、応力集中領域B1を通過する配線は、当該配線の応力集中領域B1内に延在する部分が、第4の配線層L4以外の配線層(第1の配線層L1、第2の配線層L2および第3の配線層L3のいずれか)に配置されている。換言すれば、第4の配線層L4の応力集中領域B1内に延在する部分は、配線が配置されておらず、当該部分において配線基板20の基体21は、ソルダーレジスト23と接触している。このように、応力集中領域B1を通過する配線の、応力集中領域B1内に延在する部分を、第4の配線層L4以外の配線層に配置することにより、熱ストレスが加わった場合に、当該配線が断線を生じるリスクを低減することができる。
In the
図1および図2A〜図2Cには、応力集中領域B1を通過する配線の一例として、第2の半導体チップ10Bと第3の半導体チップ10Cとの双方に接続された接続配線24が示されている。接続配線24は、一端が、第4の配線層L4および第1の配線層L1に分岐しており、接続配線24の第4の配線層L4に配置された部分が、ランド部26を介して半田バンプ30に接続され、接続配線24の第1の配線層L1に配置された部分が、ワイヤー41を介して第2の半導体チップ10Bに接続されている。接続配線24は、他端が、第1の配線層L1に配置され、ワイヤー42を介して第3の半導体チップ10Cに接続されている。接続配線24は、一端から第1の半導体チップ10Aの下方を通って他端に至るようにレイアウトされている。すなわち、接続配線24は、応力集中領域B1である第1の半導体チップ10Aの外縁の直下領域を通過する。接続配線24は、応力集中領域B1内に延在する部分が、第4の配線層L4以外の配線層に退避するように設けられている。図2に示す例では、接続配線24の応力集中領域B1内に延在する部分が、第3の配線層L3および第2の配線層L2に配置されている。
1 and 2A to 2C show a
ここで、図4は、比較例に係る半導体装置1Xの構成を示す平面透視図、図5は、図4における5−5線に沿った断面図である。比較例に係る半導体装置1Xは、接続配線24Xの配置が、本発明の実施形態に係る半導体装置1における接続配線24の配置と異なる。接続配線24Xは、接続配線24と同様、第2の半導体チップ10Bおよび第3の半導体チップ10Cの双方に接続された配線であり、応力集中領域B1を通過する配線である。
Here, FIG. 4 is a plan perspective view showing the configuration of the
比較例に係る接続配線24Xは、応力集中領域B1内に延在する部分が、第4の配線層L4に配置されている。上記のように、応力集中領域B1内において応力が特に大きくなるのは、複数の配線層のうち、第4の配線層L4であるため、接続配線24Xの応力集中領域B1内に延在する部分を第4の配線層L4に配置すると、当該部分において断線を生じるリスクが高くなる。一方、本発明の実施形態に係る半導体装置1によれば、接続配線24は、応力集中領域B1内に延在する部分が、第4の配線層L4以外の配線層に退避するように設けられているので、熱ストレスが加わった場合に、接続配線24が断線を生じるリスクを低減することができる。
In the
以下において、配線基板20の設計方法について説明する。図6は、配線基板20の設計手順の一例を示す設計フロー図である。
The design method of the
ステップP1において、第1の半導体チップ10A、第2の半導体チップ10Bおよび第3の半導体チップ10Cがそれぞれ搭載される第1のチップ搭載領域、第2のチップ搭載領域、第3のチップ搭載領域を定める。第2のチップ搭載および第3のチップ搭載領域は、第1のチップ搭載領域である第1の領域A1の外側に配置される。
In step P1, the first chip mounting area, the second chip mounting area, and the third chip mounting area on which the
ステップP2において、半田バンプ30の配置領域を、第1のチップ搭載領域から離間した領域内に定める。すなわち、半田バンプ30の配置領域は、第1の領域A1から離間した領域である第2の領域A2内に定められる。
In step P2, the arrangement area of the
ステップP3において、第1のチップ搭載領域、第2のチップ搭載領域、第3のチップ搭載領域の各々の外縁の投影線を中心として当該半導体チップの外側および内側の所定範囲に及ぶ領域のうち、半田バンプ30の配置領域である第2の領域A2以外の領域を応力集中領域B1として定める。 In step P3, of the regions extending outside and inside the semiconductor chip about the projection lines of the outer edges of the first chip mounting region, the second chip mounting region, and the third chip mounting region, respectively. Regions other than the second region A2, which is the region where the solder bumps 30 are arranged, are defined as the stress concentration region B1.
ステップP4において、第1の配線層L1〜第4の配線層L4に配線を配置する。ステップP3において定められた応力集中領域B1を通過する配線については、当該配線の応力集中領域B1内に延在する部分を、第4の配線層L4以外の配線層に配置する。 In step P4, the wiring is arranged in the first wiring layer L1 to the fourth wiring layer L4. Regarding the wiring passing through the stress concentration region B1 defined in step P3, a portion extending in the stress concentration region B1 of the wiring is arranged in a wiring layer other than the fourth wiring layer L4.
以上の説明から明らかなように、本発明の実施形態に係る半導体装置1および配線基板の設計方法によれば、半導体チップの搭載領域と半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減することが可能である。
As is clear from the above description, according to the
なお、本実施形態では、配線基板20が4層の配線層を有する場合を例示しているが配線層の層数は適宜変更することが可能である。
In this embodiment, the case where the
また、本実施形態では、配線基板20上に複数の半導体チップを搭載する場合を例示したが、配線基板上に1つの半導体チップを搭載する構成に本発明を適用することも可能である。
Further, in the present embodiment, the case where a plurality of semiconductor chips are mounted on the
また、本実施形態では、第4の配線層L4に対してのみ配線配置禁止領域C1を設定する場合を例示したが、第3の配線層L3及び第2の配線層L2においても応力集中領域B1において断線を生じるリスクが高い場合には、第4の配線層L4のみならず、第3の配線層L3および第2の配線層L2においても、応力集中領域B1内に延在する領域を、配線配置禁止領域C1として設定してもよい。 Further, in the present embodiment, the case where the wiring arrangement prohibition region C1 is set only for the fourth wiring layer L4 is illustrated, but the stress concentration region B1 is also provided for the third wiring layer L3 and the second wiring layer L2. When there is a high risk of disconnection in the above, not only in the fourth wiring layer L4 but also in the third wiring layer L3 and the second wiring layer L2, the region extending in the stress concentration region B1 is wired. It may be set as the arrangement prohibited area C1.
1 半導体装置
10A 第1の半導体チップ
10B 第2の半導体チップ
10C 第3の半導体チップ
20 配線基板
21 基体
24 接続配線
30 半田バンプ
A1 第1の領域
A2 第2の領域
A3 第3の領域
B1 応力集中領域
C1 配線配置禁止領域
L1 第1の配線層
L2 第2の配線層
L3 第3の配線層
L4 第4の配線層
Claims (3)
前記半導体チップが搭載される側の第1の面および前記第1の面とは反対側の第2の面を有し、前記半導体チップが搭載される第1の領域、前記第1の領域から離間した第2の領域および前記半導体チップの外縁に対応して前記第2の領域と比較して前記第1の領域に対する距離が近い部分を有する第3の領域を含む基体と、
前記基体の前記第1の領域に対応する前記第2の面上に形成される第1の導電部材と、
前記基体の前記第2の領域に対応する前記第2の面上に形成されると共に前記第1の導電部材に電気的に接続された第2の導電部材と、
前記第1の導電部材及び前記第2の導電部材に電気的に接続され、前記基体の前記第3の領域に対応する前記第1の面と前記第2の面の間に少なくとも一部が形成される第3の導電部材と、
前記第2の導電部材に接続された外部接続端子と、
を備えた半導体装置。 With semiconductor chips
From the first region on which the semiconductor chip is mounted, the first region on which the semiconductor chip is mounted, and the first region, which has a first surface on the side on which the semiconductor chip is mounted and a second surface on the side opposite to the first surface. A substrate including a second region separated and a third region having a portion corresponding to the outer edge of the semiconductor chip and having a portion closer to the first region as compared with the second region.
A first conductive member formed on the second surface corresponding to the first region of the substrate, and
A second conductive member formed on the second surface corresponding to the second region of the substrate and electrically connected to the first conductive member.
At least a part is formed between the first surface and the second surface, which are electrically connected to the first conductive member and the second conductive member and correspond to the third region of the substrate. With the third conductive member to be
An external connection terminal connected to the second conductive member and
Semiconductor device equipped with.
前記外部接続端子は前記開口部を介して前記第2の導電部材に接続されている
請求項1に記載の半導体装置。 A portion of the second conductive member provided on the second surface of the substrate and arranged in the second region of the second conductive member so as to cover the first conductive member and the second conductive member is partially provided. Further provided with a protective member having an opening to expose
The semiconductor device according to claim 1, wherein the external connection terminal is connected to the second conductive member through the opening.
請求項1又は請求項2に記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the substrate further has a wiring layer provided with the third conductive member between the first surface and the second surface.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020201934A JP7020629B2 (en) | 2020-12-04 | 2020-12-04 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020201934A JP7020629B2 (en) | 2020-12-04 | 2020-12-04 | Semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016203694A Division JP6806520B2 (en) | 2016-10-17 | 2016-10-17 | How to design semiconductor devices and wiring boards |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021044583A true JP2021044583A (en) | 2021-03-18 |
JP7020629B2 JP7020629B2 (en) | 2022-02-16 |
Family
ID=74864288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020201934A Active JP7020629B2 (en) | 2020-12-04 | 2020-12-04 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7020629B2 (en) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002076200A (en) * | 2000-08-31 | 2002-03-15 | Keihin Corp | Mounting structure of semiconductor device |
JP2004031562A (en) * | 2002-06-25 | 2004-01-29 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
JP2004128290A (en) * | 2002-10-04 | 2004-04-22 | Renesas Technology Corp | Semiconductor device |
US20050093179A1 (en) * | 2003-10-31 | 2005-05-05 | Oki Electric Industry Co., Ltd. | Semiconductor device |
JP2006140512A (en) * | 2005-12-14 | 2006-06-01 | Oki Electric Ind Co Ltd | Semiconductor device |
KR20070078231A (en) * | 2006-01-26 | 2007-07-31 | 삼성전자주식회사 | Pbga package type printed circuit board having via that is formed inside encapsulation area and pbga package using the same |
WO2011074221A1 (en) * | 2009-12-14 | 2011-06-23 | パナソニック株式会社 | Semiconductor device |
-
2020
- 2020-12-04 JP JP2020201934A patent/JP7020629B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002076200A (en) * | 2000-08-31 | 2002-03-15 | Keihin Corp | Mounting structure of semiconductor device |
JP2004031562A (en) * | 2002-06-25 | 2004-01-29 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
JP2004128290A (en) * | 2002-10-04 | 2004-04-22 | Renesas Technology Corp | Semiconductor device |
US20050093179A1 (en) * | 2003-10-31 | 2005-05-05 | Oki Electric Industry Co., Ltd. | Semiconductor device |
JP2006140512A (en) * | 2005-12-14 | 2006-06-01 | Oki Electric Ind Co Ltd | Semiconductor device |
KR20070078231A (en) * | 2006-01-26 | 2007-07-31 | 삼성전자주식회사 | Pbga package type printed circuit board having via that is formed inside encapsulation area and pbga package using the same |
WO2011074221A1 (en) * | 2009-12-14 | 2011-06-23 | パナソニック株式会社 | Semiconductor device |
US20120168930A1 (en) * | 2009-12-14 | 2012-07-05 | Panasonic Corporation | Semiconductor device |
CN102714195A (en) * | 2009-12-14 | 2012-10-03 | 松下电器产业株式会社 | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP7020629B2 (en) | 2022-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7372131B2 (en) | Routing element for use in semiconductor device assemblies | |
JP5185885B2 (en) | Wiring board and semiconductor device | |
KR100711675B1 (en) | Semiconductor device and manufacturing method thereof | |
CN100424866C (en) | Tape circuit substrate and semiconductor chip package using the same | |
JP5522077B2 (en) | Semiconductor device | |
JP2009278064A (en) | Semiconductor device and method of manufacturing the same | |
US6528871B1 (en) | Structure and method for mounting semiconductor devices | |
TW589722B (en) | Electronic element | |
JP2005033201A (en) | Semiconductor package | |
KR101139084B1 (en) | Multilayer printed circuit board and method of making same | |
JP4844216B2 (en) | Multilayer circuit wiring board and semiconductor device | |
JP2007005452A (en) | Semiconductor device | |
US6833512B2 (en) | Substrate board structure | |
US9922918B2 (en) | Substrate for stacked module, stacked module, and method for manufacturing stacked module | |
JP6102770B2 (en) | High frequency module | |
JP6806520B2 (en) | How to design semiconductor devices and wiring boards | |
JP7020629B2 (en) | Semiconductor device | |
US8148201B2 (en) | Planar interconnect structure for hybrid circuits | |
JP2019040903A (en) | Circuit board and semiconductor module | |
JP6256575B2 (en) | High frequency module | |
WO2023238562A1 (en) | Multilayered substrate | |
KR102345061B1 (en) | Semiconductor package | |
CN111149177B (en) | Inductor and method for manufacturing the same | |
US20230050989A1 (en) | Signal transmission line | |
US20190342999A1 (en) | Electric element |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201204 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20211012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220104 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220124 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7020629 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |