JP2021043580A - メモリシステムおよびガベッジコレクション制御方法 - Google Patents

Abstract

【課題】ガベッジコレクションを効率的に実行することができるメモリシステムを提供する。【解決手段】実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラとを具備する。コントローラは、第１処理部と、第２処理部とを具備する。第１処理部は、Ｎ個（Ｎは２以上の自然数）のブロック中の有効なデータをＮ個未満のブロックに移動させて１以上のフリーブロックを作成する第１処理を実行する。第２処理部は、Ｍ個（Ｍは１以上の自然数）のブロック中のリフレッシュを必要とするデータを含む有効なデータをＭ個以下のブロックに移動させる第２処理を実行する。【選択図】図１

Description

本発明の実施形態は、メモリシステムおよびガベッジコレクション制御方法に関する。

ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）を搭載するＳＳＤ（solid state drive）などのメモリシステムでは、ＮＡＮＤメモリ上の不要となった（無効な）データが残存する記憶領域を再利用するためのガベッジコレクションと称される処理が必要となる。ガベッジコレクションは、コンパクションとも称される。

また、この種のメモリシステムでは、リフレッシュと称される、ＮＡＮＤメモリ上の有効なデータを格納し直す処理も必要である。具体的には、リフレッシュは、有効なデータをＮＡＮＤメモリ内において移動させる処理を含む。

ガベッジコレクションは、リフレッシュと同様、ＮＡＮＤメモリ上の有効なデータをＮＡＮＤメモリ内において移動させる処理を含む。したがって、リフレッシュのために移動させるべきデータを、ガベッジコレクションのために移動させるべきデータの一部として混在させて、リフレッシュのためのデータの移動を、ガベッジコレクション内において実行することも考えられる。つまり、リフレッシュをガベッジコレクションに組み入れることも考えられる。

しかしながら、リフレッシュを兼ねてガベッジコレクションを実行する場合、リフレッシュを必要とするデータの発生状況によっては、ホスト装置からの要求に応じたデータの書き込みに対するガベッジコレクションのためのデータの書き込みの比が大きくなり、メモリシステムの性能を短期的ではあっても低下させてしまうおそれがある。

米国特許出願公開第２０１８／０２７５９１１号明細書 米国特許出願公開第２０１２／００６６４３８号明細書 米国特許出願公開第２０１７／０３２９５３２号明細書

本発明が解決しようとする課題は、ガベッジコレクションを効率的に実行することができるメモリシステムおよびガベッジコレクション制御方法を提供することである。

実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。不揮発性メモリは、複数のブロックを含む。コントローラは、前記不揮発性メモリへのデータの書き込みまたは前記不揮発性メモリからのデータの読み出しを制御する。コントローラは、第１処理部と、第２処理部と、を具備する。第１処理部は、Ｎ個（Ｎは２以上の自然数）のブロック中の有効なデータをＮ個未満のブロックに移動させて１以上のフリーブロックを作成する第１処理を実行する。第２処理部は、Ｍ個（Ｍは１以上の自然数）のブロック中のリフレッシュを必要とするデータを含む有効なデータをＭ個以下のブロックに移動させる第２処理を実行する。

実施形態のメモリシステムの一構成例を示す図。 実施形態のメモリシステムが搭載するＮＡＮＤ型フラッシュメモリに含まれるＮＡＮＤ型フラッシュメモリダイの一構成例を示す図。 実施形態のメモリシステムにおいてＮＡＮＤ型フラッシュメモリに関して管理される論理ブロックの一構成例を示す図。 実施形態のメモリシステムにおいてフリーブロックの確保を目的として実行されるガベッジコレクションの概要を説明するための図。 実施形態のメモリシステムにおいて実行されるリフレッシュ目的のガベッジコレクションの概要を説明するための図。 実施形態のメモリシステムのリフレッシュ・ガベッジコレクション切替判定部によるブロックの切り替えの概要を説明するための図。 実施形態のメモリシステムのリフレッシュ・ガベッジコレクション切替判定部によるブロックの切り替えの効果を説明するための図。 実施形態のメモリシステムのリフレッシュ・ガベッジコレクション切替判定部の処理の流れを示すフローチャート。 実施形態のメモリシステムのフリーブロックの確保を目的として実行されるべきガベッジコレクションがリフレッシュ目的で実行される場合における処理の流れを示すフローチャート。

以下、実施の形態について、図面を参照して説明する。

図１は、本実施形態のメモリシステム１の一構成例を示す図である。ここでは、メモリシステム１は、ＳＳＤとして実現されていることを想定する。

ＳＳＤであるメモリシステム１は、たとえばＳｏＣ（system on a chip）などの半導体集積回路として構成されるコントローラ１００と、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）２００とを有する。

コントローラ１００は、ホストインターフェース部１１０と、制御部１２０と、たとえばＳＲＡＭなどであるデータバッファ１３０と、ＮＡＮＤインターフェース部１４０とを有する。なお、データバッファ１３０は、コントローラ１００の外部にたとえばＤＲＡＭなどとして設けられるものであってもよい。

ホストインターフェース部１１０は、メモリシステム１とホスト２とを接続する回路を含むデバイスであり、たとえばＰＣＩｅ（登録商標）に準拠した通信を実行する。ホストインターフェース部１１０は、ホスト２からコマンドを受信する。

制御部１２０は、ホストインターフェース部１１０を介して接続されるホスト２からコマンドを受信し、そのコマンドに対応する処理を実行して、その処理結果をホスト２へ送信する。ホスト２から受信するコマンドは、データの書き込みを要求するライトコマンドやデータの読み出しを要求するリードコマンドなどを含む。具体的には、制御部１２０は、データバッファ１３０を一時的なデータの格納領域として使用しながら、ＮＡＮＤメモリ２００へのデータの書き込みやＮＡＮＤメモリ２００からのデータの読み出しを実行する。

制御部１２０は、たとえばＣＰＵなどのプロセッサを含んで構成され、たとえばＮＡＮＤメモリ２００に格納されているファームウェア（プログラム）を実行することによって、ブロック管理部１２１、書き込み／読み出し制御部１２２、リフレッシュ・ガベッジコレクション切替判定部１２３、リフレッシュ制御部１２４、ガベッジコレクション制御部１２５、エラー訂正処理部１２６といった各種処理部を実現する。これら各種処理部の一部または全部は、プログラムをＣＰＵが実行することによってソフトウェア的に実現することに代えて、たとえば電子回路などによってハードウェア的に実現するものであってもよい。

各種処理部がソフトウェア的に実現される場合、制御部１２０は、複数のＣＰＵで各処理部の複数の処理を並列に実行するようにしてもよいし、１つのＣＰＵで各処理部の複数の処理を時分割で実行するようにしてもよい。さらには、複数のＣＰＵそれぞれで各処理部の複数の処理を時分割で並列に実行するようにしてもよい。つまり、メモリシステム１上において、たとえばリフレッシュ制御部１２４とガベッジコレクション制御部１２５とは並列に動作し得る。

ブロック管理部１２１は、ＮＡＮＤメモリ２００に含まれる複数の物理ブロックの内の一部のブロックにより拡張的な論理ブロックを構築する。また、ブロック管理部１２１は、論理ブロックに関する情報（ブロック情報）の管理や、書き込み／読み出し制御部１２２、リフレッシュ制御部１２４、ガベッジコレクション制御部１２５などへの論理ブロックの供給を行う。

ここで、図１に加えて、図２および図３を併せて参照して、ブロック管理部１２１によって管理される論理ブロックについて説明する。

図１に示すように、ＮＡＮＤメモリ２００は、複数のＮＡＮＤ型フラッシュメモリダイ（ＮＡＮＤメモリダイ）ＮＡＮＤ＃ｘｘを含む。ＮＡＮＤメモリダイは、複数の物理ブロックを含み不揮発にデータを記憶可能なメモリセルアレイと当該メモリセルアレイを制御する周辺回路とを含む。個々のＮＡＮＤメモリダイは独立して動作可能である。つまり、ＮＡＮＤメモリダイは、並列動作単位として機能する。ＮＡＮＤメモリダイは、ＮＡＮＤ型フラッシュメモリチップや不揮発性メモリチップなどとも称される。ＮＡＮＤメモリダイは、複数のチャンネル（たとえば１８個のチャンネルＣｈ．０〜Ｃｈ．１７）の各々に同数ずつ（たとえば１チャンネル当たり４個ずつ）接続され得る。各チャンネルＣｈ．０〜Ｃｈ．１７は、ＮＡＮＤインターフェース部１４０の複数のＮＡＮＤコントローラ１４１＿１〜１４１＿１７が各ＮＡＮＤメモリダイと通信するための通信線（メモリバス）を含む。

たとえば各チャンネルＣｈ．０〜Ｃｈ．１７に並列に１８個ずつ接続される、ＮＡＮＤメモリダイ＃０〜＃１７、ＮＡＮＤメモリダイ＃１８〜＃３５、ＮＡＮＤメモリダイ＃３６〜＃５３、ＮＡＮＤメモリダイ＃５４〜＃７１は、それぞれがバンク（Ｂａｎｋ０〜３）として編成されてもよい。バンクは、複数のＮＡＮＤメモリダイをバンクインタリーブによって並列動作させるための単位として機能する。図１に示す構成例においては、１８のチャンネルにより、４つのバンクを使用したバンクインタリーブによって、最大７２個のＮＡＮＤメモリダイを並列動作させることができる。

図２は、ＮＡＮＤメモリダイの一構成例を示す図である。

図２に示すように、ＮＡＮＤメモリダイは、各々が複数のページを含む複数の物理ブロックを含む。データの書き込みおよびデータの読み出しは、ページ単位で処理される。一方、データの消去は、物理ブロック単位で処理される。データを書き込み済みのページへのデータの上書きは行われず、そのため、データの更新は、あるページ上の元のデータを無効化し、新たなデータを他のページへ書き込むことによって行われる。よって、ある物理ブロックが、その大部分を不要となったデータ（無効なデータ）で占められるという状態が発生し得る。物理ブロックの不良ページを除きデータを記憶可能な有効領域に占める有効なデータの割合は、有効クラスタ率などと称される。また、主に、この有効クラスタ率の小さい物理ブロックを対象として実行され、不要となったデータが残存する領域を再利用するための処理は、ガベッジコレクション又はコンパクションなどと称される。ガベッジコレクションの詳細については後述する。

図３は、ブロック管理部１２１によって管理される論理ブロックの一構成例を示す図である。

ブロック管理部１２１は、各々が複数の物理ブロックを含む複数の論理ブロックを管理する。そして、メモリシステム１においては、この論理ブロックの単位で少なくともデータの消去が実行されるものとする。

ブロック管理部１２１は、たとえば、ＮＡＮＤメモリダイ＃０〜＃７１から１つずつ物理ブロックを選択し、計７２個の物理ブロックを含む論理ブロックを管理する。１８のチャンネルおよび４つのバンクインタリーブによって、ＮＡＮＤメモリダイ＃０〜＃７１を並列動作させることができるので、たとえば１つの論理ブロックへのデータの書き込みを７２ページずつ実行していくことができる。なお、ブロック管理部１２１は、７２個よりも少ない数（たとえば３６個や１８個など）のＮＡＮＤメモリダイから物理ブロックを１つずつ選択して論理ブロックを管理するようにしてもよい。１つの論理ブロックに関するＮＡＮＤメモリダイの組み合わせは、チャンネルやバンクが異なるもの同士となることが好ましい。各ＮＡＮＤメモリダイがマルチプレーン（例えば２プレーン）構成を有している場合には、ブロック管理部１２１は、たとえば、ＮＡＮＤメモリダイ＃０〜＃７１に対応する１４４個のプレーンから１つずつ物理ブロックを選択し、計１４４個の物理ブロックを含む論理ブロックを管理するようにしてもよい。以下、単にブロックという場合、ブロック管理部１２１によって管理される論理ブロックを意図しているものとする。

図１に戻り、制御部１２０における各処理部の説明を続ける。

書き込み／読み出し制御部１２２は、ホスト２から要求されたＮＡＮＤメモリ２００へのデータの書き込みまたはＮＡＮＤメモリ２００からのデータの読み出しを実行する。より詳しくは、書き込み／読み出し制御部１２２は、データの書き込みの場合、ホストインターフェース部１１０経由で受信しデータバッファ１３０内のライトバッファ１３１に格納される書き込みデータのＮＡＮＤメモリ２００への書き込みをＮＡＮＤインターフェース部１４０の各ＮＡＮＤコントローラ１４１＿１〜１４１＿１７の何れかに指示する。データの読み出しの場合、書き込み／読み出し制御部１２２は、ＮＡＮＤメモリ２００からの読み出しデータの読み出しをＮＡＮＤインターフェース部１４０の各ＮＡＮＤコントローラ１４１＿１〜１４１＿１７の何れかに指示する。読み出されたデータは、データバッファ１３０内のリードバッファ１３２に一時的に格納され、ホストインターフェース部１１０経由でホスト２へ送信される。

また、書き込み／読み出し制御部１２２は、ブロック管理部１２１からブロックの供給を受けて、ＮＡＮＤメモリ２００へのデータの書き込みを実行する。ブロック管理部１２１は、ブロック情報として、各ブロックの使用有無、ブロックの総数、未使用状態のブロックの数などを管理する。なお、未使用状態のブロックとは、一度も使用されたことのないブロックを意図するものではなく、データが消去されて再利用可能なブロックを意図している。もちろん、一度も使用されたことのないブロックも未使用状態のブロックに含まれる。以下、未使用状態のブロックをフリーブロックと称する。

リフレッシュ・ガベッジコレクション切替判定部１２３は、リフレッシュ制御部１２４が実行するガベッジコレクションまたはガベッジコレクション制御部１２５が実行するガベッジコレクションについて、有効なデータを含み移動元として適用されているブロックを、一定の条件下で、一方の処理から他方の処理へ切り替える処理を実行する。リフレッシュ・ガベッジコレクション切替判定部１２３の詳細については後述する。

リフレッシュ制御部１２４は、たとえばコールドデータと称される長期間使用されていない（アクセスされていない）データの保全や、ＮＡＮＤメモリ２００の特性に応じたエラーに起因するデータの回復のためのリフレッシュ目的のガベッジコレクションを実行する。一方、ガベッジコレクション制御部１２５は、フリーブロックの確保を目的とするガベッジコレクションを実行する。つまり、本実施形態にかかるメモリシステム１は、目的を異にする２系統のガベッジコレクションを各々実行することのできる機構を有している。換言すれば、本実施形態にかかるメモリシステム１は、リフレッシュ目的のガベッジコレクションと、フリーブロックの確保を目的とするガベッジコレクションとを独立的に実行するために、リフレッシュ制御部１２４と、ガベッジコレクション制御部１２５とを有している。なお、コールドデータに対して、たとえば一定期間内に使用されている（アクセスされている）データは、ホットデータなどと称される。

ここで、図４および図５を参照して、本実施形態にかかるメモリシステム１において各々実行される２系統のガベッジコレクションの概要について説明する。

図４は、ガベッジコレクション制御部１２５によってフリーブロックの確保を目的として実行されるガベッジコレクションの概要を説明するための図である。

図４においては、１つのブロックが９つのページで構成されているものとしている。図４（Ａ）のブロックｘ１、ブロックｘ２、ブロックｘ３の３つのブロックは、ガベッジコレクション制御部１２５が、有効なデータの移動元として選択したブロックである。一方、図４（Ｂ）のブロックｙ１、ブロックｙ２の２つのブロックは、ガベッジコレクション制御部１２５が、有効なデータの移動先としてブロック管理部１２１から供給を受けたブロックである。また、図４（Ａ）の各ブロックの符号ａ１で示される模様のハッチングが施されたページは、有効なデータが格納されているページであり、一方、符号ａ２で示される模様のハッチングが施されたページは、不要となったデータが残存するページである。

ガベッジコレクション制御部１２５は、有効なデータの移動元の候補としていずれかのブロックを選択し、そのブロックをブロック管理部１２１へ通知する。リフレッシュ目的のガベッジコレクションを実行するリフレッシュ制御部１２４は、ブロック管理部１２１からの通知により、有効なデータの移動元としていずれかのブロックを候補として選択する。ブロック管理部１２１は、ブロック情報として、ガベッジコレクション制御部１２５によって有効なデータの移動元の候補として選択されているブロックと、リフレッシュ制御部１２４によって有効なデータの移動元の候補として選択されているブロックとを管理する。ブロック管理部１２１は、有効なデータの移動先とするブロックを、ガベッジコレクション制御部１２５及びリフレッシュ制御部１２４に供給する。ガベッジコレクション制御部１２５は、移動元の候補のブロックの状態をブロック管理部１２１より取得する。そのブロックがリフレッシュ制御部１２４によって既に候補として選択されていた場合、ガベッジコレクション制御部１２５は、当該ブロックを候補から外し、有効なデータの移動元の候補とする他のブロックを改めて選択する。これにより、同一のブロックが、ガベッジコレクション制御部１２５とリフレッシュ制御部１２４との双方から有効なデータの移動元として選択されることが防止される。

なお、ブロック管理部１２１は、ブロック情報として、各ブロックの有効クラスタ率を管理する。そこで、ガベッジコレクション制御部１２５は、ブロック管理部１２１と連携して、有効クラスタ率の小さい順に、有効なデータの移動元の候補とするブロックを選択する。

また、ガベッジコレクション制御部１２５とリフレッシュ制御部１２４とは、有効なデータの移動先とするブロックの供給をブロック管理部１２１から受けるので、同一のブロックが、ガベッジコレクション制御部１２５とリフレッシュ制御部１２４との双方から有効なデータの移動先として適用されることも防止される。

つまり、本実施形態にかかるメモリシステム１においては、同一のブロックが有効なデータの移動元のブロックまたは移動先のブロックとしてガベッジコレクション制御部１２５とリフレッシュ制御部１２４との双方に重複して適用されないように、有効なデータの移動元のブロックの候補および移動先のブロックの候補がガベッジコレクション制御部１２５とリフレッシュ制御部１２４とで分けて管理される。

図４に示す例では、有効なデータが格納されているページが、ブロックｘ１には５ページ（Ａ１、Ａ２、Ａ６、Ａ７、Ａ９）、ブロックｘ２には６ページ（Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ８、Ｂ９）、ブロックｘ３には３ページ（Ｃ２、Ｃ７、Ｃ８）、それぞれ存在している。つまり、３ブロックで計１４ページ存在している。換言すれば、３ブロックで１３ページが無駄になっている。無駄になっているページ数は、ブロック内のページ数を超えている。

ガベッジコレクション制御部１２５は、有効なデータの移動元として選択したブロック内の有効なデータのみを、有効なデータの移動先としてブロック管理部１２１から供給を受けたブロックに書き込む。この移動のためのデータの書き込みは、計１４ページ、つまり２ブロックに収まる。したがって、元の３ブロックとの間で差し引き１つのフリーブロックが作成されることになる。

一方、図５は、リフレッシュ制御部１２４によって実行されるリフレッシュ目的のガベッジコレクションの概要を説明するための図である。

図５においても、１つのブロックが９つのページで構成されているものとしている。図５（Ａ）のブロックｘ１、ブロックｘ２、ブロックｘ３の３つのブロックは、リフレッシュ制御部１２４が、有効なデータの移動元として選択したブロックである。一方、図５（Ｂ）のブロックｙ１、ブロックｙ２の２つのブロックは、リフレッシュ制御部１２４が、有効なデータの移動先としてブロック管理部１２１から供給を受けたブロックである。また、図５（Ａ）の各ブロックの符号ａ１で示される模様のハッチングが施されたページは、リフレッシュを必要としていない、有効なデータが格納されているページであり、符号ａ２で示される模様のハッチングが施されたページは、不要となったデータが残存するページである。また、図５（Ａ）の各ブロックの符号ｂ１で示される模様のハッチングが施されたページは、リフレッシュを必要とする、有効なデータが格納されるページである（Ａ６、Ｂ４、Ｃ８）。

リフレッシュを必要とするデータ、つまり、ＮＡＮＤメモリ２００内での書直しを行う必要のあるデータとは、コールドデータなどと称される長期間使用されていないデータ（読み出しが行われていないデータ）や、たとえばＮＡＮＤメモリ２００の特性によりハードウェア的に発生したエラーによって回復させることが必要となったデータなどである。リフレッシュは、それらのデータを含むブロックから別のブロックへ丸ごとデータを移動させることによっても達成できるが、メモリシステム１では、リフレッシュ制御部１２４が、それらのデータを含むブロックを、有効なデータの移動元として選択して、リフレッシュを兼ねたリフレッシュ目的のガベッジコレクションを実行する。

リフレッシュを必要とするデータを含むブロックは、ブロック情報によりブロック管理部１２１によって管理されている。リフレッシュ制御部１２４は、ブロック管理部１２１と連携して、リフレッシュを必要とするデータを含むブロックであって、有効なデータの移動元とするブロックを取得する。

これにより、ガベッジコレクション制御部１２５による複数のフリーブロックの確保を目的とするガベッジコレクションと同様、移動元の３つのブロック中のリフレッシュを必要とするデータを含む有効なデータが移動先の２つのブロックへ書き直されるので、１つのフリーブロックが作成されることになる。（Ｂ）の各ブロックの符号ｂ２で示される模様のハッチングが施されたページは、書き直しによりリフレッシュが実施された有効なデータが格納されるページである（Ａ６、Ｂ４、Ｃ８）。

なお、図５では、１つのフリーブロックが作成される例を示しているが、リフレッシュ目的のガベッジコレクションにおいては、移動元のブロックが有効クラスタ率の小さいブロックとは限らないので、フリーブロックが作成されない場合も発生し得る。つまり、リフレッシュ目的のガベッジコレクションは、結果的にフリーブロックが作成され得るものであって、フリーブロックの作成を目的とするものではない。

リフレッシュ制御部１２４は、たとえばＮＡＮＤメモリ２００からの読み出し時にエラー（データ誤り）が発生したデータについて、そのエラーの訂正（誤り訂正）をエラー訂正処理部１２６に要求する。エラー訂正処理部１２６は、たとえばＥＣＣ（error correcting code）符号を用いたエラー訂正を実行する。エラー訂正において、訂正時間と訂正能力とにはトレードオフがあるため、エラー訂正処理部１２６は、ＥＣＣ符号を用いたエラー訂正を、訂正時間及び訂正能力に応じて、Ｌ１訂正→Ｌ２訂正→Ｌ３訂正の３段階で行うものとする。たとえば、エラー訂正処理部１２６は、まず、訂正時間は短いが訂正能力は低いＬ１訂正を実行し、訂正できなかった場合、次に、Ｌ１訂正との比較で訂正時間は長いが訂正能力は高いＬ２訂正を実行する。それでも訂正できなかった場合、エラー訂正処理部１２６は、Ｌ２訂正との比較で訂正時間は長いが訂正能力は高いＬ３訂正を実行する。

ガベッジコレクション制御部１２５によるガベッジコレクションにおいても、移動元のブロックからのデータの読み出し時にエラーが発生する場合がある。ガベッジコレクション制御部１２５も、そのエラーの訂正をエラー訂正処理部１２６に要求する。

リフレッシュ制御部１２４とガベッジコレクション制御部１２５とは、データバッファ１３０をワークエリアとして使用しながらガベッジコレクションを実行する。図１に示すデータバッファ１３０内のガベッジコレクションバッファ１３３とガベッジコレクションバッファ１３４とは、リフレッシュ制御部１２４とガベッジコレクション制御部１２５とに対して各々確保される領域である。

ＮＡＮＤインターフェース部１４０は、ＮＡＮＤメモリ２００との間で通信するためのデバイスであり、前述の各チャンネルＣｈ．０〜Ｃｈ．１７と一対に設けられる複数のＮＡＮＤコントローラ１４１＿０〜１４１＿１７を有する。制御部１２０、より詳しくは、書き込み／読み出し制御部１２２、リフレッシュ制御部１２４、およびガベッジコレクション制御部１２５は、ＮＡＮＤインターフェース部１４０のＮＡＮＤコントローラ１４１＿０〜１４１＿１７を制御して、ＮＡＮＤメモリ２００へのデータの書き込みやＮＡＮＤメモリ２００からのデータの読み出しを実行する。

次に、メモリシステム１における、ガベッジコレクション制御部１２５によるフリーブロックの確保を目的とするガベッジコレクションの実行周期と、リフレッシュ制御部１２４によるリフレッシュ目的のガベッジコレクションの実行周期とについて説明する。

前述したように、ブロック管理部１２１は、少なくともブロックの総数及びフリーブロックの数をブロック情報として管理している。ガベッジコレクション制御部１２５は、たとえばブロックの総数に占めるフリーブロックの数またはその割合に基づき、フリーブロックの確保を目的とするガベッジコレクションの実行周期を制御する。より詳しくは、ガベッジコレクション制御部１２５は、フリーブロックの数が少なくなる程、短い周期でガベッジコレクションを実行するように実行周期を調整する。

ガベッジコレクション制御部１２５は、この実行周期を、書き込み／読み出し制御部１２２によって実行される、ホスト２からの要求に応じたデータの書き込み（以下、ホスト書き込み、とも称する）とガベッジコレクションのためのデータの書き込み（以下、ＧＣ書き込み、とも称する）との比率で調整する。つまり、ガベッジコレクション制御部１２５は、ＧＣ書き込みによってホスト書き込みが許容範囲を超えて停滞しないように、ガベッジコレクションの実行周期を調整する。

ホスト書き込みと、ＧＣ書き込みとの比率は、たとえばギア比などと称される。ここでは、ホスト書き込みに対して、ＧＣ書き込みの割合を高くすることを、ギア比を上げると称する。単位期間当たりのホスト書き込みの回数をＡ、ＧＣ書き込みの回数をＢとすると、ギア比はＡ：Ｂと表すことができる。ガベッジコレクション制御部１２５は、フリーブロックの数が少なくなる程、Ｂの値が大きくなるようにギア比を調整することで、ガベッジコレクションの実行周期を調整する。

ギア比をＡ：Ｂとすると、ホスト書き込みでＡ個の移動先のブロックが消費された際、ＧＣ書き込みではＢ個の移動先のブロックが消費されているので、ガベッジコレクション制御部１２５は、Ａ＋Ｂ個またはその倍数のフリーブロックを作成するようにガベッジコレクションを実行する。

また、フリーブロックの数が十分存在し、さらなる作成が不要な場合や、有効クラスタ率の小さいブロックが存在せず、フリーブロックを効率的に作成することが期待できない場合などにおいて、ガベッジコレクション制御部１２５は、ガベッジコレクションを停止してもよい。

なお、１系統でガベッジコレクションを実行する場合、たとえば、リフレッシュを兼ねてガベッジコレクションを実行する場合、ギア比をＡ：（Ｂ＋Ｃ）として実行周期が調整される。ここでＣは、リフレッシュ目的のためのデータの書き込み回数である。

一方、リフレッシュ制御部１２４は、たとえばリフレッシュを必要とするデータを含むブロックの数またはリフレッシュ対象とすべきブロックを生み出す要因となったエラーの重度に基づき、ガベッジコレクションの実行周期を制御する。より詳しくは、リフレッシュ制御部１２４は、リフレッシュ対象のブロックの数が多い程、あるいは、エラーの重度が高い程、短い周期でガベッジコレクションを実行するように実行周期を調整する。エラーの重度の高低は、たとえばエラーの種類などに応じて決定される。リフレッシュ対象となっているブロックについては、そのエラーの重度が、リフレッシュ制御部１２４によって管理されている。

リフレッシュ制御部１２４は、ギア比によってガベッジコレクションの実行周期を調整するガベッジコレクション制御部１２５とは異なり、ホスト書き込みとは無関係に、ガベッジコレクションの実行周期を調整する。ガベッジコレクション制御部１２５によるガベッジコレクションでは、ギア比によって実行周期が調整されるので、ホスト２からのライト要求が無くなった場合に、ガベッジコレクションの書き込みが進まなくなることがある。しかしながら、リフレッシュでは、たとえば、ＮＡＮＤメモリダイ（不揮発性メモリチップ）単位で使用不可となるエラー（以下、チップ単位エラー、とも称する）が発生した場合、ホスト書き込みとは独立して、そのＮＡＮＤメモリダイに記録されているデータの回復を所定時間内に完了させることができる。

リフレッシュ制御部１２４は、ブロック管理部１２１からの通知により、リフレッシュが必要なデータを含むブロックを取得する。つまり、リフレッシュ制御部１２４は、ブロック管理部１２１からの通知に応じて、リフレッシュを兼ねたリフレッシュ目的のガベッジコレクションを実行する。

このように、本実施形態にかかるメモリシステム１は、リフレッシュ制御部１２４と、ガベッジコレクション制御部１２５とを有し、リフレッシュ目的のガベッジコレクションと、フリーブロックの確保を目的とするガベッジコレクションとを独立的に実行する。

１系統でガベッジコレクションを実行する場合、つまり、リフレッシュを兼ねてガベッジコレクションを実行する場合、たとえば、ホットデータとコールドデータとが混在するブロックが大量にできると、有効クラスタ率が平均的に低くならないことがある。これに伴い、フリーブロックの作成効率が低下し、ホスト２からの要求に応じたライト性能が低下するという問題が発生し得る。より詳しくは、そのような状況下において、コールドデータを含む有効クラスタ率の小さくないブロックがガベッジコレクションの対象として数多く選ばれる機会が多くなり、フリーブロックの作成効率の低下に伴って、ホスト２からの要求に応じたライト性能を低下させる可能性がある。

これに対して、本実施形態にかかるメモリシステム１においては、リフレッシュ目的のガベッジコレクションと、フリーブロックの確保を目的とするガベッジコレクションとが２系統で独立的に実行されるので、前述のような状況下においても、フリーブロックの作成効率を低下させることなく、たとえば複数のブロック上のコールドデータを１つのブロックへ集めることなどが可能である。

また、１系統でガベッジコレクションを実行する場合においては、リフレッシュのためのデータの書き込みもギア比で調整されることになる。したがって、たとえば、チップ単位エラーが発生した場合、そのＮＡＮＤメモリダイに記録されているデータの回復を、要求される所定時間内に完了できない可能性がある。

これに対して、本実施形態にかかるメモリシステム１においては、リフレッシュ目的のガベッジコレクションの実行周期が、ホスト書き込みとは無関係に、リフレッシュを必要とするデータを含むブロックの数や、リフレッシュ対象とすべきブロックを生み出す要因となったＮＡＮＤメモリ２００が発生させたエラーの重度に基づいて調整される。このため、前述のようなチップ単位エラーが発生した場合には、ホスト書き込みとは独立して、そのＮＡＮＤメモリダイに記録されているデータの回復を所定時間内に完了させることなどが可能である。

さらには、本実施形態にかかるメモリシステム１は、リフレッシュ目的のガベッジコレクションと、フリーブロックの確保を目的とするガベッジコレクションとを２系統で独立的に実行するので、たとえばフリーブロックの作成が不要な状況下においては、フリーブロックの確保を目的とするガベッジコレクションを停止して、ホストライトを独立的に実行することもできる。

１系統でガベッジコレクションを実行する場合においては、仮に、前述のような状況下ではガベッジコレクションを停止するようにしても、リフレッシュが必要なブロックが発生すると、そのブロックと、有効クラスタ率の小さいブロックとが選択されて、フリーブロックを生成するためのガベッジコレクションが実行され得る。

これに対して、本実施形態にかかるメモリシステム１においては、フリーブロックの確保を目的とするガベッジコレクションを停止したまま、リフレッシュ目的のガベッジコレクションが、必要以上のフリーブロックを生成することなく、リフレッシュが必要なブロック内の有効なデータをフリーブロックに移動させるといったことが可能である。

なお、図１では、リフレッシュ制御部１２４とガベッジコレクション制御部１２５とを１つずつ示しているが、これらの一方または両方が２以上存在していてもよい。

次に、リフレッシュ・ガベッジコレクション切替判定部１２３について説明する。図６は、リフレッシュ・ガベッジコレクション切替判定部１２３が、ガベッジコレクション制御部１２５が実行するフリーブロックの確保を目的としたガベッジコレクションにおいて有効なデータの移動元の候補として選択されているブロックを、リフレッシュ制御部１２４が実行するリフレッシュ目的のガベッジコレクションにおける移動元の候補に切り替える一例を示す図である。

ガベッジコレクション制御部１２５は、ブロック管理部１２１と連携して、同一のブロックがリフレッシュ制御部１２４との間で重複して適用されないように、移動元候補（ｃ１）のブロック（ｃ１１＿１，ｃ１１＿２，ｃ１１＿３，ｃ１１＿４、…）、及び、移動先候補（ｃ２）のブロック（ｃ１２＿１，ｃ１２＿２，…）を選択して管理する。

リフレッシュ制御部１２４も、ブロック管理部１２１と連携して、同一のブロックがガベッジコレクション制御部１２５との間で重複して適用されないように、移動元候補（ｃ３）のブロック（ｃ１３＿１，…）を選択して管理し、また、移動先候補（ｃ４）のブロック（ｃ１４＿１，ｃ１４＿２，…）を選択して管理する。

前述したように、ガベッジコレクション制御部１２５によるガベッジコレクションにおいても、移動元のブロックからのデータの読み出し時にエラーが発生する場合がある。ガベッジコレクション制御部１２５は、そのエラーの訂正をエラー訂正処理部１２６に要求する。また、前述したように、エラー訂正処理部１２６は、ＥＣＣ符号を用いたエラー訂正を、訂正時間の短い順に、Ｌ１訂正→Ｌ２訂正→Ｌ３訂正の３段階で行う。

ここで、ガベッジコレクション制御部１２５によるブロックｃ１１＿３内の有効なデータの読み出し時に、複数の（少なくとも１以上）ページのデータについてエラーが発生したものと想定する。ブロックｃ１１＿３内の符号ｂ２で示される模様のハッチングが施されたページは、データの読み出し時にエラーが発生したページである。そして、これらのエラーが、いずれも、訂正時間が相対的に長いＬ２訂正又はＬ３訂正を必要とするものであったと想定する。この場合、ガベッジコレクション制御部１２５によって実行されるフリーブロックの確保を目的とするガベッジコレクションの書き込みに時間がかかり、その結果、ホスト書き込みを停滞させる可能性がある。

そこで、本実施形態にかかるメモリシステム１においては、リフレッシュ・ガベッジコレクション切替判定部１２３の制御の下、このようなブロック（ｃ１１＿３）を、ガベッジコレクション制御部１２５の移動元候補（ｃ１）からリフレッシュ制御部１２４の移動元候補（ｃ３）へ切り替える（ｃ１１＿３→ｃ１３＿２）。

エラー訂正処理部１２６は、たとえば、Ｌ１訂正及びＬ２訂正で訂正できずにＬ３訂正に入る場合や、同一ブロックでＬ３訂正が連続して発生した場合などに、その旨をリフレッシュ・ガベッジコレクション切替判定部１２３に通知する。通知を受けたリフレッシュ・ガベッジコレクション切替判定部１２３は、そのブロックを管理する。エラー訂正処理部１２６がリフレッシュ・ガベッジコレクション切替判定部１２３へ通知を行う条件は、Ｌ１訂正及びＬ２訂正で訂正できずにＬ３訂正に入る場合や、同一ブロックでＬ３訂正が連続して発生した場合のほか、様々な事象を適用し得る。

この通知を受けたリフレッシュ・ガベッジコレクション切替判定部１２３は、そのブロックがガベッジコレクション制御部１２５によって使用されていることを判定することができるので、ガベッジコレクション制御部１２５へガベッジコレクションの停止を指示する。ガベッジコレクション制御部１２５は、この指示を受けると、ガベッジコレクションを停止し、処理中であったブロックを移動元候補から外す。また、リフレッシュ・ガベッジコレクション切替判定部１２３は、リフレッシュ制御部１２４に対して、エラー訂正処理部１２６からの通知されたブロックを移動元候補に入れることを指示する。つまり、リフレッシュ・ガベッジコレクション切替判定部１２３は、ガベッジコレクション制御部１２５からリフレッシュ制御部１２４へのブロックの切り替えを実行する。また、リフレッシュ・ガベッジコレクション切替判定部１２３は、エラー訂正処理部１２６へエラー訂正を要求しないようにガベッジコレクション制御部１２５を制御する。この制御は、ガベッジコレクション制御部１２５によって既にＮＡＮＤインターフェース部１４０経由でＮＡＮＤメモリ２００へデータの読み出しが要求されている当該ブロック内のデータについて、さらにエラーが発生する可能性があることに対応するものである。

リフレッシュ・ガベッジコレクション切替判定部１２３は、ガベッジコレクション制御部１２５がガベッジコレクションを停止した後、リフレッシュ制御部１２４へのブロックの切り替えが完了したら、ガベッジコレクション制御部１２５へガベッジコレクションの再開を指示し、かつ、ガベッジコレクション制御部１２５に対する、エラー訂正処理部１２６へエラー訂正を要求しないようにする制御を終了する。ガベッジコレクション制御部１２５は、移動元候補から外したブロックに代えて、移動元候補とするブロックを選び直して、ガベッジコレクションを再開する。

図７を参照して、リフレッシュ・ガベッジコレクション切替判定部１２３によるガベッジコレクション制御部１２５からリフレッシュ制御部１２４へのブロックの切り替えの効果について説明する。

図７（Ａ）は、ガベッジコレクション制御部１２５による処理の流れを示している。符号ｄ１で示されるハッチングの区間（ＨＷ）は、ホスト書き込みの実行を示し、符号ｄ２で示されるハッチングの区間（ＧＲ）は、ガベッジコレクションのためのデータの読み出しの実行を示し、符号ｄ３で示されるハッチングの区間（ＧＷ）は、ＧＣ書き込みの実行を示している。

一方、図７（Ｂ）は、リフレッシュ制御部１２４による処理の流れを示している。符号ｄ２で示される区間は、図７（Ａ）と同様であり、符号ｄ４で示される区間は、エラーが発生したデータの回復、つまりエラー訂正の実行を示している。リフレッシュ制御部１２４によるガベッジコレクションのほとんどを占めるエラー訂正の期間中は、ＮＡＮＤインターフェース部１４０が関与しないため、ホスト書き込みや、ガベッジコレクションのためのデータの読み出しおよびデータの書き込みを邪魔することがない。

しかし、１系統でガベッジコレクションを実行する場合、移動元ブロックからのデータの読み出し時にエラーが発生し、かつ、その訂正に時間がかかってしまうと、その訂正を含む移動先ブロックへのデータの書き込み完了まで、ホスト書き込みが停滞する。一方、本実施形態にかかるメモリシステム１では、訂正に時間がかかるデータを含むブロックを、ガベッジコレクション制御部１２５からリフレッシュ制御部１２４へ切り替える機能を備える。このため、ホスト書き込みが停滞することを防止でき、かつ、フリーブロックの確保を目的とするガベッジコレクションを所定時間内に完了させることができる。

さらに、リフレッシュ・ガベッジコレクション切替判定部１２３は、一定の条件下において、ガベッジコレクション制御部１２５からリフレッシュ制御部１２４へのブロックの切り替えを抑止する機能を備える。具体的には、たとえば、チップ単位エラーが発生した場合や、フリーブロック数が一定数未満の場合、ガベッジコレクション制御部１２５からリフレッシュ制御部１２４へのブロックの切り替えを抑止する。

この機能により、前者については、使用不可となったＮＡＮＤメモリダイ（不揮発性メモリチップ）上のデータの回復が、別途発生したエラーによって遅延することを防止することができる。また、後者については、短期的には、ホスト書き込みに優先して、フリーブロックを速やかに生成し、ライト性能を維持することができる。

また、ガベッジコレクション制御部１２５からリフレッシュ制御部１２４へのブロックの切り替えを抑止する状況となった場合、リフレッシュ・ガベッジコレクション切替判定部１２３は、エラー訂正処理部１２６に対して、たとえば、同一ブロックや同一ページでＬ３訂正が連続して発生しても、エラー訂正を中断することなく、エラー訂正を継続して行うことを指示する。

図８は、リフレッシュ・ガベッジコレクション切替判定部１２３による処理の流れを示すフローチャートである。

リフレッシュ・ガベッジコレクション切替判定部１２３は、ガベッジコレクション制御部１２５によるガベッジコレクションで閾値以上のエラーが発生した場合（Ｓ１０１：Ｙｅｓ）、ＮＡＮＤメモリダイ（不揮発性メモリチップ）単位で使用不可となる事象が発生しているか、または、フリーブロック数が一定数未満であるかを判定する（Ｓ１０２）。ガベッジコレクション制御部１２５によるガベッジコレクションで閾値以上のエラーが発生していない場合（Ｓ１０１：Ｎｏ）、あるいは、ＮＡＮＤメモリダイ（不揮発性メモリチップ）単位で使用不可となる事象が発生しているか、または、フリーブロック数が一定数未満である場合（Ｓ１０２：Ｙｅｓ）、処理は終了する。

ＮＡＮＤメモリダイ（不揮発性メモリチップ）単位で使用不可となる事象が発生しておらず、かつ、フリーブロック数が一定数以上である場合（Ｓ１０２：Ｎｏ）、リフレッシュ・ガベッジコレクション切替判定部１２３は、ガベッジコレクション制御部１２５に対して、ガベッジコレクションの停止を通知する（Ｓ１０３）。リフレッシュ・ガベッジコレクション切替判定部１２３は、閾値以上のエラーが発生したブロックをリフレッシュ制御部１２４に通知する（Ｓ１０４）これにより、当該ブロックは、リフレッシュ制御部１２４によるガベッジコレクションの対象に切り替えられる。続いて、リフレッシュ・ガベッジコレクション切替判定部１２３は、ガベッジコレクション制御部１２５に対して、ガベッジコレクションの再開を通知する（Ｓ１０５）。

このように、リフレッシュ・ガベッジコレクション切替判定部１２３を有する本実施形態にかかるメモリシステム１においては、フリーブロックの確保を目的とするガベッジコレクションにおいて、あるブロック内のデータの読み出し時にエラーが発生し、かつ、その対処に時間を要する場合、そのブロックを、リフレッシュ目的のガベッジコレクションへ切り替えることができる。このため、フリーブロックの確保を目的とするガベッジコレクションを所定時間内に完了することができ、また、ホスト書き込みを停滞させることを防止できる。

また、たとえば、チップ単位エラーが発生した場合や、フリーブロック数が一定数未満の場合など、一定の条件下においては、フリーブロックの確保を目的とするガベッジコレクションからリフレッシュ目的のガベッジコレクションへのブロックの切り替えを抑止する。これにより、リフレッシュ目的のガベッジコレクションを、使用不可となったＮＡＮＤメモリダイ（不揮発性メモリチップ）上のデータの回復に専念させることや、ホスト書き込みに優先して、フリーブロックを速やかに生成することなどが可能となる。

ところで、前述したように、リフレッシュ制御部１２４とガベッジコレクション制御部１２５とについては、これらの一方または両方が２以上存在していてもよい。たとえばガベッジコレクション制御部１２５が２つ存在する場合、それらの実行周期を異ならせて、実行周期が短い方のガベッジコレクションでデータの読み出し時にエラーが発生した場合、そのブロックを、リフレッシュ制御部１２４ではなく、もう一方の実行周期が長い方のガベッジコレクションに切り替えるようにしてもよい。

ガベッジコレクション制御部１２５からリフレッシュ制御部１２４へのブロックの切り替えにおいて、リフレッシュ制御部１２４が保全目的で書き直ししようとしているコールドデータと、ガベッジコレクション制御部１２５から切り替えられたブロック内のホットデータとが混在するデメリットが生じ得る。

これに対して、実行周期が短い方のガベッジコレクションから実行周期が長い方のガベッジコレクションへのブロックの切り替えをすることにより、このようなデメリットが生じることをより防止することができる。

また、リフレッシュ・ガベッジコレクション切替判定部１２３は、さらに、リフレッシュ制御部１２４からガベッジコレクション制御部１２５へブロックを切り替える機能を有してもよい。

リフレッシュ・ガベッジコレクション切替判定部１２３は、たとえば、リフレッシュが必要なブロックが多数発生し、かつ、（リフレッシュが必要なブロック以外の）有効クラスタ率の小さいブロックがなくなった場合、リフレッシュ制御部１２４からガベッジコレクション制御部１２５へのブロックの切り替えを実行する。具体的には、リフレッシュ・ガベッジコレクション切替判定部１２３は、リフレッシュ制御部１２４によって既にリフレッシュ対象の候補として選択されているブロックも含めて、候補とするブロックを選択し、ガベッジコレクション制御部１２５に対して、ガベッジコレクションを実行することを指示する。

前述したように、ガベッジコレクション制御部１２５は、たとえばフリーブロックの数が十分存在するような場合、ガベッジコレクションを停止してもよい。つまり、ガベッジコレクション制御部１２５は、たとえばフリーブロックの数が十分存在し、ガベッジコレクションを停止することが禁止される条件（フリーブロックの数が一定数未満など）が満たされない場合に限り、ガベッジコレクションを停止してリフレッシュに切り替えることができる。一方、ガベッジコレクションの停止が禁止される条件下では、ガベッジコレクション制御部１２５は、フリーブロックの確保を目的としたガベッジコレクションを継続する。

すなわち、ガベッジコレクションを停止することが禁止される条件が満たされ、フリーブロックの確保を目的としたガベッジコレクションを継続している間、ガベッジコレクション制御部１２５は、リフレッシュ・ガベッジコレクション切替判定部１２３からの指示を受けると、リフレッシュが必要なブロックを候補に混ぜて、そのブロックのリフレッシュを兼ねたリフレッシュ目的のガベッジコレクションを実行し得る。

図９は、リフレッシュ制御部１２４によって既にリフレッシュ対象の候補として選択されているブロックも含めて、候補とするブロックを選択し、ガベッジコレクションを実行する旨の指示をリフレッシュ・ガベッジコレクション切替判定部１２３から受けた場合におけるガベッジコレクション制御部１２５の処理の流れを示すフローチャートである。

ガベッジコレクション制御部１２５は、ガベッジコレクションの移動元ブロックを検索して選択する（Ｓ２０１）。ガベッジコレクション制御部１２５は、選択したブロックが、リフレッシュ制御部１２４によるガベッジコレクションの移動元ブロックの候補として登録されているか否かを判定する（Ｓ２０２）。

登録されている場合（Ｓ２０２：ＹＥＳ）、ガベッジコレクション制御部１２５は、ＮＡＮＤメモリダイ（不揮発性メモリチップ）単位で使用不可となる事象が発生しているか、または、フリーブロック数が一定数未満であるかを判定する（Ｓ２０３）。ＮＡＮＤメモリダイ（不揮発性メモリチップ）単位で使用不可となる事象が発生しているか、または、フリーブロック数が一定数未満である場合（Ｓ２０３：ＹＥＳ）、ガベッジコレクション制御部１２５は、ブロック管理部１２１経由で当該ブロックをリフレッシュ制御部１２４の候補から外し（Ｓ２０４）、自身の移動元ブロックとして登録する（Ｓ２０５）。

一方、不揮発性メモリチップ）単位で使用不可となる事象が発生しておらず、かつ、フリーブロック数が一定数以上である場合（Ｓ２０３：Ｎｏ）、リフレッシュを必要とするブロックを候補として混ぜてガベッジコレクションを実行する必要がないため、処理はＳ２０１へ戻り、ガベッジコレクション制御部１２５は、移動元ブロックを選び直す。また、選択したブロックが、リフレッシュ制御部１２４によるガベッジコレクションの移動元ブロックとして登録されていない場合には（Ｓ２０２：Ｎｏ）、ガベッジコレクション制御部１２５は、ガベッジコレクションを停止することが禁止される条件が満たされているか否かに関わらず、そのブロックを自身の移動元ブロックとして登録する（Ｓ２０５）。

なお、リフレッシュ・ガベッジコレクション切替判定部１２３から、リフレッシュ対象のブロックも含めたガベッジコレクションの実行の指示を受けた場合においては、ガベッジコレクション制御部１２５は、たとえば、エラーが発生したデータを含むブロックについては、その対処に時間が費やされない順にブロックを選択し、または、有効クラスタ率の小さい順にブロックを選択することが好ましい。前者は、ホスト書き込みが停滞することを抑止し、後者は、フリーブロックの作成効率を向上させる。

以上のように、本実施形態のメモリシステム１は、リフレッシュ目的のガベッジコレクションを実行するリフレッシュ制御部１２４と、フリーブロックの確保を目的とするガベッジコレクションを実行するガベッジコレクション制御部１２５とを有し、かつ、リフレッシュ制御部１２４が移動元の候補とするブロックと、ガベッジコレクション制御部１２５が移動元の候補とするブロックとを適宜に切り替え、また、この切り替えを適応的に抑止するリフレッシュ・ガベッジコレクション切替判定部１２３とを有するので、ガベッジコレクションを効率的に実行することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、２…ホスト、１００…コントローラ、１１０…ホストインターフェース部、１２０…制御部、１２１…ブロック管理部、１２２…書き込み／読み出し制御部、１２３…リフレッシュ・ガベッジコレクション切替判定部、１２４…リフレッシュ制御部、１２５…ガベッジコレクション制御部、１２６…エラー訂正処理部、１３０…データバッファ、１３１…ライトバッファ、１３２…リードバッファ、１３３，１３４…ガベッジコレクションバッファ、１４０…ＮＡＮＤインターフェース部、２００…ＮＡＮＤ型フラッシュメモリ。

Claims (19)

1. 複数のブロックを含む不揮発性メモリと、
   前記不揮発性メモリへのデータの書き込みまたは前記不揮発性メモリからのデータの読み出しを制御するコントローラとを具備し、
   前記コントローラは、
   Ｎ個（Ｎは２以上の自然数）のブロック中の有効なデータをＮ個未満のブロックに移動させて１以上のフリーブロックを作成する第１処理を実行する第１処理部と、
   Ｍ個（Ｍは１以上の自然数）のブロック中のリフレッシュを必要とするデータを含む有効なデータをＭ個以下のブロックに移動させる第２処理を実行する第２処理部と、
   を具備するメモリシステム。
2. 前記第１処理部と前記第２処理部とは並列動作可能であり、有効なデータの移動元のブロックまたは移動先のブロックとして同一のブロックが前記第１処理と前記第２処理との双方に重複して選択されないように、有効なデータの移動元のブロックの候補および移動先のブロックの候補が前記第１処理部と前記第２処理部とで独立して管理される請求項１に記載のメモリシステム。
3. 前記第１処理部は、前記第１処理の実行周期を、ホスト装置からの要求に応じたデータの書き込みと、前記第１処理のためのデータの書き込みと、の実行比率で調整する請求項１または２に記載のメモリシステム。
4. 前記第１処理部は、有効なデータの全体に占める割合が小さいブロックを、有効なデータの移動元のブロックの候補として選択する請求項１〜３のいずれか１項に記載のメモリシステム。
5. 前記第２処理部は、ホスト装置からの要求に応じたデータの書き込みとは独立して、前記リフレッシュを必要とするデータが存在するブロックの数に基づき、前記第２処理の実行周期を調整する請求項１に記載のメモリシステム。
6. 前記第２処理部は、ホスト装置からの要求に応じたデータの書き込みとは独立して、前記リフレッシュを必要とするエラーの重度又は前記リフレッシュを必要とするブロック量に基づき、前記第２処理の実行周期を調整する請求項１に記載のメモリシステム。
7. 前記第２処理部は、一定期間を超えて利用されていない有効なデータが存在するブロックまたは前記リフレッシュが必要となったブロックを、有効なデータの移動元のブロックの候補として選択する請求項１〜６のいずれか１項に記載のメモリシステム。
8. 前記第１処理の実行中、条件が満たされた場合、前記第１処理を中断させ、有効なデータの移動元のブロックとして選択されているブロックを前記第２処理の候補へ切り替える制御部をさらに具備する請求項１〜７のいずれか１項に記載のメモリシステム。
9. 前記不揮発性メモリは、複数の不揮発性メモリチップを含み、
   前記条件は、前記不揮発性メモリにおいて不揮発性メモリチップ単位で使用不可となる事象が発生することを含む請求項８に記載のメモリシステム。
10. 前記条件は、フリーブロック数が一定未満であることを含む請求項８に記載のメモリシステム。
11. 前記第２処理部は、前記切り替えられたブロック及び候補として選択済みのブロックのうち、誤り訂正が必要なデータを含むブロックの中から、前記誤り訂正が必要なデータのデータ誤りの重度順に、前記第２処理の対象のブロックを選択するように管理する請求項８に記載のメモリシステム。
12. 前記第２処理部は、前記切り替えられたブロック及び候補として選択済みのブロックのうち、有効なデータを含むブロックの中から、前記有効なデータの全体に占める割合が小さい順に、前記第２処理の対象のブロックを選択するように管理する請求項８に記載のメモリシステム。
13. 前記第１処理部は第３処理部及び第４処理部を含み、前記第３処理部は、第１周期で前記第１処理を実行し、前記第４処理部は、前記第１周期よりも長い第２周期で前記第１処理を実行し、
    前記第３処理部が前記第１周期で前記第１処理の実行中、条件が満たされた場合、当該第１処理を中断させ、有効なデータの移動元のブロックとして選択されているブロックを、前記第４処理部が前記第２周期で実行する前記第１処理の候補へ振り替える制御部をさらに具備する請求項１〜７のいずれか１項に記載のメモリシステム。
14. 前記制御部は、前記第２処理の候補であるリフレッシュを必要とするデータが存在するブロックの数が閾値以上存在し、かつ、前記第１処理の候補とすべき有効なデータの全体に占める割合が閾値よりも小さいブロックが存在しない場合、前記リフレッシュを必要とするデータが存在するブロックを、前記第２処理の候補から前記第１処理の候補へ切り替える請求項８または１３に記載のメモリシステム。
15. 前記制御部は、フリーブロック数が一定未満であり、かつ、前記第１処理の候補とすべき有効なデータの全体に占める割合が閾値よりも小さいブロックが存在しない場合、前記第２処理の候補であるリフレッシュを必要とするデータが存在するブロックを、前記第２処理の候補から前記第１処理の候補へ切り替える請求項８または１３に記載のメモリシステム。
16. 前記不揮発性メモリは、複数の不揮発性メモリチップを含み、
    前記制御部は、不揮発性メモリチップ単位で使用不可となる事象の発生に伴って有効なデータのリフレッシュが必要となったブロックを、前記第２処理の候補から前記第１処理の候補へ切り替える対象から除外する請求項１５に記載のメモリシステム。
17. 前記第１処理部は、前記第２処理の候補となり得る誤り訂正が必要なデータを含むブロックの中からデータ誤りの重度が低い順に前記第１処理の対象のブロックとして選択する請求項１４〜１６のいずれか１項に記載のメモリシステム。
18. 前記第１処理部は、前記第２処理の候補となり得るブロックの中から有効なデータの全体に占める割合が小さい順に前記第１処理の対象のブロックとして選択する請求項１４〜１６のいずれか１項に記載のメモリシステム。
19. 複数のブロックを含む不揮発性メモリを有するメモリシステムのガベッジコレクション制御方法であって、
    Ｎ個（Ｎは２以上の自然数）のブロック中の有効なデータをＮ個未満のブロックに移動させて１以上のフリーブロックを作成する第１処理を実行することと、
    Ｍ個（Ｍは１以上の自然数）のブロック中のリフレッシュを必要とするデータを含む有効なデータをＭ個以下のブロックに移動させる第２処理を実行することと、
    を具備するガベッジコレクション制御方法。

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