JP2021036558A - 半導体試料の評価方法 - Google Patents
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半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
上記エピタキシャル層上または上記エピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なる層を形成することによって、pn接合を有する積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のpn接合ダイオードを含む単位セルを上記半導体基板上に形成すること、
上記単位セルに含まれる複数のpn接合ダイオードについてライフタイム値の測定を行うこと、
上記測定により求められたライフタイム値および下記式(1)から、上記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法、
に関する。
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
上記エピタキシャル層上または上記エピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なる層を形成することによって、pn接合を有する積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のpn接合ダイオードを含む単位セルを上記半導体基板上に形成すること、
上記単位セルに含まれる複数のpn接合ダイオードについてライフタイム値の測定を行うこと、
上記測定により求められたライフタイム値および先に示した式(1)から、上記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法、
に関する。
上記評価方法によって評価される半導体試料は、半導体基板上にエピタキシャル層を有する。一形態では、上記半導体基板は単結晶シリコン基板であることができ、上記エピタキシャル層はシリコンエピタキシャル層であることができる。本発明および本明細書において、シリコンエピタキシャル層とは、単結晶シリコンのエピタキシャル層をいうものとする。
また、上記半導体試料の構成の他の一形態としては、p+基板上にp−エピタキシャル層を有する構成を挙げることができる。即ち、p型半導体基板上に基板よりドーパント濃度が低く高抵抗率のp型エピタキシャル層を有する構成を挙げることができる。p+基板の抵抗率は低いことが好ましく、例えば0.0001〜1Ωcmの範囲であることが好ましい。p−エピタキシャル層の抵抗率は、例えば10〜1000Ωcmの範囲であることが好ましい。本明細書に記載の抵抗率は、公知の方法によって測定される値である。p型基板およびp型エピタキシャル層のドーパントとしては、ボロン(B)等を挙げることができる。
抵抗率に関して、半導体基板の抵抗率とエピタキシャル層の抵抗率との差が大きいほど(換言するとドーパント濃度比(半導体基板/エピタキシャル層)が大きいほど)、半導体基板とエピタキシャル層とにより発生するビルトインポテンシャルが高くなることによってキャリアをエピタキシャル層により強く閉じ込めることができ、ライフタイム値の測定精度をより一層向上させることができる。この点から、抵抗率の比(エピタキシャル層/半導体基板)は100以上であることが好ましい。
半導体基板の厚さは特に限定されるものではなく、例えば610〜795μmの範囲であることができる。エピタキシャル層の厚さも、特に限定されない。エピタキシャル層が薄い場合、キャリア注入直後のキャリアのドリフト拡散の影響によって、注入キャリアがエピタキシャル層上またはエピタキシャル層の表層領域に形成された層に拡散し易くなる傾向がある。この点からは、エピタキシャル層の厚さは、例えば10μm以上であることが好ましい。また、エピタキシャル層の厚さは、例えば100μm以下であることができる。上記半導体試料のサイズは、特に限定されるものではなく、ライフタイム値の測定を行う測定装置に導入可能なサイズであればよい。
上記評価方法では、以下の詳述する方法によって上記半導体試料を加工してライフタイム測定用素子を作製し、この素子についてライフタイム値の測定を行う。
まず上記半導体試料のエピタキシャル層上またはエピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なり且つこのエピタキシャル層より低抵抗率の層を形成することによって、pn接合を有する積層構造を作製する。エピタキシャル層へのキャリア注入量を増加させる観点から、形成される層のシート抵抗が小さいこと(換言すればドーパント濃度が高いこと)が好ましく、例えば形成される層の単位面積当たりのドーパント濃度は1.0×1013atoms/cm2以上1.0×1017atoms/cm2以下であることが好ましい。
n+基板上にn−エピタキシャル層を有する構成の半導体試料については、形成される層はp+半導体であることができる。ここでの層の形成は、一形態ではCVD法によって行うことができ、エピタキシャル成長によって上記層を形成することがより好ましい。また、他の一形態では、半導体基板上のエピタキシャル層の表層領域にイオン注入を行うことにより、半導体基板上のエピタキシャル層の表層領域を上記層とすることができる。エピタキシャル層の厚さが保たれるという観点からは、CVD法が好ましい。上記層は、例えば半導体基板上のエピタキシャル層上にエピタキシャル成長によって形成されたp+半導体のエピタキシャル層であることができ、シリコンエピタキシャル層であることが好ましい。
一方、p+基板上にp−エピタキシャル層を有する構成の半導体試料については、形成される層はn+半導体であることができる。ここでの層の形成については、上記の通りである。上記層は、例えば半導体基板上のエピタキシャル層上にエピタキシャル成長によって形成されたn+半導体のエピタキシャル層であることができ、シリコンエピタキシャル層であることが好ましい。
その後、上記で作製されたpn接合を有する積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のpn接合ダイオードを含む単位セルが半導体基板上に形成される。パターニング処理は、公知の方法、例えばフォトリソグラフィとエッチングによって行うことができる。メサ構造は、順メサ構造であることが好ましい。順メサ構造とは、略台形の断面形状の上辺が下辺より短いメサ構造である。1つの単位セルに含まれるpn接合ダイオードの数は、2以上であり、数が多いほど好ましく、例えば3以上であることが好ましく、4以上であることがより好ましい。複数のpn接合ダイオードは、例えばメサ構造の側壁部の表面積Sとメサ構造の体積Vとの比(S/V)が1〜40cm−1の範囲で異なる複数のpn接合ダイオードであることができる。
また、単位セルは、エピタキシャル層のライフタイム値の測定を行うべき位置に少なくとも1つ形成すればよく、半導体基板上に形成される単位セルの総数は特に限定されるものではない。
上記のように評価対象の半導体試料を加工して作製された複数のライフタイム測定用素子を含む少なくとも1つの単位セルに対してライフタイム測定を行うことにより、この単位セルに含まれるpn接合ダイオードについて、それぞれライフタイム値を求めることができる。ライフタイム測定は、エピタキシャル層のライフタイム値の測定を行うべき位置に形成された単位セルについて行えばよく、ライフタイム測定を行う単位セルの数は特に限定されるものではない。ライフタイム値の測定は、pn接合ダイオードを用いてライフタイム測定を行うことができる公知の測定方法によって行うことができる。かかる測定方法としては、OCVD法、リバースリカバリ法、光学的な方法等を挙げることができる。
ライフタイム測定用素子にパルス電圧(順バイアス)を印加し、その後、回路のスイッチを開放する。回路が開放されるとライフタイム測定用素子には電流は流れないため、素子内に蓄積した過剰キャリアの再結合により、電極間で電圧波形が得られる。素子内部のキャリア密度によって、高レベル注入状態と低レベル注入状態で電圧傾斜が変化する。高レベル注入状態と低レベル注入状態は、電圧波形上の変曲点によって区別することができる。変曲点は、電圧波形を目視して、または公知の方法によるフィッティングによって、特定することができる。高レベル注入状態のキャリアライフタイムτHL、低レベル注入状態のキャリアライフタイムτLLは、それぞれ下記式(A)、(B)によって求めることができる。式(A)、(B)中、kはボルツマン係数、Tは温度、qは素電荷、Vは測定電圧、tは時間である。
こうして得られる近似直線の切片は、メサ構造の内部のライフタイム値τbulkの逆数であるため、この切片の値からτbulkを求めることができる。上記式(1)によれば、τbulkは、メサ構造の側壁部のキャリアの表面再結合速度νsが未知であっても算出することができる。また、上記近似直線の傾きは、下記式(1)中のメサ構造の側壁部のキャリアの表面再結合速度νsを含む項であるため、この傾きの値からメサ構造の側壁部のキャリアの表面再結合速度を求めることもできる。キャリアの拡散係数Dは文献既知の値を用いることができ、キャリアの拡散長Lは、既知の式:L=(Dτbulk)1/2を用いて計算することができる。
半導体試料として、以下の3種のシリコンエピタキシャルウェーハ(n型ウェーハA、n型ウェーハB、p型ウェーハC)を用意した。
n型ウェーハA、Bは、製造ロットが異なるn−エピタキシャル層およびn+単結晶シリコン基板にリンがドープされた直径200mmのn−/n+シリコンエピタキシャルウェーハである。
p型ウェーハCは、p−エピタキシャル層およびp+単結晶シリコン基板にボロンがドープされた直径200mmのp−/p+シリコンエピタキシャルウェーハである。
抵抗率および厚さは、n型ウェーハA、Bではエピタキシャル層が17.5Ωcmと40μm、基板が0.0015Ωcmと775μm、p型ウェーハCではエピタキシャル層が50Ωcmと40μm、基板が0.01Ωcmと775μmであった。
n型ウェーハA、Bの測定対象のエピタキシャル層の表面上には、抵抗率0.1Ωcm、厚さ2μm(単位面積当たりのドーパント濃度:5.6×1013atoms/cm2)のp+エピタキシャル層をCVD法により積層した。
p型ウェーハCの測定対象のエピタキシャル層の表面上には、抵抗率0.1Ωcm、厚さ2μm(単位面積当たりのドーパント濃度:1.6×1013atoms/cm2)のn+エピタキシャル層をCVD法により積層した。
以上により、2層のエピタキシャル層が積層された積層構造を有するウェーハA、B、Cを作製した。
各ウェーハにフォトリソグラフィおよびChemical Dry Etching(CDE)によってパターニング処理を施すことにより、図1に示す複数の単位セルを作製した。図1中、(a)には複数の単位セルが示され、(b)には各単位セルに形成された複数のpn接合ダイオードが示されている。複数のpn接合ダイオードの接合面積は、0.01cm2、0.04cm2、0.10cm2、0.81cm2であった。
その後、ウェーハA、Bについては、CVD法により形成したp+エピタキシャル層の表面に金を蒸着し、裏面の基板表面にはチタンを蒸着することにより、表裏面に電極層を設けた。ウェーハCについては、CVD法により形成したn+エピタキシャル層の表面にチタンを蒸着し、裏面の基板表面には金を蒸着することにより、表裏面に電極層を設けた。こうして作製されたライフタイム測定用素子の断面模式図を図2に示す。図2中、(a)はウェーハA、Bに形成されたライフタイム測定用素子の断面模式図であり、(b)はウェーハCに形成されたライフタイム測定用素子の断面模式図である。
上記で作製したライフタイム測定用素子の中央付近の単位セルについてOCVD測定を行った。OCVD測定で、ライフタイム測定用素子にパルス電圧(順バイアス)を印加し、その後、回路のスイッチを開放した。得られた電圧波形上の変曲点より時間が短い領域を高レベル注入状態、変曲点より時間が長い領域を低レベル注入状態と特定し、高レベル注入状態のキャリアライフタイムは先に示した式(A)により算出し、低レベル注入状態のキャリアライフタイムは先に示した式(B)により算出した。算出結果を表1に示す。
ウェーハA、B、Cについて、それぞれ表1に示したライフタイム値τeffの逆数とメサ構造の側壁部の表面積Sとメサ構造の体積Vとの比(S/V)をプロットし、最小二乗法により線形の近似直線を求めた。メサ構造の側壁部の表面積およびメサ構造の体積は、SEM等の顕微鏡観察およびSR測定に基づき決定されるメサ構造の全周長さまたは面積とエピタキシャル層の厚さとから算出した。プロットにより得られたグラフを近似直線とともに図3に示す。図3中、(a)はウェーハA、(B)はウェーハB、(c)はウェーハCについて得られたグラフである。
図3に示す近似直線の切片の逆数として、高レベル注入状態および低レベル注入状態の測定対象のエピタキシャル層のライフタイム値τbulkを求めた。メサ構造の側壁部のキャリアの表面再結合速度νsは、図3に示す近似直線の傾きと先に示した式(1)から求めた。キャリアの拡散係数D、キャリアの拡散長Lは、既知の式:L=(Dτbulk)1/2を用いて計算した。こうして求められたエピタキシャル層のライフタイム値およびメサ構造の側壁部のキャリアの表面再結合速度を表2に示す。
また、表2に示された高レベル注入状態のライフタイム値と低レベル注入状態のライフタイム値との違いに着目すると、ウェーハA、B、Cのすべてで高レベル注入状態の方が値が大きい。この結果は、再結合ライフタイムのキャリア注入量に対する文献(D.K Schroder, SEMICONDUCTOR MATERIAL AND DEVICE CHARACTERIZATION, 3rd Edition, WILEY INTERSCIENCE, (2006), pages 390-394)に記載の理論式の振る舞いと一致している。
表2に示された表面再結合速度については、ウェーハA、B、Cのすべてで、高レベル注入状態の方が値が小さい。この結果は、文献(S. J. Robinson et al., J. Appl. Phys. 78 (1995) 4740)で報告されている挙動と一致している。
Claims (8)
- 半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、pn接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のpn接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のpn接合ダイオードについてライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式(1)から、前記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法。
- 前記ライフタイム値の測定を、OCVD測定によって行うことを含む、請求項1に記載の半導体試料の評価方法。
- 前記積層構造に含まれる前記層を、CVD法によって形成することを含む、請求項1または2に記載の半導体試料の評価方法。
- 前記半導体基板はn+基板であり、
前記エピタキシャル層はn−エピタキシャル層であり、かつ
前記積層構造に含まれる前記層はp+半導体である、請求項1〜3のいずれか1項に記載の半導体試料の評価方法。 - 前記半導体基板はp+基板であり、
前記エピタキシャル層はp−エピタキシャル層であり、かつ
前記積層構造に含まれる前記層はn+半導体である、請求項1〜3のいずれか1項に記載の半導体試料の評価方法。 - 前記エピタキシャル層は、シリコンエピタキシャル層である、請求項1〜5のいずれか1項に記載の半導体試料の評価方法。
- 前記半導体基板は、単結晶シリコン基板である、請求項1〜6のいずれか1項に記載の半導体試料の評価方法。
- 前記半導体試料は、エピタキシャルウェーハである、請求項1〜7のいずれか1項に記載の半導体試料の評価方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03276659A (ja) * | 1990-03-26 | 1991-12-06 | Toshiba Corp | 4族半導体のキャリアライフタイム測定法 |
JP2007042950A (ja) * | 2005-08-04 | 2007-02-15 | Sumco Corp | エピタキシャル層の品質評価方法、soi層の品質評価方法、シリコンウェーハの製造方法 |
JP2014157889A (ja) * | 2013-02-15 | 2014-08-28 | Shin Etsu Handotai Co Ltd | シリコン基板の再結合ライフタイム測定方法 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03276659A (ja) * | 1990-03-26 | 1991-12-06 | Toshiba Corp | 4族半導体のキャリアライフタイム測定法 |
JP2007042950A (ja) * | 2005-08-04 | 2007-02-15 | Sumco Corp | エピタキシャル層の品質評価方法、soi層の品質評価方法、シリコンウェーハの製造方法 |
JP2014157889A (ja) * | 2013-02-15 | 2014-08-28 | Shin Etsu Handotai Co Ltd | シリコン基板の再結合ライフタイム測定方法 |
Non-Patent Citations (2)
Title |
---|
B. CORBETT: "Surface recombination in dry etched AlGaAs/GaAs double heterostructure p-i-n mesa diodes", APPL. PHYS. LETT., vol. 62, no. 1, JPN6022035620, 1993, US, pages 87 - 89, XP000334980, ISSN: 0004861615, DOI: 10.1063/1.108781 * |
D. MULATI: "Determination of Minority-Carrier Lifetime in Multicrystalline Silicon Solar Cells using Current Tra", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. Volume 38, Number 3A, JPN6022035621, 1999, JP, pages 1408 - 1411, ISSN: 0004861616 * |
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