JP2021035034A - 再構成可能階層積層型論理回路 - Google Patents

Abstract

【課題】［００３６］平面パターン上に形成した従来の全加算器では、ショートチャネル効果等によるムーアの法則の限界後も継続して全加算器の低コスト化を実現する手段は現状では存在しない。【解決手段】［００３７］多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴを直列に接続して実現した再構成可能階層積層型論理回路において、組み合わせ回路部分の上に前記組み合わせ回路の演算結果を記憶するメモリを積層し、複数種類の演算を演算結果を同一組み合わせ回路部分のゲートにフィードバックせずに実現する。これにより、大容量積層型ＮＡＮＤメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続して論理回路の低コスト化を実現する手段を提供することが可能になる。【選択図】図１

Description

階層積層型の論理回路に関する。

ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。

その結果ロジックＬＳＩの代表であるＭＰＵでは１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。

しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。

この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）である（文献２）。

ＳＧＴは１層のロジックＬＳＩに適用することが検討されているが、縦方向に積層すると容易に大容量化できるためＮＡＮＤフラッシュメモリの積層化に関する提案がなされた（文献３）。

当初提案された積層型ＮＡＮＤフラッシュメモリでは、１層ずつ独立したプロセスでメモリセルを製造する方式になっていたため、積層することにより大容量化できる半面、１ビット当たりのコストであるビットコストは安くならなかった。

その問題を解決するために提案されたのが多段積層縦型トランジスタ構造である（文献４、特許文献１）。この構造は、別名ＢｉＣＳ構造と呼ばれている。

これはゲート電極とゲート電極間の層間絶縁膜の積層をひとつの製造工程のセットとして、このセットを積層する層数だけ繰り返した後に、一括して基板の一番下までトレンチを形成し、積層数分だけまとめて同一の工程でメモリセルを形成する製造技術である。

多段積層縦型トランジスタ構造を導入することにより、積層することにより大容量化できるだけでなく、ビットコストを積層しない１層構造と比較して大幅に低減することが初めて可能になった。

この多段積層縦型トランジスタ構造はその後現在最も大容量化されているＮＡＮＤ型フラッシュメモリで本格的に導入された（文献５）。

現在までに９６層積層した積層型ＮＡＮＤフラッシュメモリが開発され、東芝メモリ、サムスン、Ｉｎｔｅｌ／Ｍｉｃｒｏｎが開発、製品化を進めている。

多段積層縦型トランジスタ構造を用いると積層数を増やすとともに大容量化されるだけでなくビットコストも安くなり低コスト化できる特徴がある。

つまり大容量メモリはムーアの法則による平面型トランジスタの微細化が限界に達した後も、多段積層縦型トランジスタ構造を用いて積層化を進めることにより、従来同様大容量化、低コスト化が実現できる可能性が高い。

今後製造技術等の進展により、数年単位で積層数を倍増させ、その結果従来同様に大容量化、低コスト化が推進できる。

それに対し大容量メモリと比較して複雑な回路構成を平面型のトランジスタと配線で形成している現在のロジックＬＳＩでは、トランジスタの微細化の限界後の大容量化、低コスト化、高速化を推進できる有力な候補はまだ提案されていない。
今後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段の提案が望まれている。特に、演算回路の基本となる全加算器の低コスト化が非常に重要だが、いまだ実現されていない。

特開２００９−４５１７、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐藤充、松岡泰之“不揮発性半導体記憶装置及びその製造方法”

文献１

Ｍ．Ｓａｋｏ ｅｔ ａｌ，”Ａ Ｌｏｗ−Ｐｏｗｅｒ ６４Ｇｂ ＭＬＣ ＮＡＮＤ−Ｆｌａｓｈ Ｍｅｍｏｒｙ ｉｎ １５ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．

発明が解決しようとしている課題

今後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段は現状では存在しない。

課題を解決するための手段

多段積層縦型トランジスタ構造を用いた積層型Ｆｅ−ＦＥＴを直列に接続して実現した再構成可能階層積層型論理回路において、組み合わせ回路部分の上に前記組み合わせ回路の演算結果を記憶するメモリを積層し、複数種類の演算を演算結果を同一組み合わせ回路部分のゲートにフィードバックせずに実現する。これにより、大容量積層型ＮＡＮＤメモリに用いられている製造技術を用いることによりショートチャネル効果等によるムーアの法則の限界後も、継続して論理回路の低コスト化を実現する手段を提供することが可能になる。

発明の効果

本発明によれば、今後も継続してロジックＬＳＩの大容量化、低コスト化、高速化を実現する手段を提供することが可能になる。

全てを平面パターン上で実現していた従来のロジックＬＳＩと比較して非常に小さな面積に論理回路を実現することができる。しかもその製造には多段積層縦型トランジスタ構造が使用できるため、その製造コストは従来の平面構造と比較して大幅に低減できる特徴がある。

発明を実施するための最良の方法

以下、図面を参照して、本発明に係る再構成可能階層積層型論理回路の一実施形態について説明する。

［第１実施形態］
（第１実施形態の構成）

以下本発明の１実施形態を図面を用いて説明する。図１は本発明の１実施形態の階層積層型論理回路（２段積層型６進カウンタ）のブロック図を示す。図２はその簡単な説明図を示す。同一構成の２個の６進カクンタを２段積層した場合を想定している。

入力信号は反転信号を含めて８種類、反転信号を含めないと４種類（１００−１０３）になる。出力信号は３種類、１段目は２００−２０３、２段目は２１１−２１３になる。図１では３種類の出力信号用に対応する積層型の組み合わせ回路を最下段に積層する。前記積層型の組み合わせ回路は２個の前記６進カウンタで時分割して共有する。

前記積層型の組み合わせ回路の上部に演算結果を記憶するためのメモリを積層する。一番左のＤｉ０用積層型の組み合わせ回路の上にはＤ１０の演算結果を記憶するメモリ、Ｄ２０の演算結果を記憶するメモリを積層する。

その上部には前記６進カクンタの他の出力Ｄｉ１、Ｄｉ２関連の演算結果を記憶するメモリを積層する。それぞれ制御信号１１０−１２１が入力される。その上に出力信号１６３に接続するための出力回路を設け、前記出力回路は制御信号１３０−１３７、１４０−１４２で制御する。

図３に図１の本発明の１実施形態の階層積層型論理回路（２段積層型６進カウンタ）の動作の特徴を示す。前記積層型の組み合わせ回路の演算結果は従来の論理回路と異なりゲートにフィードバックされず、ドレインから入力する構成になる。そのため従来の論理回路で問題になったフィードバック用信号の配線や複雑なセレクタ回路が不要になり、設計時間が短縮されるだけでなくパターン面積を大幅に低減できる特徴がある。図３では積層型６進カウンタの次にする演算に使う回路を前記階層積層型論理回路（２段積層型６進カウンタ）の横に配置した場合を示した。

図４に図１の本発明の１実施形態の階層積層型論理回路（２段積層型６進カウンタ）の具体的な回路図を示す。この例では２２段に積層した１６個のシリコン柱を用いてコンパクトで規則的な構成で回路を実現することができる。図中でトランジスタには強誘電体を用いたＦｅＦＥＴを使用する。ＦｅＦＥＴを通常のトランジスタと使用する場合はトランジスタをプログラムせず、ＦｅＦＥＴを入力信号に関係なく信号の通路に使用する場合には事前にプログラムする。プログラムされたＦｅＦＥＴを丸で囲んで示す。プログラムする位置により任意の再構成可能な論理回路を実現することができる。

前記積層型の組み合わせ回路の演算結果するメモリは４個のＦｅＦＥＴによって構成される。図５にメモリ部分の詳細な構成及びその前記積層型の組み合わせ回路の演算結果を前期メモリ部分に記億する動作を示す。

前記積層型の組み合わせ回路は通常１Ｖ程度の低電圧で動作して演算結果をメモリ部分のドレイン側に出力（０Ｖか１Ｖ）する。それを図示しないレベルシフト回路で０Ｖか２０Ｖに変換して、メモリへのプログラムを行うため、メモリの下段側のＦｅＦＥＴ５０６、５０８が接続されるゲート５０５にはプログラム電圧２０Ｖ、メモリの上段側のＦｅＦＥＴ５０５、５０７が接続されるゲート５０４には中間電圧１０Ｖを印加すると自動的にメモリ部分に前記演算結果が記憶される。

図６から図１０に前記図１の階層積層型論理回路（２段積層型６進カウンタ）の動作を示す。まず図６に示すように組み合わせ回路で論理を演算し、その結果をその上部のメモリ部分に記憶する。次に左側の組み合わせ回路の演算結果を中央と右側のメモリ部分にコピーする（図７）。次に中央の組み合わせ回路の演算結果を左側と右側のメモリ部分にコピーする（図８）。最後に右側の組み合わせ回路の演算結果を左側と中央のメモリ部分にコピーする（図９）。
その後次の６進カウンタの演算を新たな入力信号と前記メモリに記憶した情報を用いて行う（図１０）。

図１から図１０には本発明の１実施形態の階層積層型論理回路（２段積層型６進カウンタ）では最も構成が簡単な積層型６進カウンタの次にする演算に使う回路を前記階層積層型論理回路（２段積層型６進カウンタ）の横に配置した場合を示した。これの変形例２種類を図１１と図１２に示す。図１１では下層の組み合わせ回路部分を次に演算する内容（６進カウンタ以外の論理）に再プログラムして実現する。図１２では下層の組み合わせ回路部分を次に演算する内容（６進カウンタ以外の論理）を図に示すように予め分散して元の論理回路内に配置している。他に同じ機能を実現できる様々な変形例が考えられる。

図１３，１４に本発明の１実施形態の階層積層型論理回路を２段積層型６進カウンタ以外の論理回路で有る２段の全加算器に適用した図を示す。図１３はそのブロック図、図１４はその回路図を示している。

図１５から１７は本発明の１実施形態の階層積層型論理回路を実現するために必要な周辺回路部分の上面図と回路図を示す。図１５は本発明の１実施形態の階層積層型論理回路の上面図とそのそれに対応する基本単位の回路図、図１６は本発明の１実施形態の階層積層型論理回路の全体の上面図、図１７は本発明の１実施形態の階層積層型論理回路のワード線方向の構成図を示す。

実施形態の効果

以上の方式を用いることにより従来の平面型トランジスタを用いてロジックＬＳＩの組み合わせ回路を実現した場合（図１８）と比較して非常に小さいパターン面積、製造コストでロジックＬＳＩを実現できる。

変形例

本発明はこの実施例に限られるものではない。ＮＡＮＤアレイを実現するトランジスタとして強誘電体を用いたＦｅ−ＦＥＴの代わりに積層型の３Ｄフラッシュメモリに用いられるフローティングゲート型トランジスタやチャージトラップ型とランジスタを用いても良い。あるいはガラス材料の相転移を用いた１トランジスタ型ＰＲＡＭを用いても良い。１素子で情報を記憶する機能があるトランジスタなら本発明の構成要素として使用することができる。

第１の実施例では多段接続縦型トランジスを用いて縦方向にＮＡＮＤ論理を実現しているが（現在製品化が進められている３Ｄ ＮＡＮＤフラッシュメモリの基本的な方式）、広義のＢｉＣＳ技術を用いて縦方向に積層するがＮＡＮＤ論理を横方向に実現しても良い。その他本発明の趣旨を逸脱しない限り各種の変形が可能である。

本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）のブロック図である。 本発明にかかる２段積層型６進カウンタの動作説明図である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の動作の説明図である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の回路図である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）のプログラム方式の説明図である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の動作を示す図（その１）である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の動作を示す図（その２）である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の動作を示す図（その３）である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の動作を示す図（その４）である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の動作を示す図（その５）である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の第１の変形例のブロック図である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の第２の変形例のブロック図である。 本発明にかかる階層積層型論理回路（２段積層型全加算器）のブロック図である。 本発明にかかる階層積層型論理回路（２段積層型全加算器）の回路図である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の基本部分の上面図と回路図である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）の全体の上面図である。 本発明にかかる階層積層型論理回路（２段積層型６進カウンタ）のＷＬ方向の全体のブロック図である。 従来の再構成可能半導体論理回路の構成図である。

１０１−１０３・・・Ｄ用組み合わせ回路の入力信号、１１０−１２１・・・Ｄ用メモの入力信号、１３０−１３７・・・カラム選択信号、１４０−１４２・・・Ｄ用組み合わせ回路の選択信号、１５０−１５９・・・回路内内部ノード、１６０−１６３・・・２段積層型６進カウンタの出力信号、
２００−２０２・・・１段目６進カウンタの出力信号、２１０・・・２段目６進カウンタの入力信号、２１１−２１３・・・２段目６進カウンタの出力信号、
４０１−４０２・・・Ｄｉ１，Ｄｉ２，Ｄｉ３用回路、４１０−４１３・・・１００−１０３の反転信号、
５００−５０１・・・論理の入力信号、５０２−５０３・・・５００−５０１の反転信号、５０４−５０５・・・プログラム回路部分の入力信号、５０６−５０９・・・１個のメモリを構成する４個のＦｅＦＥＴ、５１０・・・１個のメモリを構成する４個のＦｅＦＥＴによる回路ブロック、
１１０１・・・２種類（現在、次）の論理を実現する組み合わせ回路、１１１１−１１１４・・・２種類（現在、次）の論理に用いられる、
１２０１−１２０３・・・分散配置された次に演算を行う回路、
１３００−１３０７・・・全加算器への入力信号、
１４００−１４１３・・・Ｃ演算回路への入力信号、１４５０−１４６３・・・Ｓ演算回路への入力信号、
１６００−１６０７・・・入出力信号、

Claims (5)

1. ディジタル情報をプログラム及び記憶する機能を有するトランジスタを直列に接続して実現した論理回路積層接続構造を有し、前記論理回路積層接続構造は論理回路を演算する部分と前記演算結果を記憶する部分によって構成され、前記論理回路を演算する部分と前記演算結果を記憶する部分は上下に積層され、前記論理回路の演算結果は前記論理回路のゲート入力にフィードバックしないことを特徴とする再構成可能階層積層型論理回路。
2. 前記請求項１記載の再構成可能階層積層型半導体論理回路において、前記論理回路を演算する部分は複数種類の異なるトランジスタで演算することを特徴とする再構成可能階層積層型論理回路。
3. 前記請求項１ないし２記載の再構成可能階層積層型半導体論理回路において、前記トランジスタを直列に接続して実現した前記論理回路積層接続構造は、半導体基板に対して垂直方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする再構成可能階層積層型論理回路。
4. 前記請求項１ないし２ないし３記載の再構成可能半導体論理回路において、前記トランジスタは強誘電体膜にディジタル情報を記憶するＦｅ−ＦＥＴを用いることを特徴とする再構成可能階層積層型論理回路。
5. 前記請求項１ないし２ないし３ないし４記載の再構成可能半導体論理回路において、前記トランジスタはゲート電極もしくはゲート絶縁膜に書き込まれた電荷を記憶するフラッシュメモリを用いることを特徴とする再構成可能階層積層型論理回路。