JP2021034525A

JP2021034525A - Semiconductor module

Info

Publication number: JP2021034525A
Application number: JP2019152345A
Authority: JP
Inventors: 真也岩崎; Shinya Iwasaki
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-08-22
Filing date: 2019-08-22
Publication date: 2021-03-01

Abstract

To suppress surge both when a first switching element is turned on, and when a second switching element is turned on.SOLUTION: A semiconductor module has a first semiconductor chip, a second semiconductor chip, and insulation resin encapsulating them. The semiconductor module has a P terminal, an O terminal and an N terminal projecting from a first lateral face of the insulation resin, and a first gate terminal, a first reference potential terminal, a second gate terminal and a second reference potential terminal projecting from a second lateral face of the insulation resin. When viewing in the thickness direction of the first semiconductor chip, the P terminal, the N terminal and the O terminal are arranged in this order on the first lateral face, and on the second lateral face, the first gate terminal, the first reference potential terminal, the second reference potential terminal and the second gate terminal are arranged in this order.SELECTED DRAWING: Figure 1

Description

本明細書に開示の技術は、半導体モジュールに関する。 The techniques disclosed herein relate to semiconductor modules.

特許文献１には、複数の半導体チップ（スイッチング素子）を内蔵する半導体モジュールが開示されている。図７は、特許文献１と略同様の構成を有する従来の半導体モジュールを示している。この半導体モジュールは、第１スイッチング素子１０１と第２スイッチング素子１０２を有している。図７において、破線で示されているのは、第１スイッチング素子１０１の上部に配置されている導電板１４１、及び、第２スイッチング素子１０２の上部に配置されている導電板１４２である。導電板１４１、１４２は、その下部のスイッチング素子のマイナス主電極（上部電極）に接続されている。また、図７の斜線ハッチングされている領域において、導電板１４１、１４２は、その下部の別の導電板に接続されている。図７の半導体モジュールは、Ｐ端子１１１と、Ｎ端子１１２と、Ｏ端子１１３を有している。Ｐ端子１１１は、第１スイッチング素子１０１のプラス主電極（下部電極）に接続されている。Ｎ端子１１２は、導電板１４２を介して第２スイッチング素子１０２のマイナス主電極（上部電極）に接続されている。Ｏ端子１１３は、第２スイッチング素子１０２のプラス主電極（下部電極）に接続されている。また、Ｏ端子１１３は、導電板１４１を介して第１スイッチング素子１０１のマイナス主電極（上部電極）に接続されている。Ｐ端子１１１、Ｎ端子１１２、Ｏ端子１１３は、各スイッチング素子１０１、１０２を封止する絶縁樹脂１２０から外側に突出している。絶縁樹脂１２０の第１側面１２１において、Ｐ端子１１１、Ｎ端子１１２、Ｏ端子１１３の順でこれらの端子が並んでいる。 Patent Document 1 discloses a semiconductor module containing a plurality of semiconductor chips (switching elements). FIG. 7 shows a conventional semiconductor module having substantially the same configuration as Patent Document 1. This semiconductor module has a first switching element 101 and a second switching element 102. In FIG. 7, what is shown by the broken line is the conductive plate 141 arranged on the upper part of the first switching element 101 and the conductive plate 142 arranged on the upper part of the second switching element 102. The conductive plates 141 and 142 are connected to the negative main electrode (upper electrode) of the switching element below the conductive plate 141 and 142. Further, in the shaded area of FIG. 7, the conductive plates 141 and 142 are connected to another conductive plate below the conductive plate 141 and 142. The semiconductor module of FIG. 7 has a P terminal 111, an N terminal 112, and an O terminal 113. The P terminal 111 is connected to the positive main electrode (lower electrode) of the first switching element 101. The N terminal 112 is connected to the negative main electrode (upper electrode) of the second switching element 102 via the conductive plate 142. The O terminal 113 is connected to the positive main electrode (lower electrode) of the second switching element 102. Further, the O terminal 113 is connected to the negative main electrode (upper electrode) of the first switching element 101 via the conductive plate 141. The P terminal 111, the N terminal 112, and the O terminal 113 project outward from the insulating resin 120 that seals the switching elements 101 and 102. On the first side surface 121 of the insulating resin 120, these terminals are arranged in the order of P terminal 111, N terminal 112, and O terminal 113.

また、図７の半導体モジュールは、第１スイッチング素子１０１及び第２スイッチング素子１０２に接続された複数の信号端子を有している。これらの信号端子には、第１スイッチング素子１０１のゲートに接続された第１ゲート端子１３２、第１スイッチング素子１０１の基準電位に接続された第１基準電位端子１３４、第２スイッチング素子１０２のゲートに接続された第２ゲート端子１３６、及び、第２スイッチング素子１０２の基準電位に接続された第２基準電位端子１３８が含まれる。第１側面１２１の反対側に位置する第２側面１２２から、第１ゲート端子１３２、第１基準電位端子１３４、第２ゲート端子１３６、及び、第２基準電位端子１３８が絶縁樹脂１２０の外側に突出している。 Further, the semiconductor module of FIG. 7 has a plurality of signal terminals connected to the first switching element 101 and the second switching element 102. These signal terminals include a first gate terminal 132 connected to the gate of the first switching element 101, a first reference potential terminal 134 connected to the reference potential of the first switching element 101, and a gate of the second switching element 102. A second gate terminal 136 connected to the second gate terminal 136 and a second reference potential terminal 138 connected to the reference potential of the second switching element 102 are included. From the second side surface 122 located on the opposite side of the first side surface 121, the first gate terminal 132, the first reference potential terminal 134, the second gate terminal 136, and the second reference potential terminal 138 are outside the insulating resin 120. It is protruding.

特開２０１５−１３０４６５号公報JP-A-2015-130465

図７の半導体モジュールでは、第２スイッチング素子１０２がターンオンするときに、第１スイッチング素子１０１がターンオンするときよりも、高いサージが発生し易いという問題があった。本明細書では、第１スイッチング素子がターンオンするときと第２スイッチング素子がターンオンするときの両方でサージを抑制することが可能な技術を提供する。 The semiconductor module of FIG. 7 has a problem that when the second switching element 102 turns on, a higher surge is more likely to occur than when the first switching element 101 turns on. The present specification provides a technique capable of suppressing a surge both when the first switching element is turned on and when the second switching element is turned on.

上述したように、図７の半導体モジュールでは、第１側面１２１において、Ｐ端子１１１、Ｎ端子１１２、Ｏ端子１１３の順でこれらの端子が並んでいる。また、図７の半導体モジュールでは、第２側面１２２において、第１ゲート端子１３２、第１基準電位端子１３４、第２ゲート端子１３６、第２基準電位端子１３８の順でこれらの端子が並んでいる。本願発明者は、これらの端子の配列の影響によって、第２スイッチング素子１０２がターンオンするときに高いサージが発生し易いことを発見した。以下に、詳細について説明する。 As described above, in the semiconductor module of FIG. 7, these terminals are arranged in the order of P terminal 111, N terminal 112, and O terminal 113 on the first side surface 121. Further, in the semiconductor module of FIG. 7, these terminals are arranged in the order of the first gate terminal 132, the first reference potential terminal 134, the second gate terminal 136, and the second reference potential terminal 138 on the second side surface 122. .. The inventor of the present application has discovered that a high surge is likely to occur when the second switching element 102 is turned on due to the influence of the arrangement of these terminals. The details will be described below.

第１スイッチング素子１０１をターンオンするときには、第１ゲート端子１３２と第１基準電位端子１３４の間に電圧を印加して、第１スイッチング素子１０１のゲートを充電する。このとき、図８の矢印１５０に示すように、第１ゲート端子１３２から第１基準電位端子１３４に向かう向きにゲート電流が流れる。矢印１５０に示すようにゲート電流が流れると、その電流ループの内側に磁界１６０が発生する。また、第１スイッチング素子１０１がターンオンすると、図８の矢印１５２に示すように、Ｐ端子１１１からＯ端子１１３に向かって主電流が流れる。矢印１５２に示すように主電流が流れると、その電流ループの内側に磁界１６２が発生する。磁界１６０と磁界１６２は互いに強め合う方向に作用するので、ゲート電流の経路（矢印１５０）と主電流の経路（矢印１５２）の間の相互インダクタンスが正の値となる。 When the first switching element 101 is turned on, a voltage is applied between the first gate terminal 132 and the first reference potential terminal 134 to charge the gate of the first switching element 101. At this time, as shown by the arrow 150 in FIG. 8, the gate current flows in the direction from the first gate terminal 132 toward the first reference potential terminal 134. When a gate current flows as shown by arrow 150, a magnetic field 160 is generated inside the current loop. Further, when the first switching element 101 is turned on, a main current flows from the P terminal 111 to the O terminal 113 as shown by the arrow 152 in FIG. When the main current flows as shown by arrow 152, a magnetic field 162 is generated inside the current loop. Since the magnetic field 160 and the magnetic field 162 act in the direction of strengthening each other, the mutual inductance between the gate current path (arrow 150) and the main current path (arrow 152) becomes a positive value.

第２スイッチング素子１０２をターンオンするときには、第２ゲート端子１３６と第２基準電位端子１３８の間に電圧を印加して、第２スイッチング素子１０２のゲートを充電する。このとき、図９の矢印１５４に示すように、第２ゲート端子１３６から第２基準電位端子１３８に向かう向きにゲート電流が流れる。矢印１５４に示すようにゲート電流が流れると、その電流ループの内側に磁界１６４が発生する。また、第２スイッチング素子１０２がターンオンすると、図９の矢印１５６に示すように、Ｏ端子１１３からＮ端子１１２に向かって主電流が流れる。矢印１５６に示すように主電流が流れると、その電流ループの内側に磁界１６６が発生する。磁界１６４と磁界１６６は互いに弱め合う方向に作用するので、ゲート電流の経路（矢印１５４）と主電流の経路（矢印１５６）の間の相互インダクタンスが負の値となる。 When the second switching element 102 is turned on, a voltage is applied between the second gate terminal 136 and the second reference potential terminal 138 to charge the gate of the second switching element 102. At this time, as shown by the arrow 154 in FIG. 9, the gate current flows in the direction from the second gate terminal 136 to the second reference potential terminal 138. When a gate current flows as shown by arrow 154, a magnetic field 164 is generated inside the current loop. Further, when the second switching element 102 is turned on, a main current flows from the O terminal 113 to the N terminal 112 as shown by an arrow 156 in FIG. When the main current flows as shown by the arrow 156, a magnetic field 166 is generated inside the current loop. Since the magnetic field 164 and the magnetic field 166 act in the directions of weakening each other, the mutual inductance between the gate current path (arrow 154) and the main current path (arrow 156) becomes a negative value.

以上に説明したように、第１スイッチング素子１０１がターンオンするときにはゲート電流の経路と主電流の経路の間の相互インダクタンスが正の値となるのに対し、第２スイッチング素子１０２がターンオンするときにはゲート電流の経路と主電流の経路の間の相互インダクタンスが負の値となる。このため、第２スイッチング素子では、第１スイッチング素子よりも、ターンオン時にサージが発生し易い。本明細書では、第２スイッチング素子で生じるサージを抑制するために、以下の半導体モジュールを提案する。 As described above, the mutual inductance between the gate current path and the main current path becomes a positive value when the first switching element 101 turns on, whereas the gate when the second switching element 102 turns on. The mutual inductance between the current path and the main current path has a negative value. Therefore, the second switching element is more likely to generate a surge at turn-on than the first switching element. In this specification, the following semiconductor modules are proposed in order to suppress the surge generated in the second switching element.

本明細書が開示する半導体モジュールは、Ｐ配線部材と、第１半導体チップと、Ｏ配線部材と、第２半導体チップと、絶縁樹脂を有する。前記Ｐ配線部材は、第１搭載部を備える。前記第１半導体チップは、第１スイッチング素子を内蔵する第１半導体基板と、前記第１半導体基板の上面に設けられた第１マイナス主電極と、前記第１半導体基板の下面に設けられた第１プラス主電極と、前記第１半導体基板の前記上面に設けられた第１ゲート電極と、前記第１半導体基板の前記上面に設けられた第１基準電位電極を備えている。前記第１プラス主電極が前記第１搭載部の上面に接続されている。前記Ｏ配線部材は、第２搭載部と、前記第２搭載部と前記第１マイナス主電極とを接続する接続部を備える。前記第２半導体チップは、第２スイッチング素子を内蔵する第２半導体基板と、前記第２半導体基板の上面に設けられた第２マイナス主電極と、前記第２半導体基板の下面に設けられた第２プラス主電極と、前記第２半導体基板の前記上面に設けられた第２ゲート電極と、前記第２半導体基板の前記上面に設けられた第２基準電位電極を備える。前記第２プラス主電極が前記第２搭載部の上面に接続されている。前記絶縁樹脂は、前記第１搭載部、前記第１半導体チップ、前記第２搭載部、及び、前記第２半導体チップを封止している。前記絶縁樹脂が、第１側面と、前記第１側面の反対側に位置する第２側面を有する。前記Ｐ配線部材が、前記第１搭載部に接続されているとともにその一部が前記第１側面から前記絶縁樹脂の外部に突出するＰ端子を有する。前記Ｏ配線部材が、前記第２搭載部に接続されているとともにその一部が前記第１側面から前記絶縁樹脂の外部に突出するＯ端子を有する。前記半導体モジュールが、前記第２マイナス主電極に接続されているとともにその一部が前記第１側面から前記絶縁樹脂の外部に突出するＮ端子と、前記第１ゲート電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第１ゲート端子と、前記第１基準電位電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第１基準電位端子と、前記第２ゲート電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第２ゲート端子と、前記第２基準電位電極に接続されているとともにその一部が前記第２側面から前記絶縁樹脂の外部に突出する第２基準電位端子をさらに有する。前記第１半導体チップの厚み方向に沿って見たときに、前記第１側面において、前記Ｐ端子、前記Ｎ端子、前記Ｏ端子の順にこれらの端子が並んでいる。前記第１半導体チップの厚み方向に沿って見たときに、前記第２側面において、前記Ｐ端子から前記Ｏ端子に向かう向きに、前記第１ゲート端子、前記第１基準電位端子、前記第２基準電位端子、前記第２ゲート端子の順にこれらの端子が並んでいる。 The semiconductor module disclosed in the present specification includes a P wiring member, a first semiconductor chip, an O wiring member, a second semiconductor chip, and an insulating resin. The P wiring member includes a first mounting portion. The first semiconductor chip includes a first semiconductor substrate containing a first switching element, a first negative main electrode provided on the upper surface of the first semiconductor substrate, and a first negative electrode provided on the lower surface of the first semiconductor substrate. It includes a 1-plus main electrode, a first gate electrode provided on the upper surface of the first semiconductor substrate, and a first reference potential electrode provided on the upper surface of the first semiconductor substrate. The first positive main electrode is connected to the upper surface of the first mounting portion. The O wiring member includes a second mounting portion, and a connecting portion for connecting the second mounting portion and the first minus main electrode. The second semiconductor chip includes a second semiconductor substrate containing a second switching element, a second negative electrode provided on the upper surface of the second semiconductor substrate, and a second negative electrode provided on the lower surface of the second semiconductor substrate. It includes a 2-plus main electrode, a second gate electrode provided on the upper surface of the second semiconductor substrate, and a second reference potential electrode provided on the upper surface of the second semiconductor substrate. The second positive main electrode is connected to the upper surface of the second mounting portion. The insulating resin seals the first mounting portion, the first semiconductor chip, the second mounting portion, and the second semiconductor chip. The insulating resin has a first side surface and a second side surface located on the opposite side of the first side surface. The P wiring member is connected to the first mounting portion and has a P terminal in which a part thereof projects from the first side surface to the outside of the insulating resin. The O wiring member is connected to the second mounting portion and has an O terminal in which a part thereof projects from the first side surface to the outside of the insulating resin. The semiconductor module is connected to the second negative main electrode and a part thereof is connected to the N terminal protruding from the first side surface to the outside of the insulating resin and the first gate electrode. A part is connected to the first gate terminal protruding from the second side surface to the outside of the insulating resin and the first reference potential electrode, and a part thereof protrudes from the second side surface to the outside of the insulating resin. The first reference potential terminal is connected to the second gate electrode, and a part thereof is connected to the second reference potential electrode and a second gate terminal that projects from the second side surface to the outside of the insulating resin. Further, a part thereof has a second reference potential terminal protruding from the second side surface to the outside of the insulating resin. When viewed along the thickness direction of the first semiconductor chip, these terminals are arranged in the order of the P terminal, the N terminal, and the O terminal on the first side surface. When viewed along the thickness direction of the first semiconductor chip, the first gate terminal, the first reference potential terminal, and the second reference potential terminal are oriented in the direction from the P terminal to the O terminal on the second side surface. These terminals are arranged in the order of the reference potential terminal and the second gate terminal.

この半導体モジュールでは、第２側面において、第１ゲート端子、第１基準電位端子、第２基準電位端子、第２ゲート端子の順でこれらの端子が並んでいる。すなわち、従来の半導体モジュールと比べて、第２基準電位端子と第２ゲート端子の位置が入れ替わっている。この構造では、第２スイッチング素子がターンオンするときにおいて、ゲート電流の経路と主電流の経路の間の相互インダクタンスが正の値となり、サージが生じ難い。すなわち、この半導体モジュールでは、第１スイッチング素子がターンオンするときと第２スイッチング素子がターンオンするときの両方でサージを抑制することができる。 In this semiconductor module, these terminals are arranged in the order of the first gate terminal, the first reference potential terminal, the second reference potential terminal, and the second gate terminal on the second side surface. That is, the positions of the second reference potential terminal and the second gate terminal are interchanged as compared with the conventional semiconductor module. In this structure, when the second switching element is turned on, the mutual inductance between the gate current path and the main current path becomes a positive value, and a surge is unlikely to occur. That is, in this semiconductor module, surge can be suppressed both when the first switching element is turned on and when the second switching element is turned on.

実施形態の半導体モジュールの平面図。Top view of the semiconductor module of the embodiment. 実施形態の半導体モジュールの回路図。The circuit diagram of the semiconductor module of an embodiment. 実施形態の半導体モジュールの平面図。Top view of the semiconductor module of the embodiment. 実施形態の半導体モジュールの平面図。Top view of the semiconductor module of the embodiment. 変形例の半導体モジュールの平面図。Top view of the semiconductor module of the modified example. 変形例の半導体モジュールの平面図。Top view of the semiconductor module of the modified example. 従来の半導体モジュールの平面図。Top view of a conventional semiconductor module. 従来の半導体モジュールの平面図。Top view of a conventional semiconductor module. 従来の半導体モジュールの平面図。Top view of a conventional semiconductor module.

図１は、実施形態の半導体モジュール１０を示している。半導体モジュール１０は、半導体チップ２１〜２４を内蔵している。図１のｚ方向（紙面に対して垂直な方向）は、半導体チップ２１〜２４の厚み方向を示している。以下では、ｚ方向のプラス側（手前側）を上側といい、ｚ方向マイナス側（奥側）を下側という。また、図１のｘ方向は、ｚ方向に対して垂直な方向であり、図１のｙ方向は、ｚ方向及びｘ方向に対して垂直な方向である。図１に示すように、半導体モジュール１０は、複数の配線部材に接続された半導体チップ２１〜２４を絶縁樹脂２０で封止した構造を備えている。 FIG. 1 shows the semiconductor module 10 of the embodiment. The semiconductor module 10 contains semiconductor chips 21 to 24. The z direction (direction perpendicular to the paper surface) in FIG. 1 indicates the thickness direction of the semiconductor chips 21 to 24. In the following, the plus side (front side) in the z direction is referred to as the upper side, and the minus side (back side) in the z direction is referred to as the lower side. Further, the x direction in FIG. 1 is a direction perpendicular to the z direction, and the y direction in FIG. 1 is a direction perpendicular to the z direction and the x direction. As shown in FIG. 1, the semiconductor module 10 has a structure in which semiconductor chips 21 to 24 connected to a plurality of wiring members are sealed with an insulating resin 20.

半導体チップ２１は、ＩＧＢＴ２１ｉ（insulated gate bipolar transistor）を内蔵している。半導体チップ２２は、ＩＧＢＴ２２ｉを内蔵している。半導体チップ２３は、ダイオード２３ｄを内蔵している。半導体チップ２４は、ダイオード２４ｄを内蔵している。図２は、半導体モジュール１０の等価回路を示している。図２に示すように、ＩＧＢＴ２１ｉとダイオード２３ｄが並列に接続されている。ＩＧＢＴ２１ｉのコレクタがダイオード２３ｄのカソードに接続されており、ＩＧＢＴ２１ｉのエミッタがダイオード２３ｄのアノードに接続されている。また、ＩＧＢＴ２２ｉとダイオード２４ｄが並列に接続されている。ＩＧＢＴ２２ｉのコレクタがダイオード２４ｄのカソードに接続されており、ＩＧＢＴ２２ｉのエミッタがダイオード２４ｄのアノードに接続されている。ＩＧＢＴ２１ｉとＩＧＢＴ２２ｉは、Ｐ端子１１とＮ端子１２の間に直列に接続されている。ＩＧＢＴ２１ｉのエミッタとＩＧＢＴ２２ｉのコレクタの間の配線に対して、Ｏ端子１３が接続されている。図２に示す回路は、ＤＣ−ＤＣコンバータ回路やインバータ回路の一部として用いられる。図１に示す各配線部材（金属部材）は、図２に示す回路を構成するように半導体チップ２１〜２４に接続されている。 The semiconductor chip 21 has a built-in IGBT 21i (insulated gate bipolar transistor). The semiconductor chip 22 has a built-in IGBT 22i. The semiconductor chip 23 has a built-in diode 23d. The semiconductor chip 24 has a built-in diode 24d. FIG. 2 shows an equivalent circuit of the semiconductor module 10. As shown in FIG. 2, the IGBT 21i and the diode 23d are connected in parallel. The collector of the IGBT 21i is connected to the cathode of the diode 23d, and the emitter of the IGBT 21i is connected to the anode of the diode 23d. Further, the IGBT 22i and the diode 24d are connected in parallel. The collector of the IGBT 22i is connected to the cathode of the diode 24d, and the emitter of the IGBT 22i is connected to the anode of the diode 24d. The IGBT 21i and the IGBT 22i are connected in series between the P terminal 11 and the N terminal 12. The O terminal 13 is connected to the wiring between the emitter of the IGBT 21i and the collector of the IGBT 22i. The circuit shown in FIG. 2 is used as a part of a DC-DC converter circuit or an inverter circuit. Each wiring member (metal member) shown in FIG. 1 is connected to semiconductor chips 21 to 24 so as to form the circuit shown in FIG.

図１に示すように、半導体チップ２１は、配線部材５０の上面に実装されている。配線部材５０は、搭載部５０ａとＰ端子１１を有している。搭載部５０ａは、平板状の部分である。搭載部５０ａの上面に、半導体チップ２１、２３が搭載されている。Ｐ端子１１は、搭載部５０ａからｙ方向に伸びる端子である。 As shown in FIG. 1, the semiconductor chip 21 is mounted on the upper surface of the wiring member 50. The wiring member 50 has a mounting portion 50a and a P terminal 11. The mounting portion 50a is a flat plate-shaped portion. The semiconductor chips 21 and 23 are mounted on the upper surface of the mounting portion 50a. The P terminal 11 is a terminal extending in the y direction from the mounting portion 50a.

図１に示すように、半導体チップ２１は、半導体基板２１ａ、エミッタ電極２１ｂ、複数の信号電極パッド、及び、コレクタ電極（図示省略）を有している。エミッタ電極２１ｂは、ＩＧＢＴ２１ｉのエミッタに接続されており、半導体基板２１ａの上面に設けられている。コレクタ電極は、ＩＧＢＴ２１ｉのコレクタに接続されており、半導体基板２１ａの下面の全域を覆っている。コレクタ電極は、はんだによって搭載部５０ａの上面に接続されている。したがって、図２に示すように、ＩＧＢＴ２１ｉのコレクタ（Ｃｏ）は、Ｐ端子１１に接続されている。図１に示すように、複数の信号電極パッドは、半導体基板２１ａの上面のエミッタ電極２１ｂの隣に設けられている。複数の信号電極パッドは、第１ケルビンエミッタ電極パッド２１ｋ１、ゲート電極パッド２１ｇ、及び、第２ケルビンエミッタ電極パッド２１ｋ２を有している。ゲート電極パッド２１ｇは、ＩＧＢＴ２１ｉのゲートに接続されている。ケルビンエミッタ電極パッド２１ｋ１、２１ｋ２は、ＩＧＢＴ２１ｉのエミッタに接続されている。すなわち、第１ケルビンエミッタ電極パッド２１ｋ１と第２ケルビンエミッタ電極パッド２１ｋ２は同電位である。ゲート電極パッド２１ｇは、第１ケルビンエミッタ電極パッド２１ｋ１と第２ケルビンエミッタ電極パッド２１ｋ２の間に配置されている。 As shown in FIG. 1, the semiconductor chip 21 has a semiconductor substrate 21a, an emitter electrode 21b, a plurality of signal electrode pads, and a collector electrode (not shown). The emitter electrode 21b is connected to the emitter of the IGBT 21i and is provided on the upper surface of the semiconductor substrate 21a. The collector electrode is connected to the collector of the IGBT 21i and covers the entire lower surface of the semiconductor substrate 21a. The collector electrode is connected to the upper surface of the mounting portion 50a by solder. Therefore, as shown in FIG. 2, the collector (Co) of the IGBT 21i is connected to the P terminal 11. As shown in FIG. 1, a plurality of signal electrode pads are provided next to the emitter electrode 21b on the upper surface of the semiconductor substrate 21a. The plurality of signal electrode pads include a first Kelvin emitter electrode pad 21k1, a gate electrode pad 21g, and a second Kelvin emitter electrode pad 21k2. The gate electrode pad 21g is connected to the gate of the IGBT 21i. The Kelvin emitter electrode pads 21k1 and 21k2 are connected to the emitter of the IGBT 21i. That is, the first Kelvin emitter electrode pad 21k1 and the second Kelvin emitter electrode pad 21k2 have the same potential. The gate electrode pad 21g is arranged between the first Kelvin emitter electrode pad 21k1 and the second Kelvin emitter electrode pad 21k2.

図１に示すように、半導体チップ２３は、半導体基板２３ａ、アノード電極２３ｂ、及び、カソード電極（図示省略）を有している。アノード電極２３ｂは、ダイオード２３ｄのアノードに接続されており、半導体基板２３ａの上面に設けられている。カソード電極は、ダイオード２３ｄのカソードに接続されており、半導体基板２３ａの下面の全域を覆っている。カソード電極は、はんだによって搭載部５０ａの上面に接続されている。したがって、図２に示すように、ダイオード２３ｄのカソード（Ｃａ）は、ＩＧＢＴ２１ｉのコレクタ（Ｃｏ）とＰ端子１１に接続されている。 As shown in FIG. 1, the semiconductor chip 23 has a semiconductor substrate 23a, an anode electrode 23b, and a cathode electrode (not shown). The anode electrode 23b is connected to the anode of the diode 23d and is provided on the upper surface of the semiconductor substrate 23a. The cathode electrode is connected to the cathode of the diode 23d and covers the entire lower surface of the semiconductor substrate 23a. The cathode electrode is connected to the upper surface of the mounting portion 50a by solder. Therefore, as shown in FIG. 2, the cathode (Ca) of the diode 23d is connected to the collector (Co) of the IGBT 21i and the P terminal 11.

図１に示すように、搭載部５０ａに対してｙ方向に間隔を隔てた位置に、複数の信号端子３０が設けられている。複数の信号端子３０は、搭載部５０ａを挟んでＰ端子１１とは反対側に配置されている。複数の信号端子３０は、ｙ方向に長く伸びている。複数の信号端子３０は、間隔を開けてｘ方向に配列されている。各信号端子３０は、ボンディングワイヤによって対応する信号電極パッド（半導体チップ２１の上面に設けられた信号電極パッド）に接続されている。複数の信号端子３０は、ゲート端子３２とケルビンエミッタ端子３４を有している。ゲート端子３２は、ボンディングワイヤによってゲート電極パッド２１ｇに接続されている。したがって、図２に示すように、ゲート端子３２は、ＩＧＢＴ２１ｉのゲートに接続されている。図１に示すように、ケルビンエミッタ端子３４は、ボンディングワイヤによって第１ケルビンエミッタ電極パッド２１ｋ１に接続されている。したがって、図２に示すように、ケルビンエミッタ端子３４は、ＩＧＢＴ２１ｉのエミッタに接続されている。図１に示すように、第２ケルビンエミッタ電極パッド２１ｋ２には、ボンディングワイヤが接続されていない。 As shown in FIG. 1, a plurality of signal terminals 30 are provided at positions spaced apart from the mounting portion 50a in the y direction. The plurality of signal terminals 30 are arranged on the side opposite to the P terminal 11 with the mounting portion 50a interposed therebetween. The plurality of signal terminals 30 extend long in the y direction. The plurality of signal terminals 30 are arranged in the x direction at intervals. Each signal terminal 30 is connected to a corresponding signal electrode pad (signal electrode pad provided on the upper surface of the semiconductor chip 21) by a bonding wire. The plurality of signal terminals 30 have a gate terminal 32 and a Kelvin emitter terminal 34. The gate terminal 32 is connected to the gate electrode pad 21g by a bonding wire. Therefore, as shown in FIG. 2, the gate terminal 32 is connected to the gate of the IGBT 21i. As shown in FIG. 1, the Kelvin emitter terminal 34 is connected to the first Kelvin emitter electrode pad 21k1 by a bonding wire. Therefore, as shown in FIG. 2, the Kelvin emitter terminal 34 is connected to the emitter of the IGBT 21i. As shown in FIG. 1, the bonding wire is not connected to the second Kelvin emitter electrode pad 21k2.

図１において破線で示す配線部材５４は、半導体チップ２１、２３の上部に配置されている。配線部材５４の下面は、エミッタ電極２１ｂ及びアノード電極２３ｂに対して、はんだによって接続されている。 The wiring member 54 shown by the broken line in FIG. 1 is arranged above the semiconductor chips 21 and 23. The lower surface of the wiring member 54 is connected to the emitter electrode 21b and the anode electrode 23b by solder.

図１に示すように、半導体チップ２２は、配線部材５２の上面に実装されている。配線部材５２は、搭載部５２ａとＯ端子１３を有している。搭載部５２ａは、平板状の部分である。搭載部５２ａの上面に、半導体チップ２２が搭載されている。Ｏ端子１３は、搭載部５２ａからｙ方向に伸びる端子である。Ｏ端子１３は、Ｐ端子１１と略平行に伸びている。 As shown in FIG. 1, the semiconductor chip 22 is mounted on the upper surface of the wiring member 52. The wiring member 52 has a mounting portion 52a and an O terminal 13. The mounting portion 52a is a flat plate-shaped portion. The semiconductor chip 22 is mounted on the upper surface of the mounting portion 52a. The O terminal 13 is a terminal extending in the y direction from the mounting portion 52a. The O terminal 13 extends substantially parallel to the P terminal 11.

図１に示すように、半導体チップ２２は、半導体基板２２ａ、エミッタ電極２２ｂ、複数の信号電極パッド、及び、コレクタ電極（図示省略）を有している。エミッタ電極２２ｂは、ＩＧＢＴ２２ｉのエミッタに接続されており、半導体基板２２ａの上面に設けられている。コレクタ電極は、ＩＧＢＴ２２ｉのコレクタに接続されており、半導体基板２２ａの下面の全域を覆っている。コレクタ電極は、はんだによって搭載部５２ａの上面に接続されている。したがって、図２に示すように、ＩＧＢＴ２２ｉのコレクタ（Ｃｏ）は、Ｏ端子１３に接続されている。図１に示すように、複数の信号電極パッドは、半導体基板２２ａの上面のエミッタ電極２２ｂの隣に設けられている。複数の信号電極パッドは、第１ケルビンエミッタ電極パッド２２ｋ１、ゲート電極パッド２２ｇ、及び、第２ケルビンエミッタ電極パッド２２ｋ２を有している。ゲート電極パッド２２ｇは、ＩＧＢＴ２２ｉのゲートに接続されている。ケルビンエミッタ電極パッド２２ｋ１、２２ｋ２は、ＩＧＢＴ２２ｉのエミッタに接続されている。すなわち、第１ケルビンエミッタ電極パッド２２ｋ１と第２ケルビンエミッタ電極パッド２２ｋ２は同電位である。ゲート電極パッド２２ｇは、第１ケルビンエミッタ電極パッド２２ｋ１と第２ケルビンエミッタ電極パッド２２ｋ２の間に配置されている。 As shown in FIG. 1, the semiconductor chip 22 has a semiconductor substrate 22a, an emitter electrode 22b, a plurality of signal electrode pads, and a collector electrode (not shown). The emitter electrode 22b is connected to the emitter of the IGBT 22i and is provided on the upper surface of the semiconductor substrate 22a. The collector electrode is connected to the collector of the IGBT 22i and covers the entire lower surface of the semiconductor substrate 22a. The collector electrode is connected to the upper surface of the mounting portion 52a by solder. Therefore, as shown in FIG. 2, the collector (Co) of the IGBT 22i is connected to the O terminal 13. As shown in FIG. 1, a plurality of signal electrode pads are provided next to the emitter electrode 22b on the upper surface of the semiconductor substrate 22a. The plurality of signal electrode pads include a first Kelvin emitter electrode pad 22k1, a gate electrode pad 22g, and a second Kelvin emitter electrode pad 22k2. The gate electrode pad 22g is connected to the gate of the IGBT 22i. The Kelvin emitter electrode pads 22k1 and 22k2 are connected to the emitter of the IGBT 22i. That is, the first Kelvin emitter electrode pad 22k1 and the second Kelvin emitter electrode pad 22k2 have the same potential. The gate electrode pad 22g is arranged between the first Kelvin emitter electrode pad 22k1 and the second Kelvin emitter electrode pad 22k2.

図１に示すように、半導体チップ２４は、半導体基板２４ａ、アノード電極２４ｂ、及び、カソード電極（図示省略）を有している。アノード電極２４ｂは、ダイオード２４ｄのアノードに接続されており、半導体基板２４ａの上面に設けられている。カソード電極は、ダイオード２４ｄのカソードに接続されており、半導体基板２４ａの下面の全域を覆っている。カソード電極は、はんだによって搭載部５２ａの上面に接続されている。したがって、図２に示すように、ダイオード２４ｄのカソード（Ｃａ）は、ＩＧＢＴ２２ｉのコレクタ（Ｃｏ）とＯ端子１３に接続されている。 As shown in FIG. 1, the semiconductor chip 24 has a semiconductor substrate 24a, an anode electrode 24b, and a cathode electrode (not shown). The anode electrode 24b is connected to the anode of the diode 24d and is provided on the upper surface of the semiconductor substrate 24a. The cathode electrode is connected to the cathode of the diode 24d and covers the entire lower surface of the semiconductor substrate 24a. The cathode electrode is connected to the upper surface of the mounting portion 52a by solder. Therefore, as shown in FIG. 2, the cathode (Ca) of the diode 24d is connected to the collector (Co) of the IGBT 22i and the O terminal 13.

図１に示すように、搭載部５２ａに対してｙ方向に間隔を隔てた位置に、複数の信号端子３１が設けられている。複数の信号端子３１は、搭載部５２ａを挟んでＯ端子１３とは反対側に配置されている。複数の信号端子３１は、ｙ方向に長く伸びている。複数の信号端子３１は、間隔を開けてｘ方向に配列されている。各信号端子３１は、ボンディングワイヤによって対応する信号電極パッド（半導体チップ２２の上面に設けられた信号電極パッド）に接続されている。複数の信号端子３１は、ケルビンエミッタ端子３６とゲート端子３８を有している。ケルビンエミッタ端子３６は、ボンディングワイヤによって第２ケルビンエミッタ電極パッド２２ｋ２に接続されている。したがって、図２に示すように、ケルビンエミッタ端子３６は、ＩＧＢＴ２２ｉのエミッタに接続されている。図１に示すように、ゲート端子３８は、ボンディングワイヤによってゲート電極パッド２２ｇに接続されている。したがって、図２に示すように、ゲート端子３８は、ＩＧＢＴ２２ｉのゲートに接続されている。図１に示すように、第１ケルビンエミッタ電極パッド２２ｋ１には、ボンディングワイヤが接続されていない。 As shown in FIG. 1, a plurality of signal terminals 31 are provided at positions spaced apart from the mounting portion 52a in the y direction. The plurality of signal terminals 31 are arranged on the side opposite to the O terminal 13 with the mounting portion 52a interposed therebetween. The plurality of signal terminals 31 extend long in the y direction. The plurality of signal terminals 31 are arranged in the x direction at intervals. Each signal terminal 31 is connected to a corresponding signal electrode pad (signal electrode pad provided on the upper surface of the semiconductor chip 22) by a bonding wire. The plurality of signal terminals 31 have a Kelvin emitter terminal 36 and a gate terminal 38. The Kelvin emitter terminal 36 is connected to the second Kelvin emitter electrode pad 22k2 by a bonding wire. Therefore, as shown in FIG. 2, the Kelvin emitter terminal 36 is connected to the emitter of the IGBT 22i. As shown in FIG. 1, the gate terminal 38 is connected to the gate electrode pad 22g by a bonding wire. Therefore, as shown in FIG. 2, the gate terminal 38 is connected to the gate of the IGBT 22i. As shown in FIG. 1, the bonding wire is not connected to the first Kelvin emitter electrode pad 22k1.

図１において破線で示す配線部材５６は、半導体チップ２２、２４の上部に配置されている。配線部材５６の下面は、エミッタ電極２２ｂ及びアノード電極２４ｂに対して、はんだによって接続されている。 The wiring member 56 shown by the broken line in FIG. 1 is arranged above the semiconductor chips 22 and 24. The lower surface of the wiring member 56 is connected to the emitter electrode 22b and the anode electrode 24b by solder.

図１に示すように、配線部材５４は、半導体チップ２１の近傍から半導体チップ２２側に伸びる延出部５４ａを有している。配線部材５２は、半導体チップ２２の近傍から半導体チップ２１側に伸びる延出部５２ｂを有している。延出部５４ａは延出部５２ｂと重なっている。延出部５４ａと延出部５２ｂとが重なっている範囲内の領域６０（斜線でハッチングされた領域）において、延出部５４ａは延出部５２ｂに接続されている。したがって、図２に示すように、Ｏ端子１３は、エミッタ電極２１ｂ及びアノード電極２３ｂに接続されている。 As shown in FIG. 1, the wiring member 54 has an extending portion 54a extending from the vicinity of the semiconductor chip 21 toward the semiconductor chip 22 side. The wiring member 52 has an extending portion 52b extending from the vicinity of the semiconductor chip 22 toward the semiconductor chip 21 side. The extension portion 54a overlaps with the extension portion 52b. In the region 60 (the region hatched by the diagonal line) within the range where the extension portion 54a and the extension portion 52b overlap, the extension portion 54a is connected to the extension portion 52b. Therefore, as shown in FIG. 2, the O terminal 13 is connected to the emitter electrode 21b and the anode electrode 23b.

図１に示すように、Ｏ端子１３とＰ端子１１の間に、Ｎ端子１２が設けられている。Ｎ端子１２は、ｙ方向に沿って伸びている。Ｎ端子１２の一部は、配線部材５６の下側まで伸びている。Ｎ端子１２と配線部材５６とが重なっている範囲内の領域６２（斜線でハッチングされた領域）において、Ｎ端子１２は配線部材５６に接続されている。したがって、図２に示すように、Ｎ端子１２は、配線部材５６を介して、エミッタ電極２２ｂ及びアノード電極２４ｂに接続されている。 As shown in FIG. 1, an N terminal 12 is provided between the O terminal 13 and the P terminal 11. The N terminal 12 extends along the y direction. A part of the N terminal 12 extends to the lower side of the wiring member 56. The N terminal 12 is connected to the wiring member 56 in the area 62 (the area hatched by diagonal lines) within the range where the N terminal 12 and the wiring member 56 overlap. Therefore, as shown in FIG. 2, the N terminal 12 is connected to the emitter electrode 22b and the anode electrode 24b via the wiring member 56.

半導体チップ２１〜２４、第１搭載部５０ａ、及び、第２搭載部５２ａは、絶縁樹脂２０によって封止されている。絶縁樹脂２０は、第１側面２０ａと第２側面２０ｂを有している。第２側面２０ｂは、第１側面２０ａの反対側に位置している。Ｐ端子１１、Ｎ端子１２、及び、Ｏ端子１３は、第１側面２０ａから絶縁樹脂２０の外部に突出している。第１側面２０ａでは、図１の右側から左側に向かって、Ｐ端子１１、Ｎ端子１２、Ｏ端子１３の順でこれらの端子が並んでいる。信号端子３０、３１は、第２側面２０ｂから絶縁樹脂２０の外部に突出している。第２側面２０ｂでは、図１の右側から左側に向かって、ゲート端子３２、ケルビンエミッタ端子３４、ケルビンエミッタ端子３６、ゲート端子３８の順でこれらの端子が並んでいる。 The semiconductor chips 21 to 24, the first mounting portion 50a, and the second mounting portion 52a are sealed with the insulating resin 20. The insulating resin 20 has a first side surface 20a and a second side surface 20b. The second side surface 20b is located on the opposite side of the first side surface 20a. The P terminal 11, the N terminal 12, and the O terminal 13 project from the first side surface 20a to the outside of the insulating resin 20. On the first side surface 20a, these terminals are arranged in the order of P terminal 11, N terminal 12, and O terminal 13 from the right side to the left side of FIG. The signal terminals 30 and 31 project from the second side surface 20b to the outside of the insulating resin 20. On the second side surface 20b, these terminals are arranged in the order of the gate terminal 32, the Kelvin emitter terminal 34, the Kelvin emitter terminal 36, and the gate terminal 38 from the right side to the left side of FIG.

図３は、ＩＧＢＴ２１ｉをターンオンさせるときの電流の流れを示している。矢印７２はゲート電流の経路を示しており、矢印７４はコレクタ電流の経路を示している。ゲート端子３２の電位を上昇させると、ＩＧＢＴ２１ｉのゲートが充電される。このため、矢印７２に示すように、ゲート端子３２からケルビンエミッタ端子３４に向かってゲート電流が流れる。ゲートが充電されることで、ＩＧＢＴ２１ｉがオンする。すると、ＩＧＢＴ２１ｉを介して、矢印７４に示すように、Ｐ端子１１からＯ端子１３に向かってコレクタ電流が流れる。すなわち、Ｐ端子１１から、搭載部５０ａ、ＩＧＢＴ２１ｉ、配線部材５４、搭載部５２ａを介してＯ端子１３へコレクタ電流が流れる。矢印７２に示すようにゲート電流が流れると、その電流ループの内側に磁界８０が発生する。磁界８０は、＋ｚ方向を向く向きで発生する。矢印７４に示すようにコレクタ電流が流れると、その電流ループの内側に磁界８２が発生する。磁界８２は、−ｚ方向を向く向きで発生する。このように、略同一平面内の２つの電流ループで逆方向に磁界８０、８２が発生する場合には、磁界８０、８２は互いに強め合う方向に作用する。このため、ゲート電流の経路（矢印７２）とコレクタ電流の経路（矢印７４）の間の相互インダクタンスは正の値となる。このため、ゲート電流とコレクタ電流の急激な変化が抑制され、サージの発生が抑制される。このように、ＩＧＢＴ２１ｉがターンオンするときに、サージの発生が抑制される。 FIG. 3 shows the current flow when the IGBT 21i is turned on. The arrow 72 shows the path of the gate current, and the arrow 74 shows the path of the collector current. When the potential of the gate terminal 32 is raised, the gate of the IGBT 21i is charged. Therefore, as shown by the arrow 72, the gate current flows from the gate terminal 32 toward the Kelvin emitter terminal 34. When the gate is charged, the IGBT 21i is turned on. Then, as shown by arrow 74, a collector current flows from the P terminal 11 to the O terminal 13 via the IGBT 21i. That is, a collector current flows from the P terminal 11 to the O terminal 13 via the mounting portion 50a, the IGBT 21i, the wiring member 54, and the mounting portion 52a. When a gate current flows as shown by arrow 72, a magnetic field 80 is generated inside the current loop. The magnetic field 80 is generated in the direction facing the + z direction. When a collector current flows as shown by arrow 74, a magnetic field 82 is generated inside the current loop. The magnetic field 82 is generated in the direction facing the −z direction. In this way, when the magnetic fields 80 and 82 are generated in opposite directions in the two current loops in substantially the same plane, the magnetic fields 80 and 82 act in the directions of strengthening each other. Therefore, the mutual inductance between the gate current path (arrow 72) and the collector current path (arrow 74) has a positive value. Therefore, abrupt changes in the gate current and the collector current are suppressed, and the occurrence of surge is suppressed. In this way, when the IGBT 21i turns on, the generation of surge is suppressed.

なお、ＩＧＢＴ２１ｉがターンオフするときには、ゲート電流の流れる向きが矢印７２とは逆向きとなり、ゲート電流の経路とコレクタ電流の経路の間の相互インダクタンスが負の値となる。しかしながら、ＩＧＢＴ２１ｉがターンオフするときには、コレクタ電流の変化率が小さいので、相互インダクタンスの影響はほとんど無視できる。 When the IGBT 21i turns off, the direction in which the gate current flows is opposite to that of the arrow 72, and the mutual inductance between the gate current path and the collector current path becomes a negative value. However, when the IGBT 21i turns off, the rate of change of the collector current is small, so the influence of mutual inductance can be almost ignored.

図４は、ＩＧＢＴ２２ｉをターンオンさせるときの電流の流れを示している。矢印７６はゲート電流の経路を示しており、矢印７８はコレクタ電流の経路を示している。ゲート端子３８の電位を上昇させると、ＩＧＢＴ２２ｉのゲートが充電される。このため、矢印７６に示すように、ゲート端子３８からケルビンエミッタ端子３６に向かってゲート電流が流れる。ゲートが充電されることで、ＩＧＢＴ２２ｉがオンする。すると、ＩＧＢＴ２２ｉを介して、矢印７８に示すように、Ｏ端子１３からＮ端子１２に向かってコレクタ電流が流れる。すなわち、Ｏ端子１３から、搭載部５２ａ、ＩＧＢＴ２２ｉ、配線部材５６を介してＮ端子１２へコレクタ電流が流れる。矢印７６に示すようにゲート電流が流れると、その電流ループの内側に磁界８４が発生する。磁界８４は、−ｚ方向を向く向きで発生する。矢印７８に示すようにコレクタ電流が流れると、その電流ループの内側に磁界８６が発生する。磁界８６は、＋ｚ方向を向く向きで発生する。このように、略同一平面内の２つの電流ループで逆方向に磁界８４、８６が発生する場合には、磁界８４、８６は互いに強め合う方向に作用する。このため、ゲート電流の経路（矢印７６）とコレクタ電流の経路（矢印７８）の間の相互インダクタンスは正の値となる。このため、ゲート電流とコレクタ電流の急激な変化が抑制され、サージの発生が抑制される。このように、ＩＧＢＴ２２ｉがターンオンするときに、サージの発生が抑制される。 FIG. 4 shows the current flow when the IGBT 22i is turned on. Arrow 76 indicates the path of the gate current, and arrow 78 indicates the path of the collector current. When the potential of the gate terminal 38 is raised, the gate of the IGBT 22i is charged. Therefore, as shown by arrow 76, a gate current flows from the gate terminal 38 toward the Kelvin emitter terminal 36. When the gate is charged, the IGBT 22i is turned on. Then, as shown by arrow 78, a collector current flows from the O terminal 13 to the N terminal 12 via the IGBT 22i. That is, a collector current flows from the O terminal 13 to the N terminal 12 via the mounting portion 52a, the IGBT 22i, and the wiring member 56. When a gate current flows as shown by arrow 76, a magnetic field 84 is generated inside the current loop. The magnetic field 84 is generated in the direction facing the −z direction. When a collector current flows as shown by arrow 78, a magnetic field 86 is generated inside the current loop. The magnetic field 86 is generated in the direction facing the + z direction. In this way, when the magnetic fields 84 and 86 are generated in opposite directions in the two current loops in substantially the same plane, the magnetic fields 84 and 86 act in the directions of strengthening each other. Therefore, the mutual inductance between the gate current path (arrow 76) and the collector current path (arrow 78) has a positive value. Therefore, abrupt changes in the gate current and the collector current are suppressed, and the occurrence of surge is suppressed. In this way, when the IGBT 22i turns on, the generation of surge is suppressed.

なお、ＩＧＢＴ２２ｉがターンオフするときには、ゲート電流の流れる向きが矢印７６とは逆向きとなり、ゲート電流の経路とコレクタ電流の経路の間の相互インダクタンスが負の値となる。しかしながら、ＩＧＢＴ２２ｉがターンオフするときには、コレクタ電流の変化率が小さいので、相互インダクタンスの影響はほとんど無視できる。 When the IGBT 22i turns off, the direction in which the gate current flows is opposite to that of the arrow 76, and the mutual inductance between the gate current path and the collector current path becomes a negative value. However, when the IGBT 22i turns off, the rate of change of the collector current is small, so the effect of mutual inductance can be almost ignored.

以上に説明したように、本実施形態の半導体モジュール１０によれば、ＩＧＢＴ２１ｉがターンオンするとき、及び、ＩＧＢＴ２２ｉがターンオンするときの両方において、サージの発生を抑制することができる。 As described above, according to the semiconductor module 10 of the present embodiment, it is possible to suppress the occurrence of surge both when the IGBT 21i turns on and when the IGBT 22i turns on.

なお、上述した実施形態では、各半導体チップが第１ケルビンエミッタ電極パッドと第２ケルビンエミッタ電極パッドを有していた。しかしながら、各半導体チップが、単一のケルビンエミッタ電極パッドを有していてもよい。図５は、半導体チップ２１が単一のケルビンエミッタ電極パッド２１ｋを有し、半導体チップ２２が単一のケルビンエミッタ電極パッド２２ｋを有している場合を示している。半導体チップ２１と半導体チップ２２とで、電極パッドの配列は等しい。図５では、ケルビンエミッタ電極パッド２２ｋがボンディングワイヤ９０によってケルビンエミッタ端子３６に接続されており、ゲート電極パッド２２ｇがボンディングワイヤ９２によってゲート端子３８に接続されている。パッド（ケルビンエミッタ電極パッド２２ｋ及びゲート電極パッド２２ｇ）の配列順序が端子（ケルビンエミッタ端子３６及びゲート端子３８）の配列順序と逆であるので、ボンディングワイヤ９０とボンディングワイヤ９２が立体交差している。これによって、ボンディングワイヤ９０とボンディングワイヤ９２が非接触となっている。このように、ボンディングワイヤ９０とボンディングワイヤ９２を立体交差させる構成でも、上述した実施形態と同様の順序で各端子を配列させることができるので、サージの発生を抑制することができる。 In the above-described embodiment, each semiconductor chip has a first Kelvin emitter electrode pad and a second Kelvin emitter electrode pad. However, each semiconductor chip may have a single Kelvin emitter electrode pad. FIG. 5 shows a case where the semiconductor chip 21 has a single Kelvin emitter electrode pad 21k and the semiconductor chip 22 has a single Kelvin emitter electrode pad 22k. The arrangement of the electrode pads is the same for the semiconductor chip 21 and the semiconductor chip 22. In FIG. 5, the Kelvin emitter electrode pad 22k is connected to the Kelvin emitter terminal 36 by the bonding wire 90, and the gate electrode pad 22g is connected to the gate terminal 38 by the bonding wire 92. Since the arrangement order of the pads (Kelvin emitter electrode pad 22k and gate electrode pad 22g) is opposite to the arrangement order of the terminals (Kelvin emitter terminal 36 and gate terminal 38), the bonding wire 90 and the bonding wire 92 are grade-separated. .. As a result, the bonding wire 90 and the bonding wire 92 are not in contact with each other. As described above, even in the configuration in which the bonding wire 90 and the bonding wire 92 are grade-separated, the terminals can be arranged in the same order as in the above-described embodiment, so that the occurrence of surge can be suppressed.

なお、上述した実施形態の半導体モジュール１０では、スイッチング素子がＩＧＢＴであった。しかしながら、スイッチング素子としてＭＯＳＦＥＴ等の他のスイッチング素子を採用してもよい。 In the semiconductor module 10 of the above-described embodiment, the switching element is an IGBT. However, another switching element such as a MOSFET may be adopted as the switching element.

また、他の実施形態では、図６に示すように、ＩＧＢＴ２１ｉとダイオード２３ｄが共通の半導体チップ２１に形成されており、ＩＧＢＴ２２ｉとダイオード２４ｄが共通の半導体チップ２２に形成されていてもよい。 In another embodiment, as shown in FIG. 6, the IGBT 21i and the diode 23d may be formed on the common semiconductor chip 21, and the IGBT 22i and the diode 24d may be formed on the common semiconductor chip 22.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in the present specification or drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１０：半導体モジュール
１１：Ｐ端子
１２：Ｎ端子
１３：Ｏ端子
２０：絶縁樹脂
２０ａ：第１側面
２０ｂ：第２側面
２１：半導体チップ
２１ａ：半導体基板
２１ｂ：エミッタ電極
２１ｇ：ゲート電極パッド
２１ｋ１：第１ケルビンエミッタ電極パッド
２１ｋ２：第２ケルビンエミッタ電極パッド
２２：半導体チップ
２２ａ：半導体基板
２２ｂ：エミッタ電極
２２ｇ：ゲート電極パッド
２２ｋ１：第１ケルビンエミッタ電極パッド
２２ｋ２：第２ケルビンエミッタ電極パッド
３２：ゲート端子
３４：ケルビンエミッタ端子
３６：ケルビンエミッタ端子
３８：ゲート端子
５０：配線部材
５２：配線部材
５４：配線部材
５６：配線部材
10: Semiconductor module 11: P terminal 12: N terminal 13: O terminal 20: Insulating resin 20a: First side surface 20b: Second side surface 21: Semiconductor chip 21a: Semiconductor substrate 21b: Emitter electrode 21g: Gate electrode pad 21k1: First 1 Kelvin emitter electrode pad 21k2: 2nd Kelvin emitter electrode pad 22: Semiconductor chip 22a: Semiconductor substrate 22b: Emitter electrode 22g: Gate electrode pad 22k1: 1st Kelvin emitter electrode pad 22k2: 2nd Kelvin emitter electrode pad 32: Gate terminal 34: Kelvin emitter terminal 36: Kelvin emitter terminal 38: Gate terminal 50: Wiring member 52: Wiring member 54: Wiring member 56: Wiring member

Claims

It ’s a semiconductor module.
The P wiring member provided with the first mounting part and
The first semiconductor substrate containing the first switching element, the first negative main electrode provided on the upper surface of the first semiconductor substrate, the first positive main electrode provided on the lower surface of the first semiconductor substrate, and the above. A first gate electrode provided on the upper surface of the first semiconductor substrate and a first reference potential electrode provided on the upper surface of the first semiconductor substrate are provided, and the first positive main electrode is mounted on the first. The first semiconductor chip connected to the upper surface of the unit and
An O-wiring member including a second mounting portion, a connecting portion for connecting the second mounting portion and the first negative electrode, and an O-wiring member.
A second semiconductor substrate containing a second switching element, a second negative main electrode provided on the upper surface of the second semiconductor substrate, a second positive main electrode provided on the lower surface of the second semiconductor substrate, and the above. A second gate electrode provided on the upper surface of the second semiconductor substrate and a second reference potential electrode provided on the upper surface of the second semiconductor substrate are provided, and the second positive main electrode is mounted on the second. The second semiconductor chip connected to the upper surface of the part and
It has an insulating resin that seals the first mounting portion, the first semiconductor chip, the second mounting portion, and the second semiconductor chip.
The insulating resin has a first side surface and a second side surface located on the opposite side of the first side surface.
The P wiring member has a P terminal that is connected to the first mounting portion and a part of the P wiring member projects from the first side surface to the outside of the insulating resin.
The O wiring member has an O terminal that is connected to the second mounting portion and a part of which projects from the first side surface to the outside of the insulating resin.
The semiconductor module
An N terminal that is connected to the second negative electrode and a part of which projects from the first side surface to the outside of the insulating resin.
A first gate terminal that is connected to the first gate electrode and a part of which projects from the second side surface to the outside of the insulating resin.
A first reference potential terminal that is connected to the first reference potential electrode and a part of which projects from the second side surface to the outside of the insulating resin.
A second gate terminal that is connected to the second gate electrode and a part of which projects from the second side surface to the outside of the insulating resin.
A second reference potential terminal, which is connected to the second reference potential electrode and a part of which projects from the second side surface to the outside of the insulating resin.
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When viewed along the thickness direction of the first semiconductor chip, these terminals are arranged in the order of the P terminal, the N terminal, and the O terminal on the first side surface.
When viewed along the thickness direction of the first semiconductor chip, the first gate terminal, the first reference potential terminal, and the second reference potential terminal are oriented in the direction from the P terminal to the O terminal on the second side surface. These terminals are arranged in the order of the reference potential terminal and the second gate terminal.
Semiconductor module.