JP2021034432A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、スイッチング素子と駆動素子を備えた半導体装置に関する。 The present invention relates to a semiconductor device including a switching element and a driving element.
窒化ガリウム（ＧａＮ）に代表されるＩＩＩ−Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極、及び／又は、ピエゾ分極によって高濃度の２次元電子ガス層が接合界面に発生するという特徴がある。この高濃度の２次元電子ガス層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が、高周波用及び大電力用のスイッチング素子として注目を集めている。 Group III-V nitride compound semiconductors represented by gallium nitride (GaN), so-called nitride semiconductors, are attracting attention. Aluminum nitride semiconductor represented by the general formula is expressed by In x Ga y Al 1-x -y N (0 ≦ x ≦ 1,0 ≦ y ≦ 1, x + y ≦ 1), a group III element (Al) , Gallium (Ga) and indium (In), and nitrogen (N), which is a group V element, is a compound semiconductor. Nitride semiconductors can form various mixed crystals and can easily form heterojunction interfaces. Heterojunction of nitride semiconductors is characterized in that a high-concentration two-dimensional electron gas layer is generated at the junction interface due to spontaneous polarization and / or piezo polarization even in the undoped state. Field effect transistors (FETs) that use this high-concentration two-dimensional electron gas layer as carriers are attracting attention as switching elements for high frequencies and high power.
スイッチング素子には駆動素子（駆動用トランジスタ）が必要であり、駆動素子を別個のパッケージとする場合と、スイッチング素子と駆動素子とを同一のパッケージとする場合が考えられる。後者のように同一のパッケージとする場合、駆動素子を窒化物半導体で構成し、スイッチング素子と駆動素子を同一基板上に形成する構造においては、ゲート信号が高速でない場合、ゲート駆動回路の出力インピーダンスが高い場合、並びに、配線インダクタンスの影響が懸念される場合などにおいても、半導体装置は比較的高速にスイッチングをすることができる。 A driving element (driving transistor) is required for the switching element, and there are cases where the driving element is packaged separately and cases where the switching element and the driving element are packaged in the same package. In the case of the same package as in the latter case, in a structure in which the drive element is composed of a nitride semiconductor and the switching element and the drive element are formed on the same substrate, if the gate signal is not high speed, the output impedance of the gate drive circuit The semiconductor device can switch at a relatively high speed even when the voltage is high and the influence of the wiring inductance is a concern.
このような半導体装置においては、半導体装置のパワーラインに大電流が流れた場合、スイッチング素子のソース電極と駆動素子のソース電極との間の配線やワイヤ等による接続が長くなると、スイッチング素子のソース電極と駆動素子のソース電極との間の寄生インピーダンスが大きくなり、スイッチング素子が誤動作したり、スイッチング素子が発振することがある。 In such a semiconductor device, when a large current flows through the power line of the semiconductor device, if the connection between the source electrode of the switching element and the source electrode of the driving element by a wire or wire becomes long, the source of the switching element The parasitic impedance between the electrode and the source electrode of the driving element becomes large, and the switching element may malfunction or the switching element may oscillate.
スイッチング素子のソース電極は、半導体装置のソース端子とも接続している。ここで、駆動素子のソース電極とスイッチング素子のソース電極との接続部を、半導体装置のソース端子側ではなく、出来る限りスイッチング素子のソース電極側に近づけることで、スイッチング素子に主電流が流れるパワーラインと、スイッチング素子のゲートソース間ループに信号を流す信号線（シグナルライン）とを分断することができる。その結果、スイッチング素子のソース部の電位と駆動素子のソース部の電位との電位変動を抑制して、スイッチング素子の誤動作又はスイッチング素子の発振を抑制することができる。 The source electrode of the switching element is also connected to the source terminal of the semiconductor device. Here, by moving the connection between the source electrode of the driving element and the source electrode of the switching element as close as possible to the source electrode side of the switching element instead of the source terminal side of the semiconductor device, the power that the main current flows through the switching element The line and the signal line (signal line) that sends a signal through the loop between the gate and source of the switching element can be separated. As a result, it is possible to suppress the potential fluctuation between the potential of the source portion of the switching element and the potential of the source portion of the driving element, and suppress the malfunction of the switching element or the oscillation of the switching element.
しかし、窒化物半導体で構成されるスイッチング素子の閾値は低い。そうすると、このようなスイッチング素子のオフ状態において、駆動素子の出力電圧とスイッチング素子の閾値電圧の差分が小さくなる。スイッチング素子と駆動素子を接続するループに生じるインピーダンスが大きくなると、スイッチング素子のドレイン電圧の変動等により、スイッチング素子のオフ状態を保持することができなくなる。そして、スイッチング素子が誤動作したり、発振したりすることがある。 However, the threshold value of the switching element composed of the nitride semiconductor is low. Then, in such an off state of the switching element, the difference between the output voltage of the driving element and the threshold voltage of the switching element becomes small. If the impedance generated in the loop connecting the switching element and the driving element becomes large, the off state of the switching element cannot be maintained due to fluctuations in the drain voltage of the switching element or the like. Then, the switching element may malfunction or oscillate.
そこで、特許文献１では、スイッチング素子と駆動素子を接続するループに生じるインピーダンス値を抑制することを目的として、窒化物系半導体層と、前記窒化物系半導体層上に形成された第１の電極の第１の部分と、前記窒化物系半導体層上に形成された第２の電極と、前記第１の電極の第１の部分と前記第２の電極との間にあって前記窒化物系半導体層上に形成された第１の制御電極と、を含むスイッチング素子と、隣り合う前記第１の電極の第１の部分同士を接続し前記窒化物系半導体層上に形成された第１の電極の第２の部分と、前記窒化物系半導体層上に形成され前記第１の制御電極に信号を送信する第３の電極と、前記第１の電極の第２の部分と前記第３の電極との間にあって前記窒化物系半導体層上に形成された第２の制御電極と、を含む駆動用トランジスタとを備える半導体装置が提案されている。特許文献１に記載の半導体装置によれば、スイッチング素子と駆動用トランジスタを接続するループに生じるインピーダンス値を抑制することができ、スイッチング素子のオフ状態において、スイッチング素子が誤動作したり、発振したりすることを抑制することができるとされている。 Therefore, in Patent Document 1, a nitride-based semiconductor layer and a first electrode formed on the nitride-based semiconductor layer are used for the purpose of suppressing the impedance value generated in the loop connecting the switching element and the driving element. The nitride-based semiconductor layer is located between the first portion of the above, the second electrode formed on the nitride-based semiconductor layer, and the first portion of the first electrode and the second electrode. A switching element including a first control electrode formed on the top, and a first electrode formed on the nitride semiconductor layer by connecting the first portions of the adjacent first electrodes to each other. A second portion, a third electrode formed on the nitride semiconductor layer and transmitting a signal to the first control electrode, a second portion of the first electrode, and the third electrode. A semiconductor device including a second control electrode formed on the nitride-based semiconductor layer between the semiconductor layers and a driving transistor including the second control electrode has been proposed. According to the semiconductor device described in Patent Document 1, the impedance value generated in the loop connecting the switching element and the driving transistor can be suppressed, and the switching element malfunctions or oscillates when the switching element is off. It is said that it is possible to suppress this.
しかしながら、特許文献１に記載の半導体装置のように、スイッチング素子と駆動素子を同一プロセスで形成する場合には、スイッチング素子の耐圧保持、信頼性確保、オン抵抗の低下のため、メタル積層構造を採用するケースが多く、また、平坦性確保のためＧａＮ表面に最も近い第１の層はとても薄く形成される。そして、この第１の層だけで、配線引きまわしをすると、インピーダンスが大きくなってしまうという問題がある。言い換えると、駆動素子の抵抗を出来る限り低くする必要がある。また、特許文献１に記載の半導体装置においては、スイッチング素子のソース電極と駆動素子のソース電極との間の長さが短くなることにより、寄生インダクタンスを低減することが記載されているものの、さらなる低減が求められている。 However, when the switching element and the driving element are formed by the same process as in the semiconductor device described in Patent Document 1, a metal laminated structure is used in order to maintain the withstand voltage of the switching element, ensure reliability, and reduce the on-resistance. In many cases, the first layer closest to the GaN surface is formed very thin to ensure flatness. Then, if the wiring is routed only in this first layer, there is a problem that the impedance becomes large. In other words, it is necessary to make the resistance of the driving element as low as possible. Further, in the semiconductor device described in Patent Document 1, although it is described that the length between the source electrode of the switching element and the source electrode of the driving element is shortened, the parasitic inductance is reduced, but further. Reduction is required.
本発明は、上記問題を解決するためになされたものであり、スイッチング素子と駆動トランジスタを有する半導体装置であって、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置を提供することを目的とする。 The present invention has been made to solve the above problems, and is a semiconductor device having a switching element and a driving transistor, and the impedance between the electrode of the switching element or the electrode of the driving element and the pad electrode is low. The purpose is to provide.
本発明は、上記目的を達成するためになされたものであり、半導体基板上の第１の層に設けられた、第１主電極と、第２主電極と、前記第１主電極と前記第２主電極との間の第１制御電極とを有するスイッチング素子と、前記第１の層に設けられた、第３主電極と、前記第２主電極に接続された第４主電極と、前記第３主電極と前記第４主電極との間の第２制御電極とを有する駆動素子と、前記第２主電極及び前記第４主電極に電気的に接続された第１パッド電極とを少なくとも有する半導体装置であって、前記第１パッド電極は、前記第４主電極の上方に位置するものであり、前記第１パッド電極と、少なくとも前記第４主電極とを接続する配線導体と、前記第１の層と前記第１パッド電極との間の第２の層に設けられ、前記配線導体を迂回し、前記第１制御電極と前記第３主電極とを電気的に接続する第１の配線層とを備える半導体装置を提供する。 The present invention has been made to achieve the above object, and the first main electrode, the second main electrode, the first main electrode, and the first main electrode provided on the first layer on the semiconductor substrate are provided. A switching element having a first control electrode between the two main electrodes, a third main electrode provided on the first layer, a fourth main electrode connected to the second main electrode, and the above. At least a driving element having a second control electrode between the third main electrode and the fourth main electrode and a first pad electrode electrically connected to the second main electrode and the fourth main electrode are provided. The semiconductor device having the first pad electrode is located above the fourth main electrode, and includes a wiring conductor connecting the first pad electrode and at least the fourth main electrode, and the above. A first layer provided in a second layer between the first layer and the first pad electrode, bypassing the wiring conductor and electrically connecting the first control electrode and the third main electrode. Provided is a semiconductor device including a wiring layer.
このような半導体装置によれば、素子に形成された電極とパッド電極との電流経路が最小となるため、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置となる。 According to such a semiconductor device, the current path between the electrode formed in the element and the pad electrode is minimized, so that the semiconductor device has a low impedance between the electrode of the switching element or the electrode of the driving element and the pad electrode. ..
このとき、前記第１の層を平面視したときに、前記第２主電極は、第１の方向に延伸して配置され、前記第４主電極は、前記第１の方向と交差する第２の方向に延伸するように配置されたものであり、前記第１パッド電極を平面視したときに、前記第１パッド電極は、前記第２の方向に延伸するように配置されたものである半導体装置とすることができる。 At this time, when the first layer is viewed in a plan view, the second main electrode is arranged so as to extend in the first direction, and the fourth main electrode intersects the first direction. The first pad electrode is arranged so as to extend in the direction of the above, and when the first pad electrode is viewed in a plan view, the first pad electrode is arranged so as to extend in the second direction. It can be a device.
これにより、第２主電極及び第４主電極間に生じる寄生インダクタンスが小さな半導体装置となる。 As a result, the semiconductor device has a small parasitic inductance generated between the second main electrode and the fourth main electrode.
このとき、前記第１主電極と前記第３主電極とが電気的に接続され、前記第２の方向に延伸するように配置された第２パッド電極をさらに含み、前記第１パッド電極と前記第２パッド電極が、前記第１の方向に交互に配置されたものである半導体装置することができる。 At this time, the first main electrode and the third main electrode are electrically connected to each other, and further include a second pad electrode arranged so as to extend in the second direction, and the first pad electrode and the third pad electrode are further included. A semiconductor device in which the second pad electrodes are alternately arranged in the first direction can be used.
これにより、より小型の半導体装置となる。 This makes the semiconductor device smaller.
このとき、前記第１の配線層は前記第４主電極の上方に開口部を有し、前記配線導体は、前記開口部を貫通して設けられているものである半導体装置とすることができる。 At this time, the first wiring layer has an opening above the fourth main electrode, and the wiring conductor can be a semiconductor device provided through the opening. ..
このような半導体装置は、周知の多層配線技術により作製でき、複雑なプロセスを必要としないため、電気的特性の劣化が防止された半導体装置となる。 Such a semiconductor device can be manufactured by a well-known multilayer wiring technique and does not require a complicated process, so that it is a semiconductor device in which deterioration of electrical characteristics is prevented.
このとき、前記第２の層と前記第１パッド電極との間の第３の層に、前記配線導体と接続された第２の配線層をさらに備える半導体装置とすることができる。 At this time, the semiconductor device may further include a second wiring layer connected to the wiring conductor in the third layer between the second layer and the first pad electrode.
これにより、変形や割れなどの発生を効果的に抑制できる半導体装置となる。 As a result, the semiconductor device can effectively suppress the occurrence of deformation and cracking.
このとき、前記スイッチング素子が前記駆動素子を挟むように、前記駆動素子の両側に配置され、一方の前記スイッチング素子の前記第２主電極と、他方の前記スイッチング素子の前記第２主電極が、前記第１パッド電極を介して電気的に接続している半導体装置とすることができる。 At this time, the switching element is arranged on both sides of the driving element so as to sandwich the driving element, and the second main electrode of one of the switching elements and the second main electrode of the other switching element are arranged. It can be a semiconductor device electrically connected via the first pad electrode.
これにより、多数の素子が形成された半導体装置となる。 This results in a semiconductor device in which a large number of elements are formed.
このとき、前記半導体基板は、第１窒化物系半導体からなる電子供給層と、第２窒化物系半導体からなる電子走行層とを含み、前記電子走行層内に２次元電子ガス層を含む半導体装置とすることができる。 At this time, the semiconductor substrate includes an electron supply layer made of a first nitride-based semiconductor and an electron traveling layer made of a second nitride-based semiconductor, and the semiconductor includes a two-dimensional electron gas layer in the electron traveling layer. It can be a device.
これにより、より高速スイッチングが可能な半導体装置となる。 This makes the semiconductor device capable of higher speed switching.
以上のように、本発明の半導体装置によれば、素子に形成された電極とパッド電極との電流経路が最小となるため、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置とすることが可能になる。 As described above, according to the semiconductor device of the present invention, the current path between the electrode formed in the element and the pad electrode is minimized, so that the impedance between the electrode of the switching element or the electrode of the driving element and the pad electrode is increased. It is possible to make a low semiconductor device.
以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。 Hereinafter, the present invention will be described in detail, but the present invention is not limited thereto.
上述のように、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置が求められていた。 As described above, there has been a demand for a semiconductor device having a low impedance between an electrode of a switching element or an electrode of a driving element and a pad electrode.
本発明者らは、上記課題について鋭意検討を重ねた結果、半導体基板上の第１の層に設けられた、第１主電極と、第２主電極と、前記第１主電極と前記第２主電極との間の第１制御電極とを有するスイッチング素子と、前記第１の層に設けられた、第３主電極と、前記第２主電極に接続された第４主電極と、前記第３主電極と前記第４主電極との間の第２制御電極とを有する駆動素子と、前記第２主電極及び前記第４主電極に電気的に接続された第１パッド電極とを少なくとも有する半導体装置であって、前記第１パッド電極は、前記第４主電極の上方に位置するものであり、前記第１パッド電極と、少なくとも前記第４主電極とを接続する配線導体と、前記第１の層と前記第１パッド電極との間の第２の層に設けられ、前記配線導体を迂回し、前記第１制御電極と前記第３主電極とを電気的に接続する第１の配線層とを備える半導体装置により、素子に形成された電極とパッド電極との電流経路が最小になるため、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置となることを見出し、本発明を完成した。 As a result of diligent studies on the above problems, the present inventors have made the first main electrode, the second main electrode, the first main electrode, and the second main electrode provided on the first layer on the semiconductor substrate. A switching element having a first control electrode between the main electrode, a third main electrode provided in the first layer, a fourth main electrode connected to the second main electrode, and the first It has at least a driving element having a second control electrode between the three main electrodes and the fourth main electrode, and a first pad electrode electrically connected to the second main electrode and the fourth main electrode. In a semiconductor device, the first pad electrode is located above the fourth main electrode, and a wiring conductor connecting the first pad electrode and at least the fourth main electrode, and the first pad electrode. A first wiring provided in a second layer between the first layer and the first pad electrode, bypassing the wiring conductor, and electrically connecting the first control electrode and the third main electrode. Since the current path between the electrode formed in the element and the pad electrode is minimized by the semiconductor device provided with the layer, the semiconductor device has a low impedance between the electrode of the switching element or the electrode of the driving element and the pad electrode. The present invention was completed.
以下、図面を参照して説明する。 Hereinafter, description will be made with reference to the drawings.
図１に、本発明に係る半導体装置１０の素子の電極形成層（第１の層）を平面視したときの上面図を示す。半導体装置１０は、スイッチング素子１００と、駆動素子２００を有する。図１の例では、右側の領域がスイッチング素子１００であり、左側の領域が駆動素子２００である。図２は、本発明に係る半導体装置１０の断面図を示す。図２は、図１に示すＡ−Ａで切った場合の断面図である。図３は、図１，２に示す半導体装置１０の回路構成を示す。 FIG. 1 shows a top view of the electrode forming layer (first layer) of the element of the semiconductor device 10 according to the present invention when viewed in a plan view. The semiconductor device 10 includes a switching element 100 and a driving element 200. In the example of FIG. 1, the region on the right side is the switching element 100, and the region on the left side is the driving element 200. FIG. 2 shows a cross-sectional view of the semiconductor device 10 according to the present invention. FIG. 2 is a cross-sectional view taken along the line AA shown in FIG. FIG. 3 shows the circuit configuration of the semiconductor device 10 shown in FIGS. 1 and 2.
本発明に係る半導体装置１０は、半導体基板１上の第１の層１１（図２参照）に設けられた、第１主電極２２と、第２主電極２１と、第１主電極２２と第２主電極２１との間の第１制御電極３１とを有するスイッチング素子１００と、第１の層１１に設けられた、第３主電極２４と、第２主電極２１に接続された第４主電極２３と、第３主電極２４と第４主電極２３との間の第２制御電極３２とを有する駆動素子２００と、第２主電極２１及び第４主電極２３に電気的に接続された第１パッド電極３４とを少なくとも有している。詳細について、以下、説明する。 In the semiconductor device 10 according to the present invention, the first main electrode 22, the second main electrode 21, the first main electrode 22, and the first main electrode 22 provided on the first layer 11 (see FIG. 2) on the semiconductor substrate 1 are provided. A switching element 100 having a first control electrode 31 between the two main electrodes 21, a third main electrode 24 provided on the first layer 11, and a fourth main electrode connected to the second main electrode 21. The driving element 200 having the electrode 23 and the second control electrode 32 between the third main electrode 24 and the fourth main electrode 23 was electrically connected to the second main electrode 21 and the fourth main electrode 23. It has at least a first pad electrode 34. Details will be described below.
図１，２に示す半導体装置１０は、半導体基板１の上の第１の層１１に、スイッチング素子１００、駆動素子２００の半導体層に接する各電極が設けられている。 In the semiconductor device 10 shown in FIGS. 1 and 2, each electrode in contact with the semiconductor layer of the switching element 100 and the driving element 200 is provided on the first layer 11 on the semiconductor substrate 1.
なお、半導体基板１は、基板２と、基板２上に形成された半導体層を有している。半導体層としては、例えば、図２に示すように、第１窒化物系半導体からなる電子供給層５と、第２窒化物系半導体からなる電子走行層３と、電子走行層３内に２次元電子ガス層４を含むことが好ましい。このような半導体層を有する半導体装置１０であれば、より高速スイッチングが可能な半導体装置となる。 The semiconductor substrate 1 has a substrate 2 and a semiconductor layer formed on the substrate 2. As the semiconductor layer, for example, as shown in FIG. 2, an electron supply layer 5 made of a first nitride-based semiconductor, an electron traveling layer 3 made of a second nitride-based semiconductor, and two dimensions in the electron traveling layer 3. It is preferable to include the electron gas layer 4. A semiconductor device 10 having such a semiconductor layer is a semiconductor device capable of higher speed switching.
半導体基板１には、さらに、基板２と電子走行層３との間に緩衝層（バッファ層）を設けたり、電子供給層５の上に追加の半導体層を設けたりすることも可能である。 Further, the semiconductor substrate 1 may be provided with a buffer layer (buffer layer) between the substrate 2 and the electron traveling layer 3, or an additional semiconductor layer may be provided on the electron supply layer 5.
基板２の材料は特に限定されないが、シリコン又はシリコンカーバイドから成る基板を使用することが好ましい。また、電子走行層３、電子供給層５、さらに追加で形成する層は、窒化ガリウム（ＧａＮ）などの窒化物系半導体とすることが好ましい。 The material of the substrate 2 is not particularly limited, but it is preferable to use a substrate made of silicon or silicon carbide. Further, the electron traveling layer 3, the electron supply layer 5, and the layer additionally formed are preferably nitride-based semiconductors such as gallium nitride (GaN).
緩衝層（バッファ層）を設ける場合には、基板２上に窒化アルミガリウム（ＡｌＧａＮ）又は窒化アルミニウム（ＡｌＮ）を設ける構造としても良い。また、基板２上に窒化アルミニウム（ＡｌＮ）からなる層と、窒化アルミガリウム（ＡｌＧａＮ）又は窒化ガリウム（ＧａＮ）からなる層とを繰返し形成した多層構造としても良い。さらに、基板２上に基板２側から電子走行層３に向かって、アルミニウムの組成割合が段階的に又は徐々に減少するように、濃度勾配を有する構造としても良い。 When the buffer layer is provided, the structure may be such that aluminum gallium nitride (AlGaN) or aluminum nitride (AlN) is provided on the substrate 2. Further, a multilayer structure in which a layer made of aluminum nitride (AlN) and a layer made of aluminum gallium nitride (AlGaN) or gallium nitride (GaN) are repeatedly formed on the substrate 2 may be formed. Further, a structure having a concentration gradient may be formed on the substrate 2 so that the composition ratio of aluminum gradually or gradually decreases from the substrate 2 side toward the electron traveling layer 3.
電子走行層３を窒化ガリウム（ＧａＮ）とし、電子供給層５を電子走行層３とは組成の異なる窒化物半導体、例えば窒化アルミガリウム（ＡｌｘＧａ１−ｘＮ；ただしｘは０より大きく１未満）とすることができる。電子走行層３と電子供給層５との間に窒化アルミニウム（ＡｌＮ）から成るスペーサ層を挟んでも良い。この場合、半導体装置１０は電子走行層３と電子供給層５との界面近傍の電子走行層３側において、平面的に広がるように生じる２次元電子ガス層４が形成される。 The electron traveling layer 3 is gallium nitride (GaN), and the electron supply layer 5 is a nitride semiconductor having a composition different from that of the electron traveling layer 3, for example, aluminum gallium nitride (Al x Ga 1-x N; where x is larger than 0 and 1). Less than). A spacer layer made of aluminum nitride (AlN) may be sandwiched between the electron traveling layer 3 and the electron supply layer 5. In this case, in the semiconductor device 10, a two-dimensional electron gas layer 4 is formed so as to spread in a plane on the electron traveling layer 3 side near the interface between the electron traveling layer 3 and the electron supply layer 5.
半導体装置１０に形成されたスイッチング素子１００と駆動素子２００との間には、イオン注入された領域又は溝からなる素子分離構造（図示せず）を設けることが好ましい。素子分離構造として溝を形成する場合、電子供給層５の上面から２次元電子ガス層４よりも深く電子走行層３まで到達するように溝を設けることにより、スイッチング素子１００の領域内の２次元電子ガス層４と駆動素子２００の領域内の２次元電子ガス層４とは分断される。なお、素子分離領域として溝を形成する代わりに、２次元電子ガス層４が生じないように、電子供給層５にイオン注入した領域を形成しても良い。なお、素子分離領域は設けなくても良い。 It is preferable to provide an element separation structure (not shown) composed of an ion-implanted region or groove between the switching element 100 and the driving element 200 formed in the semiconductor device 10. When a groove is formed as an element separation structure, the groove is provided so as to reach the electron traveling layer 3 deeper than the two-dimensional electron gas layer 4 from the upper surface of the electron supply layer 5, so that the groove is provided so as to reach the electron traveling layer 3 in two dimensions within the region of the switching element 100. The electron gas layer 4 and the two-dimensional electron gas layer 4 in the region of the driving element 200 are separated from each other. Instead of forming a groove as an element separation region, a region in which ions are implanted in the electron supply layer 5 may be formed so that the two-dimensional electron gas layer 4 does not occur. The element separation region may not be provided.
次に、本発明に係る半導体装置１０における、各電極の配置について説明する。図１に示すように、スイッチング素子１００は、半導体基板１上の第１の層１１において、第２の方向に並ぶように、例えばドレイン電極として機能する第１主電極２２と、例えばソース電極として機能する第２主電極２１と、第１主電極２２と第２主電極２１との間に、例えばゲート電極として機能する第１制御電極３１が形成されている。図１と、後述の図４の例では、第１制御電極３１が第１主電極２２の周囲を囲むように形成されているが、これにより、第２主電極２１と第１主電極２２をそれぞれ複数設けた場合に、第１主電極２２と第２主電極２１との間に、第１制御電極３１が位置する構造となる。 Next, the arrangement of each electrode in the semiconductor device 10 according to the present invention will be described. As shown in FIG. 1, the switching element 100 includes a first main electrode 22 that functions as a drain electrode, for example, and a source electrode, for example, so as to line up in the second direction in the first layer 11 on the semiconductor substrate 1. A first control electrode 31 that functions as, for example, a gate electrode is formed between the functioning second main electrode 21 and the first main electrode 22 and the second main electrode 21. In the example of FIG. 1 and FIG. 4 described later, the first control electrode 31 is formed so as to surround the circumference of the first main electrode 22, whereby the second main electrode 21 and the first main electrode 22 are formed. When a plurality of each is provided, the structure is such that the first control electrode 31 is located between the first main electrode 22 and the second main electrode 21.
また、駆動素子２００は、半導体基板１上の第１の層１１において、第１の方向に並ぶように、例えばドレイン電極として機能する第３主電極２４と、例えばソース電極として機能する第４主電極２３と、第３主電極２４と第４主電極２３との間に、例えばゲート電極として機能する第２制御電極３２を有する。なお、後述の図４の例で示すように、第２制御電極３２が第３主電極２４の周囲を囲むように形成されていてもよい。 Further, the drive element 200 has a third main electrode 24 that functions as a drain electrode, for example, and a fourth main electrode that functions as a source electrode, for example, so as to line up in the first direction in the first layer 11 on the semiconductor substrate 1. A second control electrode 32 that functions as, for example, a gate electrode is provided between the electrode 23 and the third main electrode 24 and the fourth main electrode 23. As shown in the example of FIG. 4 described later, the second control electrode 32 may be formed so as to surround the circumference of the third main electrode 24.
図１に示すように、第２主電極２１と第４主電極２３とは直接的に接続されている。これにより、図１のスイッチング素子１００として機能する領域の第２主電極２１の部分と、駆動素子２００として機能する領域の第４主電極２３の部分との間の長さ又はその各々の総和が短くなる。このため、これらの電極間に生じる寄生インダクタンス（図３のＬＳＳ２）を小さくすることができる。特に好ましい例では、第４主電極２３は隣り合う第２主電極２１の長手方向の端部同士を接続するように形成されている。また、第４主電極２３の長手方向（延伸する方向）が第２主電極２１の長手方向（延伸する方向）に対して交差する方向となるように形成することが好ましく、特に、垂直な方向となるように形成することがより好ましい。第４主電極２３には、第１パッド電極３４（図２参照）に接続するための配線導体（導通ビア）３３が接続される（後で詳述する）。 As shown in FIG. 1, the second main electrode 21 and the fourth main electrode 23 are directly connected to each other. As a result, the length between the portion of the second main electrode 21 in the region functioning as the switching element 100 in FIG. 1 and the portion of the fourth main electrode 23 in the region functioning as the driving element 200, or the sum of each of them, becomes It gets shorter. Therefore, the parasitic inductance (LSS2 in FIG. 3) generated between these electrodes can be reduced. In a particularly preferable example, the fourth main electrode 23 is formed so as to connect the longitudinal ends of adjacent second main electrodes 21 to each other. Further, it is preferable to form the fourth main electrode 23 so as to intersect the longitudinal direction (stretching direction) of the second main electrode 21 with respect to the longitudinal direction (stretching direction), and in particular, the vertical direction. It is more preferable to form so as to be. A wiring conductor (conducting via) 33 for connecting to the first pad electrode 34 (see FIG. 2) is connected to the fourth main electrode 23 (described in detail later).
このような、本発明に係る半導体装置１０の回路構成は、図３の回路図で示される。図３の回路図において、Ｄは半導体装置１０の出力端子（ドレイン端子、第２パッド電極３５）、ＩＮＬは半導体装置１０の入力端子、Ｓは半導体装置１０のソース端子（第１パッド電極３４）を示す。半導体装置１０のドレイン端子Ｄはスイッチング素子１００の第１主電極２２と接続し、スイッチング素子１００の第１制御電極３１は駆動素子２００の第３主電極２４と接続している。駆動素子２００の第２制御電極３２は半導体装置１０の入力端子ＩＮＬと接続し、駆動素子２００の第４主電極２３はスイッチング素子１００の第２主電極２１と接続している。ここで、寄生インダクタンスＬＳＦは、接続点Ｆを第２主電極２１側で行ったことから、スイッチング素子１００の第２主電極２１と半導体装置１０のソース端子Ｓまでの間に生じる寄生インダクタンスを示し、寄生インダクタンスＬＳＳ１は、スイッチング素子１００の第１制御電極３１から駆動素子２００の第３主電極２４の間に生じる寄生インダクタンスを示し、寄生インダクタンスＬＳＳ２は、スイッチング素子１００の第２主電極２１から駆動素子２００の第４主電極２３の間に生じる寄生インダクタンスを示す。 Such a circuit configuration of the semiconductor device 10 according to the present invention is shown in the circuit diagram of FIG. In the circuit diagram of FIG. 3, D is an output terminal (drain terminal, second pad electrode 35) of the semiconductor device 10, INL is an input terminal of the semiconductor device 10, and S is a source terminal of the semiconductor device 10 (first pad electrode 34). Is shown. The drain terminal D of the semiconductor device 10 is connected to the first main electrode 22 of the switching element 100, and the first control electrode 31 of the switching element 100 is connected to the third main electrode 24 of the drive element 200. The second control electrode 32 of the drive element 200 is connected to the input terminal INL of the semiconductor device 10, and the fourth main electrode 23 of the drive element 200 is connected to the second main electrode 21 of the switching element 100. Here, the parasitic inductance LSF indicates the parasitic inductance generated between the second main electrode 21 of the switching element 100 and the source terminal S of the semiconductor device 10 because the connection point F is performed on the second main electrode 21 side. The parasitic inductance LSS1 indicates the parasitic inductance generated between the first control electrode 31 of the switching element 100 and the third main electrode 24 of the driving element 200, and the parasitic inductance LSS2 is driven from the second main electrode 21 of the switching element 100. The parasitic inductance generated between the fourth main electrode 23 of the element 200 is shown.
本発明に係る半導体装置１０においては、図１に示すように、スイッチング素子１００として点線で囲まれた領域の第２主電極２１の電極部から、駆動素子２００として点線で囲まれた領域の第４主電極２３の電極部までの長さが短いので、寄生インダクタンスＬＳＳ２を小さくすることができる。また、図１に示すように、第１制御電極３１の延伸する第１の方向と垂直な方向が、駆動素子２００の第３主電極２４の延伸する第２の方向となっており、それぞれの第１制御電極３１が第３主電極２４と接続しているので、第３主電極２４と第１制御電極３１との間に生じる寄生インダクタンスＬＳＳ１を小さくすることができる。 In the semiconductor device 10 according to the present invention, as shown in FIG. 1, from the electrode portion of the second main electrode 21 in the region surrounded by the dotted line as the switching element 100, the region surrounded by the dotted line as the driving element 200. Since the length of the main electrode 23 to the electrode portion is short, the parasitic inductance LSS2 can be reduced. Further, as shown in FIG. 1, the direction perpendicular to the first direction in which the first control electrode 31 is stretched is the second direction in which the third main electrode 24 of the drive element 200 is stretched. Since the first control electrode 31 is connected to the third main electrode 24, the parasitic inductance LSS1 generated between the third main electrode 24 and the first control electrode 31 can be reduced.
さらに、本発明に係る半導体装置１０のソース端子Ｓとスイッチング素子１００の第２主電極２１との接続を、スイッチング素子１００の第２主電極２１側に近づけることで、スイッチング素子１００に主電流が流れるパワーラインと、駆動素子２００のゲートソース間ループに信号を流す信号線（シグナルライン）とを分断し、スイッチング素子１００の第２主電極２１の電位と駆動素子２００の第４主電極２３の電位との電位変動を抑制して、スイッチング素子１００の誤動作又はスイッチング素子の発振を抑制することができる。 Further, by bringing the connection between the source terminal S of the semiconductor device 10 according to the present invention and the second main electrode 21 of the switching element 100 closer to the second main electrode 21 side of the switching element 100, the main current is generated in the switching element 100. The flowing power line and the signal line (signal line) that flows a signal through the loop between the gate and source of the driving element 200 are separated, and the potential of the second main electrode 21 of the switching element 100 and the fourth main electrode 23 of the driving element 200 are separated. It is possible to suppress the potential fluctuation with the potential and suppress the malfunction of the switching element 100 or the oscillation of the switching element.
図３に示す回路図において、駆動素子２００の第３主電極２４は、入力端子ＩＮＬに入力された制御信号に応じてハイ又はローを出力し、その出力がスイッチング素子１００の第１制御電極３１へ入力されて、スイッチング素子１００はスイッチング動作をする。スイッチング素子１００のオフ状態において、駆動素子２００の出力電圧がゼロボルト（０Ｖ）となる。ここで、スイッチング素子１００が窒化物系半導体で構成されると、他の半導体材料のスイッチング素子に比べて、高速スイッチングすることができる。しかし、窒化物系半導体で構成されるスイッチング素子１００の閾値電圧（Ｖｔｈ）は低い。その結果、スイッチング素子１００の閾値電圧と、スイッチング素子１００のオフ状態における駆動素子２００の出力電圧との差分が小さくなる。このような窒化物半導体で構成されるスイッチング素子を有する半導体装置において、従来の半導体装置のようにスイッチング素子と駆動素子とを接続するループに生じるインピーダンスが大きい場合、スイッチング素子１００に印加されるドレイン電圧の変動等により、スイッチング素子のオフ状態を保持することができず、スイッチング素子が誤動作したり、発振したりすることがある。 In the circuit diagram shown in FIG. 3, the third main electrode 24 of the drive element 200 outputs high or low according to the control signal input to the input terminal INL, and the output is the first control electrode 31 of the switching element 100. The switching element 100 performs a switching operation when input to. In the off state of the switching element 100, the output voltage of the driving element 200 becomes zero volt (0V). Here, when the switching element 100 is composed of a nitride-based semiconductor, high-speed switching can be performed as compared with a switching element made of another semiconductor material. However, the threshold voltage (Vth) of the switching element 100 made of a nitride semiconductor is low. As a result, the difference between the threshold voltage of the switching element 100 and the output voltage of the driving element 200 in the off state of the switching element 100 becomes small. In a semiconductor device having a switching element composed of such a nitride semiconductor, when the impedance generated in the loop connecting the switching element and the driving element is large as in a conventional semiconductor device, the drain applied to the switching element 100 is applied. Due to fluctuations in voltage or the like, the off state of the switching element cannot be maintained, and the switching element may malfunction or oscillate.
本発明に係る半導体装置１０においては、図１に示すように、第４主電極２３が、隣り合う第２主電極２１同士を接続するように配置しているため、第４主電極２３から第２主電極２１までの長さが短くなり、寄生インダクタンスＬＳＳ２を低減することができる。これにより、スイッチング素子のオフ状態を保持し、スイッチング素子の誤動作やスイッチング素子の発振を抑制できる。また、隣り合う第２主電極２１の接続配線を第４主電極２３が兼ねることで、半導体装置１０のチップ面積を小さくすることができる。 In the semiconductor device 10 according to the present invention, as shown in FIG. 1, since the fourth main electrode 23 is arranged so as to connect the adjacent second main electrodes 21 to each other, the fourth main electrode 23 to the fourth main electrode 23 is arranged. The length up to the two main electrodes 21 is shortened, and the parasitic inductance LSS2 can be reduced. As a result, the off state of the switching element can be maintained, and malfunction of the switching element and oscillation of the switching element can be suppressed. Further, since the fourth main electrode 23 also serves as the connecting wiring of the second main electrodes 21 adjacent to each other, the chip area of the semiconductor device 10 can be reduced.
次に、本発明に係る半導体装置１０における、第４主電極２３と第１パッド電極３４との接続について説明する。図２に示すように、半導体装置１０は、第４主電極２３の上方に位置し、第２主電極２１及び第４主電極２３に電気的に接続された、第１パッド電極３４を有している。第１パッド電極３４は、半導体装置１０と、図示しないパッケージ内のリードフレームや実装基板とを、ワイヤーボンディング等で接続するためのボンディングパッドとして機能するものである。本発明に係る半導体装置１０では、特に、第１パッド電極３４と第４主電極２３とが、配線導体（導通ビア）３３により接続される。つまり、配線導体３３は、第４主電極２３から第１パッド電極３４へ、上方に延びるように形成される。このような構造とすることによって、従来のような第１の層１１内での配線の引き回しに比べ、電流経路を小さくできるため、インピーダンスが低く抑えられる。さらに、第１パッド電極３４は、第４主電極２３の上方、すなわち、スイッチング素子１００や駆動素子２００の上方に設けられており、従来のように、素子の上部の周囲に比較的大きなパッド電極を形成するためのスペースを確保することが不要になるため、従来の半導体装置に比べ、より小型化されたものとなる。 Next, the connection between the fourth main electrode 23 and the first pad electrode 34 in the semiconductor device 10 according to the present invention will be described. As shown in FIG. 2, the semiconductor device 10 has a first pad electrode 34 located above the fourth main electrode 23 and electrically connected to the second main electrode 21 and the fourth main electrode 23. ing. The first pad electrode 34 functions as a bonding pad for connecting the semiconductor device 10 and a lead frame or mounting substrate in a package (not shown) by wire bonding or the like. In the semiconductor device 10 according to the present invention, in particular, the first pad electrode 34 and the fourth main electrode 23 are connected by a wiring conductor (conducting via) 33. That is, the wiring conductor 33 is formed so as to extend upward from the fourth main electrode 23 to the first pad electrode 34. With such a structure, the current path can be made smaller than that of the conventional wiring routing in the first layer 11, so that the impedance can be suppressed to be low. Further, the first pad electrode 34 is provided above the fourth main electrode 23, that is, above the switching element 100 and the driving element 200, and is a relatively large pad electrode around the upper part of the element as in the conventional case. Since it is not necessary to secure a space for forming the semiconductor device, the size of the device is smaller than that of the conventional semiconductor device.
図４は、図２における第１の層１１の上面図であり、第１の層１１における配線導体３３の形成部近傍の拡大図を示す。図４の例では、配線導体３３は第４主電極２３に接続されているが、配線導体３３は、少なくとも第４主電極２３と第１パッド電極３４とを接続するものであればよく、第２主電極２１と第４主電極２３の接続部（境界部）で、第２主電極２１と第４主電極２３の両方に渡って接続するように形成されていてもよい。また、図４に示すように、さらに、第２主電極２１と第１パッド電極３４とを接続する配線導体３３’を設けることも好ましい。なお、第１主電極２２にも、上部電極へ接続される第２の配線導体３６等が適宜設けられる。 FIG. 4 is a top view of the first layer 11 in FIG. 2, and shows an enlarged view of the vicinity of the forming portion of the wiring conductor 33 in the first layer 11. In the example of FIG. 4, the wiring conductor 33 is connected to the fourth main electrode 23, but the wiring conductor 33 may be any one that connects at least the fourth main electrode 23 and the first pad electrode 34. The connection portion (boundary portion) between the two main electrodes 21 and the fourth main electrode 23 may be formed so as to connect to both the second main electrode 21 and the fourth main electrode 23. Further, as shown in FIG. 4, it is also preferable to provide a wiring conductor 33'that connects the second main electrode 21 and the first pad electrode 34. The first main electrode 22 is also appropriately provided with a second wiring conductor 36 or the like connected to the upper electrode.
また、本発明に係る半導体装置１０は、図２に示すように、第１の層１１と第１パッド電極３４との間の第２の層１２に、第１制御電極３１と第３主電極２４とを電気的に接続する第１の配線層１２１を備えている。図５に、第２の層１２に形成された第１の配線層１２１の、配線導体３３の形成部近傍の拡大図を示す。図５に示すように、第１の配線層１２１は、配線導体３３を迂回するように形成される。これにより、スイッチング素子１００と、駆動素子２００を有する半導体装置１０において、上記のような配線導体３３による接続構造を形成することが可能となっている。 Further, in the semiconductor device 10 according to the present invention, as shown in FIG. 2, the first control electrode 31 and the third main electrode are formed on the second layer 12 between the first layer 11 and the first pad electrode 34. A first wiring layer 121 that electrically connects to the 24 is provided. FIG. 5 shows an enlarged view of the first wiring layer 121 formed in the second layer 12 in the vicinity of the forming portion of the wiring conductor 33. As shown in FIG. 5, the first wiring layer 121 is formed so as to bypass the wiring conductor 33. This makes it possible to form a connection structure using the wiring conductor 33 as described above in the semiconductor device 10 having the switching element 100 and the driving element 200.
第２の層１２において、第１の配線層１２１が配線導体３３を迂回するように形成する場合の詳細な構造は特に限定されないが、第４主電極２３の上方の第１の配線層１２１に開口部１２２を設け、配線導体３３が、開口部１２２を貫通するように形成することが好ましい。このような構造は、周知の多層配線技術により作製でき、複雑なプロセスを必要としないため、電気的特性の劣化が防止された半導体装置となる。 In the second layer 12, the detailed structure when the first wiring layer 121 is formed so as to bypass the wiring conductor 33 is not particularly limited, but the first wiring layer 121 above the fourth main electrode 23 It is preferable that the opening 122 is provided and the wiring conductor 33 is formed so as to penetrate the opening 122. Since such a structure can be manufactured by a well-known multi-layer wiring technique and does not require a complicated process, it becomes a semiconductor device in which deterioration of electrical characteristics is prevented.
図６に、第１の層１１における各電極の配置と、パッド電極の配置とを重ね合わせた透視図平面視を示す。図７は、図６のうちの第１の層１１における各素子の電極の配置図の例の上面図（平面視）を示し、図８は、図６のうちのパッド電極の配置図の例の上面図（平面視）を示す。すなわち、図７と図８とを重ね合わせた透視図が、図６である。図６の例では、スイッチング素子１００と駆動素子２００とが第１の方向に交互に配置されている。これに対応するように、図８には、第１パッド電極３４と、第２パッド電極３５とが第１の方向に交互に配置された例が示されている。このように、スイッチング素子が駆動素子を挟むように、駆動素子の両側に配置し、一方のスイッチング素子の第２主電極と、他方のスイッチング素子の第２主電極が、第１パッド電極を介して電気的に接続する構造とすることができる。これにより、多数の素子が形成された半導体装置となる。 FIG. 6 shows a perspective view in which the arrangement of the electrodes in the first layer 11 and the arrangement of the pad electrodes are superimposed. FIG. 7 shows a top view (plan view) of an example of an electrode arrangement diagram of each element in the first layer 11 of FIG. 6, and FIG. 8 is an example of a pad electrode arrangement diagram of FIG. The top view (plan view) of is shown. That is, FIG. 6 is a perspective view in which FIG. 7 and FIG. 8 are superimposed. In the example of FIG. 6, the switching element 100 and the driving element 200 are alternately arranged in the first direction. Correspondingly to this, FIG. 8 shows an example in which the first pad electrode 34 and the second pad electrode 35 are alternately arranged in the first direction. In this way, the switching elements are arranged on both sides of the driving element so as to sandwich the driving element, and the second main electrode of one switching element and the second main electrode of the other switching element are interposed via the first pad electrode. The structure can be electrically connected. This results in a semiconductor device in which a large number of elements are formed.
また、半導体装置１０のスイッチング素子１００、駆動素子２００が有する各電極、及び、第１パッド電極３４の形状及び配置としては、第１の層１１を平面視したとき、図６に示すように、半導体装置１０を平面視したときに、第２主電極２１を第１の方向に延伸するように配置し、第４主電極２３を第１の方向と交差する第２の方向に延伸するように配置し、さらに、平面視したとき、第１パッド電極３４を、第２の方向に延伸するように配置することが好ましい。なお、第１の方向及び第２の方向が交差する角度は、半導体装置のデザインに応じて決定することができるが、直角（９０°）とすることが最も好ましい。 The shapes and arrangements of the switching element 100 of the semiconductor device 10, the electrodes of the driving element 200, and the first pad electrode 34 are as shown in FIG. 6 when the first layer 11 is viewed in a plan view. When the semiconductor device 10 is viewed in a plan view, the second main electrode 21 is arranged so as to extend in the first direction, and the fourth main electrode 23 is extended in the second direction intersecting the first direction. It is preferable to arrange the first pad electrode 34 so as to extend in the second direction when viewed in a plan view. The angle at which the first direction and the second direction intersect can be determined according to the design of the semiconductor device, but is most preferably a right angle (90 °).
さらに、本発明に係る半導体装置１０は、第１主電極２２と第３主電極２４とが電気的に接続され、第２の方向に延伸するように配置された第２パッド電極３５をさらに含み、第１パッド電極３４と第２パッド電極３５が、第１の方向に交互に配置されたものとすることも好ましい（図８参照）。このようにすることで、より小型の半導体装置となる。 Further, the semiconductor device 10 according to the present invention further includes a second pad electrode 35 in which the first main electrode 22 and the third main electrode 24 are electrically connected and arranged so as to extend in the second direction. It is also preferable that the first pad electrode 34 and the second pad electrode 35 are alternately arranged in the first direction (see FIG. 8). By doing so, a smaller semiconductor device can be obtained.
また、第２の層１２と第１パッド電極３４との間の第３の層１３に、配線導体３３と接続された第２の配線層１３１をさらに備える構造とすることも好ましい。半導体装置１０を構成する半導体基板や各電極層は薄く作製されるため、実装工程等において変形や割れなどの発生が懸念される。そこで、このような第２の配線層１３１を設けることで、半導体装置１０全体としての厚さを確保でき、割れなどの発生を効果的に抑制できる。なお、第２の配線層１３１は、第１パッド電極３４と第４主電極２３とを電気的に接続するバイパスとして機能する。 Further, it is also preferable that the third layer 13 between the second layer 12 and the first pad electrode 34 is further provided with the second wiring layer 131 connected to the wiring conductor 33. Since the semiconductor substrate and each electrode layer constituting the semiconductor device 10 are made thin, there is a concern that deformation or cracking may occur in the mounting process or the like. Therefore, by providing such a second wiring layer 131, the thickness of the semiconductor device 10 as a whole can be secured, and the occurrence of cracks and the like can be effectively suppressed. The second wiring layer 131 functions as a bypass that electrically connects the first pad electrode 34 and the fourth main electrode 23.
図１では、各１つのスイッチング素子１００と駆動素子２００が隣接するように配置された例を示したが、本発明に係る半導体装置はこれに限定されない。駆動素子２００を挟むように、スイッチング素子１００を駆動素子２００の両側に配置し、一方のスイッチング素子１００の第２主電極２１と、他方のスイッチング素子１００の第２主電極２１が、第１パッド電極３４を介して電気的に接続するように形成してもよい。具体的には、駆動素子のドレイン電極を軸に、左右対称に駆動素子のゲート・ソース、スイッチング素子を配置してもよい。駆動素子及び左右のスイッチング素子のソース電極は互いに接続されているが、パッド電極でも互いに接続されるような構造とできる。これにより、多数の素子が形成された半導体装置となる。なお、図６は、多数のスイッチング素子１００と駆動素子２００を配置した例である。 Although FIG. 1 shows an example in which each one switching element 100 and the driving element 200 are arranged adjacent to each other, the semiconductor device according to the present invention is not limited to this. The switching elements 100 are arranged on both sides of the drive element 200 so as to sandwich the drive element 200, and the second main electrode 21 of one switching element 100 and the second main electrode 21 of the other switching element 100 are the first pads. It may be formed so as to be electrically connected via the electrode 34. Specifically, the gate / source of the drive element and the switching element may be arranged symmetrically with the drain electrode of the drive element as the axis. The source electrodes of the drive element and the left and right switching elements are connected to each other, but the pad electrodes can also be connected to each other. This results in a semiconductor device in which a large number of elements are formed. Note that FIG. 6 is an example in which a large number of switching elements 100 and driving elements 200 are arranged.
本発明に係る半導体装置によれば、半導体層に接する電極とパッド電極の電流経路が最小となるため、インピーダンスが低く抑えられたものとなる。 According to the semiconductor device according to the present invention, the current path between the electrode and the pad electrode in contact with the semiconductor layer is minimized, so that the impedance is suppressed to a low level.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an example, and any object having substantially the same configuration as the technical idea described in the claims of the present invention and exhibiting the same effect and effect is the present invention. Is included in the technical scope of.
１００…スイッチング素子、 ２００…駆動素子、
１…半導体基板、 ２…基板、 ３…電子走行層、 ４…２次元電子ガス層、
５…電子供給層、
１０…半導体装置、 １１…第１の層、 １２…第２の層、 １３…第３の層、
２１…第２主電極、 ２２…第１主電極、 ２３…第４主電極、 ２４…第３主電極、
３１…第１制御電極、 ３２…第２制御電極、
３３，３３’…配線導体（導通ビア）、 ３４…第１パッド電極、
３５…第２パッド電極、 ３６…第２の配線導体
１２１…第１の配線層、 １２２…開口部、 １３１…第２の配線層。
100 ... switching element, 200 ... driving element,
1 ... semiconductor substrate, 2 ... substrate, 3 ... electron traveling layer, 4 ... two-dimensional electron gas layer,
5 ... Electronic supply layer,
10 ... semiconductor device, 11 ... first layer, 12 ... second layer, 13 ... third layer,
21 ... 2nd main electrode, 22 ... 1st main electrode, 23 ... 4th main electrode, 24 ... 3rd main electrode,
31 ... 1st control electrode, 32 ... 2nd control electrode,
33, 33'... Wiring conductor (conducting via), 34 ... 1st pad electrode,
35 ... Second pad electrode, 36 ... Second wiring conductor 121 ... First wiring layer, 122 ... Opening, 131 ... Second wiring layer.
Claims (7)
前記第１の層に設けられた、第３主電極と、前記第２主電極に接続された第４主電極と、前記第３主電極と前記第４主電極との間の第２制御電極とを有する駆動素子と、
前記第２主電極及び前記第４主電極に電気的に接続された第１パッド電極とを少なくとも有する半導体装置であって、
前記第１パッド電極は、前記第４主電極の上方に位置するものであり、
前記第１パッド電極と、少なくとも前記第４主電極とを接続する配線導体と、
前記第１の層と前記第１パッド電極との間の第２の層に設けられ、前記配線導体を迂回し、前記第１制御電極と前記第３主電極とを電気的に接続する第１の配線層とを備えることを特徴とする半導体装置。 A switching element provided on a first layer on a semiconductor substrate and having a first main electrode, a second main electrode, and a first control electrode between the first main electrode and the second main electrode. ,
A third main electrode provided in the first layer, a fourth main electrode connected to the second main electrode, and a second control electrode between the third main electrode and the fourth main electrode. With a drive element having
A semiconductor device having at least a second main electrode and a first pad electrode electrically connected to the fourth main electrode.
The first pad electrode is located above the fourth main electrode and is located above the fourth main electrode.
A wiring conductor connecting the first pad electrode and at least the fourth main electrode,
A first layer provided in a second layer between the first layer and the first pad electrode, bypassing the wiring conductor, and electrically connecting the first control electrode and the third main electrode. A semiconductor device including a wiring layer of the above.
前記第２主電極は、第１の方向に延伸して配置され、
前記第４主電極は、前記第１の方向と交差する第２の方向に延伸するように配置されたものであり、
前記第１パッド電極を平面視したときに、
前記第１パッド電極は、前記第２の方向に延伸するように配置されたものであることを特徴とする請求項１に記載の半導体装置。 When the first layer is viewed in a plan view,
The second main electrode is arranged so as to extend in the first direction.
The fourth main electrode is arranged so as to extend in a second direction intersecting the first direction.
When the first pad electrode is viewed in a plan view,
The semiconductor device according to claim 1, wherein the first pad electrode is arranged so as to extend in the second direction.
前記第１パッド電極と前記第２パッド電極が、前記第１の方向に交互に配置されたものであることを特徴とする請求項２に記載の半導体装置。 The first main electrode and the third main electrode are electrically connected to each other, and further include a second pad electrode arranged so as to extend in the second direction.
The semiconductor device according to claim 2, wherein the first pad electrode and the second pad electrode are alternately arranged in the first direction.
前記配線導体は、前記開口部を貫通して設けられているものであることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。 The first wiring layer has an opening above the fourth main electrode and has an opening.
The semiconductor device according to any one of claims 1 to 3, wherein the wiring conductor is provided so as to penetrate the opening.
一方の前記スイッチング素子の前記第２主電極と、他方の前記スイッチング素子の前記第２主電極が、前記第１パッド電極を介して電気的に接続していることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。 The switching element is arranged on both sides of the drive element so as to sandwich the drive element.
From claim 1, the second main electrode of one of the switching elements and the second main electrode of the other switching element are electrically connected via the first pad electrode. 5. The semiconductor device according to any one of 5.
前記電子走行層内に２次元電子ガス層を含むことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。 The semiconductor substrate includes an electron supply layer made of a first nitride-based semiconductor and an electron traveling layer made of a second nitride-based semiconductor.
The semiconductor device according to any one of claims 1 to 6, wherein the electron traveling layer includes a two-dimensional electron gas layer.
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|---|---|---|---|---|
| JPH0964284A (en) * | 1995-06-15 | 1997-03-07 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
| JP2002134693A (en) * | 2000-10-20 | 2002-05-10 | Hitachi Ltd | Semiconductor integrated circuit |
| WO2015125492A1 (en) * | 2014-02-24 | 2015-08-27 | パナソニック株式会社 | Semiconductor device |
| JP2015162625A (en) * | 2014-02-28 | 2015-09-07 | パナソニック株式会社 | nitride semiconductor device |
| WO2019053905A1 (en) * | 2017-09-15 | 2019-03-21 | サンケン電気株式会社 | Semiconductor device |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964284A (en) * | 1995-06-15 | 1997-03-07 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
| JP2002134693A (en) * | 2000-10-20 | 2002-05-10 | Hitachi Ltd | Semiconductor integrated circuit |
| WO2015125492A1 (en) * | 2014-02-24 | 2015-08-27 | パナソニック株式会社 | Semiconductor device |
| JP2015162625A (en) * | 2014-02-28 | 2015-09-07 | パナソニック株式会社 | nitride semiconductor device |
| WO2019053905A1 (en) * | 2017-09-15 | 2019-03-21 | サンケン電気株式会社 | Semiconductor device |
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