JP2021002537A - Semiconductor package and manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体パッケージおよびその製造方法に関する。 The present invention relates to a semiconductor package and a method for manufacturing the same.
従来、厚みが薄く、かつ小型化された半導体パッケージとしてＱＦＮ（Quad Flat Non-lead package の略）構造のものが知られている。ＱＦＮ構造の半導体パッケージは、配線基板にはんだを介して実装したとき、ＱＦＰ（Quad Flat Package の略）構造と異なり、アウターリードの部分に折れ曲がった形状のベンド構造を有しないため、当該ベンド構造による応力の緩和の効果が得られない構造である。 Conventionally, a QFN (Quad Flat Non-lead package) structure is known as a thin and miniaturized semiconductor package. Unlike the QFP (Quad Flat Package) structure, a semiconductor package with a QFN structure does not have a bent structure at the outer reed when mounted on a wiring board via solder, so the bend structure is used. It is a structure in which the effect of stress relaxation cannot be obtained.
具体的には、ＱＦＮ構造の半導体パッケージと配線基板との線膨張係数差に起因する熱応力が、これらを接合するはんだに集中しやすく、はんだにクラックが生じる原因となり、接合信頼性が低下し得る。このような課題を解決するＱＦＮ構造の半導体パッケージとしては、例えば特許文献１に記載のものが挙げられる。
Specifically, the thermal stress caused by the difference in linear expansion coefficient between the QFN structure semiconductor package and the wiring board tends to concentrate on the solder that joins them, causing cracks in the solder and reducing the joining reliability. obtain. Examples of the semiconductor package having a QFN structure that solves such a problem include those described in
特許文献１に記載の半導体パッケージは、ＱＦＮ構造であって、リードフレームと、リードフレーム上に搭載される半導体素子と、リードフレームの一部および半導体素子を覆う封止樹脂とを備える。この半導体パッケージは、リードフレームのうち半導体素子が搭載される面である搭載面とは反対側の面が、封止樹脂から露出すると共に、封止樹脂から所定の高さだけ突出した構造である。これにより、当該半導体パッケージを配線基板にはんだを介して実装したとき、リードフレームと配線基板との間の隙間が所定以上の幅となることで、はんだへの熱応力を緩和でき、接合信頼性が向上する。
The semiconductor package described in
しかしながら、この半導体パッケージの製造方法は、リードフレームのうち半導体素子を搭載する予定の面およびその反対側の面が露出しつつ、当該反対側の面がモールド樹脂から突出するように、モールド樹脂の一部を成形することを含む。そして、半導体素子をリードフレーム上の搭載面に搭載した後に、当該搭載面側にモールド樹脂の残部を形成する。つまり、この半導体パッケージは、モールド樹脂の成形工程を少なくとも２回に分けて行う必要があり、その製造コストが高くなる構造とされている。 However, in this method of manufacturing a semiconductor package, the surface of the lead frame on which the semiconductor element is to be mounted and the surface on the opposite side thereof are exposed, and the surface on the opposite side protrudes from the mold resin. Including molding a part. Then, after mounting the semiconductor element on the mounting surface on the lead frame, the remaining portion of the mold resin is formed on the mounting surface side. That is, this semiconductor package has a structure in which the molding process of the molding resin needs to be performed at least twice, which increases the manufacturing cost.
また、実装に用いる電極がモールド樹脂の外表面よりも突き出た構造の半導体パッケージとしては、段差部を有するリードを備えたものとすることも考えられる。しかしながら、この場合であっても、研削、プレス加工、エッチング、レーザ加工やリードの折り曲げ等の段差部を設ける加工工程が必要な構造となり、製造コストが高くなってしまう。 Further, as a semiconductor package having a structure in which the electrodes used for mounting protrude from the outer surface of the mold resin, it is conceivable to provide a lead having a stepped portion. However, even in this case, the structure requires a processing step of providing a stepped portion such as grinding, pressing, etching, laser processing, and bending of a lead, which increases the manufacturing cost.
本発明は、上記の点に鑑み、配線基板等にはんだにより実装した後の当該はんだへの応力集中を緩和でき、製造コストが従来よりも低いＱＦＮ構造とされた半導体パッケージおよびその製造方法を提供することを目的とする。 In view of the above points, the present invention provides a semiconductor package having a QFN structure, which can alleviate stress concentration on the solder after being mounted on a wiring board or the like by solder, and has a QFN structure lower than the conventional one, and a method for manufacturing the same. The purpose is to do.
上記目的を達成するため、請求項１に記載の半導体パッケージは、複数のリード（１１）、および表裏の関係にある一面（１２ａ）と他面（１２ｂ）とを備えるダイパッド（１２）を有するリードフレーム（１）と、リードフレームの一部を覆う電極部（２）と、ダイパッドの一面の上に搭載される半導体チップ（３）と、リードフレームの一部および半導体チップを覆うモールド樹脂（６）と、を備え、一面に対する法線方向に沿った方向であって、他面から一面に向かう方向を上方向とし、上方向の逆の方向を下方向とし、モールド樹脂のうち下方向における外表面を下面（６ｂ）として、リードフレームは、半導体チップが搭載される側の面である搭載面とは反対側の面が、モールド樹脂から露出すると共に、モールド樹脂の下面と合わせて１つの平坦面をなしており、電極部は、リードフレームを構成する材料とは異なる材料により構成され、かつリードフレームのうち下面の側においてモールド樹脂から露出する部分を覆うと共に、下面から所定以上の高さだけ突出している。
In order to achieve the above object, the semiconductor package according to
これにより、ＱＦＮ構造であって、リードフレームのうちモールド樹脂から露出する部分にモールド樹脂の外表面から突出する電極部を有する構成の半導体パッケージとなる。モールド樹脂から突出する電極部を備える構成とされることで、基板等にはんだを介して実装されたときの半導体パッケージと基板等との距離を所定以上にでき、実装後においてはんだに作用する熱応力を低減できる半導体パッケージとなる。また、この電極部は、リードフレームを構成する材料とは異なる材料により構成され、モールド樹脂の形成後に後付け可能な部位である。そのため、従来よりも製造コストが低減された構造となる。 As a result, the semiconductor package has a QFN structure and has an electrode portion protruding from the outer surface of the mold resin in a portion of the lead frame exposed from the mold resin. By providing an electrode portion protruding from the mold resin, the distance between the semiconductor package and the substrate, etc. when mounted on the substrate or the like via solder can be made longer than a predetermined value, and the heat acting on the solder after mounting can be achieved. It is a semiconductor package that can reduce stress. Further, this electrode portion is made of a material different from the material constituting the lead frame, and is a portion that can be retrofitted after the molding resin is formed. Therefore, the structure has a lower manufacturing cost than the conventional one.
また、請求項６に記載の半導体パッケージの製造方法は、モールド樹脂の形成後、リードフレームのうちモールド樹脂から露出する部分にリードフレームとは異なる金属材料を塗布し、固化することにより電極部を形成することを含む。
Further, in the method for manufacturing a semiconductor package according to
これにより、モールド樹脂の下面から突出する電極部を備える半導体パッケージを従来よりも簡易的に製造することができる。つまり、モールド樹脂の成形を２回に分けたり、リードフレームの曲げ加工、研削、エッチング等の２次加工を施したりすることなく、モールド樹脂から突出する電極部を形成でき、従来よりも製造コストが低減された製造方法となる。 As a result, a semiconductor package including an electrode portion protruding from the lower surface of the mold resin can be manufactured more easily than before. In other words, it is possible to form an electrode portion that protrudes from the mold resin without dividing the molding of the mold resin into two steps or performing secondary processing such as bending, grinding, and etching of the lead frame, and the manufacturing cost is higher than before. Is reduced.
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference numerals in parentheses attached to each component or the like indicate an example of the correspondence between the component or the like and the specific component or the like described in the embodiment described later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, parts that are the same or equal to each other will be described with the same reference numerals.
（第１実施形態）
第１実施形態の半導体パッケージＰ１について、図１〜図３を参照して説明する。図１、図２では、見易くするため、断面を示すものではないが、構成要素の一部にハッチングを施している。
(First Embodiment)
The semiconductor package P1 of the first embodiment will be described with reference to FIGS. 1 to 3. In FIGS. 1 and 2, in order to make it easier to see, a cross section is not shown, but a part of the components is hatched.
本実施形態の半導体パッケージＰ１は、例えば図１もしくは図２に示すように、ＱＦＮ構造とされ、リードフレーム１と、電極部２と、モールド樹脂６とを備える。具体的には、半導体パッケージＰ１は、例えば図３に示すように、複数のリード１１、およびダイパッド１２を備えるリードフレーム１と、半導体チップ３と、接合材４と、ワイヤ５と、モールド樹脂６とを有してなる。
As shown in FIG. 1 or 2, for example, the semiconductor package P1 of the present embodiment has a QFN structure, and includes a
リードフレーム１は、例えば、銅や鉄などの金属材料によりなり、図３に示すように、複数のリード１１と半導体チップ３が搭載されるダイパッド１２とを備える。リードフレーム１は、半導体チップ３が搭載される側の面である搭載面とは反対側の面が、モールド樹脂６から露出すると共に、電極部２により覆われている。リードフレーム１は、複数のリード１１とダイパッド１２とが同じ平面上に配置された平坦リードフレームとされる。
The
リードフレーム１は、例えば、１枚の金属板にプレス打ち抜き加工などが施し、複数のリード１１とダイパッド１２とを形成することにより得られる。複数のリード１１およびダイパッド１２は、後述するモールド樹脂６を形成するまでの間、図示しないタイバーなどにより連結されている。複数のリード１１およびダイパッド１２は、モールド樹脂６の形成後、例えば、リードカットによりこれらを連結するタイバーや吊りリードなどを切断除去することにより分離した状態となる。
The
以下、説明の便宜上、図３に示すように、ダイパッド１２のうち半導体チップ３の搭載面を一面１２ａとし、その反対面を他面１２ｂとして、一面１２ａに対する法線方向に沿った方向であって、他面１２ｂから一面１２ａに向かう方向を「上方向」と称する。また、図３に示すように、上方向の逆方向を「下方向」と称し、後述のモールド樹脂６の外表面のうち上方向に面するものを「上面６ａ」と称し、下方向に面するものを「下面６ｂ」と称する。なお、モールド樹脂６の上面６ａと下面６ｂは、表裏の関係にある。
Hereinafter, for convenience of explanation, as shown in FIG. 3, the mounting surface of the
リードフレーム１のうち搭載面とは反対側の面は、図３に示すように、モールド樹脂６の下面６ｂと合わせて１つの平坦面をなしている。そして、当該平坦面のうちリードフレーム１の部分には、電極部２が形成されており、電極部２が当該平坦面から突出する状態となっている。
As shown in FIG. 3, the surface of the
電極部２は、半導体パッケージＰ１を配線基板等に実装する際の接続部位であり、例えば、はんだや高融点はんだによりなる。電極部２は、リードフレーム１のみを覆っており、モールド樹脂６には当接しない配置とされている。電極部２は、モールド樹脂６の下面６ｂよりも所定以上の高さだけ突出している。電極部２の下方向における高さ、すなわち厚みは、例えば、限定するものではないが、１０μｍ以上が好ましく、２０μｍ以上がより好ましい。これは、半導体パッケージＰ１を配線基板等に搭載した際に、半導体パッケージＰ１と配線基板との隙間を所定以上とし、実装後の電極部２や接合に用いるはんだにおけるクラック発生を抑制するためである。この詳細については、後述する。
The
なお、ここでいう「高融点はんだ」とは、例えば、Ｐｂ（鉛）を含有する共晶はんだ（融点１８３℃）や鉛フリーはんだ（融点２１７℃）よりも融点が高く、少なくとも２１７℃で融解しない組成とされたはんだを意味する。このような高融点はんだは、例えば、Ｓｎ（錫）を主成分とし、Ｚｎ（亜鉛）、Ａｕ（金）、Ｂｉ（ビスマス）、Ｓｂ（アンチモン）等の高融点の材料を所定以上の比率で含有する組成とされる。 The "high melting point solder" referred to here has a higher melting point than, for example, eutectic solder containing Pb (lead) (melting point 183 ° C.) and lead-free solder (melting point 217 ° C.), and melts at at least 217 ° C. It means a solder with a composition that does not. Such a high melting point solder contains, for example, Sn (tin) as a main component and a high melting point material such as Zn (zinc), Au (gold), Bi (bismuth), Sb (antimony) at a ratio of a predetermined value or more. It is said to contain the composition.
半導体チップ３は、主としてシリコンなどの半導体材料により構成され、例えば、ＭＯＳＦＥＴなどのスイッチング素子等とされる。なお、ＭＯＳＦＥＴとは、Metal Oxide Semiconductor Field Effect Transistorの略である。半導体チップ３は、通常の半導体プロセスにより形成され、例えば略四角形板状とされるが、この形状に限定されない。半導体チップ３は、接合材４を介してダイパッド１２の一面１２ａ上に搭載される。半導体チップ３は、ダイパッド１２の一面１２ａと向き合う面とは反対側の面に図示しない電極パッドが形成されており、この電極パッドにワイヤ５が接続される。
The
接合材４は、例えば、はんだであり、任意のダイボンド材によりなる。
The
ワイヤ５は、例えば、金や銅などの任意の金属材料によりなり、ワイヤボンディング等により半導体チップ３および複数のリード１１に接続される。なお、ワイヤ５は、例えば、複数のリード１１に形成された図示しない電極パッドに接続され、半導体チップ３と複数のリード１１とを電気的に接続する。
The
モールド樹脂６は、複数のリード１１の一部、ダイパッド１２の一部、半導体チップ３およびワイヤ５を覆う封止材である。モールド樹脂６は、例えば、エポキシ樹脂等の任意の樹脂材料により構成される。
The
以上が、本実施形態の半導体パッケージＰ１の基本的な構成である。まとめると、半導体パッケージＰ１は、リードフレーム１のうち搭載面とは反対側の面が、モールド樹脂６の下面６ｂと共に、１つの平坦面をなすと共に、当該平坦面のうちリードフレーム１の部分を覆う電極部２が形成された構成とされている。
The above is the basic configuration of the semiconductor package P1 of the present embodiment. In summary, in the semiconductor package P1, the surface of the
（製造方法）
次に、半導体パッケージＰ１の製造方法の一例について、図４Ａ〜図４Ｇを参照して説明する。なお、ここでは、一度に複数の半導体パッケージＰ１を製造する場合を代表例として説明する。
(Production method)
Next, an example of a method for manufacturing the semiconductor package P1 will be described with reference to FIGS. 4A to 4G. Here, a case where a plurality of semiconductor packages P1 are manufactured at one time will be described as a typical example.
まず、図４Ａに示すように、複数のリード１１およびダイパッド１２を備えるリードフレーム１を用意する。このとき、リードフレーム１は、半導体パッケージＰ１に用いられる領域を複数有してなるリードフレーム材の状態であって、リード１１およびダイパッド１２が連結されており、後述するダイシング工程においてパッケージ単位で分割される。
First, as shown in FIG. 4A, a
続いて、通常の半導体プロセスにより製造された半導体チップ３を用意する。そして、図４Ｂに示すように、用意した半導体チップ３をリードフレーム１のうちダイパッド１２上にはんだ等の接合材４により搭載する。
Subsequently, a
次いで、図４Ｃに示すように、半導体チップ３および複数のリード１１それぞれにワイヤ５をワイヤボンディングにより接続する。これにより、半導体チップ３と複数のリード１１とがワイヤ５により電気的に接続される。
Next, as shown in FIG. 4C, the
そして、例えば、上型と下型とによりなり、モールド樹脂６の外形に沿ったキャビティを有する図示しない金型を用意する。この金型に図４Ｃに示すワークをセットし、キャビティ内にモールド樹脂６を構成するエポキシ樹脂等の材料を投入する。なお、この金型のうち例えば下型は、リードフレーム１のうち半導体チップ３が搭載される搭載面とは反対側の面のほぼ全面に当接した状態とされる。その後、投入した樹脂材料を加熱して硬化させることで、図４Ｄに示すように、リードフレーム１のうち半導体チップ３が搭載される面側を覆うモールド樹脂６を形成する。その後、図示しない金型からワークを離型する。これにより、図４Ｄに示すように、リードフレーム１のうち搭載面とは反対側の面がモールド樹脂６から露出した状態のワークとなる。なお、図４Ｄに示すように、モールド樹脂６のうちリードフレーム１の搭載面よりも上側に位置する面が上面６ａとなり、その反対側の面が下面６ｂとなる。
Then, for example, a mold (not shown) which is composed of an upper mold and a lower mold and has a cavity along the outer shape of the
続いて、リードフレーム１のうちモールド樹脂６の下面６ｂ側において露出する部分に、例えば、はんだを噴流にして塗布する等の方法によりリードフレーム１の露出部をリードフレーム１とは異なる金属材料により覆う。具体的には、図４Ｅに示すように、はんだ１０１を噴出させた状態の噴射ノズル１００に、図４Ｄのワークのモールド樹脂６の下面６ｂ側に近接させて通過させる。この工程により、はんだ１０１は、濡れ性が低いモールド樹脂６には塗布されず、リードフレーム１のうちモールド樹脂６から露出した濡れ性が高い部分に塗布される。
Subsequently, the exposed portion of the
なお、図４Ｅでは、噴射ノズル１００上を通過させるワークの動きを白抜き矢印で示すと共に、噴射ノズル１００からのはんだ１０１の流れを矢印で示している。
In FIG. 4E, the movement of the work passing over the
次いで、例えば図４Ｆに破線で示すように、ダイシングカットにより、ワークをパッケージ単位で分割する。 Then, for example, as shown by a broken line in FIG. 4F, the work is divided into package units by dicing cut.
最後に、図４Ｇに示すように、リフロー工程により、はんだ１０１を溶融させて液相とした後、固化させて固相に変化させることで電極部２を形成する。以上の工程により、複数個の半導体パッケージＰ１を一度に製造することができる。
Finally, as shown in FIG. 4G, the
なお、上記のリフロー工程では、溶融したはんだ１０１を重力方向にフローさせるため、ワークは、下面６ｂを下向きにした状態、すなわち下面６ｂが鉛直方向に面する状態とされることが好ましい。これにより、溶融したはんだ１０１がリードフレーム１からはみ出さない状態となり、電極部２の厚みを確保すると共に、モールド樹脂６上に電極部２が形成されることを抑制することができる。このような制御を行う理由は、半導体パッケージＰ１を実装した後の接合信頼性を高めるためである。この詳細については、後述する。
In the above reflow step, since the
また、上記の製造方法では、はんだの塗布によりモールド樹脂６の下面６ｂから突出する電極部２を形成するため、特許文献１に記載の半導体パッケージの製法のようにモールド樹脂６を少なくとも２回の工程により形成する必要がない。そのため、特許文献１に記載の半導体パッケージの製法に比べて、より簡易的に、実装後の配線基板との間の隙間を所定以上に確保できる構造の半導体パッケージＰ１を製造できる。また、上記の製造方法によれば、リードフレーム１の曲げ加工、研削やエッチング等の段差を設ける２次加工の工程も不要である。よって、従来よりも製造コストを低減することができる。
Further, in the above manufacturing method, since the
（効果）
次に、半導体パッケージＰ１を実装した後の接合信頼性の向上効果について説明するが、まずは、対比のため、従来の半導体パッケージＰ０およびこれを用いた場合の課題について図５Ａ〜図５Ｃを参照して説明する。
(effect)
Next, the effect of improving the bonding reliability after mounting the semiconductor package P1 will be described. First, for comparison, refer to FIGS. 5A to 5C for the conventional semiconductor package P0 and the problems when the semiconductor package P1 is used. I will explain.
従来の半導体パッケージＰ０は、図５Ａに示すように、ＱＦＮ構造であって、半導体パッケージＰ１とは基本的な構成が同じであるが、モールド樹脂６の外表面から突出する電極部２を有していない。つまり、半導体パッケージＰ０は、平坦なリードフレーム１の一面上に半導体チップ３が搭載され、その反対側の面がモールド樹脂６から露出しており、当該露出面がモールド樹脂６と共に平坦面をなす構成とされている。
As shown in FIG. 5A, the conventional semiconductor package P0 has a QFN structure and has the same basic configuration as the semiconductor package P1, but has an
半導体パッケージＰ０を配線基板２００上に実装する場合、例えば、図５Ａに示すように、配線基板２００上のうち図示しない電極等にクリームはんだ２０１を塗布した後、半導体パッケージＰ０を載置する。そして、リフロー工程により、クリームはんだ２０１を加熱し、はんだを溶融させてから固化することで、半導体パッケージＰ０は、図５Ｂに示すように、はんだ１０１を介して配線基板２００上に搭載される。
When the semiconductor package P0 is mounted on the
このとき、図５Ｂに示すように、半導体パッケージＰ０と配線基板２００との間の隙間をＸとすると、隙間Ｘは、所定以上とされることが好ましい。これは、半導体パッケージＰ０と配線基板２００との熱膨張係数差に起因する熱応力は、はんだ１０１に集中すると共に、隙間Ｘが小さいほど大きくなり、はんだ１０１のクラック発生原因となり得るためである。つまり、はんだ１０１への熱応力を低減し、はんだ１０１でのクラック発生を抑制する、すなわち接合信頼性を向上する観点から、隙間Ｘは、所定以上とされることが好ましい。この隙間Ｘを大きくするには、配線基板２００に塗布するクリームはんだ２０１の量を増やすことが考えられる。
At this time, as shown in FIG. 5B, assuming that the gap between the semiconductor package P0 and the
ここで、クリームはんだ２０１の量を増やすためには、クリームはんだ２０１を塗布するために用いる図示しないはんだマスクの厚みを厚くする、もしくは当該はんだマスクの開口面積を増やす等の必要が生じる。
Here, in order to increase the amount of the
しかしながら、はんだマスクの厚みを厚くした場合、配線基板２００上の図示しない他の領域を覆う部分のはんだマスク厚みも大きくなり、近年の小型化された半導体部品に必要となる微小範囲でのはんだ印刷に対応出来なくなる。具体的には、はんだマスクの厚みを大きくしつつ、クリームはんだ２０１の印刷部分である開口部の面積を小さくした場合、クリームはんだ２０１を開口部にうまく供給できず、印刷精度が悪化してしまう。
However, when the thickness of the solder mask is increased, the thickness of the solder mask of the portion of the
一方、はんだマスクの厚みを厚くせずに、単に開口部の面積を大きくした場合、クリームはんだ２０１の表面張力の作用によりその高さが増加し、印刷されるはんだ量を増やすことが期待できる。しかしながら、この場合、図５Ｃに示すように、半導体パッケージＰ０の電極の外側にはんだがはみ出してしまい、後述の欠陥１０１Ａが生じるため、好ましくない。
On the other hand, when the area of the opening is simply increased without increasing the thickness of the solder mask, the height thereof is increased by the action of the surface tension of the
上記したように、配線基板２００上でのクリームはんだ２０１の増量には限界があり、従来の半導体パッケージＰ０を実装した際の隙間Ｘを所定以上とすることが難しい。
As described above, there is a limit to the increase in the amount of
また、リフロー工程を行うに際して、溶融したはんだが濡れ性の低いモールド樹脂６に接触した状態で固化が進む結果、図５Ｃに示すように、はんだ１０１に「切り欠き形状」の欠陥１０１Ａが生じてしまうことがある。ここでいう「切り欠き形状」とは、モールド樹脂６とはんだ１０１との間に空隙が生じる形状を意味する。
Further, when the reflow process is performed, the molten solder is solidified in contact with the
この欠陥１０１Ａは、半導体パッケージＰ０の搭載後において半導体パッケージＰ０と配線基板２００との線膨張係数差に起因する熱応力がはんだ１０１に作用したときに、図５Ｃに示すように、はんだ１０１にクラックを発生させる起点となってしまう。
This defect 101A cracks in the
結果的に、従来の半導体パッケージＰ０は、実装後の隙間Ｘが所定以上に確保することが難しく、はんだ１０１に欠陥１０１Ａが生じやすいため、接合信頼性が不十分となり得る。なお、上記では、モールド樹脂６の下面６ｂとはんだ１０１との間における欠陥１０１Ａについて説明したが、モールド樹脂６のうち上面６ａと下面６ｂとの間の面においてもこの欠陥１０１Ａは同様に生じ得る。
As a result, in the conventional semiconductor package P0, it is difficult to secure a gap X after mounting of a predetermined value or more, and defects 101A are likely to occur in the
これに対して、本実施形態の半導体パッケージＰ１は、予めリードフレーム１を覆う電極部２を備え、電極部２がモールド樹脂６から所定以上の厚みだけ突出する構成である。そのため、半導体パッケージＰ１は、図６に示すように、配線基板２００上にはんだ接続した場合において、配線基板２００との間の隙間Ｘを所定以上とすることが容易である。また、予め、はんだもしくは高融点はんだにより構成された電極部２が存在することで、実装時にはんだ１０１がモールド樹脂６よりも濡れ性の高い電極部２に集まり、欠陥１０１Ａが生じることが抑制される。
On the other hand, the semiconductor package P1 of the present embodiment is provided with an
したがって、半導体パッケージＰ１は、実装後にはんだ１０１にかかる熱応力を緩和でき、クラックの起点となり得る欠陥１０１Ａを生じさせ難い構成のパッケージとなる。
Therefore, the semiconductor package P1 has a structure in which the thermal stress applied to the
本発明者らの実験結果によると、例えば、従来の半導体パッケージＰ０と本実施形態の半導体パッケージＰ１との実装条件を同一とした場合において、半導体パッケージＰ０と配線基板２００との隙間Ｘを５μｍ〜４０μｍとする。このとき、半導体パッケージＰ０と配線基板２００との隙間Ｘは、１０μｍ〜４５μｍ程度となり、はんだ１０１の厚みがおよそ５μｍ程度増加することが判明した。また、予め電極部２を有する構成とすることにより、はんだ１０１に欠陥１０１Ａの発生頻度が大幅に減少することが確認された。
According to the experimental results of the present inventors, for example, when the mounting conditions of the conventional semiconductor package P0 and the semiconductor package P1 of the present embodiment are the same, the gap X between the semiconductor package P0 and the
なお、隙間Ｘについては、半導体パッケージを搭載する際に塗布するはんだの厚みや粘度、半導体パッケージのマウント時の圧力や半導体パッケージの姿勢、およびリフロー工程における温度等の処理条件等の各種条件により変動し、上記の数値に限定されない。 The gap X varies depending on various conditions such as the thickness and viscosity of the solder applied when mounting the semiconductor package, the pressure at the time of mounting the semiconductor package, the posture of the semiconductor package, and the processing conditions such as the temperature in the reflow process. However, it is not limited to the above values.
本実施形態によれば、配線基板２００等への実装後における隙間を所定以上に確保でき、接合に用いたはんだへの応力集中を緩和できる構造の半導体パッケージＰ１となる。また、半導体パッケージＰ１は、モールド樹脂６から突出する電極部２がはんだ塗布により形成されるため、従来よりも製造コストが低い構造となる。
According to this embodiment, the semiconductor package P1 has a structure in which a gap after mounting on a
（第２実施形態）
第２実施形態の半導体パッケージＰ２について、図７を参照して説明する。図７は、上記第１実施形態の半導体パッケージＰ１に相当する断面図である。
(Second Embodiment)
The semiconductor package P2 of the second embodiment will be described with reference to FIG. FIG. 7 is a cross-sectional view corresponding to the semiconductor package P1 of the first embodiment.
本実施形態の半導体パッケージＰ２は、図７に示すように、モールド樹脂６のうち上面６ａと下面６ｂとの間の面を側面６ｃとして、電極部２がリードフレーム１のうち側面６ｃにおいて露出する部分をも覆う点が上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
In the semiconductor package P2 of the present embodiment, as shown in FIG. 7, the surface between the
電極部２は、本実施形態では、リードフレーム１のうち下面６ｂにおいてモールド樹脂６から露出する部分だけでなく、側面６ｃにおいて露出する部分も覆う構成とされている。電極部２は、側面６ｃにおいてもモールド樹脂６から突出している。
In the present embodiment, the
半導体パッケージＰ２の製造方法は、半導体パッケージＰ１の製造方法と基本的にはほぼ同じであるが、はんだの塗布工程をダイシングカットの工程後に行う点で相違する。 The manufacturing method of the semiconductor package P2 is basically the same as the manufacturing method of the semiconductor package P1, except that the solder coating step is performed after the dicing cut step.
具体的には、ダイシングカットを行い、リードフレーム１をモールド樹脂６の側面６ｃから露出した状態とする。そして、図４Ｅで説明した方法と同様に、はんだ１０１を塗布し、リードフレーム１のうちモールド樹脂６の下面６ｂおよび側面６ｃにて露出する部分をはんだ１０１で覆う。その後、図４Ｇと同様に、リフロー工程により、はんだ１０１を溶融させ、固化させることで電極部２を形成する。これにより、電極部２は、リードフレーム１のうちモールド樹脂６の下面６ｂおよび側面６ｃにて露出する部分を覆う構成となる。
Specifically, a dicing cut is performed so that the
本実施形態によれば、上記第１実施形態の効果に加えて、実装時においてはんだ１０１が電極部２のうち側面６ｃを覆う部分に這い上がることで接合面積が増え、より接合信頼性を高める効果が得られる。
According to the present embodiment, in addition to the effect of the first embodiment, the
（他の実施形態）
本発明は、実施例に準拠して記述されたが、本発明は当該実施例や構造に限定されるものではないと理解される。本発明は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本発明の範疇や思想範囲に入るものである。
(Other embodiments)
Although the present invention has been described in accordance with Examples, it is understood that the present invention is not limited to the Examples and structures. The present invention also includes various modifications and modifications within a uniform range. In addition, various combinations and forms, as well as other combinations and forms including only one element thereof, more or less, are also within the scope and ideology of the present invention.
例えば、上記第１実施形態では、電極部２を形成する際のはんだ塗布を噴流はんだにより行う例について説明したが、これに限定されず、他の印刷法により行ってもよい。例えば、電極部２を形成する他の方法としては、はんだ印刷リフローやはんだディップ等が挙げられる。これは、上記第２実施形態においても同様である。
For example, in the first embodiment described above, an example in which solder application for forming the
また、上記第１実施形態では、電極部２をはんだもしくは高融点はんだで構成する例について説明したが、電極部２は、リードフレーム１とは異なる金属材料であって、溶融金属を塗布することで構成されていればよく、はんだや高融点はんだに限定されない。
Further, in the first embodiment, an example in which the
１ リードフレーム
１１ リード
１２ ダイパッド
１２ａ 一面
１２ｂ 他面
２ 電極部
３ 半導体チップ
６ モールド樹脂
1 Lead
Claims (7)
前記リードフレームの一部を覆う電極部（２）と、
前記ダイパッドの前記一面の上に搭載される半導体チップ（３）と、
前記リードフレームの一部および前記半導体チップを覆うモールド樹脂（６）と、を備え、
前記一面に対する法線方向に沿った方向であって、前記他面から前記一面に向かう方向を上方向とし、前記上方向の逆の方向を下方向とし、前記モールド樹脂のうち前記下方向における外表面を下面（６ｂ）として、
前記リードフレームは、前記半導体チップが搭載される側の面である搭載面とは反対側の面が、前記モールド樹脂から露出すると共に、前記モールド樹脂の前記下面と合わせて１つの平坦面をなしており、
前記電極部は、前記リードフレームを構成する材料とは異なる材料により構成され、かつ前記リードフレームのうち前記下面の側において前記モールド樹脂から露出する部分を覆うと共に、前記下面から所定以上の高さだけ突出している、半導体パッケージ。 A lead frame (1) having a plurality of leads (11) and a die pad (12) having one side (12a) and another side (12b) in a front-to-back relationship.
An electrode portion (2) that covers a part of the lead frame and
A semiconductor chip (3) mounted on the one surface of the die pad and
A part of the lead frame and a mold resin (6) covering the semiconductor chip are provided.
The direction along the normal direction with respect to the one surface, the direction from the other surface to the one surface is the upward direction, the opposite direction of the upward direction is the downward direction, and the outside of the mold resin in the downward direction. With the front surface as the lower surface (6b)
In the lead frame, the surface opposite to the mounting surface, which is the surface on which the semiconductor chip is mounted, is exposed from the mold resin and forms one flat surface together with the lower surface of the mold resin. And
The electrode portion is made of a material different from the material constituting the lead frame, covers the portion of the lead frame exposed from the mold resin on the lower surface side, and has a height equal to or higher than a predetermined height from the lower surface. A semiconductor package that only stands out.
前記電極部は、前記リードフレームのうち前記側面の側において前記モールド樹脂から露出する部分を覆っている、請求項１に記載の半導体パッケージ。 The surface of the mold resin opposite to the lower surface is designated as the upper surface (6a), and the surface between the upper surface and the lower surface is designated as the side surface (6c).
The semiconductor package according to claim 1, wherein the electrode portion covers a portion of the lead frame exposed from the mold resin on the side surface side.
前記リードフレームを用意することと、
前記ダイパッドの前記一面の上に前記半導体チップを搭載することと、
前記半導体チップの搭載後、前記リードフレームの一部および前記半導体チップを覆う前記モールド樹脂を形成することと、
前記モールド樹脂の形成後、前記リードフレームのうち前記モールド樹脂から露出する部分に前記リードフレームとは異なる金属材料を塗布し、固化することにより前記電極部を形成することとを含む、半導体パッケージの製造方法。 The method for manufacturing a semiconductor package according to any one of claims 1 to 5.
Preparing the lead frame and
The semiconductor chip is mounted on the one surface of the die pad, and
After mounting the semiconductor chip, forming the mold resin that covers a part of the lead frame and the semiconductor chip, and
After forming the mold resin, a metal material different from the lead frame is applied to a portion of the lead frame exposed from the mold resin and solidified to form the electrode portion of the semiconductor package. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2019113940A JP2021002537A (en) | 2019-06-19 | 2019-06-19 | Semiconductor package and manufacturing method |
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Country Status (1)
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-
2019
- 2019-06-19 JP JP2019113940A patent/JP2021002537A/en active Pending
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