JP2020524339A5 - - Google Patents

Claims (12)

1. メモリシステムにおいて使用される方法であって、
   前記メモリシステムの第１メモリの第１の複数のページを、前記メモリシステムの第２メモリの第２の複数のページとスワップすることであって、前記第１メモリは、第１レイテンシを有しており、前記第２メモリは、第２レイテンシを有しており、前記第１レイテンシは、前記第２レイテンシよりも短い、ことと、
   ページテーブルを更新し、トランスレーションルックアサイドバッファシュートダウンをトリガして、前記第１の複数のページの各々の仮想アドレスを、前記第２メモリ内の対応する物理アドレスに関連付け、前記第２の複数のページの各々の仮想アドレスを、前記第１メモリ内の対応する物理アドレスに関連付けることと、を含み、
   前記スワップすることは、
   前記第１の複数のページを、前記第１メモリからステージングバッファにコピーすることと、
   前記第２の複数のページを、前記第２メモリから前記ステージングバッファにコピーすることと、
   前記第１の複数のページの前記ステージングバッファへのコピーの間に、前記ステージングバッファ内の前記第１の複数のページのうち第１ページへの書き込み命令に応じて、前記第１ページのコピーにデータを書き込み、前記第１メモリ内の前記第１ページに前記データを書き込むことと、を含む、
   方法。
2. 前記スワップすることは、
   前記第１の複数のページの各々の第１リダイレクション状態及び前記第２の複数のページの各々の第２リダイレクション状態を更新して、前記第１の複数のページ及び前記第２の複数のページの各々が前記ステージングバッファにコピーされていることを示すことをさらに含み、
   前記書き込むことは、前記第１ページの前記第１リダイレクション状態に基づいている、
   請求項１の方法。
3. 前記スワップすることは、
   前記第１の複数のページを、前記ステージングバッファから前記第２メモリにコピーすることと、
   前記第２の複数のページを、前記ステージングバッファから前記第１メモリにコピーすることと、
   前記第１の複数のページの各々の第１リダイレクション状態及び前記第２の複数のページの各々の第２リダイレクション状態を更新して、前記第１の複数のページ及び前記第２の複数のページの各々が前記ステージングバッファからコピーされていることを示すことと、をさらに含む、
   請求項１の方法。
4. 前記スワップすることは、
   前記ステージングバッファからの前記第１の複数のページのコピーの間に、前記第１ページへの第２書き込み命令に応じて、前記第１ページのコピーを前記ステージングバッファに書き込むことをさらに含む、
   請求項３の方法。
5. 前記スワップすることは、
   前記第１の複数のページの各々の前記第１リダイレクション状態及び前記第２の複数のページの各々の前記第２リダイレクション状態を更新して、前記ステージングバッファからの前記第１の複数のページ及び前記第２の複数のページのコピーが完了したときに前記ステージングバッファを解放することをさらに含む、
   請求項３又は４の方法。
6. 前記メモリシステムの個々のページに対するメモリアクセスの頻度をカウントして、メモリアクセス情報を生成することと、
   前記メモリアクセス情報に基づいて、前記第１メモリにおいて最も低いメモリアクセス頻度を有する前記第１メモリ内の複数のページを、前記第１の複数のページとして識別することと、
   前記メモリアクセス情報に基づいて、前記第２メモリにおいて最も高いメモリアクセス頻度を有する前記第２メモリ内の複数のページを、前記第２の複数のページとして識別することと、をさらに含み、
   前記最も高いメモリアクセス頻度は、前記最も低いメモリアクセス頻度よりも大きい、
   請求項１、２、３、４又は５の方法。
7. 第３の複数のページを、前記メモリシステムの前記第２メモリから前記メモリシステムの前記第１メモリ内の第１の複数の未使用ページに移行することと、
   前記ページテーブルを更新し、第２トランスレーションルックアサイドバッファシュートダウンをトリガして、前記第３の複数のページの各々の仮想アドレスを、前記第１メモリ内の対応する物理アドレスに関連付けることと、をさらに含む、
   請求項１、２、３、４、５又は６の方法。
8. メモリシステムの第１メモリのＮ個の第１ページを、前記メモリシステムの第２メモリのＮ個の第２ページとスワップするように構成されたマイグレーション制御ロジックであって、前記第１メモリは、第１レイテンシを有しており、前記第２メモリは、第２レイテンシを有しており、前記第１レイテンシは、前記第２レイテンシよりも短い、マイグレーション制御ロジックと、
   前記メモリシステムの全てのページについての仮想‐物理アドレス変換を記憶するように構成されたページテーブルと、
   前記メモリシステムのページについて最近使用された仮想‐物理アドレス変換を記憶するように構成されたトランスレーションルックアサイドバッファと、
   少なくとも２×Ｎ個のページのサイズを有するステージングバッファであって、前記マイグレーション制御ロジックは、メモリシステムの前記第１メモリのＮ個の第１ページを前記ステージングバッファにコピーするように構成されており、前記メモリシステムの前記第２メモリのＮ個の第２ページを前記ステージングバッファにコピーするように構成されている、ステージングバッファと、
   前記Ｎ個の第１ページの前記ステージングバッファへのコピーの間に、前記第１ページへの書き込み命令に応じて、前記ステージングバッファ内の前記Ｎ個の第１ページのうち第１ページのコピーにデータを書き込み、前記第１メモリ内の前記第１ページに前記データを書き込むように構成されたメモリコントローラと、を備え、
   前記マイグレーション制御ロジックは、前記ページテーブルを更新し、トランスレーションルックアサイドバッファシュートダウンをトリガして、前記Ｎ個の第１ページの各々の仮想アドレスを、前記第２メモリ内の対応する物理アドレスに関連付け、前記Ｎ個の第２ページの各々の仮想アドレスを、前記第１メモリ内の対応する物理アドレスに関連付けるように構成されており、Ｎは、１よりも大きい整数である、
   装置。
9. 前記Ｎ個の第１ページのコピー及び前記Ｎ個の第２ページのコピーが前記ステージングバッファにコピーされているかどうかを示す、前記第１メモリの前記Ｎ個の第１ページの第１リダイレクション状態及び前記第２メモリの前記Ｎ個の第２ページの第２リダイレクション状態を記憶するように構成されたリダイレクション状態ストレージをさらに備え、
   前記マイグレーション制御ロジックは、前記第１リダイレクション状態及び前記第２リダイレクション状態を更新して、前記Ｎ個の第１ページ及び前記Ｎ個の第２ページが前記ステージングバッファにコピーされていることを示すように構成されている、
   請求項８の装置。
10. 前記メモリコントローラは、前記ステージングバッファから前記第２メモリへの前記Ｎ個の第１ページのコピーの間に、前記第１ページへの第２書き込み命令に応じて、前記ステージングバッファ内の前記第１ページのコピーにデータを書き込むように構成されている、
    請求項８又は９の装置。
11. 前記メモリシステムの個々のページに対するメモリアクセス頻度カウントを記憶するように構成されたメモリアクセス情報ストレージと、
    前記メモリシステム及び前記メモリアクセス情報ストレージに接続されたメモリバスと、
    前記メモリバス及び前記メモリアクセス情報ストレージに接続されたプロファイリングロジックであって、前記メモリシステムの個々のページに対するメモリアクセスの頻度をカウントし、前記個々のページに対するメモリアクセスの頻度を前記メモリアクセス情報ストレージに記憶するように構成されたプロファイリングロジックと、をさらに備え、
    前記マイグレーション制御ロジックは、前記メモリアクセス情報ストレージの内容に基づいて、前記第１メモリ内のＮ個の最低頻度ページを前記Ｎ個の第１ページとして識別し、前記メモリアクセス情報ストレージの前記内容に基づいて、前記第２メモリ内のＮ個の最高頻度ページを前記Ｎ個の第２ページとして識別するように構成されている、
    請求項８、９又は１０の装置。
12. 前記プロファイリングロジックは、
    前記メモリシステムの個々のページに対応する複数のカウンタの個々のカウンタを含む、複数のカウンタと、
    前記第１メモリ内の前記Ｎ個の最低頻度ページを識別し、前記第２メモリ内の前記Ｎ個の最高頻度ページを識別するロジックであって、前記Ｎ個の最高頻度ページの各々は、前記Ｎ個の最低頻度ページの各々のメモリアクセス頻度よりも大きいメモリアクセス頻度を有する、ロジックと、を備える、
    請求項１１の装置。