JP2020524339A - メモリシステム内のページマイグレーションのオーバヘッドを低減するメカニズム - Google Patents
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Abstract
Description
Claims (20)
- メモリシステムにおいて使用される方法であって、
前記メモリシステムの第1メモリの第1の複数のページを、前記メモリシステムの第2メモリの第2の複数のページとスワップすることであって、前記第1メモリは、第1レイテンシを有しており、前記第2メモリは、第2レイテンシを有しており、前記第1レイテンシは、前記第2レイテンシよりも短い、ことと、
ページテーブルを更新し、トランスレーションルックアサイドバッファシュートダウンをトリガして、前記第1の複数のページの各々の仮想アドレスを、前記第2メモリ内の対応する物理アドレスに関連付け、前記第2の複数のページの各々の仮想アドレスを、前記第1メモリ内の対応する物理アドレスに関連付けることと、を含む、
方法。 - 前記スワップすることは、
前記第1の複数のページを、前記第1メモリからステージングバッファにコピーすることと、
前記第2の複数のページを、前記第2メモリから前記ステージングバッファにコピーすることと、
前記第1の複数のページの前記ステージングバッファへのコピーの間に、前記ステージングバッファ内の前記第1の複数のページのうち第1ページへの書き込み命令に応じて、前記第1ページのコピーにデータを書き込み、前記第1メモリ内の前記第1ページに前記データを書き込むことと、を含む、
請求項1の方法。 - 前記スワップすることは、
前記第1の複数のページの各々の第1リダイレクション状態及び前記第2の複数のページの各々の第2リダイレクション状態を更新して、前記第1の複数のページ及び前記第2の複数のページの各々が前記ステージングバッファにコピーされていることを示すことをさらに含み、
前記書き込むことは、前記第1ページの前記第1リダイレクション状態に基づいている、
請求項2の方法。 - 前記スワップすることは、
前記第1の複数のページを、前記ステージングバッファから前記第2メモリにコピーすることと、
前記第2の複数のページを、前記ステージングバッファから前記第1メモリにコピーすることと、
前記第1の複数のページの各々の第1リダイレクション状態及び前記第2の複数のページの各々の第2リダイレクション状態を更新して、前記第1の複数のページ及び前記第2の複数のページの各々が前記ステージングバッファからコピーされていることを示すことと、をさらに含む、
請求項2の方法。 - 前記スワップすることは、
前記ステージングバッファからの前記第1の複数のページのコピーの間に、前記第1ページへの第2書き込み命令に応じて、前記第1ページのコピーを前記ステージングバッファに書き込むことをさらに含む、
請求項4の方法。 - 前記スワップすることは、
前記第1の複数のページの各々の前記第1リダイレクション状態及び前記第2の複数のページの各々の前記第2リダイレクション状態を更新して、前記ステージングバッファからの前記第1の複数のページ及び前記第2の複数のページのコピーが完了したときに前記ステージングバッファを解放することをさらに含む、
請求項4又は5の方法。 - 前記メモリシステムの個々のページに対するメモリアクセスの頻度をカウントして、メモリアクセス情報を生成することと、
前記メモリアクセス情報に基づいて、前記第1メモリにおいて最も低いメモリアクセス頻度を有する前記第1メモリ内の複数のページを、前記第1の複数のページとして識別することと、
前記メモリアクセス情報に基づいて、前記第2メモリにおいて最も高いメモリアクセス頻度を有する前記第2メモリ内の複数のページを、前記第2の複数のページとして識別することと、をさらに含み、
前記最も高いメモリアクセス頻度は、前記最も低いメモリアクセス頻度よりも大きい、
請求項1、2、3、4、5又は6の方法。 - 第3の複数のページを、前記メモリシステムの前記第2メモリから前記メモリシステムの前記第1メモリ内の第1の複数の未使用ページに移行することと、
前記ページテーブルを更新し、第2トランスレーションルックアサイドバッファシュートダウンをトリガして、前記第3の複数のページの各々の仮想アドレスを、前記第1メモリ内の対応する物理アドレスに関連付けることと、をさらに含む、
請求項1、2、3、4、5、6又は7の方法。 - メモリシステムの第1メモリのN個の第1ページを、前記メモリシステムの第2メモリのN個の第2ページとスワップするように構成されたマイグレーション制御ロジックであって、前記第1メモリは、第1レイテンシを有しており、前記第2メモリは、第2レイテンシを有しており、前記第1レイテンシは、前記第2レイテンシよりも短い、マイグレーション制御ロジックと、
前記メモリシステムの全てのページについての仮想‐物理アドレス変換を記憶するように構成されたページテーブルと、
前記メモリシステムのページについて最近使用された仮想‐物理アドレス変換を記憶するように構成されたトランスレーションルックアサイドバッファと、を備え、
前記マイグレーション制御ロジックは、前記ページテーブルを更新し、トランスレーションルックアサイドバッファシュートダウンをトリガして、前記N個の第1ページの各々の仮想アドレスを、前記第2メモリ内の対応する物理アドレスに関連付け、前記N個の第2ページの各々の仮想アドレスを、前記第1メモリ内の対応する物理アドレスに関連付けるように構成されており、Nは、1よりも大きい整数である、
装置。 - 少なくとも2×N個のページのサイズを有するステージングバッファであって、前記マイグレーション制御ロジックは、メモリシステムの第1メモリのN個の第1ページを前記ステージングバッファにコピーするように構成されており、前記メモリシステムの第2メモリのN個の第2ページを前記ステージングバッファにコピーするように構成されている、ステージングバッファと、
前記N個の第1ページの前記ステージングバッファへのコピーの間に、前記第1ページへの書き込み命令に応じて、前記ステージングバッファ内の前記N個の第1ページのうち第1ページのコピーにデータを書き込み、前記第1メモリ内の前記第1ページに前記データを書き込むように構成されたメモリコントローラと、をさらに備える、
請求項9の装置。 - 前記N個の第1ページのコピー及び前記N個の第2ページのコピーが前記ステージングバッファにコピーされているかどうかを示す、前記第1メモリの前記N個の第1ページの第1リダイレクション状態及び前記第2メモリの前記N個の第2ページの第2リダイレクション状態を記憶するように構成されたリダイレクション状態ストレージをさらに備え、
前記マイグレーション制御ロジックは、前記第1リダイレクション状態及び前記第2リダイレクション状態を更新して、前記N個の第1ページ及び前記N個の第2ページが前記ステージングバッファにコピーされていることを示すように構成されている、
請求項10の装置。 - 前記メモリコントローラは、前記ステージングバッファから前記第2メモリへの前記N個の第1ページのコピーの間に、前記第1ページへの第2書き込み命令に応じて、前記ステージングバッファ内の前記第1ページのコピーにデータを書き込むように構成されている、
請求項10又は11の装置。 - 前記メモリシステムの個々のページに対するメモリアクセス頻度カウントを記憶するように構成されたメモリアクセス情報ストレージと、
前記メモリシステム及び前記メモリアクセス情報ストレージに接続されたメモリバスと、
前記メモリバス及び前記メモリアクセス情報ストレージに接続されたプロファイリングロジックであって、前記メモリシステムの個々のページに対するメモリアクセスの頻度をカウントし、前記個々のページに対するメモリアクセスの頻度を前記メモリアクセス情報ストレージに記憶するように構成されたプロファイリングロジックと、をさらに備え、
前記マイグレーション制御ロジックは、前記メモリアクセス情報ストレージの内容に基づいて、前記第1メモリ内のN個の最低頻度ページを前記N個の第1ページとして識別し、前記メモリアクセス情報ストレージの前記内容に基づいて、前記第2メモリ内のN個の最高頻度ページを前記N個の第2ページとして識別するように構成されている、
請求項10、11又は12の装置。 - 前記プロファイリングロジックは、
前記メモリシステムの個々のページに対応する複数のカウンタの個々のカウンタを含む、複数のカウンタと、
前記第1メモリ内の前記N個の最低頻度ページを識別し、前記第2メモリ内の前記N個の最高頻度ページを識別するロジックであって、前記N個の最高頻度ページの各々は、前記N個の最低頻度ページの各々のメモリアクセス頻度よりも大きいメモリアクセス頻度を有する、ロジックと、を備える、
請求項13の装置。 - メモリシステム内のページマイグレーションの方法であって、
第1の複数のページを、前記メモリシステムの第2メモリから前記メモリシステムの第1メモリ内の第1の複数の未使用ページに移行することであって、前記第1メモリは、第1レイテンシを有しており、前記第2メモリは、第2レイテンシを有しており、前記第1レイテンシは、前記第2レイテンシよりも短い、ことと、
ページテーブルを更新し、トランスレーションルックアサイドバッファシュートダウンをトリガして、前記第1の複数のページの各々の仮想アドレスを、前記第1メモリ内の対応する物理アドレスに関連付けることと、を含む、
方法。 - 前記第1メモリの第2の複数のページを、前記メモリシステムの前記第2メモリの第3の複数のページとスワップすることと、
前記ページテーブルを更新し、別のトランスレーションルックアサイドバッファシュートダウンをトリガして、前記第2の複数のページの各々の仮想アドレスを、前記第2メモリ内の対応する物理アドレスに関連付け、前記第3の複数のページの各々の仮想アドレスを、前記第1メモリ内の対応する物理アドレスに関連付けることと、をさらに含む、
請求項15の方法。 - 前記第2の複数のページを、前記第1メモリからステージングバッファにコピーすることと、
前記第3の複数のページを、前記第2メモリから前記ステージングバッファにコピーすることと、
前記第2の複数のページの前記ステージングバッファへのコピーの間に、前記第2ページへの書き込み命令に応じて、前記ステージングバッファ内の前記第2の複数のページのうち第1ページのコピーにデータを書き込み、前記第1メモリ内の前記第1ページに前記データを書き込むことと、をさらに含む、
請求項16の方法。 - 前記第1の複数のページの各々の第1リダイレクション状態を更新して、前記第1の複数のページが前記第1メモリに移行されていることを示すことと、
前記第1リダイレクション状態に従う前記第1ページへの書き込み命令に応じて、前記第1メモリ内の前記第1の複数のページのうち第1ページのコピー及び前記第1メモリ内の前記第1ページにデータを書き込むことと、をさらに含む、
請求項15の方法。 - 前記第1の複数のページの前記第1メモリへのコピーが完了したときに、前記第1リダイレクション状態を更新することをさらに含む、
請求項18の方法。 - 前記メモリシステムの各々のページに対するメモリアクセスの頻度をカウントして、メモリアクセス情報を生成することと、
前記メモリアクセス情報に基づいて、前記第2メモリ内の複数のページを前記第1の複数のページとして識別することと、をさらに含み、
前記複数のページの各々は、所定の閾値よりも大きいメモリアクセス頻度を有する、
請求項15の方法。
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US10860244B2 (en) * | 2017-12-26 | 2020-12-08 | Intel Corporation | Method and apparatus for multi-level memory early page demotion |
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US11074189B2 (en) * | 2019-06-20 | 2021-07-27 | International Business Machines Corporation | FlatFlash system for byte granularity accessibility of memory in a unified memory-storage hierarchy |
US11269780B2 (en) | 2019-09-17 | 2022-03-08 | Micron Technology, Inc. | Mapping non-typed memory access to typed memory access |
US10963396B1 (en) | 2019-09-17 | 2021-03-30 | Micron Technology, Inc. | Memory system for binding data to a memory namespace |
US11620233B1 (en) * | 2019-09-30 | 2023-04-04 | Amazon Technologies, Inc. | Memory data migration hardware |
US20210157647A1 (en) * | 2019-11-25 | 2021-05-27 | Alibaba Group Holding Limited | Numa system and method of migrating pages in the system |
CN114064519A (zh) * | 2020-08-03 | 2022-02-18 | 美光科技公司 | 高速缓存的元数据管理 |
US11789649B2 (en) * | 2021-04-22 | 2023-10-17 | Nvidia Corporation | Combined on-package and off-package memory system |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060026359A1 (en) * | 2004-07-30 | 2006-02-02 | Ross Jonathan K | Multiprocessor system having plural memory locations for respectively storing TLB-shootdown data for plural processor nodes |
US20120047312A1 (en) * | 2010-08-17 | 2012-02-23 | Microsoft Corporation | Virtual machine memory management in systems with asymmetric memory |
US20140164722A1 (en) * | 2012-12-10 | 2014-06-12 | Vmware, Inc. | Method for saving virtual machine state to a checkpoint file |
US20170109043A1 (en) * | 2015-10-16 | 2017-04-20 | SK Hynix Inc. | Memory system |
US20170147227A1 (en) * | 2014-09-16 | 2017-05-25 | Kove Ip, Llc | External memory for virtualization |
JP2017138852A (ja) * | 2016-02-04 | 2017-08-10 | 株式会社東芝 | 情報処理装置、記憶装置およびプログラム |
JP2017138853A (ja) * | 2016-02-04 | 2017-08-10 | 株式会社東芝 | 情報処理装置およびプログラム |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7222117B1 (en) * | 2003-11-14 | 2007-05-22 | Advent Software, Inc. | Segmented global area database |
US7386669B2 (en) * | 2005-03-31 | 2008-06-10 | International Business Machines Corporation | System and method of improving task switching and page translation performance utilizing a multilevel translation lookaside buffer |
US20070226795A1 (en) * | 2006-02-09 | 2007-09-27 | Texas Instruments Incorporated | Virtual cores and hardware-supported hypervisor integrated circuits, systems, methods and processes of manufacture |
EP1870813B1 (en) * | 2006-06-19 | 2013-01-30 | Texas Instruments France | Page processing circuits, devices, methods and systems for secure demand paging and other operations |
US20080127182A1 (en) * | 2006-11-29 | 2008-05-29 | Newport William T | Managing Memory Pages During Virtual Machine Migration |
WO2011045838A1 (en) | 2009-10-15 | 2011-04-21 | Hitachi,Ltd. | Storage system, storage apparatus, and optimization method of storage areas of storage system |
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US9959205B2 (en) * | 2015-05-13 | 2018-05-01 | Wisconsin Alumni Research Foundation | Shared row buffer system for asymmetric memory |
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Patent Citations (7)
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---|---|---|---|---|
US20060026359A1 (en) * | 2004-07-30 | 2006-02-02 | Ross Jonathan K | Multiprocessor system having plural memory locations for respectively storing TLB-shootdown data for plural processor nodes |
US20120047312A1 (en) * | 2010-08-17 | 2012-02-23 | Microsoft Corporation | Virtual machine memory management in systems with asymmetric memory |
US20140164722A1 (en) * | 2012-12-10 | 2014-06-12 | Vmware, Inc. | Method for saving virtual machine state to a checkpoint file |
US20170147227A1 (en) * | 2014-09-16 | 2017-05-25 | Kove Ip, Llc | External memory for virtualization |
US20170109043A1 (en) * | 2015-10-16 | 2017-04-20 | SK Hynix Inc. | Memory system |
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JP2017138853A (ja) * | 2016-02-04 | 2017-08-10 | 株式会社東芝 | 情報処理装置およびプログラム |
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