JP2020195233A - 電源回路、パワーマネージメント回路、データ記憶装置 - Google Patents
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Abstract
Description
本明細書に開示される一実施の形態は、電源回路に関する。電源回路は、入力電圧を受ける入力端子と、負荷が接続される出力端子と、入力端子と出力端子の間に設けられる第1スイッチと、入力電圧を昇圧し、バックアップキャパシタを充電する充電回路と、バックアップキャパシタと出力端子の間に設けられる第2スイッチと、入力電圧の喪失を検出すると、第1イネーブル信号をアサートするコントローラと、第1イネーブル信号のアサートに応答して、第2スイッチを緩やかにオンさせるソフトスタート回路と、を備える。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
VSYS(REF)=VSS×(R11+R12)/R12
図7は、変形例に係る電源回路100Bのブロック図である。図2において充電回路110には、第1スイッチSW1を介さずに、入力電圧VINが供給された。これに対して図7の変形例では、充電回路110の入力は、第1スイッチSW1の出力側と接続されており、充電回路110には、第1スイッチSW1を介して入力電圧VINが供給される。その他は図2と同様である。図7の場合、充電回路110のフライングキャパシタキャパシタに残っている電荷が、VSYSピンを介して負荷に供給されるため、図2の構成に比べてわずかにバックアップ電源の容量を増やすことができる。
実施の形態に係る電源回路100A,100B(以下、電源回路100と総称する)は、データ記憶装置300に用いることができる。図8は、PLP機能付きのデータ記憶装置300のブロック図である。データ記憶装置300はたとえばSSD(Solid State Drive)であり、電源回路100、PMIC302、コントローラ304やNANDメモリ306、キャッシュメモリ308、インタフェース310を備える。
10 主電源
20 負荷
Cb バックアップキャパシタ
100 電源回路
102 電源IC
SW1 第1スイッチ
SW2 第2スイッチ
VIN 入力端子
VSYS 出力端子
PLP_EN 第1イネーブル信号
AMP_EN 第2イネーブル信号
110 充電回路
120 ソフトスタート回路
122 ソフトスタート電圧生成回路
123 電流源
124 アンプ
EA1 エラーアンプ
SW3 第3スイッチ
SW4 第4スイッチ
SW5 第5スイッチ
126 フィードバック回路
130 コントローラ
132 1分圧回路
134 コンパレータ
136 デバウンス回路
138 オシレータ
140 カウンタ
200 半導体装置
202 ロードスイッチコントローラ
204 PLPコントローラ
206 チャージポンプ回路
208 A/Dコンバータ
210 内部電源
212 クロック発生器
214 インタフェース回路
216 シーケンサ
218,220 コンバータコントローラ
222,224 LDO回路
300 データ記憶装置
302 PMIC
304 コントローラ
306 NANDメモリ
308 キャッシュメモリ
310 インタフェース
Claims (16)
- 入力電圧を受ける入力端子と、
負荷が接続される出力端子と、
前記入力端子と前記出力端子の間に設けられる第1スイッチと、
前記入力電圧を昇圧し、バックアップキャパシタを充電する充電回路と、
前記バックアップキャパシタと前記出力端子の間に設けられる第2スイッチと、
前記入力電圧の喪失を検出すると、第1イネーブル信号をアサートするコントローラと、
前記第1イネーブル信号のアサートに応答して、前記第2スイッチを緩やかにオンさせるソフトスタート回路と、
を備えることを特徴とする電源回路。 - 前記ソフトスタート回路は、
前記第1イネーブル信号のアサートに応答して、時間とともに緩やかに変化するソフトスタート電圧を生成するソフトスタート電圧生成回路と、
前記ソフトスタート電圧にもとづいて前記第2スイッチを制御するアンプと、
を含むことを特徴とする請求項1に記載の電源回路。 - 前記コントローラは、前記第1イネーブル信号に先行して、第2イネーブル信号をアサートし、
前記アンプは、前記第2イネーブル信号のアサートに応答して、イネーブル状態となることを特徴とする請求項2に記載の電源回路。 - 前記ソフトスタート電圧生成回路は、
ソフトスタート用キャパシタと、
前記第1イネーブル信号のアサートに応答して、前記ソフトスタート用キャパシタの充電を開始する電流源と、
を含むことを特徴とする請求項2または3に記載の電源回路。 - 前記第2スイッチはMOSトランジスタであり、
前記アンプは、前記出力端子の電圧に応じたフィードバック信号と、前記ソフトスタート電圧と、を受け、出力が前記MOSトランジスタのゲートと接続されるエラーアンプを含み、
前記エラーアンプは、前記第2イネーブル信号のアサートに応答してイネーブルとなることを特徴とする請求項3に記載の電源回路。 - 前記アンプは、前記エラーアンプの2つの入力の間に設けられ、前記第1イネーブル信号がネゲートされるときオン、前記第1イネーブル信号がアサートされるときオフとなる第3スイッチをさらに備えることを特徴とする請求項5に記載の電源回路。
- 前記アンプは、前記出力端子の電圧を分圧し、前記フィードバック信号を生成するフィードバック回路をさらに含み、
前記フィードバック回路は、前記第2イネーブル信号がネゲートされる間、オフとなる第4スイッチを含むことを特徴とする請求項5または6に記載の電源回路。 - 前記MOSトランジスタはPチャンネルであり、
前記MOSトランジスタのゲートと接地の間に設けられた第5スイッチをさらに備え、
前記コントローラは、前記アンプによる前記MOSトランジスタの駆動の後、前記第5スイッチをオンするとともに前記アンプをディセーブルとすることを特徴とする請求項5から7のいずれかに記載の電源回路。 - 前記コントローラは、
第1抵抗と第2抵抗を含み、前記入力電圧を分圧する分圧回路と、
分圧後の前記入力電圧を所定のしきい値電圧と比較するコンパレータと、
前記コンパレータの出力が所定レベルを所定時間維持すると、前記第1イネーブル信号をアサートするデバウンス回路と、
を含むことを特徴とする請求項3に記載の電源回路。 - 前記コンパレータの出力が、前記第2イネーブル信号であることを特徴とする請求項9に記載の電源回路。
- 前記コントローラは、前記第1抵抗と並列な経路に設けられたハイパスフィルタをさらに含むことを特徴とする請求項9または10に記載の電源回路。
- 前記デバウンス回路は、
前記コンパレータの出力に応答して起動し、クロックの生成を開始するオシレータと、
前記コンパレータの出力が変化してからの経過時間を、前記クロックにもとづいてカウントするカウンタと、
を含むことを特徴とする請求項9から11のいずれかに記載の電源回路。 - 前記充電回路は、昇圧型のチャージポンプを含むことを特徴とする請求項1から12のいずれかに記載の電源回路。
- 請求項1から13のいずれかに記載の前記電源回路を備えることを特徴とするパワーマネージメント回路。
- 請求項1から13のいずれかに記載の電源回路を備えることを特徴とするデータ記憶装置。
- 請求項14に記載のパワーマネージメント回路を備えることを特徴とするデータ記憶装置。
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---|---|---|---|---|
CN112713630A (zh) * | 2020-12-25 | 2021-04-27 | 国创新能源汽车智慧能源装备创新中心(江苏)有限公司 | 双向软启动电路 |
EP4270758A1 (en) * | 2022-04-26 | 2023-11-01 | Goodrich Aerospace Services Pvt Ltd | Universal buck-boost topology with an active negative holdup voltage |
EP4270759A1 (en) * | 2022-04-26 | 2023-11-01 | Goodrich Aerospace Services Private Limited | Universal buck-boost topology with an active positive holdup voltage |
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JPH06276677A (ja) * | 1993-03-19 | 1994-09-30 | Fujitsu Ltd | 突入電流防止回路 |
JP2012152002A (ja) * | 2011-01-19 | 2012-08-09 | Nec Corp | 電源バックアップ回路およびその制御方法 |
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2019
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