JP2020194919A

JP2020194919A - Semiconductor device

Info

Publication number: JP2020194919A
Application number: JP2019100520A
Authority: JP
Inventors: 和樹荒川; Kazuki Arakawa; 真一星; Shinichi Hoshi; 泳信陰; Yonshin Umu; 謙佑畑; Kensuke Hata
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-05-29
Filing date: 2019-05-29
Publication date: 2020-12-03
Anticipated expiration: 2039-05-29
Also published as: JP7176475B2

Abstract

To suppress the concentration of an electric field in a gate insulating film.SOLUTION: A semiconductor device includes a hetero-junction structure including first and second semiconductor layers 2, 3, channel formation layers 2, 3 where a recess part 7 is formed in the second semiconductor layer 3, a gate structure part 6 including a gate insulating film 8 and a MOS gate electrode 9 formed in the recess part 7, a source electrode 10 and a drain electrode 11 that are provided on the second semiconductor layer 3 while having the gate structure part 6 therebetween on both sides, a third semiconductor layer 5 disposed between the gate structure part 6 and the drain electrode 11 on the second semiconductor layer 3, a p-type fourth semiconductor layer 12 formed on the third semiconductor layer 5, and a JG electrode 13 in contact with the fourth semiconductor layer 12. The source electrode 10 and the JG electrode 13 are electrically connected to each other, and the third semiconductor layer 5 and the fourth semiconductor layer 12 are in contact with a part of the gate insulating film 8 on the drain electrode 11 side.SELECTED DRAWING: Figure 1

Description

本発明は、基板の上に、窒化ガリウム（以下、ＧａＮという）や窒化アルミニウムガリウム（以下、ＡｌＧａＮという）を積層する等、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関する。 The present invention is a heterogeneous combination of a first GaN-based semiconductor layer and a second GaN-based semiconductor layer, such as laminating gallium nitride (hereinafter referred to as GaN) or aluminum gallium nitride (hereinafter referred to as AlGaN) on a substrate. The present invention relates to a semiconductor device having a junction structure.

従来より、ヘテロジャンクション構造を備えた横型のスイッチングデバイスとして、４端子構造のＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）が提案されている（例えば、特許文献１参照）。 Conventionally, HEMT (High electron mobility transistor) having a 4-terminal structure has been proposed as a horizontal switching device having a heterojunction structure (see, for example, Patent Document 1).

具体的には、この半導体装置では、ＧａＮ層とＡｌＧａＮ層とが積層されることでヘテロジャンクション構造が構成されている。そして、半導体装置には、ＡｌＧａＮ層を貫通してＧａＮ層に達するようにリセス部が形成され、リセス部には、ゲート絶縁膜を介してＭＯＳ構造のゲート電極（以下では、ＭＯＳゲート電極という）が形成されている。また、半導体装置には、ＡｌＧａＮ層の表面上におけるＭＯＳゲート電極を挟んだ両側にソース電極とドレイン電極とが形成されている。 Specifically, in this semiconductor device, a heterojunction structure is formed by stacking a GaN layer and an AlGaN layer. Then, in the semiconductor device, a recess portion is formed so as to penetrate the AlGaN layer and reach the GaN layer, and the recess portion is a gate electrode having a MOS structure (hereinafter referred to as a MOS gate electrode) via a gate insulating film. Is formed. Further, in the semiconductor device, source electrodes and drain electrodes are formed on both sides of the surface of the AlGaN layer with the MOS gate electrodes interposed therebetween.

さらに、半導体装置には、ＭＯＳゲート電極とドレイン電極との間において、ＡｌＧａＮ層の表面にＧａＮ層とｐ−ＧａＮ層との積層構造が形成されており、ｐ−ＧａＮ層の表面にジャンクションゲート電極（以下、ＪＧ電極という）が形成されている。そして、ソース電極とＪＧ電極とは、電気的に接続されて同電位とされている。なお、この半導体装置では、ｐ−ＧａＮ層は、ゲート絶縁膜およびドレイン電極と離れて形成されている。 Further, in the semiconductor device, a laminated structure of a GaN layer and a p-GaN layer is formed on the surface of the AlGaN layer between the MOS gate electrode and the drain electrode, and a junction gate electrode is formed on the surface of the p-GaN layer. (Hereinafter referred to as JG electrode) is formed. The source electrode and the JG electrode are electrically connected to have the same potential. In this semiconductor device, the p-GaN layer is formed apart from the gate insulating film and the drain electrode.

特開２０１７−２１２４２５号公報JP-A-2017-212425

しかしながら、上記半導体装置について本発明者らが検討したところ、次の事象が発生し得ることが確認された。すなわち、上記半導体装置では、ｐ−ＧａＮ層が配置されていない部分では、逆バイアス時にゲート絶縁膜の付近に２ＤＥＧ（すなわち、２次元電子ガス）キャリアが残存し、ゲート絶縁膜に電界集中が発生し得ることが確認された。したがって、上記半導体装置では、ゲート絶縁膜に電界集中が発生する可能性があり、ゲート絶縁膜の寿命が短くなる可能性がある。つまり、上記半導体装置では、ＭＯＳ構造の寿命が短くなる可能性がある。 However, when the present inventors examined the above semiconductor device, it was confirmed that the following events could occur. That is, in the above semiconductor device, in the portion where the p-GaN layer is not arranged, 2DEG (that is, two-dimensional electron gas) carriers remain in the vicinity of the gate insulating film at the time of reverse bias, and electric field concentration occurs in the gate insulating film. It was confirmed that it could be done. Therefore, in the above semiconductor device, electric field concentration may occur in the gate insulating film, and the life of the gate insulating film may be shortened. That is, in the above semiconductor device, the life of the MOS structure may be shortened.

本発明は上記点に鑑み、ゲート絶縁膜に電界集中が発生することを抑制できる半導体装置を提供することを目的とする。 In view of the above points, an object of the present invention is to provide a semiconductor device capable of suppressing the occurrence of electric field concentration in the gate insulating film.

上記目的を達成するための請求項１では、横型のスイッチングデバイスを有する半導体装置であって、基板（１）上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（２）および第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（３）にて構成されるヘテロジャンクション構造を有し、第２半導体層にリセス部（７）が形成されたチャネル形成層（２、３）と、リセス部内に形成されたゲート絶縁膜（８）および該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（９）を有するゲート構造部（６）と、第２半導体層の上において、ゲート構造部を挟んだ両側に配置されたソース電極（１０）およびドレイン電極（１１）と、第２半導体層の上において、ゲート構造部とドレイン電極との間におけるドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（５）と、第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（１２）と、第４半導体層に接触させられたＪＧ電極（１３）と、を備えるスイッチングデバイスを有している。そして、半導体装置は、ソース電極とＪＧ電極は、電気的に接続されており、第３半導体層および第４半導体層は、ゲート絶縁膜のうちのドレイン電極側の部分と接している。 The first aspect of claim 1 for achieving the above object is a semiconductor device having a horizontal switching device, which is composed of a first GaN-based semiconductor formed on a substrate (1) and forming a drift region. It has a heterojunction structure composed of one semiconductor layer (2) and a second semiconductor layer (3) composed of a second GaN-based semiconductor having a band gap energy larger than that of the first GaN-based semiconductor. A channel forming layer (2, 3) in which a recess portion (7) is formed in a second semiconductor layer, a gate insulating film (8) formed in the recess portion, and a MOS structure formed on the gate insulating film. A gate structure portion (6) having a MOS gate electrode (9) serving as a gate electrode, and source electrodes (10) and drain electrodes (11) arranged on both sides of the gate structure portion on the second semiconductor layer. A third semiconductor composed of a third GaN-based semiconductor that is arranged on the second semiconductor layer at a position away from the drain electrode between the gate structure and the drain electrode and is not doped with impurities. The layer (5), the fourth semiconductor layer (12) composed of the p-type fourth GaN-based semiconductor formed on the third semiconductor layer, and the JG electrode (JG electrode) brought into contact with the fourth semiconductor layer. It has a switching device including 13) and. In the semiconductor device, the source electrode and the JG electrode are electrically connected, and the third semiconductor layer and the fourth semiconductor layer are in contact with a portion of the gate insulating film on the drain electrode side.

これによれば、逆バイアス時には、ゲート絶縁膜の近傍であって、ドレイン電極側の部分の２ＤＥＧキャリアの濃度を低減することができる。したがって、ゲート絶縁膜に電界集中が発生することを抑制でき、ゲート構造部の寿命が短くなることを抑制できる。 According to this, at the time of reverse bias, the concentration of the 2DEG carrier in the vicinity of the gate insulating film and on the drain electrode side can be reduced. Therefore, it is possible to suppress the occurrence of electric field concentration in the gate insulating film, and it is possible to suppress the shortening of the life of the gate structure.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 The reference reference numerals in parentheses attached to each component or the like indicate an example of the correspondence between the component or the like and the specific component or the like described in the embodiment described later.

第１実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 1st Embodiment. 図１に示す半導体装置の平面図である。It is a top view of the semiconductor device shown in FIG. 図１に示すスイッチングデバイスの等価回路である。It is an equivalent circuit of the switching device shown in FIG. ターンオフ時の各部の電流値および電圧値の変化を示した図である。It is a figure which showed the change of the current value and the voltage value of each part at the time of turn-off. 第２実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 2nd Embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, parts that are the same or equal to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態の半導体装置について、図１および図２を参照しつつ説明する。なお、図１は、本実施形態における半導体装置に備えられる素子の１セル分を示した断面図である。つまり、半導体装置は、実際には、このセルが複数備えられることで構成されている。また、図１は、図２中のI−I線に沿った断面図に相当している。 (First Embodiment)
The semiconductor device of the first embodiment will be described with reference to FIGS. 1 and 2. Note that FIG. 1 is a cross-sectional view showing one cell of the element provided in the semiconductor device according to the present embodiment. That is, the semiconductor device is actually configured to include a plurality of these cells. Further, FIG. 1 corresponds to a cross-sectional view taken along the line I-I in FIG.

本実施形態の半導体装置は、図１に示されるように、横型のスイッチングデバイスとして４端子のＨＥＭＴを備えた構成とされている。 As shown in FIG. 1, the semiconductor device of the present embodiment has a configuration including a 4-terminal HEMT as a horizontal switching device.

本実施形態のスイッチングデバイスは、基板１の表面に、アンドープのＧａＮ（以下、ｕ−ＧａＮという）層２が形成されたものを化合物半導体基板として用いて形成されている。ｕ−ＧａＮ層２の表面には、アンドープのＡｌＧａＮ（以下、ｕ−ＡｌＧａＮという）層３が形成されており、ｕ−ＧａＮ層２とｕ−ＡｌＧａＮ層３によってヘテロジャンクション構造が構成されている。スイッチングデバイスは、これらｕ−ＧａＮ層２およびｕ−ＡｌＧａＮ層３をチャネル形成層として構成されている。そして、スイッチングデバイスは、ＡｌＧａＮ／ＧａＮ界面のｕ−ＧａＮ層２側にピエゾ効果および自発分極効果によって２ＤＥＧキャリア４が誘起され、その領域がキャリアの流れるチャネルとなることで動作する。なお、本実施形態では、ｕ−ＧａＮ層２が第１半導体層に相当し、ｕ−ＡｌＧａＮ層３が第２半導体層に相当している。 The switching device of the present embodiment is formed by using an undoped GaN (hereinafter referred to as u-GaN) layer 2 formed on the surface of the substrate 1 as a compound semiconductor substrate. An undoped AlGaN (hereinafter referred to as u-AlGaN) layer 3 is formed on the surface of the u-GaN layer 2, and the u-GaN layer 2 and the u-AlGaN layer 3 form a heterojunction structure. The switching device is configured by using these u-GaN layer 2 and u-AlGaN layer 3 as a channel forming layer. Then, the switching device operates by inducing the 2DEG carrier 4 on the u-GaN layer 2 side of the AlGaN / GaN interface by the piezo effect and the spontaneous polarization effect, and the region becomes a channel through which the carrier flows. In the present embodiment, the u-GaN layer 2 corresponds to the first semiconductor layer, and the u-AlGaN layer 3 corresponds to the second semiconductor layer.

基板１は、Ｓｉ（１１１）やＳｉＣといった半導体材料等の導電性材料によって構成されている。基板１の上に直接ｕ−ＧａＮ層２が形成されていても良いが、ｕ−ＧａＮ層２を結晶性良く成膜するために、必要に応じて下地膜となるバッファ層を形成しても良い。基板１の上に結晶性良くｕ−ＧａＮ層２が成膜できる場合には、バッファ層は無くても構わない。なお、ここでの結晶性とは、ｕ−ＧａＮ層２中の欠陥や転位等であり、電気的および光学的な特性に対して影響を及ぼすものを意味している。 The substrate 1 is made of a conductive material such as a semiconductor material such as Si (111) or SiC. The u-GaN layer 2 may be formed directly on the substrate 1, but a buffer layer serving as an undercoat may be formed as necessary in order to form the u-GaN layer 2 with good crystallinity. good. The buffer layer may be omitted as long as the u-GaN layer 2 can be formed on the substrate 1 with good crystallinity. The crystallinity here means defects, dislocations, and the like in the u-GaN layer 2, which affect the electrical and optical characteristics.

ｕ−ＧａＮ層２は、ドリフト領域として作動する電子走行層を構成する部分であり、第１のＧａＮ系半導体層に相当する。ｕ−ＧａＮ層２は、ＧａＮ系半導体材料にて形成されており、ｕ−ＡｌＧａＮ層３側の表層部において２ＤＥＧが形成される。 The u-GaN layer 2 is a portion constituting an electron traveling layer that operates as a drift region, and corresponds to a first GaN-based semiconductor layer. The u-GaN layer 2 is formed of a GaN-based semiconductor material, and 2DEG is formed on the surface layer portion on the u-AlGaN layer 3 side.

ｕ−ＡｌＧａＮ層３は、第２のＧａＮ系半導体層に相当し、ｕ−ＧａＮ層２を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きなＧａＮ系半導体材料で構成されたものであり、電子供給部を構成している。 The u-AlGaN layer 3 corresponds to a second GaN-based semiconductor layer, and is composed of a GaN-based semiconductor material having a bandgap energy larger than that of the GaN-based semiconductor material constituting the u-GaN layer 2, and is composed of electrons. It constitutes the supply section.

ｕ−ＡｌＧａＮ層３は、Ａｌ混晶比をｘとして、Ａｌ_ｘＧａ_１−ｘＮで構成されている。このｕ−ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚により、ｕ−ＧａＮ層２の表面近傍に形成される２ＤＥＧの濃度が決まる。したがって、本実施形態の半導体装置は、ｕ−ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚を調整することで２ＤＥＧキャリア４の濃度を調整し、厚みによって２ＤＥＧキャリア４の濃度が大きく変動する範囲ではなく、Ａｌ混晶比によって一義的に２ＤＥＧキャリア４の濃度が決まるようにしてある。 The u-AlGaN layer 3 is composed of Al _x Ga _1-x N, where _x is the Al mixed crystal ratio. The concentration of 2DEG formed near the surface of the u-GaN layer 2 is determined by the Al mixed crystal ratio x and the film thickness of the u-AlGaN layer 3. Therefore, in the semiconductor device of the present embodiment, the concentration of the 2DEG carrier 4 is adjusted by adjusting the Al mixed crystal ratio x and the film thickness of the u-AlGaN layer 3, and the concentration of the 2DEG carrier 4 varies greatly depending on the thickness. Instead, the concentration of the 2DEG carrier 4 is uniquely determined by the Al mixed crystal ratio.

また、ｕ−ＡｌＧａＮ層３の表面には、部分的に、不純物がドープされていないｕ−ＧａＮ層５が形成されている。 Further, on the surface of the u-AlGaN layer 3, a u-GaN layer 5 which is not doped with impurities is partially formed.

ｕ−ＡｌＧａＮ層３は、基板１の上面の全面に形成されている。ｕ−ＧａＮ層５は、ｕ−ＡｌＧａＮ層３のうちの後述するゲート構造部６とドレイン電極１１との間において、ゲート構造部６に接するように形成されている。詳しくは、ｕ−ＧａＮ層５は、後述するゲート絶縁膜８と接するように形成されている。 The u-AlGaN layer 3 is formed on the entire upper surface of the substrate 1. The u-GaN layer 5 is formed so as to be in contact with the gate structure portion 6 between the gate structure portion 6 and the drain electrode 11 described later in the u-AlGaN layer 3. Specifically, the u-GaN layer 5 is formed so as to be in contact with the gate insulating film 8 described later.

ｕ−ＡｌＧａＮ層３およびｕ−ＧａＮ層５は、リセス部７において除去されている。具体的には、リセス部７は、本実施形態では、ｕ−ＧａＮ層５が、後述するゲート構造部６とドレイン電極１１との間に位置すると共にゲート構造部６とソース電極１０との間に位置しないように形成されている。また、リセス部７は、基板１の面方向に対する法線方向（以下では、単に法線方向ともいう）において、後述するソース電極１０を囲む枠状とされている。さらに、リセス部７は、本実施形態では、ｕ−ＧａＮ層２の表層部が除去される深さとされている。なお、基板１の面方向に対する法線方向においてとは、言い換えると、基板１の面方向に対する法線方向から視ることである。 The u-AlGaN layer 3 and the u-GaN layer 5 are removed in the recess section 7. Specifically, in the recess section 7, in the present embodiment, the u-GaN layer 5 is located between the gate structure section 6 and the drain electrode 11, which will be described later, and between the gate structure section 6 and the source electrode 10. It is formed so as not to be located in. Further, the recess portion 7 has a frame shape surrounding the source electrode 10 described later in the normal direction with respect to the surface direction of the substrate 1 (hereinafter, also simply referred to as the normal direction). Further, the recess portion 7 has a depth at which the surface layer portion of the u-GaN layer 2 is removed in the present embodiment. In other words, the normal direction with respect to the surface direction of the substrate 1 is viewed from the normal direction with respect to the surface direction of the substrate 1.

リセス部７内には、ゲート絶縁膜８を介してＭＯＳゲート電極９が埋め込まれている。具体的には、リセス部７の内壁面に所定膜厚のゲート絶縁膜８が成膜されており、このゲート絶縁膜８の上にさらにＭＯＳゲート電極９が形成されている。このようにして、ゲート絶縁膜８およびＭＯＳゲート電極９を有するゲート構造部６が形成されている。なお、ＭＯＳゲート電極９を含むゲート構造部６は、リセス部７に沿って形成されているため、リセス部７と同様の形状となる。つまり、図２に示されるように、ゲート構造部６は、法線方向において、後述するソース電極１０を囲む枠状とされている。 A MOS gate electrode 9 is embedded in the recess portion 7 via a gate insulating film 8. Specifically, a gate insulating film 8 having a predetermined film thickness is formed on the inner wall surface of the recess portion 7, and a MOS gate electrode 9 is further formed on the gate insulating film 8. In this way, the gate structure portion 6 having the gate insulating film 8 and the MOS gate electrode 9 is formed. Since the gate structure portion 6 including the MOS gate electrode 9 is formed along the recess portion 7, it has the same shape as the recess portion 7. That is, as shown in FIG. 2, the gate structure portion 6 has a frame shape surrounding the source electrode 10 described later in the normal direction.

ゲート絶縁膜８は、シリコン酸化膜（ＳｉＯ_２）やアルミナ（Ａｌ_２Ｏ_３）等によって構成されており、ＭＯＳゲート電極９は、アルミニウム、プラチナ等の金属または不純物がドープされたＰｏｌｙ−半導体等によって構成されている。なお、ＭＯＳゲート電極９は、全体的にＰｏｌｙ−半導体等によって構成される場合、ＭＯＳゲート電極９の配線抵抗を低減するために、ＭＯＳゲート電極９の表面部に金属層が配置されるようにしてもよい。 The gate insulating film 8 is made of a silicon oxide film (SiO ₂ ), alumina (Al ₂ O ₃ ), or the like, and the MOS gate electrode 9 is a Poly-semiconductor or the like doped with a metal such as aluminum or platinum or impurities. It is composed of. When the MOS gate electrode 9 is entirely composed of a Poly-semiconductor or the like, a metal layer is arranged on the surface of the MOS gate electrode 9 in order to reduce the wiring resistance of the MOS gate electrode 9. You may.

ｕ−ＡｌＧａＮ層３の表面のうちのゲート構造部６を挟んだ両側それぞれには、ソース電極１０とドレイン電極１１が形成されている。ソース電極１０およびドレイン電極１１は、共にｕ−ＧａＮ層５から離れた位置に配置されており、ｕ−ＧａＮ層５の端部からドレイン電極１１までの距離は所定長さとされている。これらソース電極１０およびドレイン電極１１は、それぞれｕ−ＡｌＧａＮ層３とオーミック接触されている。 A source electrode 10 and a drain electrode 11 are formed on both sides of the surface of the u-AlGaN layer 3 with the gate structure portion 6 interposed therebetween. Both the source electrode 10 and the drain electrode 11 are arranged at positions away from the u-GaN layer 5, and the distance from the end of the u-GaN layer 5 to the drain electrode 11 is set to a predetermined length. The source electrode 10 and the drain electrode 11 are in ohmic contact with the u-AlGaN layer 3, respectively.

また、ｕ−ＧａＮ層５上には、ｐ−ＧａＮ層１２が形成されている。本実施形態では、ｐ−ＧａＮ層１２は、ｕ−ＧａＮ層５がゲート構造部６とドレイン電極１１との間に形成されているため、ゲート構造部６とドレイン電極１１との間に形成された状態となる。 Further, a p-GaN layer 12 is formed on the u-GaN layer 5. In the present embodiment, the p-GaN layer 12 is formed between the gate structure portion 6 and the drain electrode 11 because the u-GaN layer 5 is formed between the gate structure portion 6 and the drain electrode 11. It will be in a state of being.

そして、ｐ−ＧａＮ層１２は、ドレイン電極１１側の端面がｕ−ＧａＮ層５のうちのドレイン電極１１側の端面と面一、もしくはそれよりもＭＯＳゲート電極９側に位置するように配置されている。本実施形態では、ｐ−ＧａＮ層１２は、ドレイン電極１１側の端面からｕ−ＧａＮ層５のうちのドレイン電極１１側の端面までの距離が１μｍ以上かつ５μｍ以下の範囲となるように形成されている。なお、図１では、ｐ−ＧａＮ層１２は、ドレイン電極１１側の端面がｕ−ＧａＮ層５のうちのドレイン電極１１側の端面よりもＭＯＳゲート電極９側に位置するように配置された図が示されている。 The p-GaN layer 12 is arranged so that the end face on the drain electrode 11 side is flush with the end face on the drain electrode 11 side of the u-GaN layer 5 or is located closer to the MOS gate electrode 9 side. ing. In the present embodiment, the p-GaN layer 12 is formed so that the distance from the end face on the drain electrode 11 side to the end face on the drain electrode 11 side of the u-GaN layer 5 is in the range of 1 μm or more and 5 μm or less. ing. In FIG. 1, the p-GaN layer 12 is arranged so that the end face on the drain electrode 11 side is located closer to the MOS gate electrode 9 side than the end face on the drain electrode 11 side of the u-GaN layer 5. It is shown.

また、ｐ−ＧａＮ層１２は、ゲート構造部６側の端面がゲート構造部６と接するように形成されている。つまり、ｐ−ＧａＮ層１２は、ゲート構造部６側の端面がゲート絶縁膜８と接するように形成されている。言い換えると、ｐ−ＧａＮ層１２は、ゲート絶縁膜８のうちのドレイン電極１１側の部分と接するように形成されている。すなわち、リセス部７は、ドレイン電極１１側の側面の一部がｐ−ＧａＮ層１２で構成された状態となっている。 Further, the p-GaN layer 12 is formed so that the end face on the gate structure portion 6 side is in contact with the gate structure portion 6. That is, the p-GaN layer 12 is formed so that the end surface on the gate structure portion 6 side is in contact with the gate insulating film 8. In other words, the p-GaN layer 12 is formed so as to be in contact with the portion of the gate insulating film 8 on the drain electrode 11 side. That is, the recess portion 7 is in a state in which a part of the side surface on the drain electrode 11 side is composed of the p-GaN layer 12.

さらに、本実施形態では、図２に示されるように、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２は、法線方向において、ゲート構造部６の全周を囲むように形成されている。つまり、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２は、ゲート絶縁膜８のうちのソース電極１０側と反対側の部分の全周と接するように形成されている。なお、図２は、図１に示す半導体装置の平面図であり、ｕ−ＧａＮ層５、ゲート構造部６、ソース電極１０、ドレイン電極１１、ｐ−ＧａＮ層１２の位置関係を示す図である。つまり、図２では、後述するＪＧ電極１３を省略して示している。そして、本実施形態では、ｕ−ＧａＮ層５が第３半導体層に相当し、ｐ−ＧａＮ層１２が第４半導体層に相当している。 Further, in the present embodiment, as shown in FIG. 2, the u-GaN layer 5 and the p-GaN layer 12 are formed so as to surround the entire circumference of the gate structure portion 6 in the normal direction. That is, the u-GaN layer 5 and the p-GaN layer 12 are formed so as to be in contact with the entire circumference of the portion of the gate insulating film 8 opposite to the source electrode 10 side. Note that FIG. 2 is a plan view of the semiconductor device shown in FIG. 1, which shows the positional relationship between the u-GaN layer 5, the gate structure portion 6, the source electrode 10, the drain electrode 11, and the p-GaN layer 12. .. That is, in FIG. 2, the JG electrode 13 described later is omitted. In the present embodiment, the u-GaN layer 5 corresponds to the third semiconductor layer, and the p-GaN layer 12 corresponds to the fourth semiconductor layer.

ｐ−ＧａＮ層１２の表面には、ＪＧ電極１３が形成されている。ＪＧ電極１３は、上記したソース電極１０と連結されており、ソース電極１０と同電位とされている。なお、ＪＧ電極１３とソース電極１０は、特に図示しないが、例えば、共通の電極層によって構成されることで電気的に接続される。また、ＪＧ電極１３とソース電極１０は、例えば、ボンディングワイヤ等で電気的に接続される。 A JG electrode 13 is formed on the surface of the p-GaN layer 12. The JG electrode 13 is connected to the source electrode 10 described above, and has the same potential as the source electrode 10. Although not particularly shown, the JG electrode 13 and the source electrode 10 are electrically connected by being composed of, for example, a common electrode layer. Further, the JG electrode 13 and the source electrode 10 are electrically connected by, for example, a bonding wire or the like.

本実施形態の半導体装置では、上記のような構造により、ＭＯＳゲート電極９、ソース電極１０、ドレイン電極１１およびＪＧ電極１３の４端子を備えたスイッチングデバイスが形成されている。なお、基板１の裏面側に形成されているのは裏面電極１４であり、例えば、図示しない配線を通じてソース電極１０と電気的に接続される等により、ソース電極１０と同電位とされる。 In the semiconductor device of the present embodiment, a switching device including four terminals of a MOS gate electrode 9, a source electrode 10, a drain electrode 11, and a JG electrode 13 is formed by the above structure. The back surface electrode 14 is formed on the back surface side of the substrate 1, and has the same potential as the source electrode 10 by being electrically connected to the source electrode 10 through wiring (not shown), for example.

以上が本実施形態におけるスイッチングデバイスを備えた半導体装置の構成である。次に、上記半導体装置の作動について説明する。 The above is the configuration of the semiconductor device including the switching device in this embodiment. Next, the operation of the semiconductor device will be described.

上記したようなＭＯＳゲート電極９とＪＧ電極１３の両方を備えたスイッチングデバイスは、ＭＯＳゲート電極９によって一般的なＭＯＳＦＥＴ動作が行われ、ＪＧ電極１３によってＪＦＥＴ動作が行われる。このため、図１に示すスイッチングデバイスの等価回路は図３に示す回路構成となる。 In a switching device provided with both the MOS gate electrode 9 and the JG electrode 13 as described above, a general MOSFET operation is performed by the MOS gate electrode 9, and a JFET operation is performed by the JG electrode 13. Therefore, the equivalent circuit of the switching device shown in FIG. 1 has the circuit configuration shown in FIG.

図３に示されるように、スイッチングデバイスは、負荷２０に接続され、ゲートドライバ２１がゲート電圧を制御して本スイッチングデバイスをオンオフすることで負荷２０の駆動を行う。 As shown in FIG. 3, the switching device is connected to the load 20, and the gate driver 21 controls the gate voltage to turn the switching device on and off to drive the load 20.

ここで、スイッチングデバイスは、ＭＯＳゲート電極９によるノーマリオフのＭＯＳＦＥＴ部３０とＪＧ電極１３によるノーマリオンのＪＦＥＴ部４０とが直列接続された構造となる。これらＭＯＳＦＥＴ部３０とＪＦＥＴ部４０との間の中間電位点Ａとは、図１中に示したように、ｕ−ＧａＮ層２の表面部のうちＪＧ電極１３の下方に位置している中間電位となる部分を指している。なお、ソース電極１０とＪＧ電極１３とは同電位とされるため、ソース電極１０とＪＧ電極１３との間には、これらを接続する配線の寄生インピーダンス５０が存在している。 Here, the switching device has a structure in which the normally-off MOSFET section 30 by the MOS gate electrode 9 and the normally-on JFET section 40 by the JG electrode 13 are connected in series. As shown in FIG. 1, the intermediate potential point A between the MOSFET section 30 and the JFET section 40 is an intermediate potential located below the JG electrode 13 in the surface portion of the u-GaN layer 2. It points to the part that becomes. Since the source electrode 10 and the JG electrode 13 have the same potential, there is a parasitic impedance 50 of the wiring connecting them between the source electrode 10 and the JG electrode 13.

そして、このような構成のスイッチングデバイスでは、ＪＦＥＴ部４０では、ＪＧ電極１３とドレイン電極１１や中間電位点Ａとの間、および、ドレイン電極１１と中間電位点Ａとの間に、容量Ｃ１〜Ｃ３が構成される。また、ＭＯＳＦＥＴ部３０では、ＭＯＳゲート電極９と中間電位点Ａやソース電極１０との間、および、中間電位点Ａとソース電極１０との間に、容量Ｃ４〜Ｃ６が構成される。 Then, in the switching device having such a configuration, in the JFET unit 40, the capacitances C1 to 1 are formed between the JG electrode 13 and the drain electrode 11 and the intermediate potential point A, and between the drain electrode 11 and the intermediate potential point A. C3 is configured. Further, in the MOSFET section 30, capacitances C4 to C6 are formed between the MOS gate electrode 9 and the intermediate potential point A or the source electrode 10, and between the intermediate potential point A and the source electrode 10.

このような回路構成を有するスイッチングデバイスについて、ターンオフ時の動作は以下のようになる。 For a switching device having such a circuit configuration, the operation at turn-off is as follows.

図４は、誘導負荷を持つＨブリッジ回路における本スイッチングデバイスのターンオフの波形を示している。まず、図４の時点Ｔ１において、ＭＯＳゲート電極９へのゲート電圧の印加が停止されると、ＭＯＳＦＥＴ部３０のオフ過程が始まることによって、中間電位点Ａの電位が上昇していく。この中間電位点Ａの電位の上昇により、ＪＦＥＴのゲートのオフ過程が始まる。すなわち、ドレイン電極１１側からＪＧ電極１３を通ってＧＮＤ側に抜ける経路で変位電流Ｉｊｇが流れることで、ＪＦＥＴの帰還容量Ｃ１がチャージされる。 FIG. 4 shows the turn-off waveform of this switching device in an H-bridge circuit having an inductive load. First, at the time point T1 in FIG. 4, when the application of the gate voltage to the MOS gate electrode 9 is stopped, the off process of the MOSFET section 30 starts, so that the potential of the intermediate potential point A rises. The rise in the potential at the intermediate potential point A initiates the JFET gate off process. That is, the feedback capacitance C1 of the JFET is charged by the displacement current Ijg flowing from the drain electrode 11 side through the JG electrode 13 to the GND side.

そして、帰還容量Ｃ１のチャージによってドレイン電極１１の電位Ｖｄｓが高くなる。また、ドレイン電流Ｉｄが低下していく。中間電位点Ａの電位がＪＦＥＴ部４０の閾値電圧を超えると、ＪＦＥＴ部４０がオフする。これによって、スイッチングデバイス全体がオフになる。 Then, the potential Vds of the drain electrode 11 is increased by charging the feedback capacitance C1. Further, the drain current Id decreases. When the potential of the intermediate potential point A exceeds the threshold voltage of the JFET unit 40, the JFET unit 40 is turned off. This turns off the entire switching device.

そして、ターンオフ時には、ドレイン電極１１の電位Ｖｄｓが高くなり、ドレイン電極１１に起因して高電界が形成される。つまり、半導体装置には、逆バイアスが印加された状態となる。この際、ＪＧ電極１３がソース電極１０と同電位とされているため、ｐ−ＧａＮ層１２に起因する空乏層は、ｕ−ＧａＮ層２側へ延びる。そして、この空乏層が延びることにより、２ＤＥＧキャリア４は、濃度が低下し、好ましくは消滅する。 Then, at the time of turn-off, the potential Vds of the drain electrode 11 becomes high, and a high electric field is formed due to the drain electrode 11. That is, the semiconductor device is in a state where the reverse bias is applied. At this time, since the JG electrode 13 has the same potential as the source electrode 10, the depletion layer caused by the p-GaN layer 12 extends toward the u-GaN layer 2. Then, as the depletion layer extends, the concentration of the 2DEG carrier 4 decreases, and preferably disappears.

この場合、本実施形態では、ｐ−ＧａＮ層１２がゲート絶縁膜８のうちのドレイン電極１１側の部分と接するように形成されている。このため、ゲート絶縁膜８の近傍であって、ドレイン電極１１側の部分では、２ＤＥＧキャリア４の濃度が低下した状態となっている。したがって、中間電位点Ａの電位に関する電界は、ゲート構造部６と中間電位点Ａの部分の間とで分担されることになり、ゲート構造部６に印加される電界を低減することができる。すなわち、ゲート絶縁膜８に電界集中が発生することを抑制できる。したがって、ゲート絶縁膜８が破壊されることを抑制できる。 In this case, in the present embodiment, the p-GaN layer 12 is formed so as to be in contact with the portion of the gate insulating film 8 on the drain electrode 11 side. Therefore, the concentration of the 2DEG carrier 4 is reduced in the vicinity of the gate insulating film 8 and on the drain electrode 11 side. Therefore, the electric field related to the potential of the intermediate potential point A is shared between the gate structure portion 6 and the portion of the intermediate potential point A, and the electric field applied to the gate structure portion 6 can be reduced. That is, it is possible to suppress the occurrence of electric field concentration in the gate insulating film 8. Therefore, it is possible to prevent the gate insulating film 8 from being destroyed.

以上説明したように、本実施形態では、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２は、ゲート絶縁膜８のうちのドレイン電極１１側の部分と接するように形成されている。このため、半導体装置は、逆バイアス時には、ゲート絶縁膜８の近傍であって、ドレイン電極１１側の部分の２ＤＥＧキャリア４の濃度を低減することができる。したがって、ゲート絶縁膜８に電界集中が発生することを抑制でき、ゲート構造部６の寿命が短くなることを抑制できる。 As described above, in the present embodiment, the u-GaN layer 5 and the p-GaN layer 12 are formed so as to be in contact with the portion of the gate insulating film 8 on the drain electrode 11 side. Therefore, the semiconductor device can reduce the concentration of the 2DEG carrier 4 in the vicinity of the gate insulating film 8 and on the drain electrode 11 side at the time of reverse bias. Therefore, it is possible to suppress the occurrence of electric field concentration in the gate insulating film 8 and to prevent the life of the gate structure portion 6 from being shortened.

また、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２は、法線方向において、ゲート構造部６を囲むように形成されている。このため、ドレイン電極１１に起因する高電界が回り込んでゲート絶縁膜８に達することも抑制でき、さらにゲート絶縁膜８が破壊されることを抑制できる。 Further, the u-GaN layer 5 and the p-GaN layer 12 are formed so as to surround the gate structure portion 6 in the normal direction. Therefore, it is possible to prevent the high electric field caused by the drain electrode 11 from wrapping around and reaching the gate insulating film 8, and further to prevent the gate insulating film 8 from being destroyed.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 (Second Embodiment)
The second embodiment will be described. In this embodiment, the configurations of the u-GaN layer 5 and the p-GaN layer 12 are changed from those of the first embodiment. Others are the same as those in the first embodiment, and thus the description thereof will be omitted here.

本実施形態では、図５に示されるように、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２は、ソース電極１０側まで延設されている。つまり、ゲート構造部６は、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２を貫通するように形成されている。そして、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２は、ゲート絶縁膜８のうちのソース電極１０側の部分とも接した状態となっている。なお、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２は、ソース電極１０までは達しておらず、ソース電極１０とは離れた位置に形成されている。 In the present embodiment, as shown in FIG. 5, the u-GaN layer 5 and the p-GaN layer 12 extend to the source electrode 10 side. That is, the gate structure portion 6 is formed so as to penetrate the u-GaN layer 5 and the p-GaN layer 12. The u-GaN layer 5 and the p-GaN layer 12 are also in contact with the portion of the gate insulating film 8 on the source electrode 10 side. The u-GaN layer 5 and the p-GaN layer 12 do not reach the source electrode 10 and are formed at positions separated from the source electrode 10.

これによれば、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２は、ソース電極１０側まで延設されている。このため、リセス部７は、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２を貫通するように形成される。したがって、製造誤差等によってリセス部７を形成する位置がずれたとしても、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２がゲート絶縁膜８のうちのドレイン電極１１側の部分と接しないという不具合が発生することを抑制でき、信頼性の向上を図ることができる。 According to this, the u-GaN layer 5 and the p-GaN layer 12 extend to the source electrode 10 side. Therefore, the recess portion 7 is formed so as to penetrate the u-GaN layer 5 and the p-GaN layer 12. Therefore, even if the position where the recess portion 7 is formed shifts due to a manufacturing error or the like, there is a problem that the u-GaN layer 5 and the p-GaN layer 12 do not come into contact with the portion of the gate insulating film 8 on the drain electrode 11 side. It is possible to suppress the occurrence and improve the reliability.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope described in the scope of patent claims.

例えば、上記各実施形態では、リセス部７の深さを、ｕ−ＧａＮ層２の表層部が一部除去されるまでの深さとしたが、一例を示したに過ぎない。例えば、リセス部７は、ｕ−ＧａＮ層２の表面が露出するまでの深さとされていてもよいし、リセス部７の底面において２ＤＥＧキャリア４が形成されない程度にｕ−ＡｌＧａＮ層３の一部が残る程度の深さとされていてもよい。 For example, in each of the above embodiments, the depth of the recess portion 7 is set to the depth until a part of the surface layer portion of the u-GaN layer 2 is removed, but only one example is shown. For example, the recess portion 7 may have a depth until the surface of the u-GaN layer 2 is exposed, or a part of the u-AlGaN layer 3 to the extent that the 2DEG carrier 4 is not formed on the bottom surface of the recess portion 7. It may be deep enough to leave.

また、上記各実施形態では、チャネル形成層を構成する第１、第２のＧａＮ系半導体層がｕ−ＧａＮ層２とｕ−ＡｌＧａＮ層３によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーが大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であってもよい。 Further, in each of the above embodiments, the case where the first and second GaN-based semiconductor layers constituting the channel forming layer are composed of the u-GaN layer 2 and the u-AlGaN layer 3 has been described as an example. However, these are only examples, and if the channel forming layer is composed of the first GaN-based semiconductor layer and the second GaN-based semiconductor layer having a larger bandgap energy than this, the other It may be a material.

そして、上記各実施形態において、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２は、法線方向において、ゲート構造部６の全周を囲むように形成されていなくてもよい。このような半導体装置としても、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２がゲート絶縁膜８のうちのドレイン電極１１側の全ての部分と離れるように形成された半導体装置と比較して、ｕ−ＧａＮ層５およびｐ−ＧａＮ層１２が接する部分のゲート絶縁膜８に電界集中が発生することを抑制できる。 In each of the above embodiments, the u-GaN layer 5 and the p-GaN layer 12 may not be formed so as to surround the entire circumference of the gate structure portion 6 in the normal direction. Even in such a semiconductor device, as compared with a semiconductor device formed so that the u-GaN layer 5 and the p-GaN layer 12 are separated from all the portions of the gate insulating film 8 on the drain electrode 11 side, u It is possible to suppress the occurrence of electric field concentration in the gate insulating film 8 at the portion where the −GaN layer 5 and the p—GaN layer 12 are in contact with each other.

１基板
２ｕ−ＧａＮ層（第１半導体層）
３ｕ−ＡｌＧａＮ層（第２半導体層）
５ｕ−ＧａＮ層（第３半導体層）
６ゲート構造部
７リセス部
８ゲート絶縁膜
９ＭＯＳゲート電極
１０ソース電極
１１ドレイン電極
１２ｐ−ＧａＮ層（第４半導体層）
１３ジャンクションゲート電極 1 Substrate 2 u-GaN layer (first semiconductor layer)
3 u-AlGaN layer (second semiconductor layer)
5 u-GaN layer (third semiconductor layer)
6 Gate structure 7 Recess 8 Gate insulating film 9 MOS gate electrode 10 Source electrode 11 Drain electrode 12 p-GaN layer (4th semiconductor layer)
13 Junction gate electrode

Claims

A semiconductor device having a horizontal switching device.
A first semiconductor layer (2) formed on the substrate (1) and composed of a first GaN-based semiconductor forming a drift region, and a second having a bandgap energy larger than that of the first GaN-based semiconductor. A channel forming layer (2, 3) having a heterojunction structure composed of a second semiconductor layer (3) composed of a GaN-based semiconductor and having a recess portion (7) formed in the second semiconductor layer. When,
A gate structure portion (6) having a gate insulating film (8) formed in the recess portion and a MOS gate electrode (9) formed on the gate insulating film as a gate electrode of the MOS structure.
On the second semiconductor layer, source electrodes (10) and drain electrodes (11) arranged on both sides of the gate structure portion,
A third GaN-based semiconductor arranged on the second semiconductor layer at a position away from the drain electrode between the gate structure and the drain electrode and not doped with impurities. 3 semiconductor layers (5) and
A fourth semiconductor layer (12) formed of a p-type fourth GaN-based semiconductor formed on the third semiconductor layer, and a fourth semiconductor layer (12).
It has a switching device including a junction gate electrode (13) brought into contact with the fourth semiconductor layer.
The source electrode and the junction gate electrode are electrically connected to each other.
A semiconductor device in which the third semiconductor layer and the fourth semiconductor layer are in contact with a portion of the gate insulating film on the drain electrode side.

The third semiconductor layer and the fourth semiconductor layer are also formed between the gate structure portion and the source electrode, are separated from the source electrode, and are separated from the source electrode and the source electrode of the gate insulating film. The semiconductor device according to claim 1, which is also in contact with a side portion.

The semiconductor device according to claim 1 or 2, wherein the third semiconductor layer and the fourth semiconductor layer are formed so as to surround the gate structure portion in a normal direction with respect to the surface direction of the substrate.