JP2020190985A - 電子制御装置 - Google Patents
電子制御装置 Download PDFInfo
- Publication number
- JP2020190985A JP2020190985A JP2019096782A JP2019096782A JP2020190985A JP 2020190985 A JP2020190985 A JP 2020190985A JP 2019096782 A JP2019096782 A JP 2019096782A JP 2019096782 A JP2019096782 A JP 2019096782A JP 2020190985 A JP2020190985 A JP 2020190985A
- Authority
- JP
- Japan
- Prior art keywords
- core
- monitoring
- cores
- normal
- calculation result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Hardware Redundancy (AREA)
Abstract
【課題】異常が発生したコアを特定し、リセットする。【解決手段】本実施形態の電子制御装置は、4つ以上のコア11、12、13、14を有するマイコン3を備え、通常コアと監視コアで1組となってロックステップ方式の並列処理を行うように構成されたものであって、各組の通常コアと監視コアの演算結果を比較する演算結果比較部15を備え、前記演算結果比較部15は、ある1組の通常コアと監視コアの演算結果が異なっている場合に、その組に別の組の監視コアを加え、3つのコアで並列処理を行い、3つの演算結果に基づいて異常コアを特定するように構成されたものである。【選択図】図3
Description
本発明は、電子制御装置に関する。
4つ以上のコアを有するマイコンを備えた電子制御装置においては、通常コアと監視コアのペアを2組以上作り、それぞれロックステップ方式の並列処理を行うように構成されているものがある。この構成では、いずれか1組の通常コアと監視コアの演算結果が異なっていた場合、その1組の通常コアと監視コアのうちの1つのコアが異常であると判断し、マイコン全体をリセットしていた。
上記従来構成では、コアの異常が発生した場合、その異常コアを特定しないで、マイコン全体、即ち、4つ以上のコアすべてをリセットしていた。これに対して、近年、4つ以上のコアの中から、1つの異常コアを特定し、特定した1つの異常コアだけをリセットするように制御する対策が求められている。
本発明の目的は、異常が発生したコアだけをリセットすることができる電子制御装置を提供することにある。
本発明の目的は、異常が発生したコアだけをリセットすることができる電子制御装置を提供することにある。
請求項1の発明は、4つ以上のコア11、12、13、14を有するマイコン3を備え、通常コアと監視コアで1組となってロックステップ方式の並列処理を行うように構成された電子制御装置であって、各組の通常コアと監視コアの演算結果を比較する演算結果比較部15を備え、前記演算結果比較部15は、ある1組の通常コアと監視コアの演算結果が異なっている場合に、その組に別の組の監視コアを加え、3つのコアで並列処理を行い、3つの演算結果に基づいて異常コアを特定するように構成されたものである。
(第1実施形態)
以下、第1実施形態について、図1ないし図8を参照して説明する。まず、図1を参照しながら、本実施形態の電子制御装置1の構成について説明する。電子制御装置1は、車両の各種センサ(不図示)と電気的に接続されており、それらから伝達される情報等を用いながら車両の原動機であるエンジン2を制御する。エンジン2は、複数の気筒を有するガソリンエンジンである。
以下、第1実施形態について、図1ないし図8を参照して説明する。まず、図1を参照しながら、本実施形態の電子制御装置1の構成について説明する。電子制御装置1は、車両の各種センサ(不図示)と電気的に接続されており、それらから伝達される情報等を用いながら車両の原動機であるエンジン2を制御する。エンジン2は、複数の気筒を有するガソリンエンジンである。
電子制御装置1は、マイクロコンピュータ3と、リセットIC4と、出力回路5、6、7を搭載している。電子制御装置1は、通常運転モード及び退避走行モードの2つの運転モードを有しており、各運転モードを実行してエンジン2を制御することで車両を走行させる。
マイクロコンピュータ3(以下、「マイコン3」とも称する)は、所謂マルチコアの電子機器であり、例えば4つのコア、即ち、第1コア11と、第2コア12と、第3コア13と、第4コア14とを有している。また、マイコン3は、演算結果比較部15と、ROM16と、RAM17と、リセット回路18と、周辺I/O19等を有している。
第1コア11は、バス20に接続されており、所定のプログラムに従って演算を行う機能を有している。第1コア11は、図2に示すように、初期状態では、第1通常コアとして使用されている。第2コア12は、バス20に接続されており、所定のプログラムに従って演算を行う機能を有しており、第1コア11と同一クロックで同期して第1コア11と同一の演算を行うチェック用コアである。第2コア12は、図2に示すように、初期状態では、第1監視コアとして使用されている。この場合、第1通常コア11と第1監視コア12で1組となってロックステップ方式の並列処理が実行される構成となっている。
また、第3コア13は、バス20に接続されており、所定のプログラムに従って演算を行う機能を有している。第3コア13は、図2に示すように、初期状態では、第2通常コアとして使用されている。第4コア14は、バス20に接続されており、所定のプログラムに従って演算を行う機能を有しており、第3コア13と同一クロックで同期して第3コア13と同一の演算を行うチェック用コアである。第4コア14は、図2に示すように、初期状態では、第2監視コアとして使用されている。この場合、第2通常コア13と第2監視コア14で1組となってロックステップ方式の並列処理が実行される構成となっている。
演算結果比較部15は、バス20に接続され、第1通常コア11、第1監視コア12、第2通常コア13、及び第2監視コア14と通信可能である。演算結果比較部15は、第1通常コア11の演算結果と第1監視コア12の演算結果の比較処理と、第2通常コア13の演算結果と第2監視コア14の演算結果の比較処理と、比較処理が不一致であったときに異常コアを特定する異常コア特定処理等を実行する機能を有する。演算結果比較部15は、バス20を介して、比較結果や特定結果等を通知する。
尚、第1通常コア11の演算結果と第1監視コア12の演算結果は、第1通常コア11及び第1監視コア12がいずれも正常である場合は一致し、いずれか一方のコアが異常である場合は不一致となる。同様に、第2通常コア13の演算結果と第2監視コア14の演算結果は、第2通常コア13及び第2監視コア14がいずれも正常である場合は一致し、いずれか一方のコアが異常である場合は不一致となる。
ROM16は、第1コア11等とバス20を介して相互に通信可能とされた記憶領域である。ROM16には、エンジン2の制御を行うための複数のプログラムや各種データが記憶されている。
RAM17は、第1コア11等とバス20を介して通信可能とされた記憶領域である。RAM17には、第1コア11による演算結果、第2コア12による演算結果、第3コア13による演算結果、第4コア14による演算結果、各演算結果の比較結果、比較結果が不一致の場合に特定された異常コアの情報等の種々のデータが一時的に記憶される。
リセット回路18は、第1コア11等とバス20を介して通信可能とされた電子回路である。リセット回路18は、4つのコア11、12、13、14のリセット処理を各別に実行することができる。リセット回路18は、リセットIC4から入力されるリセット信号に基づいてマイコン3、即ち、4つのコア11、12、13、14の各別のリセット処理を実行する。
周辺I/O19は、マイコン3とその周辺機器との間で、通信を行うためのインターフェイスである。マイコン3は、この周辺I/O19を介して、制御対象である電子スロットル21用の出力回路5や、燃料噴射弁22用の出力回路6や、点火装置23用の出力回路7に制御信号(即ち、制御指令)を送信する。
また、マイコン3の演算結果比較部15は、特定した異常コア、即ち、4つのコア11、12、13、14の中のいずれか1つのコアをリセットするための信号を周辺I/O19を介してリセットIC4に送信する。
リセットIC4は、マイコン3から、特定された異常コアをリセットするための信号を受信するICである。リセットIC4は、特定された異常コアのリセット処理を実行するためのリセット信号をマイコン3のリセット回路18に送信する。そして、リセット回路18は、リセットIC4からの上記リセット信号を入力して、特定された異常コアのリセット処理を実行する。
出力回路5、6、7は、それぞれ電子スロットル21、燃料噴射弁22、点火装置23に制御信号を送信する電子回路である。電子スロットル21、燃料噴射弁22、点火装置23は、上記制御信号に基づいて動作し、エンジン2を駆動させる。
次に、図3ないし図7を参照しながら、マイコン3の演算結果比較部15において行われる処理、即ち、ある1組の通常コア及び監視コアの演算結果の不一致が発生したときに異常コアを特定する処理について説明する。図3のフローチャートは、マイコン3の制御、具体的には、第1通常コア11を監視する制御の内容、即ち、第1通常コア11及び第1監視コア12の演算結果の不一致が発生したときに異常コアを特定する処理の内容を示すものである。
まず、図3のステップS10においては、第1通常コア11による演算と第1監視コア12による演算(即ち、ロックステップ方式の並列処理)を実行する。続いて、ステップS20へ進み、図4に示すように、演算結果比較部15により、第1通常コア11による演算結果と第1監視コア12による演算結果を比較する。そして、ステップS30へ進み、演算結果がNG(即ち、不一致)であるか否かを判断する。ここで、演算結果が一致したときには、「NO」へ進み、本制御を終了する。
また、上記ステップS30において、図5に示すように、演算結果がNGであるときには(YES)、ステップS40へ進む。このステップS40では、図6に示すように、第1通常コア11による演算と、第1監視コア12による演算と、2組目の第2監視コア14による演算とを実行する、即ち、3個のコア11、12、14で再演算を実行する。続いて、ステップS50へ進み、演算結果比較部15により、第1通常コア11による演算結果と第1監視コア12による演算結果と第2監視コア14による演算結果とを比較する。
そして、ステップS60へ進み、3つの演算結果の中で第1通常コア11による演算結果だけがNG(即ち、不一致)であるか否かを判断する。ここで、第1通常コア11による演算結果だけがNGであるときには(YES)、第1通常コア11、即ち、第1コア11が異常コアであると特定し、特定結果をRAM17に記憶し、ステップS70へ進む。このステップS70では、図7に示すように、第1監視コア12を第1通常コア12とすると共に、第2監視コア14を第1監視コア14とし、第1通常コア12と第1監視コア14で1つの組を構成し、これ以降は、この組でロックステップ方式の並列処理を行うようにする。
続いて、ステップS80へ進み、上記特定した異常コアである第1通常コア11、即ち、第1コア11をリセットする。この場合、演算結果比較部15は、第1コア11が異常コアである情報と、第1コア11をリセットする指示情報を周辺I/O19を介してリセットIC4に送信すると、リセットIC4は、第1コア11をリセットするリセット信号をリセット回路18に送信する。これにより、リセット回路18は、第1コア11のリセット処理を実行するように構成されている。
この後、ステップS90へ進み、図7に示すように、第2通常コア13を第2監視コア13とすると共に、上記リセットしたコア11、即ち、第1通常コア11を第2通常コア11とし、第2通常コア11と第2監視コア13で1つの組を構成し、これ以降は、この組でロックステップ方式の並列処理を行うようにする。これにより、本制御を終了する。
また、上記ステップS60において、第1通常コア11による演算結果だけがNGでないときには(NO)、ステップS100へ進み、第1監視コア12による演算結果だけがNGであるか否かを判断する。ここで、第1監視コア12による演算結果だけがNGであるときには(YES)、第1監視コア12、即ち、第2コア12が異常コアであると特定し、特定結果をRAM17に記憶し、ステップS110へ進む。このステップS110では、第2監視コア14を第1監視コア14とし、第1通常コア11と第1監視コア14で1つの組を構成し、これ以降は、この組でロックステップ方式の並列処理を行うようにする。
続いて、ステップS120へ進み、上記特定した異常コアである第1監視コア12、即ち、第2コア12をリセットする。この場合、演算結果比較部15は、第2コア12が異常コアである情報と、第2コア12をリセットする指示情報を周辺I/O19を介してリセットIC4に送信すると、リセットIC4は、第2コア12をリセットするリセット信号をリセット回路18に送信する。これにより、リセット回路18は、第2コア12のリセット処理を実行するように構成されている。
この後、ステップS130へ進み、上記リセットしたコア12、即ち、第1監視コア12を第2監視コア12とし、第2通常コア13と第2監視コア12で1つの組を構成し、これ以降は、この組でロックステップ方式の並列処理を行うようにする。これにより、本制御を終了する。
また、上記ステップS100において、第1監視コア12による演算結果だけがNGでないときには(NO)、即ち、3つの演算結果がすべて異なるときには、ステップS140へ進み、4つのコア11、12、13、14を全て、即ち、マイコン3全体をリセットする。これにより、本制御を終了する。
次に、図8を参照しながら、他の1組の通常コア及び監視コアの演算結果の不一致が発生したときに、異常コアを特定する処理について説明する。図8のフローチャートは、マイコン3の制御、具体的には、第2通常コア13を監視する制御の内容、即ち、第2通常コア13及び第2監視コア14の演算結果の不一致が発生したときに異常コアを特定する処理の内容を示すものである。
まず、図8のステップS210においては、第2通常コア13による演算と第2監視コア14による演算(即ち、ロックステップ方式の並列処理)を実行する。続いて、ステップS220へ進み、演算結果比較部15により、第2通常コア13による演算結果と第2監視コア14による演算結果を比較する。そして、ステップS230へ進み、演算結果がNG(即ち、不一致)であるか否かを判断する。ここで、演算結果が一致したときには、「NO」へ進み、本制御を終了する。
また、上記ステップS230において、演算結果がNGであるときには(YES)、ステップS240へ進む。このステップS240では、第2通常コア13による演算と、第2監視コア14による演算と、1組目の第1監視コア12による演算とを実行する、即ち、3個のコア13、14、12で再演算を実行する。続いて、ステップS250へ進み、演算結果比較部15により、第2通常コア13による演算結果と第2監視コア14による演算結果と第1監視コア12による演算結果とを比較する。
そして、ステップS260へ進み、3つの演算結果の中で第2通常コア13による演算結果だけがNG(即ち、不一致)であるか否かを判断する。ここで、第2通常コア13による演算結果だけがNGであるときには(YES)、第2通常コア13、即ち、第3コア13が異常コアであると特定し、特定結果をRAM17に記憶し、ステップS270へ進む。このステップS270では、第2監視コア14を第2通常コア14とすると共に、第1監視コア12を第2監視コア12とし、第2通常コア14と第2監視コア12で1つの組を構成し、これ以降は、この組でロックステップ方式の並列処理を行うようにする。
続いて、ステップS280へ進み、上記特定した異常コアである第2通常コア13、即ち、第3コア13をリセットする。この場合、図3のステップS80とほぼ同様にして、第3コア13のリセット処理を実行するように構成されている。
この後、ステップS290へ進み、第1通常コア11を第1監視コア11とすると共に、上記リセットしたコア13、即ち、第2通常コア13を第1通常コア13とし、第1通常コア13と第1監視コア11で1つの組を構成し、これ以降は、この組でロックステップ方式の並列処理を行うようにする。これにより、本制御を終了する。
また、上記ステップS260において、第2通常コア13による演算結果だけがNGでないときには(NO)、ステップS300へ進み、第2監視コア14による演算結果だけがNGであるか否かを判断する。ここで、第2監視コア14による演算結果だけがNGであるときには(YES)、第2監視コア14、即ち、第4コア14が異常コアであると特定し、特定結果をRAM17に記憶し、ステップS310へ進む。このステップS310では、第1監視コア12を第2監視コア12とし、第2通常コア13と第2監視コア12で1つの組を構成し、これ以降は、この組でロックステップ方式の並列処理を行うようにする。
続いて、ステップS320へ進み、上記特定した異常コアである第2監視コア14、即ち、第4コア14をリセットする。この場合、図3のステップS80とほぼ同様にして、第4コア14のリセット処理を実行するように構成されている。
この後、ステップS330へ進み、上記リセットしたコア14、即ち、第2監視コア14を第1監視コア14とし、第1通常コア11と第1監視コア14で1つの組を構成し、これ以降は、この組でロックステップ方式の並列処理を行うようにする。これにより、本制御を終了する。
また、上記ステップS300において、第2監視コア14による演算結果だけがNGでないときには(NO)、即ち、3つの演算結果がすべて異なるときには、ステップS340へ進み、4つのコア11、12、13、14を全て、即ち、マイコン3全体をリセットする。これにより、本制御を終了する。
このような構成の本実施形態においては、各組の通常コアと監視コアの演算結果を比較し、ある1組の通常コアと監視コアの演算結果が異なっている場合に、その組に別の組の監視コアを加え、3つのコアで並列処理を行い、3つの演算結果に基づいて異常コアを特定するように構成した。この構成によれば、特定した異常が発生したコアだけをリセットすることが可能となる。
また、上記実施形態では、3つのコアの中から、演算結果が他の2つのコアの演算結果と一致しなかったコアを異常コアとして特定するように構成したので、異常コアを正確に且つ確実に特定することができる。
上記実施形態では、3つのコアの中から、演算結果が一致した2つのコアを、新たな1組の通常コアと監視コアとして処理を実行するように構成したので、正常な2つのコアの組で演算処理を実行することができる。
上記実施形態では、異常コアが特定されたときに、特定された異常コアだけをリセット回路18によりリセットするように構成したので、特定された異常コアだけをリセットすることができる。
上記実施形態では、リセットされて正常に復帰したコアを新たな監視コアとし、組になっていない別の通常コアと組にするように構成したので、正常な2つのコアからなる他の1つの組で演算処理を実行することができる。
(第2実施形態)
図9ないし図15は、第2実施形態を示すものである。尚、第1実施形態と同一構成には、同一符号を付している。第2実施形態では、図9に示すように、マイコン3は、例えば5つのコア、即ち、第1コア11と、第2コア12と、第3コア13と、第4コア14と、第5コア31とを有している。
図9ないし図15は、第2実施形態を示すものである。尚、第1実施形態と同一構成には、同一符号を付している。第2実施形態では、図9に示すように、マイコン3は、例えば5つのコア、即ち、第1コア11と、第2コア12と、第3コア13と、第4コア14と、第5コア31とを有している。
初期状態では、図9に示すように、第1コア11は第1通常コアとして使用され、第2コア12は第1監視コアとして使用され、第1通常コア11と第1監視コア12で1組となってロックステップ方式の並列処理が実行される。そして、第3コア13は第2通常コアとして使用され、第4コア14は第2監視コアとして使用され、第2通常コア13と第2監視コア14で1組となってロックステップ方式の並列処理が実行される。第5コア31は、第3通常コアとして使用され、初期状態では、組を構成していない。
第2実施形態においては、通常コアの数が監視コアの数よりも多い構成となっている。そして、第2実施形態では、通常コア及び監視コアの組み合わせが動的に変化されるように構成されている。
具体的には、図10のステップS510では、第1通常コア11の監視処理が実行される。この第1通常コア11の監視処理としては、前述した図3に示す監視処理とほぼ同じ制御が実行されるように構成されている。続いて、ステップS520へ進み、第2通常コア13の監視処理が実行される。この第2通常コア13の監視処理としては、前述した図8に示す監視処理とほぼ同じ制御が実行されるように構成されている。
この後、ステップS530へ進み、第3通常コア31と第1監視コア12を1つの組みとするように変更する。そして、ステップS540へ進み、第1通常コア11と第2監視コア14を他の1つの組みとするように変更する。これにより、図9の初期状態のコアの組み合わせから、図11に示すようなコアの組み合わせで、演算が実行されるようになる。即ち、通常コア及び監視コアの組み合わせが動的に変化する構成となっている。
次いで、ステップS550へ進み、第1通常コア11の監視処理が実行される。この第1通常コア11の監視処理としては、前述した図3に示す監視処理とほぼ同じ制御が実行されるように構成されている。この図3に示す監視処理を流用する場合には、第2監視コア(即ち、第4コア)14を第1監視コアとして、図3の監視処理を実行するように制御すれば良い。
続いて、ステップS560へ進み、第3通常コア31の監視処理が実行される。この第3通常コア31の監視処理としては、前述した図3または図8に示す監視処理とほぼ同じ制御が実行されるように構成されている。例えば図8の監視処理を流用する場合には、第3通常コア31を第2通常コアとし、第1監視コア12を第2監視コアとして、図8の監視処理を実行するように制御すれば良い。
この後、ステップS570へ進み、第2通常コア13と第1監視コア(即ち、第2コア)12を1つの組みとするように変更する。そして、ステップS580へ進み、第3通常コア31と第2監視コア(即ち、第4コア)14を他の1つの組みとするように変更する。これにより、図11に示すコアの組み合わせから、図12に示すようなコアの組み合わせで、演算が実行されるようになる。即ち、通常コア及び監視コアの組み合わせが動的に変化する構成となっている。
そして、ステップS590へ進み、第2通常コア13の監視処理が実行される。この第2通常コア13の監視処理としては、前述した図8に示す監視処理とほぼ同じ制御が実行されるように構成されている。この図8に示す監視処理を流用する場合には、第1監視コア12を第2監視コアとして、図8の監視処理を実行するように制御すれば良い。
続いて、ステップS600へ進み、第3通常コア31の監視処理が実行される。この第3通常コア31の監視処理としては、前述した図3または図8に示す監視処理とほぼ同じ制御が実行されるように構成されている。例えば図8の監視処理を流用する場合には、第3通常コア31を第2通常コアとして図8の監視処理を実行するように制御すれば良い。
この後、ステップS610へ進み、第1通常コア11と第1監視コア(即ち、第2コア)12を1つの組みとするように変更する。そして、ステップS620へ進み、第2通常コア13と第2監視コア(即ち、第4コア)14を他の1つの組みとするように変更する。これにより、図12に示すコアの組み合わせから、図9に示すようなコアの組み合わせ、即ち、初期状態の組み合わせで、演算が実行されるようになり、本制御を終了する。
ここで、例えばステップS520の第2通常コア13の監視処理において、演算結果の不一致が発生した場合のコアの組み合わせの変化の一例について、図13、図14、図15を参照して説明する。まず、図13に示す組み合わせ状態、即ち、初期状態で、第2通常コア13の演算結果と第2監視コア14の演算結果を比較し、不一致になった場合には、図14に示すように、第1監視コア12を加えて、3個のコアで再演算を実行する。そして、3個の演算結果の多数決をとり、1個だけ異なる演算結果のコア例えば第2通常コア13を特定する。続いて、図15に示すように、上記異なる演算結果の第2通常コア(即ち、第3コア)13を、リセットして第3監視コア13として、この第3監視コア13を第3通常コア31と組み合わせる。更に、第2監視コア(即ち、第4コア)14を第2通常コア14とすると共に、第1監視コア(即ち、第2コア)12を第2監視コア12として、これら第2通常コア14と第2監視コア12を組み合わせる。そして、これ以降は、上記組み合わせた2組のコアで演算処理を実行する。
上述した以外の第2実施形態の構成は、第1実施形態の構成と同じ構成となっている。従って、第2実施形態においても、第1実施形態とほぼ同じ作用効果を得ることができる。特に、第2実施形態では、マイコン3が例えば5つのコアを備えるように構成し、通常コア及び監視コアの組み合わせを動的に変化させるように構成したので、5つのコアを均等に動作させることができ、また、コアの異常を速やかに検出することができる。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示に記載の制御部及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御部及びその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御部及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。
図面中、1は電子制御装置、2はエンジン、3はマイクロコンピュータ、4はリセットIC、11は第1コア、12は第2コア、13は第3コア、14は第4コア、15は演算結果比較部、18はリセット回路、19は周辺I/O、20はバス、31は第5コアである。
Claims (6)
- 4つ以上のコア(11、12、13、14)を有するマイコン(3)を備え、通常コアと監視コアで1組となってロックステップ方式の並列処理を行うように構成された電子制御装置であって、
各組の通常コアと監視コアの演算結果を比較する演算結果比較部(15)を備え、
前記演算結果比較部は、ある1組の通常コアと監視コアの演算結果が異なっている場合に、その組に別の組の監視コアを加え、3つのコアで並列処理を行い、3つの演算結果に基づいて異常コアを特定するように構成された電子制御装置。 - 前記演算結果比較部は、前記3つのコアの中から、演算結果が他の2つのコアの演算結果と一致しなかったコアを異常コアとして特定するように構成された請求項1記載の電子制御装置。
- 前記3つのコアの中から、演算結果が一致した2つのコアを、新たな1組の通常コアと監視コアとして処理を実行するように構成された請求項1または2記載の電子制御装置。
- 前記異常コアが特定されたときに、特定された異常コアだけをリセットするリセット部を備えた請求項1または2記載の電子制御装置。
- リセットされて正常に復帰したコアを新たな監視コアとし、組になっていない別の通常コアと組にするように構成された請求項4記載の電子制御装置。
- 通常コアの数が監視コアの数よりも多い場合には、1つの組を構成する通常コアと監視コアの組合せを、動的に変化させるように構成された請求項1から5のいずれか一項記載電子制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019096782A JP2020190985A (ja) | 2019-05-23 | 2019-05-23 | 電子制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019096782A JP2020190985A (ja) | 2019-05-23 | 2019-05-23 | 電子制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2020190985A true JP2020190985A (ja) | 2020-11-26 |
Family
ID=73453797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019096782A Pending JP2020190985A (ja) | 2019-05-23 | 2019-05-23 | 電子制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2020190985A (ja) |
-
2019
- 2019-05-23 JP JP2019096782A patent/JP2020190985A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3564873B1 (en) | System and method of decentralized machine learning using blockchain | |
JP6054010B2 (ja) | データ判定装置、データ判定方法及びプログラム | |
CN111538539A (zh) | 存储系统启动方法、装置及计算机可读存储介质 | |
WO2016170618A1 (ja) | 自動試験装置 | |
WO2017038290A1 (ja) | 検証システム、検証装置、及び、車両制御装置 | |
US6038683A (en) | Replicated controller and fault recovery method thereof | |
JP2020190985A (ja) | 電子制御装置 | |
CN108388108B (zh) | 一种多重冗余控制系统中同步数据的方法及装置 | |
KR20210014992A (ko) | 불량을 예측하는 전자 장치 및 그 전자 장치의 제어 방법 | |
CN103473153B (zh) | 用于检测微控制器中的潜在故障的方法和系统 | |
EP3654183B1 (en) | Information processing apparatus and method of controlling information processing apparatus | |
JP2011126327A (ja) | 車載制御装置 | |
JP2014056396A (ja) | 電子制御装置 | |
JP2016206817A (ja) | 電子制御装置 | |
US7979821B2 (en) | Method of verifying semiconductor integrated circuit and design program | |
CN113946377B (zh) | 一种服务器参数配置方法、装置及存储介质 | |
US20030156393A1 (en) | Primary functional circuit board suitable for use in verifying chip function by alternative manner | |
KR102275869B1 (ko) | 차량 제어 장치 및 차량 제어 방법 | |
US11269720B2 (en) | Memory storage apparatus and data access method | |
WO2020150912A1 (zh) | 电子积木 | |
US10291817B2 (en) | Monochrome image forming apparatus processing monochrome input data utilizing a color conversion process thereby reducing toner usage in an eco mode | |
JPH0520104A (ja) | 仮想クラスタ間通信処理装置 | |
JP2993488B2 (ja) | 集積回路の設計方法、集積回路及び記憶媒体 | |
WO2018154664A1 (ja) | 制御装置及び制御方法 | |
KR101273014B1 (ko) | 차량토크 제어방법 |