JP2020174172A - 電子素子モジュール及びその製造方法 - Google Patents

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Abstract

【課題】モジュールに含まれた電子素子などを外部環境から保護するとともに電磁波を遮蔽することができる電子素子モジュール及びその製造方法を提供する。【解決手段】電子素子モジュール１００は、第１面に接地電極１３を備える基板１０と、基板の第１面に実装される多数の電子素子１と、少なくとも一つの電子素子１を内部に埋め込み、基板１０の第１面に配置されるシール部１４と、接地電極１３に接合され、シール部１４の側面に沿って配置される導電性材料の第１遮蔽壁１５ａと、シール部１４と第１遮蔽壁１５ａが形成する表面に沿って配置される導電性材料の遮蔽層２０と、を含む。【選択図】図２

Description

本発明は電子素子モジュール及びその製造方法に関し、より詳細には、モジュールに含まれた電子素子などを外部環境から保護するとともに電磁波を遮蔽することができる電子素子モジュールに関する。
近年の電子製品市場では、携帯用製品への需要が急激に増加しており、これを満たすためにこれらのシステムに実装される電子素子の小型化及び軽量化が求められている。
このような電子素子の小型化及び軽量化を実現するためには実装部品の個別サイズを減少させる技術のみならず、多数の個別素子をワンチップ（Ｏｎｅ−ｃｈｉｐ）化するシステムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：ＳＯＣ）技術又は多数の個別素子を一つのパッケージに集積するシステムインパッケージ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ：ＳＩＰ）技術なども求められている。
特に、通信モジュールやネットワークモジュールのように高周波信号を取り扱う高周波電子素子モジュールは小型化のみならず電磁波干渉（ＥＭＩ）に対する優れた遮蔽特性も具現するために多様な電磁波遮蔽構造を備えることが求められている。
本発明は電磁波干渉（ＥＭＩ）又は電磁波耐性特性に優れた電磁波遮蔽構造を有する電子素子モジュール及びその製造方法を提供することを目的とする。
本発明の実施形態による電子素子モジュールは、第１面に接地電極を備える基板と、上記基板の第１面に実装される多数の電子素子と、少なくとも一つの上記電子素子を内部に埋め込み、上記基板の第１面に配置されるシール部と、上記接地電極に接合され、上記シール部の側面に沿って配置される導電性材料の第１遮蔽壁と、上記シール部と上記第１遮蔽壁が形成する表面に沿って配置される導電性材料の遮蔽層と、を含むことができる。
また、本発明の実施形態による電子素子モジュールの製造方法は、一面に接地電極を備える基板を設ける段階と、上記基板の一面に多数の電子素子を実装する段階と、上記基板の一面に少なくとも一つの上記電子素子を内部に埋め込むシール部を形成する段階と、上記接地電極が露出するように上記シール部を部分的に除去してトレンチを形成する段階と、上記トレンチに導電性部材を充填して遮蔽壁を形成する段階と、上記シール部のうち上記トレンチの外側に配置された外側シール部を除去する段階と、上記シール部と上記遮蔽壁が形成する表面に沿って遮蔽層を形成する段階と、を含むことができる。
本発明による電子素子モジュールは、シール部の側面に遮蔽層と遮蔽壁で構成される二重遮蔽構造を有するため、遮蔽信頼性を高めることができる。
本発明の実施形態による電子素子モジュールの斜視図である。 図１のＩ−Ｉ'線に沿った断面図である。 図２のＡ部分を拡大して示した拡大図である。 図２のＩＩ−ＩＩ'線に沿った断面図である。 図１に示された電子素子モジュールの製造方法を工程順に示した図面である。 図１に示された電子素子モジュールの製造方法を工程順に示した図面である。 図１に示された電子素子モジュールの製造方法を工程順に示した図面である。 図１に示された電子素子モジュールの製造方法を工程順に示した図面である。 図１に示された電子素子モジュールの製造方法を工程順に示した図面である。 本発明の他の実施形態による電子素子モジュールを概略的に示した断面図である。 図１０のＢ部分を拡大して示した拡大図である。 本発明のさらに他の実施形態による電子素子モジュールを概略的に示した断面図である。
本発明を詳細に説明する前に、以下で説明される本明細書及び特許請求の範囲で使用された用語や単語は、通常的かつ辞典的な意味に限定されてはならず、発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に立脚して、本発明の技術的思想に符合する意味と概念で解釈されなければならない。よって、本明細書に記載された実施形態と図面に示された構成は、本発明の好適な一例に過ぎず、本発明の技術的思想をすべて代弁するものではない。このため、本出願時点にこれらを代替することができる様々な均等物及び変形例があり得ることを理解すべきである。
以下、添付された図面を参照して本発明の好ましい実施形態について詳細に説明する。このとき、添付された図面において同一の構成要素は、できる限り同一の符号で示していることに注意しなければならない。また、本発明の要旨を不明にする可能性がある公知の機能及び構成に対する詳細な説明は省略する。同様の理由から、添付図面において一部の構成要素は、誇張、省略または概略的に示されており、各構成要素の大きさは、実際の大きさを完全に反映するものではない。
以下、本発明の実施形態を添付の図面に基づいて詳細に説明する。
図１は本発明の実施形態による電子素子モジュールの斜視図であり、図２は図１のＩ−Ｉ'線に沿った断面図である。また、図３は図２のＡ部分を拡大して示した拡大図であり、図４は図２のＩＩ−ＩＩ'線に沿った断面図である。
図１から図４を参照すると、本実施形態による電子素子モジュール１００は基板１０、電子素子１、シール部１４、遮蔽壁１５、及び遮蔽層２０を含んで構成される。
基板１０は多数の絶縁層１９と多数の配線層１６が繰り返し積層されて形成された多層基板１０であってもよい。しかし、必要に応じて一つの絶縁層１９の両面に配線層１６が形成された両面基板１０で構成されてもよい。
絶縁層１９の材料は特に限定されない。例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、又はこれらの樹脂が無機フィラーと共にガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などの絶縁物質が用いられることができる。
配線層１６は後述する電子素子１と電気的に連結されることができる。また、遮蔽層２０や遮蔽壁１５とも電気的に連結されることができる。
配線層１６の材料としては銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質が用いられることができる。
絶縁層１９の内部には積層配置される配線層１６を相互連結するための層間接続導体１８が配置される。
また、図示されてはいないが、基板１０の表面には絶縁保護層が配置されることができる。絶縁保護層はソルダーレジスト（ｓｏｌｄｅｒ ｒｅｓｉｓｔ）で形成されることができ、絶縁層１９の上部面と下部面において絶縁層１９と配線層１６を全て覆う形で配置される。よって、絶縁層１９の上部面や下部面に配置される配線層１６を保護する。
本実施形態の基板１０は第１面と第１面の反対面である第２面を含む。第１面は電子素子１が実装される実装面を意味し、第２面は電子素子モジュール１００を母基板（ｍｏｔｈｅｒ ｂｏａｒｄ）に実装するとき、母基板と対面する面を意味する。基板１０の第１面には電子素子１を実装するための実装用電極１２と接地電極１３、そして、図示してはいないが、上記電極１２、１３を電気的に連結する配線パターンが形成されることができる。
そして、基板１０の第２面にはソルダーボールなどの接続端子が接合されるための接続電極１７が配置されることができる。
本実施形態において基板１０の配線層１６は接地配線１６ａを含む。接地配線１６ａは基板１０の内部に位置し、上記した接地電極１３と電気的に連結されることができる。
接地配線１６ａはシール部１４と向かい合う領域内に全体的に配置されることができる。よって、基板１０の下部から電子素子１側に流入したり反対方向に流出したりする電磁波は接地配線１６ａによって流れが遮断されることができる。
実装用電極１２には少なくとも一つの電子素子１が実装される。したがって、電子素子１が実装される位置に沿って多数個が離隔して配置されることができる。
接地電極１３は後述する遮蔽壁１５と物理的、電気的に連結される。したがって、本実施形態において接地電極１３は遮蔽壁１５の下端に沿って配置される。
接地電極１３は第１遮蔽壁１５ａの下部に配置される第１接地電極１３ａと、第２遮蔽壁１５ｂの下部に配置される第２接地電極１３ｂを含むことができる。
本実施形態では接地電極１３が遮蔽壁１５の形状に沿って遮蔽壁１５の下部全体に配置される。しかし、本発明の構成はこれに限定されるものではなく、接地電極１３が第１接地電極１３ａのみを含むか、又は第２接地電極１３ｂのみを含むように構成するなどの多様な変形が可能である。
また、本実施形態では接地電極１３が連続的な線状に形成されるが、これに限定されず、破線状に形成したり、多数の点（ｐｏｉｎｔ）状に配置したりするなど、遮蔽壁１５と電気的に連結されることができれば多様な形で構成されることができる。
実装用電極１２と接地電極１３は絶縁保護層によって保護されることができ、絶縁保護層に形成された開口を通じて外部に露出することができる。
本実施形態における基板１０にはアンテナ６０が配置されることができる。アンテナ６０は基板１０の第２面に配置されるか、又は基板１０内に配置され、かつ基板１０の第２面に隣接して配置される。
また、本実施形態においてアンテナ６０は遮蔽層２０と対面しない領域に配置されることができる。
本発明を説明するにあたり、アンテナ６０が遮蔽層２０と向かい合うように配置されるか又は対面するように配置されるとは、アンテナ６０と遮蔽層２０を同一の平面（例えば、基板１０の第１面）に投影したとき、アンテナ６０と遮蔽層２０とが互いに重なるように配置されることを意味する。
アンテナ６０が遮蔽層２０と対面する領域に配置される場合、アンテナ６０を通じて送受信される無線信号は遮蔽壁１５や遮蔽層２０によって遮断される可能性がある。したがって、本実施形態においてアンテナ６０は遮蔽層２０や遮蔽壁１５と対面しない領域にのみ配置される。
しかし、本発明の構成はこれに限定されるものではなく、アンテナ６０が基板１０の下部方向にのみ無線信号を放射するように構成する場合には遮蔽層２０と対面する領域にもアンテナ６０を配置することができる。
例えば、基板１０と水平な方向（例えば、基板の面方向）に無線信号を放射するダイポールアンテナを配置する場合には遮蔽層２０と対面しない領域にアンテナを配置した方がよい。これに対し、基板１０と垂直な方向のうち下部方向に無線信号を放射するパッチアンテナを配置する場合には遮蔽層２０と対面する領域にアンテナを配置してもよい。
また、本実施形態においてアンテナ６０は基板１０に形成される回路パターンを利用して形成する。しかし、これに限定されるものではなく、別途製造されたアンテナ部品を基板１０の第２面に実装して利用するなどの多様な変形が可能である。
このように構成される基板１０としては当該技術分野でよく知られた多様な種類の回路基板（例えば、セラミック基板、印刷回路基板、フレキシブル基板など）が利用されることができる。
電子素子１は受動素子と能動素子などのような多様な電子素子を含むことができる。即ち、電子素子１としては基板１０上に実装されるか又は基板１０の内部に内蔵されることができる素子であればいずれのものでも利用されることができる。また、本実施形態において電子素子１は素子に限定されず、コネクタのように基板１０に実装されたり素子を電気的に連結したりする多様な部品を含むことができる。
本実施形態において電子素子１は後述するシール部１４の外部に配置される少なくとも一つの第１部品１ａと、シール部１４内に埋め込まれる少なくとも一つの第２部品１ｂを含む。例えば、第１部品１ａはコネクタであり、第２部品１ｂは受動素子又は能動素子であってもよい。しかし、これに限定されるものではない。
シール部１４は基板１０の第１面に配置されて第２部品１ｂをシールする。シール部１４は第２部品１ｂを外部から取り囲む形で固定することにより外部の衝撃から第２部品１ｂを安全に保護する。しかし、前述したように電子素子１のうち第１部品１ａはシール部１４内に埋め込まれず、シール部１４の外部に配置される。
本実施形態によるシール部１４は絶縁性材料で形成される。例えば、シール部１４はエポキシモールディングコンパウンド（ＥＭＣ）などの樹脂材料で形成されることができるが、これに限定されるものではない。また、必要に応じて導電性を有する材料（例えば、導電性樹脂など）でシール部１４を形成することもできる。この場合、第２部品１ｂと基板１０の間にはアンダーフィル（ｕｎｄｅｒｆｉｌｌ）樹脂などの別の絶縁性シール部材が備えられることができる。
本実施形態によるシール部１４は後述する第２遮蔽壁１５ｂによって第１シール部１４ａと第２シール部１４ｂに二分されることができる。
遮蔽壁１５はシール部の側面に沿って配置される第１遮蔽壁１５ａと、第１シール部１４ａと第２シール部１４ｂの間に配置される第２遮蔽壁１５ｂを含むことができる。
第１遮蔽壁１５ａは第１部品１ａから第２部品１ｂ側に流入するか又は第２部品１ｂ側から第１部品１ａ側に流入する電磁波を遮蔽する。
そして、第２遮蔽壁１５ｂは第１シール部１４ａに埋め込まれた電子素子１と第２シール部１４ｂに埋め込まれた電子素子１の間に電磁干渉が発生することを防止する。
遮蔽壁１５は電磁波の流れを遮蔽することができる導電性材料で構成されることができる。例えば、遮蔽壁１５ははんだや導電性樹脂などの導電性接着剤で形成されることができ、少なくとも一部が基板１０の接地電極１３に接合されることができる。
遮蔽壁１５の高さはシール部１４の高さと同一に構成される。したがって、遮蔽壁１５の上端はシール部１４の外部に露出し、後述する遮蔽層２０は露出した遮蔽壁１５の上端に連結される。
遮蔽層２０はシール部１４と遮蔽壁１５が形成する表面に沿って形成されて外部から第２部品１ｂに流入するか又は第２部品１ｂから外部に流出する電磁波を遮蔽する。したがって、遮蔽層２０は導電性物質で形成される。
本実施形態において遮蔽層２０は遮蔽壁１５を媒介として接地電極１３に連結される。しかし、これに限定されるものではなく、必要に応じて基板１０の接地電極１３に直接連結されるように構成することもできる。
遮蔽層２０はシール部１４の外部面に導電性粉末を含む樹脂材を塗布したり、金属薄膜を形成したりすることにより形成されることができる。例えば、本実施形態の遮蔽層２０はスプレーコーティング方式によって形成された金属薄膜であってもよい。しかし、これに限定されるものではなく、金属薄膜を形成するためにスパッタリング、スクリーン印刷（ｓｃｒｅｅｎ ｐｒｉｎｔｉｎｇ）、気相蒸着法、電解めっき、無電解めっきなどの多様な技術が用いられることができる。
本実施形態において遮蔽層２０と遮蔽壁１５は互いに異なる製造工程によって形成される。したがって、遮蔽層２０と遮蔽壁１５は互いに異なる材料で構成される。しかし、これに限定されるものではなく、必要に応じて同一の材料で構成されることもできる。
遮蔽層２０はシール部１４の外部に露出した遮蔽壁１５の表面に沿って配置されて遮蔽壁１５と電気的に連結される。
一方、図２及び図３を参照すると、第１遮蔽壁１５ａの表面に配置される遮蔽層２０と基板１０の間にはシール部１４ｃ（以下、外側シール部という。）が配置される。外側シール部１４ｃは遮蔽層２０の下端と基板１０の間に配置され、これにより、本実施形態において遮蔽層２０は全体が基板１０や接地電極から一定距離だけ離隔して配置され、第１遮蔽壁１５ａを媒介として接地電極１３に連結される。
これは製造過程で基板１０の破損を最小化するために導出された構成であり、これについては後述する製造過程でより詳細に説明する。
以上のように構成される本実施形態による電子素子モジュール１００はシール部１４や遮蔽層２０によって基板１０に実装される電子素子１を外部環境から保護することができる上、電磁波を容易に遮蔽することができる。
また、第１部品１ａと第２部品１ｂの間にも遮蔽壁１５が配置されるため、第１部品１ａと第２部品１ｂの間に電磁波干渉が発生することを防止することができる。
また、遮蔽層２０が形成されていない領域にアンテナを配置するため、アンテナの放射性能を維持しながら、電子部品を保護することができる。
さらに、本実施形態において遮蔽層２０はスプレーコーティング方式で形成される。この場合、第１遮蔽壁１５ａの側面に形成される遮蔽層２０の厚さはシール部１４の上面に形成される遮蔽層２０の厚さに比べて相対的に薄く形成される。したがって、電子素子モジュールが遮蔽壁１５なしで遮蔽層２０のみを備える場合、遮蔽信頼性を確保することが困難である。
したがって、本実施形態による電子素子モジュール１００はシール部１４の側面に遮蔽層２０と遮蔽壁１５からなる二重遮蔽構造を有する。よって、シール部１４の側面に配置される導電性部材（遮蔽層と遮蔽壁）が電磁波の流れを遮断することができる厚さで構成されるため、遮蔽信頼性を確保することができる。
次に、本実施形態による電子素子モジュールの製造方法を説明する。
図５から図９は図１に示された電子素子モジュールの製造方法を工程順に示した図面である。
まず、図５に示されているように、基板１０の第１面に電子素子１を実装する。
本実施形態による基板１０は多層・複数層で形成された多層回路基板１０であり、各層の間には電気的に連結される回路パターンが形成されることができる。また、基板１０の第１面である上面には実装用電極１２や接地電極１３などが形成される。
本製造方法で設けられる基板１０としてはパネル（ｐａｎｅｌ）状又はストリップ（ｓｔｒｉｐ）状の基板（以下、ストリップ基板という。）が利用される。ストリップ基板１０は多数の電子素子モジュールを同時に製造するためのものであり、ストリップ基板１０上には多数の個別パッケージ領域Ｓが区分されており、このような多数の個別パッケージ領域Ｓ別に多数の電子素子モジュール１００が同時に製造されることができる。
電子素子１ははんだ（ｓｏｌｄｅｒ）などの導電性接着剤によって基板１０に接合されることができる。また、電子素子１は個別パッケージ領域Ｓ別に同一に実装されることができる。
次いで、電子素子１をシールして基板１０の第１面にシール部１４を形成する。
シール部１４は基板１０の第１面に部分的に形成される。シール部１４は第２部品１ｂのみを埋め込み、第１部品１ａはシール部１４の外部に位置する。
このような構成はシール部１４を形成するモールディング過程で第１部品１ａが金型のキャビティの外部に配置されるように金型を構成したり、シール部１４を基板１０の第１面全体に形成した後、第１部品１ａを覆っているシール部１４を部分的に除去したりするなどの方法で具現されることができる。
本段階においてシール部１４はトランスファーモールディング方式によって製造されることができるが、これに限定されるものではない。
次いで、図６に示されているように、シール部１４を部分的に除去してトレンチ４０を形成する。
トレンチ４０は接地電極１３が形成された位置に沿ってシール部１４を除去する形に形成される。したがって、トレンチ４０が形成されると、基板１０の接地電極１３はトレンチ４０を通じて外部に露出する。
トレンチ４０はレーザーを利用してシール部１４を部分的に除去することにより形成することができる。レーザーを利用することによりトレンチ４０は基板１０側に向かって幅が狭くなる形に形成されることができる。
本実施形態においてトレンチ４０はシール部１４の縁に沿って形成される外側トレンチ４０ａと、シール部１４の内部に形成されてシール部１４を分割する内側トレンチ４０ｂを含むことができる。内側トレンチ４０ｂと外側トレンチ４０ａは互いに連結されることができるが、これに限定されるものではない。
次いで、図７に示されているように、トレンチ４０の内部に導電性物質を充填して遮蔽壁１５を形成する。導電性物質としては樹脂に導電性フィラーを追加した導電性ペーストが利用されることができるが、これに限定されるものではない。また、本実施形態において導電性物質はスクリーン印刷方式によってトレンチの内部に充填されることができる。しかし、これに限定されるものではない。
遮蔽壁１５が形成されると、必要に応じてシール部１４の上部面を平らに研磨する工程がさらに行われることができる。
トレンチ４０が基板１０側に向かって幅が狭くなる形に形成されることにより、トレンチ４０内に形成される遮蔽壁１５も基板１０側に向かって幅が狭くなる形に形成される。
次いで、図８に示されているように、外側トレンチ４０ａの外部に配置されたシール部１４を除去する段階が行われる。本段階においてシール部１４はブレードを有するグラインダーＧを利用して除去することができる。
前述したように、トレンチ４０は基板１０側に向かって幅が狭くなる形に形成される。したがって、シール部１４を除去する過程で第１遮蔽壁１５ａを最大限に露出させるためにシール部１４のみならず第１遮蔽壁１５ａも部分的に除去されることができる。
一方、本段階において基板１０の縁に沿って配置されたシール部１４のうち第１遮蔽壁１５ａの外側に配置された外側シール部１４ｃは完全に除去されず、図８に示されているように基板１０上に少なくとも一部が残される。これはグラインダーＧのブレードが基板１０に接触しない範囲で外側シール部１４ｃを最大限に除去することにより導出される構成である。
したがって、外側シール部１４ｃは第１遮蔽壁１５ａの縁に沿って配置され、ブレードの形状によって第１遮蔽壁１５ａから離れるほど厚さが減少する形に形成されることができる。
このような構成はグラインダーＧでシール部１４を除去する過程でシール部１４と共に基板１０の一部が除去されて基板１０が破損したり基板１０の内部の配線層１６が外部に露出したりすることを防止するための構成である。したがって、ブレードによって基板１０が破損しない範囲で、外側シール部１４ｃは多様な形で残されることができる。
一方、本段階においてグラインダーＧは個別パッケージ領域Ｓの境界に沿ってシール部１４を除去して遮蔽壁１５を露出させる。したがって、シール部１４には個別パッケージ領域Ｓの境界に沿ってグラインダーのブレードの厚さに対応する溝４５が形成されることができる。
次いで、図９に示されているようにシール部１４と遮蔽壁１５が形成する表面に沿って遮蔽層２０を形成する。
前述したように、本実施形態において遮蔽層２０はスプレーコーティング方式で導電性物質をシール部１４と遮蔽壁１５の表面に塗布して形成する。
遮蔽層２０を塗布する過程で遮蔽層２０は遮蔽壁１５の表面と外側シール部１４ｃの表面にも形成される。また、図示されてはいないが、必要に応じて少なくとも一部が基板１０の表面に延びることができる。
一方、上記溝４５は間隔が狭いため、遮蔽層２０を形成する過程で導電性物質が遮蔽壁１５の側面全体に円滑に塗布されることが困難である。したがって、本実施形態の遮蔽層２０は図３に示されているように第１遮蔽壁１５ａの側面に形成される遮蔽層２０ｂの厚さがシール部１４の上面に形成される遮蔽層２０ａの厚さに比べて相対的に薄く形成される。
遮蔽層２０を形成する方法としては、上記構成に限定されず、遮蔽層２０を形成するためにスパッタリング、スプレーコーティング、スクリーン印刷（ｓｃｒｅｅｎ ｐｒｉｎｔｉｎｇ）、気相蒸着法、電解めっき、無電解めっきなどの多様な方法などが用いられることができる。
その後、個別パッケージ領域Ｓの境界（図９のＣ）に沿って基板１０を切断して図１に示された本実施形態の電子素子モジュールを完成する。
このように構成される本実施形態による製造方法では多数の個別パッケージ領域Ｓを備える基板を利用するため、多数の電子素子モジュールを一括して製造することができる。また、シール部の側面に遮蔽壁と遮蔽層が備えられるため、シール部の側面の遮蔽層が薄く形成されても遮蔽信頼性を確保することができる。
一方、本発明による電子素子モジュールは前述した実施形態に限定されず、多様な応用が可能である。
図１０は本発明の他の実施形態による電子素子モジュールを概略的に示した断面図であり、図１１は図１０のＢ部分を拡大して示した拡大図である。
図１０及び図１１を参照すると、本実施形態による電子素子モジュール２００は図２に示された前述の実施形態と類似するように構成され、外側シール部のうち基板１０の側面に沿って配置された外側シール部（図３の１４ｃ）が除去されるという点のみが異なる。
このような構成は前述した製造過程のうち図８に示された工程で基板１０の側面に沿って配置された外側シール部１４ｃ全体をグラインダーで完全に除去することにより具現することができる。この過程で基板１０のうち外側シール部１４ｃの下部に位置する一部が外側シール部１４ｃと共に除去されるため、基板１０の上面の角には凹状の溝１１が形成されることができる。
これにより、本実施形態において遮蔽層２０は少なくとも一部が基板１０上に配置される。溝１１は基板１０の一面（例えば、第１面）の角に沿って形成されることができる。したがって、遮蔽層２０は溝１１の内部に配置されることができる。
一方、基板１０が除去される過程でグラインダーによって基板１０の絶縁層１９と接地電極１３が共に除去される場合、グラインダーから加わる衝撃によって接地電極１３が絶縁層１９から剥離する可能性がある。
したがって、基板１０が除去されるときに接地電極１３や配線層１６がグラインダーと接触することを防止するために、本実施形態の配線層１６は基板１０の側面との距離Ｌ２が前述した図２の実施形態における距離（図３のＬ１）よりも大きく形成される。しかし、これに限定されるものではない。
図１２は本発明のさらに他の実施形態による電子素子モジュールを概略的に示した断面図である。
図１２を参照すると、本実施形態による電子素子モジュール３００は図２に示された前述の実施形態と類似するように構成され、遮蔽壁１５の形状のみが異なる。
本実施形態の遮蔽壁１５は上端で遮蔽壁１５の幅を拡張する拡張部１５'を備える。拡張部１５'は段差によって遮蔽壁１５の幅を拡張し、よって、遮蔽壁１５は上端面が下端面よりも広い面積で形成される。
図１２に示されているように、本実施形態の第２遮蔽壁１５ｂは断面が'Ｔ'型に形成される。そして、第１遮蔽壁１５ａは一部が除去されて'Γ'型に形成される。
電子素子モジュール３００の製造過程で第１遮蔽壁１５ａ、第２遮蔽壁１５ｂは全て'Ｔ'型に形成される。しかし、図８で説明したシール部除去段階で第１遮蔽壁１５ａは一部が除去されるため、最終的には図１２に示された形状に形成される。
前述した図２の実施形態の場合、スクリーン印刷方式を利用してトレンチ４０に導電性物質を充填する。この場合、スキージ（ｓｑｕｅｅｇｅｅ）が移動する空間が必要であるため、第１部品１ａ側に形成される外側トレンチ４０ａに導電性物質を充填するためには第１部品１ａ側に形成される外側シール部１４ｃが一定サイズ以上に形成されなければならない。
これにより、最終製品においてシール部１４と第１部品１ａは一定距離以上離隔して配置されなければならない。したがって、シール部１４と第１部品１ａをより近くに配置しなければならない場合にはスクリーン印刷方式を利用することが困難である。
よって、本実施形態による電子素子モジュール３００は製造過程でディスペンサ（ｄｉｓｐｅｎｓｅｒ）を利用してディスペンシング方式で導電性物質をトレンチ４０に充填する。
この場合、上記した外側シール部１４ｃのサイズは関係ないため、最終製品においてシール部１４と第１部品１ａの間の距離を最小化することができる。
しかし、前述した図２の実施形態のようにトレンチ４０を構成する場合、トレンチ４０の上端の入口が狭くてディスペンシング過程で導電性物質をトレンチ４０内に正確に注入することが困難であるため、トレンチ４０の外部にも導電性物質が塗布される可能性がある。
このような問題を解消するために、本実施形態ではトレンチ４０を製造する過程で上記した拡張部１５'が形成されることができる形でトレンチ４０の上端部の幅を拡張する。
これにより、トレンチ４０の入口が広くなるため、導電性物質をトレンチ４０の内部に円滑に注入することができる。
本実施形態においてトレンチ４０の入口は図６に示された実施形態に比べて２倍以上のサイズに形成されることができる。しかし、これに限定されるものではない。また、本実施形態では'Ｔ'型にトレンチ４０及び遮蔽壁１５を形成したが、漏斗状にトレンチ４０を形成したり、トレンチ４０の全幅を上記した拡張部１５'のサイズに拡張したりするなどの多様な変形が可能である。
以上、本発明の実施形態について詳細に説明したが、本発明の技術的範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
例えば、前述した実施形態では遮蔽層を形成した後、基板を切断したが、基板を先に切断した後、遮蔽層を形成するなどの多様な変形が可能である。
また、各実施形態は互いに組み合わせることができる。
１００ 電子素子モジュール
１ 電子素子
１０ 基板
１３ 接地電極
１４ シール部
１５ 遮蔽壁
２０ 遮蔽層

Claims (17)

  1. 第１面に接地電極を備える基板と、
    前記基板の第１面に実装される多数の電子素子と、
    少なくとも一つの前記電子素子を内部に埋め込み、前記基板の第１面に配置されるシール部と、
    前記接地電極に接合され、前記シール部の側面に沿って配置される導電性材料の第１遮蔽壁と、
    前記シール部と前記第１遮蔽壁が形成する表面に沿って配置される導電性材料の遮蔽層と、
    を含む、電子素子モジュール。
  2. 前記遮蔽層は、
    前記第１遮蔽壁の側面に配置される部分の厚さが前記シール部の上面に配置される部分の厚さより薄く形成される、請求項１に記載の電子素子モジュール。
  3. 前記第１遮蔽壁と前記遮蔽層は互いに異なる材料で構成される、請求項１または２に記載の電子素子モジュール。
  4. 前記遮蔽層は、
    前記接地電極から離隔して配置される、請求項１から３のいずれか一項に記載の電子素子モジュール。
  5. 前記遮蔽層は、
    前記基板から離隔して配置される、請求項１から４のいずれか一項に記載の電子素子モジュール。
  6. 前記遮蔽層の下端と前記基板の間に配置される外側シール部をさらに含む、請求項５に記載の電子素子モジュール。
  7. 前記遮蔽層は、
    少なくとも一部が前記基板上に配置される、請求項１から４のいずれか一項に記載の電子素子モジュール。
  8. 前記基板は前記第１面の角に沿って溝が形成され、前記遮蔽層は前記溝内に配置される、請求項７に記載の電子素子モジュール。
  9. 前記接地電極に接合され、前記シール部を二分する形で配置される導電性材料の第２遮蔽壁をさらに含む、請求項１から８のいずれか一項に記載の電子素子モジュール。
  10. 前記電子素子は、
    少なくとも一つが前記シール部の外部に配置される、請求項１から９のいずれか一項に記載の電子素子モジュール。
  11. 前記第１遮蔽壁は、
    前記基板側に向かって幅が狭くなる形に形成される、請求項１から１０のいずれか一項に記載の電子素子モジュール。
  12. 前記第１遮蔽壁は、
    上端で前記第１遮蔽壁の幅を拡張する拡張部を備える、請求項１から１１のいずれか一項に記載の電子素子モジュール。
  13. 前記第１遮蔽壁は、
    上端面が下端面よりも広い面積で形成される、請求項１から１２のいずれか一項に記載の電子素子モジュール。
  14. 前記基板の第２面に配置されるか、又は前記基板内に配置され、かつ前記基板の第２面に隣接して配置されるアンテナをさらに含む、請求項１から１３のいずれか一項に記載の電子素子モジュール。
  15. 第１面に接地電極を備える基板を設ける段階と、
    前記基板の第１面に多数の電子素子を実装する段階と、
    前記基板の第１面に少なくとも一つの前記電子素子を内部に埋め込むシール部を形成する段階と、
    前記接地電極が露出するように前記シール部を部分的に除去してトレンチを形成する段階と、
    前記トレンチに導電性部材を充填して遮蔽壁を形成する段階と、
    前記シール部のうち前記トレンチの外側に配置された外側シール部を除去する段階と、
    前記シール部と前記遮蔽壁が形成する表面に沿って遮蔽層を形成する段階と、
    を含む、電子素子モジュールの製造方法。
  16. 前記シール部を除去する段階は、
    ブレードを利用して前記外側シール部を除去し、かつ前記ブレードが前記基板と接触しない範囲で前記外側シール部を除去する段階である、請求項１５に記載の電子素子モジュールの製造方法。
  17. 前記シール部を除去する段階は、
    前記外側シール部の下部に位置した前記基板の一部を共に除去する段階である、請求項１５に記載の電子素子モジュールの製造方法。
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