JP2020161640A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明の一実施形態は、半導体装置及びその製造方法に関する。 One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the same.
近年、半導体層として異なる半導体材料を用いたトランジスタを同一基板上に形成する半導体装置の開発が進められている。例えば、高速動作が求められるトランジスタには、シリコンを用いたトランジスタを使用し、スイッチング動作が求められるトランジスタには、酸化物半導体を用いたトランジスタを使用することで、求められる機能に応じて異なる特性を有するトランジスタを同一基板上に形成することができる。 In recent years, the development of semiconductor devices for forming transistors using different semiconductor materials as semiconductor layers on the same substrate has been promoted. For example, by using a transistor using silicon for a transistor that requires high-speed operation and using a transistor that uses an oxide semiconductor for a transistor that requires switching operation, the characteristics differ depending on the required function. Can be formed on the same substrate.
特許文献1には、同一基板上に、駆動回路にシリコンを用いたトランジスタを形成し、表示領域に酸化物半導体を用いたトランジスタを形成する表示装置が開示されている。
本発明の一実施形態では、異なる特性のトランジスタ各々について良好な特性が得られる生産性の高い半導体装置を提供することを目的の一つとする。 One object of the present embodiment is to provide a highly productive semiconductor device capable of obtaining good characteristics for each of transistors having different characteristics.
本発明の一実施形態に係る半導体装置の製造方法は、基板上に、第1半導体層と、第1半導体層を覆う第1ゲート絶縁膜と、第1ゲート絶縁膜を介して第1半導体層と重畳する第1ゲート電極と、を形成し、第1ゲート電極上に、第1層間絶縁膜を形成し、第1層間絶縁膜上に、第1半導体層とは組成の異なる第2半導体層を形成し、第1層間絶縁膜及び第2半導体層上に、金属窒化物膜を形成し、第1層間絶縁膜及び金属窒化物膜に第1半導体層に達する開口部を形成し、金属窒化物膜上に導電膜を形成して、導電膜と第1半導体層とを接触させ、金属窒化物膜及び導電膜をエッチングして、第1半導体層と接続する第1ソース電極及び第1ドレイン電極と、第2半導体層と接続する第2ソース電極及び第2ドレイン電極とを形成し、第1ソース電極、第1ドレイン電極、第2ソース電極、及び第2ドレイン電極上に、第2ゲート絶縁膜を形成し、第2ゲート絶縁膜を介して第2半導体層と重畳する第2ゲート電極を形成する。 A method for manufacturing a semiconductor device according to an embodiment of the present invention is a method of manufacturing a semiconductor device on a substrate via a first semiconductor layer, a first gate insulating film covering the first semiconductor layer, and a first gate insulating film. A first gate electrode is formed on the first gate electrode, a first interlayer insulating film is formed on the first gate electrode, and a second semiconductor layer having a composition different from that of the first semiconductor layer is formed on the first interlayer insulating film. Is formed, a metal nitride film is formed on the first interlayer insulating film and the second semiconductor layer, and an opening reaching the first semiconductor layer is formed in the first interlayer insulating film and the metal nitride film, and metal nitrided. A conductive film is formed on the material film, the conductive film is brought into contact with the first semiconductor layer, the metal nitride film and the conductive film are etched, and the first source electrode and the first drain are connected to the first semiconductor layer. A second source electrode and a second drain electrode connected to the second semiconductor layer are formed, and a second gate is formed on the first source electrode, the first drain electrode, the second source electrode, and the second drain electrode. An insulating film is formed, and a second gate electrode is formed so as to be superimposed on the second semiconductor layer via the second gate insulating film.
本発明の一実施形態に係る半導体装置の製造方法は、基板上に、第1半導体層と、第1半導体層を覆う第1ゲート絶縁膜と、第1ゲート絶縁膜を介して第1半導体層と重畳する第1ゲート電極と、を形成し、第1ゲート電極上に、第1層間絶縁膜を形成し、第1層間絶縁膜上に、第1半導体層とは組成の異なる第2半導体膜と金属窒化物膜を積層し、第2半導体膜及び金属窒化物膜をエッチングして、第2半導体層及び金属窒化物層を形成し、第1層間絶縁膜に第1半導体層に達する開口部を形成し、第1層間絶縁膜上に、第1半導体層と接触し、第2半導体層及び金属窒化物層を覆うように導電膜を形成し、導電膜及び金属窒化物膜をエッチングして、第1半導体層と接続する第1ソース電極及び第1ドレイン電極と、第2半導体層と接続する第2ソース電極及び第2ドレイン電極と、を形成し、第1ソース電極、第1ドレイン電極、第2ソース電極、及び第2ドレイン電極上に、第2ゲート絶縁膜を形成し、第2ゲート絶縁膜を介して第2半導体層と重畳する第2ゲート電極を形成する。 A method for manufacturing a semiconductor device according to an embodiment of the present invention is a method of manufacturing a semiconductor device on a substrate via a first semiconductor layer, a first gate insulating film covering the first semiconductor layer, and a first gate insulating film. A first gate electrode is formed on the first gate electrode, a first interlayer insulating film is formed on the first gate electrode, and a second semiconductor film having a composition different from that of the first semiconductor layer is formed on the first interlayer insulating film. And a metal nitride film are laminated, and the second semiconductor film and the metal nitride film are etched to form a second semiconductor layer and a metal nitride layer, and an opening reaching the first semiconductor layer in the first interlayer insulating film. Is formed, a conductive film is formed on the first interlayer insulating film so as to contact the first semiconductor layer and cover the second semiconductor layer and the metal nitride layer, and the conductive film and the metal nitride film are etched. , A first source electrode and a first drain electrode connected to the first semiconductor layer, and a second source electrode and a second drain electrode connected to the second semiconductor layer are formed, and the first source electrode and the first drain electrode are formed. , A second gate insulating film is formed on the second source electrode and the second drain electrode, and a second gate electrode is formed so as to be superimposed on the second semiconductor layer via the second gate insulating film.
本発明の一実施形態に係る半導体装置は、基板上に設けられた第1半導体層と、第1半導体層上に設けられた第1ゲート絶縁膜と、第1ゲート絶縁膜上に第1半導体層と重畳する第1ゲート電極と、第1ゲート電極上に設けられた層間絶縁膜と、層間絶縁膜上に設けられた第2半導体層と、層間絶縁膜上に設けられた第1金属窒化物層及び第2金属窒化物層と、第1半導体層と、第1金属窒化物層、層間絶縁膜、及び第1ゲート絶縁膜に設けられた開口部を介して接触する第1ソース電極と、第1半導体層と、第2金属窒化物層、層間絶縁膜、及び第1ゲート絶縁膜に設けられた開口部を介して接続する第1ドレイン電極と、第2半導体層上に設けられた第3金属窒化物層及び第4金属窒化物層と、第2半導体層と、第3金属窒化物層を介して接続する第2ソース電極と、第2半導体層と、第4金属窒化物層を介して接続する第2ドレイン電極と、第1ソース電極、第1ドレイン電極、第2ソース電極、及び第2ドレイン電極上に設けられた第2ゲート絶縁膜と、第2ゲート絶縁膜上に、第2半導体層と重畳して設けられた第2ゲート電極と、を有する。 The semiconductor device according to the embodiment of the present invention includes a first semiconductor layer provided on a substrate, a first gate insulating film provided on the first semiconductor layer, and a first semiconductor on the first gate insulating film. A first gate electrode superposed on the layer, an interlayer insulating film provided on the first gate electrode, a second semiconductor layer provided on the interlayer insulating film, and a first metal nitride provided on the interlayer insulating film. A material layer, a second metal nitride layer, a first semiconductor layer, and a first source electrode that comes into contact with each other through openings provided in the first metal nitride layer, the interlayer insulating film, and the first gate insulating film. , A first drain electrode connected to the first semiconductor layer via an opening provided in the second metal nitride layer, the interlayer insulating film, and the first gate insulating film, and provided on the second semiconductor layer. The third metal nitride layer, the fourth metal nitride layer, the second semiconductor layer, the second source electrode connected via the third metal nitride layer, the second semiconductor layer, and the fourth metal nitride layer. On the second gate insulating film, the second gate insulating film provided on the first source electrode, the first drain electrode, the second source electrode, and the second drain electrode, and the second gate insulating film connected via the above. , A second gate electrode provided so as to overlap with the second semiconductor layer.
以下、本発明の各実施形態において、図面等を参照しつつ説明する。但し、本発明は、その技術的思想の要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。 Hereinafter, each embodiment of the present invention will be described with reference to the drawings and the like. However, the present invention can be implemented in various aspects without departing from the gist of the technical idea, and is not construed as being limited to the description contents of the embodiments illustrated below.
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、図示の形状そのものが本発明の解釈を限定するものではない。また、図面において、明細書中で既出の図に関して説明したものと同様の機能を備えた要素には、別図であっても同一の符号を付して、重複する説明を省略する場合がある。 In order to clarify the explanation, the drawings may schematically show the width, thickness, shape, etc. of each part as compared with the actual mode, but this is just an example, and the illustrated shape itself is a book. It does not limit the interpretation of the invention. Further, in the drawings, elements having the same functions as those described with respect to the drawings already mentioned in the specification may be designated by the same reference numerals even if they are separate drawings, and duplicate explanations may be omitted. ..
本明細書において、ある部材又は領域が、他の部材又は領域の「上(又は下)」にあるとする場合、特段の限定がない限り、これは他の部材又は領域の直上(又は直下)にある場合のみでなく、他の部材又は領域の上方(又は下方)にある場合を含み、すなわち、他の部材又は領域の上方(又は下方)において間に別の構成要素が含まれている場合も含む。 As used herein, when a member or region is "above (or below)" another member or region, it is directly above (or directly below) the other member or region, unless otherwise specified. Not only when it is, but also when it is above (or below) another member or area, that is, when another component is included above (or below) another member or area. Also includes.
本明細書等において、膜とは、基板の全面に形成され、パターン形成されていないものをいう。また、本明細書等において、層とは、レジストマスク等により所望の形状にパターン形成されたものをいう。 In the present specification and the like, the film means a film formed on the entire surface of the substrate and not formed in a pattern. Further, in the present specification and the like, the layer means a layer in which a pattern is formed in a desired shape by a resist mask or the like.
(第1実施形態)
本発明の一実施形態に係る半導体装置100の構造の一例について、図1乃至図7を参照して説明する。
(First Embodiment)
An example of the structure of the
<半導体装置の構成>
図1は、本発明の一実施形態に係る半導体装置100の平面図である。また、図2は、図1に示す半導体装置100を、A1−A2線で切断したときの断面図である。図1及び図2に示すように、本発明の一実施形態に係る半導体装置100は、基板101上に設けられたトランジスタ110と、トランジスタ110上に設けられたトランジスタ120と、を有する。
<Semiconductor device configuration>
FIG. 1 is a plan view of the
基板101は、ガラス、プラスチック(ポリイミド、ポリエチレンテレフタラート、ポリカーボネート、ポリアクリレート等)等の絶縁表面を有する基板で構成される。基板101の材質がプラスチックである場合、基板の薄板化により半導体装置100に可撓性を付与することができる。また、図2では省略しているが、基板101上とトランジスタ110の間に、酸化シリコン又は窒化シリコンなどで形成された下地膜を設けてもよい。この場合、下地膜は、単層又は積層して形成される。
The
基板101には、トランジスタ110が設けられている。トランジスタ110は、半導体層111と、ゲート絶縁膜112と、ゲート電極113と、を有する。半導体層111として、例えば、低温ポリシリコン、アモルファスシリコン、単結晶シリコンを用いる。また、ゲート絶縁膜112として、例えば、酸化シリコン又は窒化シリコンを用いて、単層又は積層して形成される。また、ゲート電極113として、例えば、モリブデン、タングステン、チタン等を用いる。また、トランジスタ110として、nch型トランジスタ及びpch型トランジスタのいずれを用いてもよい。本実施形態では、トランジスタ110として、半導体層にポリシリコンを用いたトップゲート型のnch型トランジスタを用いる例について説明する。nch型トランジスタにおける半導体層111は、チャネル111aと、ソース領域又はドレイン領域111d、111eと、チャネル111aとソース領域又はドレイン領域111d、111eとの間に低濃度不純物領域111b、111cと、を有する。
A
トランジスタ110上には、層間絶縁膜114が設けられている。層間絶縁膜114として、酸化シリコン又は窒化シリコンなどの絶縁膜を用いて、単層又は積層して形成される。層間絶縁膜114上には、金属窒化物層124a、124bが設けられている。金属窒化物層124a、124bとして、窒化チタン、窒化モリブデン、窒化タングステン、及び窒化タンタルなどを用いる。また、金属窒化物層124a、124b上には、ソース電極又はドレイン電極125a、125bが設けられている。ソース電極又はドレイン電極125a、125bは、例えば、チタン、アルミニウム、及びチタンを積層して形成される。ソース電極又はドレイン電極125a、125bは、層間絶縁膜114及び金属窒化物層124a、124bに設けられた開口部を介して、ソース領域又はドレイン領域111d、111eと接続されている。
An interlayer insulating
層間絶縁膜114上には、トランジスタ120が設けられている。トランジスタ120は、半導体層121と、ゲート絶縁膜122と、ゲート電極123と、を有する。半導体層121として、半導体層111と異なる材料である酸化物半導体を用いる。酸化物半導体として、インジウムやガリウムなどの第13族元素を含むことができる。異なる複数の第13族元素を含有してもよく、インジウムとガリウムの化合物(IGO)でもよい。半導体層121は、さらに、第12族元素を含んでいてもよく、例えば、インジウム、ガリウム、及び亜鉛を含む化合物(IGZO)が挙げられる。半導体層121は、その他の元素を含むことができ、第14族元素であるスズ、第4族元素であるチタンやジルコニウムなどを含んでいてもよい。半導体層121には、チャネル121a、チャネル121aに隣接して低抵抗化領域121b、121c、ソース領域又はドレイン領域121d、121eが設けられている。また、ゲート絶縁膜112として、酸化シリコン又は窒化シリコンを用いて、単層又は積層して形成される。また、ゲート電極113として、モリブデン、タングステン等を用いる。本実施形態では、トランジスタ120として、半導体層にIGZOを用いたトップゲート型のnch型トランジスタを用いる例について説明する。半導体層121のソース領域又はドレイン領域121d、121e上には、金属窒化物層124c、124dが設けられている。金属窒化物層124c、124dは、半導体層121の側面と接している。金属窒化物層124c、124dは、金属窒化物層124a、124bと同じ材料を用いる。また、金属窒化物層124c、124d上には、ソース電極又はドレイン電極125c、125dが設けられている。
A
トランジスタ120上には、層間絶縁膜126が設けられている。層間絶縁膜126として、酸化シリコン又は窒化シリコンを用いて、単層又は積層して形成される。
An interlayer insulating
従来、同一基板上に、ポリシリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタを形成する場合、以下の問題が生じていた。酸化物半導体は、所望の形状に加工する際や、酸化物半導体と接する導電膜を加工する際に、酸化物半導体の表面にダメージが生じる場合がある。ダメージが生じた領域には、酸素欠損が多く含まれている。酸素欠損によりトランジスタのオフリーク電流が大きくなる。この問題を解決するためには、加熱処理により酸化物半導体に酸素を十分に導入する必要がある。しかしながら、加熱処理により、ソース電極及びドレイン電極と酸化物半導体とが反応して、トランジスタのオン電流が流れにくくなるという問題が生じる。そこで、本発明では、酸化物半導体層とソース電極及びドレイン電極との間に、金属窒化物層を設けている。これにより、加熱処理により酸化物半導体と電極との反応を抑制している。 Conventionally, when a transistor using polysilicon and a transistor using an oxide semiconductor are formed on the same substrate, the following problems have occurred. When the oxide semiconductor is processed into a desired shape or when the conductive film in contact with the oxide semiconductor is processed, the surface of the oxide semiconductor may be damaged. The damaged area contains a lot of oxygen deficiency. Oxygen deficiency increases the off-leakage current of the transistor. In order to solve this problem, it is necessary to sufficiently introduce oxygen into the oxide semiconductor by heat treatment. However, the heat treatment causes a problem that the source electrode and the drain electrode react with the oxide semiconductor, and the on-current of the transistor becomes difficult to flow. Therefore, in the present invention, a metal nitride layer is provided between the oxide semiconductor layer and the source electrode and the drain electrode. As a result, the reaction between the oxide semiconductor and the electrode is suppressed by the heat treatment.
また、ポリシリコンとソース電極及びドレイン電極との間に、金属窒化物層を設ける場合、金属窒化物膜の成膜の際に、ポリシリコンに窒素が打ち込まれる。これにより、ソース電極及びドレイン電極と金属窒化物層を介したポリシリコンとのコンタクト抵抗が上昇することになる。本発明では、二つの異なるトランジスタそれぞれで、金属窒化物層を異なる構造で形成する。つまり、ポリシリコンとソース電極及びドレイン電極とは、金属窒化物層を介さずに直接コンタクトし、酸化物半導体とソース電極及びドレイン電極とは、金属窒化物層を介して、接続している。これにより、それぞれのトランジスタで良好な特性が得ることができる。 Further, when a metal nitride layer is provided between the polysilicon and the source electrode and the drain electrode, nitrogen is driven into the polysilicon when the metal nitride film is formed. As a result, the contact resistance between the source electrode and the drain electrode and the polysilicon via the metal nitride layer increases. In the present invention, the metal nitride layer is formed with different structures in each of the two different transistors. That is, the polysilicon and the source electrode and the drain electrode are in direct contact with each other without the metal nitride layer, and the oxide semiconductor and the source electrode and the drain electrode are connected via the metal nitride layer. As a result, good characteristics can be obtained for each transistor.
<半導体装置の製造方法>
異なる半導体層を有する二種類のトランジスタを同一基板上に形成すると、工程数が増加する。
<Manufacturing method of semiconductor devices>
Forming two types of transistors having different semiconductor layers on the same substrate increases the number of steps.
そこで、本発明の一実施形態では、異なる特性のトランジスタ各々について良好な特性が得られる生産性が高く、工程数の増加を極力抑えた半導体装置の製造方法を提供することを目的の一つとする。 Therefore, one of the objects of the embodiment of the present invention is to provide a method for manufacturing a semiconductor device, which has high productivity in which good characteristics can be obtained for each of transistors having different characteristics and suppresses an increase in the number of steps as much as possible. ..
本発明の一実施形態に係る半導体装置の製造方法について、図3乃至図7を参照して説明する。 A method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 3 to 7.
図3(A)は、基板101上にトランジスタ110から半導体層121を形成する工程までを説明する図である。まず、基板101上に、ポリシリコンからなる半導体膜を形成し、フォトリソグラフィ工程により半導体膜を加工して、半導体層111を形成する。次に、基板101及び半導体層111上にゲート絶縁膜112を形成する。次に、ゲート絶縁膜112上に、導電膜を形成し、フォトリソグラフィ工程により導電膜を加工して、半導体層111と重畳するゲート電極113を含むゲート線を形成する。次に、ゲート絶縁膜112及びゲート電極113上に、層間絶縁膜114を形成する。次に、層間絶縁膜114上に半導体膜を形成し、フォトリソグラフィ工程により半導体膜を加工して、半導体層121を形成する。
FIG. 3A is a diagram illustrating a process from the
図3(B)は、層間絶縁膜114及び半導体層121上に、金属窒化物膜124を形成する工程を説明する図である。金属窒化物膜124は、CVD法又はスパッタリング法により、例えば、窒化チタン、窒化モリブデン、窒化タングステン、又は窒化タンタルなどを用いて形成する。
FIG. 3B is a diagram illustrating a step of forming the
図4(A)は、開口部を形成する工程を説明する図である。ゲート絶縁膜112、層間絶縁膜114、及び金属窒化物膜124をフォトリソグラフィ工程により加工する。これにより、半導体層111のソース領域又はドレイン領域111d、111eに達する開口部115a、115bを形成する。
FIG. 4A is a diagram illustrating a step of forming an opening. The
図4(B)は、導電膜125を形成する工程を説明する図である。金属窒化物膜124上に導電膜125が形成されるとともに、開口部115a、115bにも形成される。これにより、導電膜125が半導体層111のソース領域又はドレイン領域111d、111eと接続される。
FIG. 4B is a diagram illustrating a step of forming the
図5(A)は、金属窒化物層124a〜124d、ソース電極又はドレイン電極125a〜125dを形成する工程を説明する図である。金属窒化物膜124及び導電膜125をフォトリソグラフィ工程により加工して、金属窒化物層124a〜124d、ソース電極又はドレイン電極125a〜125dを形成する。金属窒化物膜124及び導電膜125は、同じマスクを用いてエッチングされる。換言すれば、金属窒化物層124aの全面は、ソース電極又はドレイン電極125aと接している。また、金属窒化物層124a〜124dの下面は、層間絶縁膜114と接している。金属窒化物層124a、124bと、ポリシリコンの半導体層111とは接することでコンタクト抵抗が上昇するため、良好なコンタクトが取りにくい。そのため、ソース電極125a、125bと、半導体層111との間に、金属窒化物層124a、124bが挟まれないことが好ましい。半導体層111は、金属窒化物層を介さず直接ソース電極又はドレイン電極125a、125bと接するのでコンタクト抵抗が上昇することを抑制することができる。半導体層111は、金属窒化物層124a、124bを介さず直接ソース電極又はドレイン電極125a、125bと接するのでコンタクト抵抗が上昇することを抑制することができる。
FIG. 5A is a diagram illustrating a step of forming the
図5(B)は、ソース電極又はドレイン電極125a、125b、ソース電極又はドレイン電極125c、125d上にゲート絶縁膜122を形成する工程を説明する図である。図5(B)に示すように、ゲート絶縁膜122は、ソース電極又はドレイン電極125a〜125dの側面及び金属窒化物層124a〜124dの側面及び上面と接する。ゲート絶縁膜122は、酸化シリコン又は窒化シリコンなどの絶縁膜を用いる。なお、ゲート絶縁膜122は、半導体層121に含まれる酸素欠損を補填するために、加熱処理により酸素を放出する材料であることが好ましい。よって、ゲート絶縁膜122を単層で形成する場合には、酸化絶縁膜を用いることが好ましく、積層で形成する場合には、酸化絶縁膜上に他の絶縁膜を形成することが好ましい。
FIG. 5B is a diagram illustrating a step of forming the
図5(A)に示す金属窒化物層124a〜124d、ソース電極又はドレイン電極125a、125b、ソース電極又はドレイン電極125c、125dを形成するための加工時に、半導体層121にダメージが生じる場合がある。半導体層121のダメージが生じた領域には、酸素欠損が多く含まれている。ダメージが生じる箇所は、主にチャネルが形成される領域である。チャネルが形成される領域に酸素欠損が多く含まれていると、トランジスタ120の特性が劣化するおそれがある。そこで、ゲート絶縁膜122の形成後に、加熱処理を行う。例えば、窒素、乾燥空気、又は大気雰囲気下で加熱処理を行うことにより、酸化シリコンから酸素が放出されて、半導体層121のダメージが生じた領域に酸素を補填することができる。これにより、半導体層121に含まれる酸素欠損を低減することができる。
The
半導体層121とソース電極又はドレイン電極125c、125dが接した状態で加熱処理を行った場合、ソース電極又はドレイン電極125c、125dと半導体層121とが反応して、トランジスタのオン電流が流れにくくなるという問題が生じる。本実施形態で説明したように、半導体層121とソース電極又はドレイン電極125c、125dとの間に金属窒化物層124c、124dを設けている。半導体層121は、この構成によって、加熱により、金属窒化物層124c、124dが半導体層121と反応することを抑制することができる。
When the heat treatment is performed with the
図6(A)は、ゲート絶縁膜122上に半導体層121と重畳するゲート電極123を含むゲート線を形成する工程を説明する図である。まず、ゲート絶縁膜122上に導電膜を形成し、導電膜にフォトリソグラフィ工程により加工して、ゲート電極123を形成する。ゲート電極123の形成後に、ゲート電極123とソース電極又はドレイン電極125a、125bをマスクとして、半導体層121に水素又はアルゴンをイオン注入により添加する。これにより、半導体層121において、ゲート電極123と重畳する領域にチャネル121a、チャネル121aを挟むように低抵抗化領域121b、121c、低抵抗化領域121b、121cと隣接するソース領域又はドレイン領域121d、121eを形成することができる。
FIG. 6A is a diagram illustrating a step of forming a gate wire including a
図6(B)は、ゲート絶縁膜122及びゲート電極123上に層間絶縁膜126を形成する工程を説明する図である。層間絶縁膜126は、酸化シリコン膜又は窒化シリコン膜などの絶縁膜を用いて、単層又は積層して形成される。
FIG. 6B is a diagram illustrating a step of forming the
以上の工程により、図1及び図2に示す半導体装置100を製造することができる。
Through the above steps, the
さらに、図7に示すように、層間絶縁膜126にソース電極又はドレイン電極125a〜125dの各々に達する開口部を形成して、ソース電極又はドレイン電極125a〜125dの各々と接続する配線層127a〜127dを形成してもよい。
Further, as shown in FIG. 7, a
このように、本発明の一実施形態に係る半導体装置を製造方法する場合、ポリシリコンを用いたトランジスタ110と接続されるソース電極及びドレイン電極と、酸化物半導体を用いたトランジスタ120と接続されるソース電極及びドレイン電極とを、同じ工程で形成することができる。これにより、従来、トランジスタ110及びトランジスタ120の各々についてソース電極及びドレイン電極を形成する工程が必要であったが、従来に比べて、1工程削減することができる。つまり、異なる半導体材料を用いたトランジスタを同一基板上に製造する場合のフォトリソグラフィ工程が7工程必要であったものを、6工程に削減することができる。これにより、異なる半導体材料を用いたトランジスタを同一基板上に製造する工程が簡易化されるため、製造タクトが短縮され、半導体装置100の生産性を向上させることができる。
As described above, when the semiconductor device according to the embodiment of the present invention is manufactured, the source electrode and drain electrode connected to the
また、トランジスタ110では、ポリシリコンを用いた半導体層111とソース電極及びドレイン電極125a、125bとが接して設けられ、トランジスタ120では、酸化物半導体を用いた半導体層121は、金属窒化物層124c、124dを介してソース電極又はドレイン電極125c、125dと接続される。半導体層111は、金属窒化物層を介さず直接ソース電極又はドレイン電極125a、125bと接するのでコンタクト抵抗が上昇することを抑制することができる。また、半導体層111は、金属窒化物層が介することで、酸化物半導体とソース電極又はドレイン電極125c、125dとが加熱処理の反応を抑制できるため、トランジスタのオン電流を向上させることができる。このように、本発明の一実施形態に係る半導体装置100の製造方法によれば、半導体材料が異なるトランジスタを同一基板上に混載させる場合であっても、それぞれのトランジスタの特性を活用できる構成を、生産性良く提供することができる。
Further, in the
(第2実施形態)
本発明の一実施形態に係る半導体装置100Aの構造の一例について、図8乃至図13を参照して説明する。なお、本実施形態に係る半導体装置100Aの平面図は、図1と同様であるため、図1を参照して説明する。
(Second Embodiment)
An example of the structure of the
<半導体装置の構成>
図8は、本発明の一実施形態に係る半導体装置100Aの断面図である。また、図8は、図1に示す半導体装置100を、A1−A2線で切断したときの断面図である。図8に示すように、本発明の一実施形態に係る半導体装置100Aは、基板101上に設けられたトランジスタ110と、トランジスタ120Aと、を有する。
<Semiconductor device configuration>
FIG. 8 is a cross-sectional view of the
基板101には、トランジスタ110Aが設けられている。トランジスタ110Aは、半導体層111と、ゲート絶縁膜112と、ゲート電極113と、を有する。トランジスタ110A上には、層間絶縁膜114が設けられている。層間絶縁膜114上には、ソース電極又はドレイン電極125a、125bが設けられている。ソース電極又はドレイン電極125a、125bは、層間絶縁膜114に設けられた開口部を介して、ソース領域又はドレイン領域111d、111eと接続されている。層間絶縁膜114と、ソース電極又はドレイン電極125a、125bとの間に金属窒化物層が設けられていない。
A
層間絶縁膜114上には、トランジスタ120Aが設けられている。トランジスタ120Aは、半導体層131aと、ゲート絶縁膜122と、ゲート電極123と、を有する。半導体層131aは、半導体層121と同様に、酸化物半導体を用いる。半導体層121には、チャネル131b、チャネル131bに隣接して低抵抗化領域131c、131d、ソース領域又はドレイン領域131e、131fが設けられている。半導体層131a上には、金属窒化物層134b、134cが設けられている。金属窒化物層134b、134cは、金属窒化物層124c、124dと同じ材料を用いる。金属窒化物層134b、134c上には、ソース電極又はドレイン電極125c、125dが設けられている。ソース電極又はドレイン電極125cは、半導体層131aの側面と、金属窒化物層134cの側面と接しており、ソース電極又はドレイン電極125dは、半導体層131aの側面と、金属窒化物層134dの側面と接している。
A
<半導体装置の製造方法>
図9(A)は、基板101上にトランジスタ110を形成し、トランジスタ110上に層間絶縁膜114を形成した後、層間絶縁膜114上に半導体膜131及び金属窒化物膜134を形成する工程を説明する図である。本実施形態では、半導体膜131を島状に加工せず、半導体膜131上に金属窒化物膜134を成膜する点で、第1実施形態で説明した半導体装置100の製造方法と異なっている。
<Manufacturing method of semiconductor devices>
FIG. 9A shows a step of forming a
図9(B)は、半導体層131a及び金属窒化物層134aを形成する工程を説明する図である。フォトリソグラフィ工程により、半導体膜131及び金属窒化物膜134を加工して、島状の半導体層131a及び金属窒化物層134aを形成する。半導体膜131及び金属窒化物膜134は、同じマスクを用いてエッチングされるため、例えば、半導体層131aの上面の端部と金属窒化物層134aの下面の端部とが略一致している。
FIG. 9B is a diagram illustrating a step of forming the
図10(A)は、開口部を形成する工程を説明する図である。層間絶縁膜114及びゲート絶縁膜112をフォトリソグラフィ工程により加工して、半導体層111のソース領域又はドレイン領域111d、111eに達する開口部115a、115bを形成する。
FIG. 10A is a diagram illustrating a step of forming an opening. The
図10(B)は、層間絶縁膜114及び金属窒化物層124a上に導電膜125を形成する工程を説明する図である。導電膜125を形成する工程の際に、導電膜125が開口部にも形成されることで、導電膜125が半導体層111のソース領域又はドレイン領域111d、111eと接続される。
FIG. 10B is a diagram illustrating a step of forming the
図11(A)は、導電膜125及び金属窒化物層134aを加工する工程を説明する図である。フォトリソグラフィ工程により加工して、金属窒化物層134b、134c、ソース電極又はドレイン電極125a、125b、ソース電極又はドレイン電極125c、125dを形成する。導電膜125を加工する際に、金属窒化物層134aの一部が除去されて、金属窒化物層134b、134cとなり、半導体層131aの一部が露出する。導電膜125及び金属窒化物層134aは、同じマスクを用いてエッチングされるため、例えば、金属窒化物層134aの上面の端部と半導体層131aの下面の端部とが略一致している。
FIG. 11A is a diagram illustrating a step of processing the
図11(B)は、ゲート絶縁膜122を形成する工程を説明する図である。ソース電極又はドレイン電極125a〜125d上にゲート絶縁膜122の形成した後に、加熱処理を行う。例えば、窒素、乾燥空気、又は大気雰囲気下で加熱処理を行うことにより、酸化シリコンから酸素が放出されて、半導体層121のダメージが生じた領域に酸素を補填することができる。これにより、半導体層121に含まれる酸素欠損を低減することができる。
FIG. 11B is a diagram illustrating a step of forming the
図12(A)は、ゲート電極123を形成する工程を説明する図である。まず、ゲート絶縁膜122上に導電膜を形成し、導電膜をフォトリソグラフィ工程により加工して、半導体層121と重畳するゲート電極123を形成する。ゲート電極123の形成後に、ゲート電極123とソース電極又はドレイン電極125c、125dをマスクとして、半導体層131aに水素又はアルゴンをイオン注入により添加する。これにより、半導体層131aにおいて、ゲート電極123と重畳する領域にチャネル131b、チャネル131bを挟むように低抵抗化領域131c、131d、低抵抗化領域131c、131dと隣接するソース領域又はドレイン領域121e、121fを形成することができる。
FIG. 12A is a diagram illustrating a step of forming the
図12(B)は、ゲート絶縁膜122及びゲート電極123上に層間絶縁膜126を形成する工程を説明する図である。
FIG. 12B is a diagram illustrating a step of forming the
以上の工程により、図8に示す半導体装置100Aを製造することができる。
Through the above steps, the
さらに、図13に示すように、層間絶縁膜126にソース電極又はドレイン電極125a〜125dの各々に達する開口部を形成して、ソース電極又はドレイン電極125a〜125dの各々と接続する配線層127a〜127dを形成してもよい。
Further, as shown in FIG. 13,
このように、本発明の一実施形態に係る半導体装置を製造方法する場合、ポリシリコンを用いたトランジスタ110と接続されるソース電極又はドレイン電極125a、125bと、酸化物半導体を用いたトランジスタ120Aと接続されるソース電極又はドレイン電極125c、125dとを、同じ工程で形成することができる。これにより、従来、トランジスタ110及びトランジスタ120Aの各々についてソース電極及びドレイン電極を形成する工程が必要であったが、従来に比べて、1工程削減することができる。つまり、異なる半導体材料を用いたトランジスタを同一基板上に製造する場合のフォトリソグラフィ工程が7工程必要であったものを、6工程に削減することができる。これにより、異なる半導体材料を用いたトランジスタを同一基板上に製造する工程が簡易化されるため、製造タクトが短縮され、半導体装置の生産性を向上させることができる。
As described above, when the semiconductor device according to the embodiment of the present invention is manufactured, the source electrodes or
また、半導体層111とソース電極又はドレイン電極125a、125bとが接して設けられ、半導体層131aは、金属窒化物層134b、134cを介してソース電極又はドレイン電極125c、125d接続される。半導体層111とソース電極又はドレイン電極125c、125dとが、金属窒化物層を介さずに接続するので、コンタクト抵抗が上昇することを抑制することができる。また、金属窒化物層134b、134cにより、半導体層131aとソース電極又はドレイン電極125c、125dとの加熱処理による反応を抑制できるため、トランジスタのオン電流を向上させることができる。このように、本発明の一実施形態に係る半導体装置の製造方法によれば、半導体材料が異なるトランジスタを同一基板上に混載させる場合であっても、それぞれのトランジスタの特性を活用できる構成を、生産性良く提供することができる。
Further, the
(第3実施形態)
本発明の他の実施形態に係る半導体装置について、図14乃至図20を参照して説明する。本実施形態では、酸化物半導体を用いたトランジスタ130、130Aが、ボトムゲート構造である場合について説明する。
(Third Embodiment)
A semiconductor device according to another embodiment of the present invention will be described with reference to FIGS. 14 to 20. In this embodiment, the case where the
<半導体装置の構成>
図14は、本発明の一実施形態に係る半導体装置100Bの平面図である。また、図15は、図14に示す半導体装置100Bを、B1−B2線で切断したときの断面図である。図14及び図15に示すように、本発明の一実施形態に係る半導体装置100Bは、基板101上に設けられたトランジスタ110と、トランジスタ110上に設けられたトランジスタ130と、を有する。
<Semiconductor device configuration>
FIG. 14 is a plan view of the
基板101には、トランジスタ110が設けられている。トランジスタ110は、半導体層111と、ゲート絶縁膜112と、ゲート電極113と、を有する。トランジスタ110上には、層間絶縁膜114が設けられている。
A
層間絶縁膜114上には、トランジスタ130が設けられている。トランジスタ130は、半導体層131aと、ゲート絶縁膜122と、ゲート電極123と、を有する。本実施形態では、層間絶縁膜114上にゲート電極123が設けられ、層間絶縁膜114及びゲート電極123上にゲート絶縁膜122が設けられている。また、ゲート絶縁膜122上にゲート電極123と重畳して半導体層131aが設けられている。トランジスタ110は第1実施形態と同様の構造である。
A
<半導体装置の製造方法>
図15に示す半導体装置100Bでは、トランジスタ130がボトムゲート型のトランジスタである。したがって、トランジスタ130の構成要素の形成順序が、第1実施形態と異なっている。
<Manufacturing method of semiconductor devices>
In the
図16(A)は、層間絶縁膜114上に、ゲート電極123、ゲート絶縁膜122、及び半導体層131aを形成する工程を説明する図である。まず、層間絶縁膜114上に、ゲート電極123を含むゲート配線を形成する。次に、層間絶縁膜114及びゲート電極123上にゲート絶縁膜122を形成する。ゲート絶縁膜122上に、半導体膜を形成し、パターニングして、半導体層131aを形成する。
FIG. 16A is a diagram illustrating a step of forming the
図16(B)は、金属窒化物膜124を形成し、開口部を形成する工程を説明する図である。ゲート絶縁膜112、122、層間絶縁膜114、及び金属窒化物膜124をフォトリソグラフィ工程により加工する。これにより、半導体層111のソース領域又はドレイン領域111d、111eに達する開口部115a、115bを形成する。
FIG. 16B is a diagram illustrating a step of forming the
図17(A)は、金属窒化物膜124上に導電膜125を形成する工程を説明する図である。金属窒化物膜134上に導電膜125を形成する工程の際に、導電膜125が当該開口部にも形成されることで、導電膜125が半導体層111のソース領域又はドレイン領域111d、111eと接続される。半導体層111は、金属窒化物層を介さず直接ソース電極又はドレイン電極125a、125bと接するのでコンタクト抵抗が上昇することを抑制することができる。
FIG. 17A is a diagram illustrating a step of forming the
図17(B)は、金属窒化物層124a〜124d、ソース電極又はドレイン電極125a〜125dを形成する工程を説明する図である。導電膜125及び金属窒化物膜124が除去されて、半導体膜131の一部が露出する。次に、半導体膜131、ソース電極又はドレイン電極125c、125d上に、層間絶縁膜126を形成する。
FIG. 17B is a diagram illustrating a step of forming the
以上説明した通り、図15に示す半導体装置100Bの製造方法において、ソース電極及びドレイン電極を形成する工程を、ポリシリコン(半導体層111)を用いたトランジスタ110と接続されるソース電極又はドレイン電極125a、125bと、酸化物半導体(半導体層131a)を用いたトランジスタ130Aと接続されるソース電極又はドレイン電極125c、125dとを、同じ工程で形成することができる。これにより、異なる半導体材料を用いたトランジスタを同一基板上に製造する工程が簡易化されるため、製造タクトが短縮され、半導体装置の生産性を向上させることができる。
As described above, in the method of manufacturing the
<半導体装置の構成>
図18は、半導体装置100Cの断面図である。なお、図18に示す半導体装置100Cの平面図は、図14と同様であるため、図14を参照して説明する。図18に示すように、本発明の一実施形態に係る半導体装置100Cは、基板101上に設けられたトランジスタ110と、トランジスタ110上に設けられたトランジスタ130Aと、を有する。なお、トランジスタ110の構成については、図15に示すトランジスタ110と同様であるため、詳細な説明については省略する。
<Semiconductor device configuration>
FIG. 18 is a cross-sectional view of the
層間絶縁膜114上には、トランジスタ130Aが設けられている。トランジスタ130Aは、半導体層131aと、ゲート絶縁膜122と、ゲート電極123と、を有する。半導体層131a上には、金属窒化物層134b、134cが設けられている。金属窒化物層134b、134c上には、ソース電極又はドレイン電極125c、125dが設けられている。ソース電極又はドレイン電極125cは、半導体層131aの側面と、金属窒化物層134bの側面と接しており、ソース電極又はドレイン電極125dは、半導体層131aの側面と、金属窒化物層134cの側面と接している。トランジスタ110は、第1実施形態と同様の構成である。
A
<半導体装置の製造方法>
図18に示す半導体装置100Cでは、トランジスタ130Aがボトムゲート型のトランジスタである。したがって、トランジスタ130Aの構成要素の形成順序が、第2実施形態と異なっている。
<Manufacturing method of semiconductor devices>
In the
図19(A)は、層間絶縁膜114上に、ゲート電極123、ゲート絶縁膜122、半導体層131a、及び金属窒化物層134aを形成する工程を説明する図である。まず、層間絶縁膜114上に、ゲート電極123を含むゲート線を形成する。層間絶縁膜114及びゲート電極123上にゲート絶縁膜122を形成する。ゲート絶縁膜122上に、半導体膜を成膜し、半導体膜上に金属窒化物膜を成膜する。次に、半導体膜及び金属窒化物膜を島状に加工して、半導体層131a及び金属窒化物層134aを形成する。
FIG. 19A is a diagram illustrating a step of forming the
図19(B)は、開口部を形成する工程を説明する図である。ゲート絶縁膜112、122、層間絶縁膜114をフォトリソグラフィ工程により加工して、半導体層111に達する開口部115a、115bを形成する。
FIG. 19B is a diagram illustrating a step of forming an opening. The
図20(A)は、金属窒化物層134a上に導電膜125を形成する工程を説明する図である。導電膜125を形成する際に、導電膜125が当該開口部にも形成されることで、導電膜125が半導体層111のソース領域又はドレイン領域111d、111eと接続される。
FIG. 20A is a diagram illustrating a step of forming the
図20(B)は、導電膜125をフォトリソグラフィ工程により加工して、ソース電極又はドレイン電極125a〜125dを形成する工程を説明する図である。導電膜125及び金属窒化物層134aが除去されて、半導体層131aの一部が露出する。最後に、半導体層131a、ソース電極又はドレイン電極125c、125d上に、層間絶縁膜126を形成する。
FIG. 20B is a diagram illustrating a step of processing the
以上説明した通り、図18に示す半導体装置100Cの製造方法において、ポリシリコンを用いたトランジスタ110と接続されるソース電極又はドレイン電極125a、125bと、酸化物半導体を用いたトランジスタ130Aと接続されるソース電極又はドレイン電極125c、125dとを、同じ工程で形成することができる。これにより、異なる半導体材料を用いたトランジスタを同一基板上に製造する工程が簡易化されるため、製造タクトが短縮され、半導体装置の生産性を向上させることができる。
As described above, in the method for manufacturing the
(第4実施形態)
本発明の一実施形態に係る表示装置200について、図21乃至図23を参照して説明する。
(Fourth Embodiment)
The
<表示装置の概略図>
図21は、本発明の一実施形態に係る表示装置200の概略を示す平面図である。図21に示すように、基板101には表示領域202と、表示領域202の周囲には周辺領域203が設けられている。表示領域202には、複数の画素209が、マトリクス状に配置されている。また、周辺領域203には、表示領域202を挟むように走査線駆動回路204が設けられ、周辺領域203の端部(基板101の端部)には、複数の端子207が設けられている。複数の端子207と表示領域202との間には、ドライバIC206が設けられている。また、複数の端子207は、フレキシブルプリント回路基板208と接続されている。
<Schematic view of display device>
FIG. 21 is a plan view showing an outline of the
走査線駆動回路204は、画素209と接続されるゲート線と接続される。また、ドライバIC206は、画素209と接続されるデータ線と接続される。なお、図21においては、ドライバICに信号線駆動回路が組み込まれている例を示すが、ドライバIC206とは別に基板101上に、信号線駆動回路が設けられていてもよい。また、ドライバIC206は、ICチップのような形態で基板101に配置してもよいし、フレキシブルプリント回路基板208上に設けてもよい。
The scanning
<液晶表示装置>
次に、本発明の一実施形態に係る半導体装置100を液晶表示装置に適用する場合について、図22を参照して説明する。なお、液晶表示装置において、表示領域202、走査線駆動回路204、及び端子207などの配置については、図21を参照すればよい。
<Liquid crystal display device>
Next, a case where the
図22は、液晶表示装置の画素209の回路図である。図22に示すように、画素209は、トランジスタ214と、液晶素子215と、容量素子216と、を有する。液晶素子215は、画素電極と、液晶層と、対向電極とを有する。トランジスタ214のゲートは、ゲート線211と電気的に接続されており、ソースは、データ線212と電気的に接続されている。また、トランジスタ214のドレインは、液晶素子215の一方の電極(画素電極)と電気的に接続され、容量素子216の一方の電極と電気的に接続されている。また、容量素子216の他方の電極は、容量線213と電気的に接続されている。
FIG. 22 is a circuit diagram of
一般に、液晶表示装置では、トランジスタのリーク電流によって画素に保持されている電荷が失われてしまうため、60フレーム/秒ごとに、映像信号を書き換えている。そこで、第1実施形態乃至第3実施形態で説明したトランジスタ120を、トランジスタ214として用いる。トランジスタ120は、トランジスタ110よりも小さいため、映像信号を書き換える頻度を60フレーム/秒よりも低減することができる。これにより、画素209への映像信号の書き込み回数を低減することができるため、低消費電力化を図ることができる。
Generally, in a liquid crystal display device, the electric charge held in the pixel is lost due to the leakage current of the transistor, so that the video signal is rewritten every 60 frames / second. Therefore, the
<EL表示装置>
次に、本発明の一実施形態に係る半導体装置100をEL(エレクトロルミネセンス)表示装置に適用する場合について、図23を参照して説明する。なお、EL表示装置において、表示領域202、走査線駆動回路204、及び端子207などの配置については、図21を参照すればよい。
<EL display device>
Next, a case where the
図23は、EL表示装置の画素209の回路図である。図23に示すように、画素209は、トランジスタ225と、トランジスタ226と、発光素子227と、容量素子160と、を有する。
FIG. 23 is a circuit diagram of
トランジスタ225は、駆動トランジスタとして機能する。すなわち、トランジスタ225は、発光素子227に接続され、発光素子227の発光輝度を制御するトランジスタである。発光素子227は、画素電極と、発光層を含む有機層と、対向電極と、を有する。トランジスタ225は、ゲートがトランジスタ226のソース又はドレインの一方と接続され、ソースが駆動電源線223に接続され、ドレインが発光素子227の陽極(画素電極)に接続されている。トランジスタ225は、ゲート−ソース間電圧よってドレイン電流が制御される。容量素子228は、ゲート−ソース間電圧を保持するように、トランジスタ225のゲート−ソース間に接続されている。
The
トランジスタ226は、選択トランジスタとして機能する。すなわち、トランジスタ226は、オンオフ動作により、データ線とトランジスタ225のゲートとの導通状態を制御する。トランジスタ226は、ゲートがゲート線221に接続され、ソースがデータ線222に接続され、ドレインがトランジスタ225のゲートに接続されている。
発光素子227は、陽極(画素電極)がトランジスタ225のドレインに接続され、陰極(対向電極)が基準電源線224に接続されている。
In the
トランジスタ225は、駆動トランジスタとして機能するため、飽和状態で駆動する。そのため、オン状態での高い駆動能力を有することが好ましく、高いキャリア移動度を有することが望まれる。一方、トランジスタ226は、選択トランジスタとして機能するため、良好なスイッチング特性を有することが望まれる。つまり、オン状態での電流値が大きく、オフ状態での電流値が小さい程好ましい。そこで、第1実施形態乃至第3実施形態で説明したトランジスタ110を、トランジスタ225として用い、トランジスタ120をトランジスタ226として用いる。本発明の一実施形態に係る半導体装置をEL表示装置に適用することにより、一つの画素内に求められる特性に応じた特性を有するトランジスタを設けることができる。
Since the
100:半導体装置、100A:半導体装置、100B:半導体装置、100C:半導体装置、101:基板、110:トランジスタ、111:半導体層、111a:チャネル、111b、111c:低濃度不純物領域、111d、111e:ドレイン領域、112:ゲート絶縁膜、113:ゲート電極、114:層間絶縁膜、115a:開口部、115b:開口部、120:トランジスタ、120A:トランジスタ、121:半導体層、121a:チャネル、121b、121c:低抵抗化領域、121d〜121f:ドレイン領域、122:ゲート絶縁膜、123:ゲート電極、124:金属窒化物膜、124a〜124d:金属窒化物層、125:導電膜、125a〜125d:ドレイン電極、126:層間絶縁膜、127a〜127d:配線層、130:トランジスタ、130A:トランジスタ、131:半導体膜、131a:半導体層、131b:チャネル、131c、131d:低抵抗化領域、131e、131f:ドレイン領域、134:金属窒化物膜、134a〜134d:金属窒化物層、160:容量素子、200:表示装置、202:表示領域、203:周辺領域、204:走査線駆動回路、207:端子、208:フレキシブルプリント回路基板、209:画素、211:ゲート線、212:データ線、213:容量線、214:トランジスタ、215:液晶素子、216:容量素子、221:ゲート線、222:データ線、223:駆動電源線、224:基準電源線、225:トランジスタ、226:トランジスタ、227:発光素子、228:容量素子 100: Semiconductor device, 100A: Semiconductor device, 100B: Semiconductor device, 100C: Semiconductor device, 101: Substrate, 110: Transistor, 111: Semiconductor layer, 111a: Channel, 111b, 111c: Low concentration impurity region, 111d, 111e: Drain region, 112: gate insulating film, 113: gate electrode, 114: interlayer insulating film, 115a: opening, 115b: opening, 120: transistor, 120A: transistor, 121: semiconductor layer, 121a: channel, 121b, 121c : Low resistance region, 121d to 121f: Drain region, 122: Gate insulating film, 123: Gate electrode, 124: Metal nitride film, 124a to 124d: Metal nitride layer, 125: Conductive film, 125a to 125d: Drain Electrodes, 126: interlayer insulating film, 127a to 127d: wiring layer, 130: transistor, 130A: transistor, 131: semiconductor film, 131a: semiconductor layer, 131b: channel, 131c, 131d: low resistance region, 131e, 131f: Drain region, 134: Metal nitride film, 134a to 134d: Metal nitride layer, 160: Capacitive element, 200: Display device, 202: Display region, 203: Peripheral region, 204: Scan line drive circuit, 207: Terminal, 208: Flexible printed circuit board, 209: Pixel, 211: Gate line, 212: Data line, 213: Capacitive line, 214: Transistor, 215: Liquid crystal element, 216: Capacitive element, 221: Gate line, 222: Data line, 223: Drive power line, 224: Reference power line, 225: Transistor, 226: Transistor, 227: Light emitting element, 228: Capacitive element
Claims (18)
前記第1ゲート電極上に、第1層間絶縁膜を形成し、
前記第1層間絶縁膜上に、前記第1半導体層とは組成の異なる第2半導体層を形成し、
前記第1層間絶縁膜及び前記第2半導体層上に、金属窒化物膜を形成し、
前記第1層間絶縁膜及び前記金属窒化物膜に前記第1半導体層に達する開口部を形成し、
前記金属窒化物膜上に導電膜を形成して、前記導電膜と前記第1半導体層とを接触させ、
前記金属窒化物膜及び前記導電膜をエッチングして、前記第1半導体層と接続する第1ソース電極及び第1ドレイン電極と、前記第2半導体層と接続する第2ソース電極及び第2ドレイン電極とを形成し、
前記第1ソース電極、前記第1ドレイン電極、前記第2ソース電極、及び前記第2ドレイン電極上に、第2ゲート絶縁膜を形成し、
前記第2ゲート絶縁膜を介して前記第2半導体層と重畳する第2ゲート電極を形成する、半導体装置の製造方法。 A first semiconductor layer, a first gate insulating film covering the first semiconductor layer, and a first gate electrode superimposing on the first semiconductor layer via the first gate insulating film are formed on the substrate. ,
A first interlayer insulating film is formed on the first gate electrode.
A second semiconductor layer having a composition different from that of the first semiconductor layer is formed on the first interlayer insulating film.
A metal nitride film is formed on the first interlayer insulating film and the second semiconductor layer.
An opening reaching the first semiconductor layer is formed in the first interlayer insulating film and the metal nitride film.
A conductive film is formed on the metal nitride film, and the conductive film is brought into contact with the first semiconductor layer.
The first source electrode and the first drain electrode connected to the first semiconductor layer by etching the metal nitride film and the conductive film, and the second source electrode and the second drain electrode connected to the second semiconductor layer. And form
A second gate insulating film is formed on the first source electrode, the first drain electrode, the second source electrode, and the second drain electrode.
A method for manufacturing a semiconductor device, which forms a second gate electrode that overlaps with the second semiconductor layer via the second gate insulating film.
前記第1ソース電極、前記第1ドレイン電極、前記第2ソース電極及び前記第2ドレイン電極の各々と重畳する、第1金属窒化物層、第2金属窒化物層、第3金属窒化物層、前第4金属窒化物層を形成する、請求項1に記載の半導体装置の製造方法。 By the etching
A first metal nitride layer, a second metal nitride layer, a third metal nitride layer, which are superimposed on each of the first source electrode, the first drain electrode, the second source electrode, and the second drain electrode. The method for manufacturing a semiconductor device according to claim 1, wherein the front fourth metal nitride layer is formed.
前記第1ゲート電極上に、第1層間絶縁膜を形成し、
前記第1層間絶縁膜上に、前記第1半導体層とは組成の異なる第2半導体膜と金属窒化物膜を積層し、
前記第2半導体膜及び前記金属窒化物膜をエッチングして、第2半導体層及び金属窒化物層を形成し、
前記第1層間絶縁膜に前記第1半導体層に達する開口部を形成し、
前記第1層間絶縁膜上に、前記第1半導体層と接触し、第2半導体層及び金属窒化物層を覆うように導電膜を形成し、
前記導電膜及び前記金属窒化物膜をエッチングして、前記第1半導体層と接続する第1ソース電極及び第1ドレイン電極と、前記第2半導体層と接続する第2ソース電極及び第2ドレイン電極と、を形成し、
前記第1ソース電極、第1ドレイン電極、前記第2ソース電極、及び前記第2ドレイン電極上に、第2ゲート絶縁膜を形成し、
前記第2ゲート絶縁膜を介して前記第2半導体層と重畳する第2ゲート電極を形成する、半導体装置の製造方法。 A first semiconductor layer, a first gate insulating film covering the first semiconductor layer, and a first gate electrode superimposing on the first semiconductor layer via the first gate insulating film are formed on the substrate. ,
A first interlayer insulating film is formed on the first gate electrode.
A second semiconductor film and a metal nitride film having a composition different from that of the first semiconductor layer are laminated on the first interlayer insulating film.
The second semiconductor film and the metal nitride film are etched to form the second semiconductor layer and the metal nitride layer.
An opening reaching the first semiconductor layer is formed in the first interlayer insulating film.
A conductive film is formed on the first interlayer insulating film so as to come into contact with the first semiconductor layer and cover the second semiconductor layer and the metal nitride layer.
A first source electrode and a first drain electrode connected to the first semiconductor layer by etching the conductive film and the metal nitride film, and a second source electrode and a second drain electrode connected to the second semiconductor layer. And form
A second gate insulating film is formed on the first source electrode, the first drain electrode, the second source electrode, and the second drain electrode.
A method for manufacturing a semiconductor device, which forms a second gate electrode that overlaps with the second semiconductor layer via the second gate insulating film.
前記第2ソース電極及び前記第2ドレイン電極の各々と重畳する、第1金属窒化物層及び第2金属窒化物層を形成する、請求項5に記載の半導体装置の製造方法。 Etching the metal nitride film and the conductive film can be done.
The method for manufacturing a semiconductor device according to claim 5, wherein a first metal nitride layer and a second metal nitride layer are formed so as to be superimposed on each of the second source electrode and the second drain electrode.
前記第1半導体層上に設けられた第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に前記第1半導体層と重畳する第1ゲート電極と、
前記第1ゲート電極上に設けられた層間絶縁膜と、
前記層間絶縁膜上に設けられた第2半導体層と、
前記層間絶縁膜上に設けられた第1金属窒化物層及び第2金属窒化物層と、
前記第1半導体層と、前記第1金属窒化物層、前記層間絶縁膜、及び前記第1ゲート絶縁膜に設けられた開口部を介して接触する第1ソース電極と、
前記第1半導体層と、前記第2金属窒化物層、前記層間絶縁膜、及び前記第1ゲート絶縁膜に設けられた開口部を介して接続する第1ドレイン電極と、
前記第2半導体層上に設けられた第3金属窒化物層及び第4金属窒化物層と、
前記第2半導体層と、前記第3金属窒化物層を介して接続する第2ソース電極と、
前記第2半導体層と、前記第4金属窒化物層を介して接続する第2ドレイン電極と、
前記第1ソース電極、前記第1ドレイン電極、前記第2ソース電極、及び前記第2ドレイン電極上に設けられた第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に、前記第2半導体層と重畳して設けられた第2ゲート電極と、を有する、半導体装置。 The first semiconductor layer provided on the substrate and
The first gate insulating film provided on the first semiconductor layer and
A first gate electrode that overlaps with the first semiconductor layer on the first gate insulating film,
An interlayer insulating film provided on the first gate electrode and
The second semiconductor layer provided on the interlayer insulating film and
The first metal nitride layer and the second metal nitride layer provided on the interlayer insulating film, and
A first source electrode that comes into contact with the first semiconductor layer via an opening provided in the first metal nitride layer, the interlayer insulating film, and the first gate insulating film.
The first semiconductor layer, the second metal nitride layer, the interlayer insulating film, and the first drain electrode connected via an opening provided in the first gate insulating film.
The third metal nitride layer and the fourth metal nitride layer provided on the second semiconductor layer, and
A second source electrode connected to the second semiconductor layer via the third metal nitride layer, and the like.
A second drain electrode connected to the second semiconductor layer via the fourth metal nitride layer, and the like.
The first source electrode, the first drain electrode, the second source electrode, and the second gate insulating film provided on the second drain electrode.
A semiconductor device having a second gate electrode provided on the second gate insulating film so as to overlap with the second semiconductor layer.
前記第2ドレイン電極と接続された発光素子と、を有する、表示装置。 The semiconductor device according to any one of claims 11 to 16.
A display device having a light emitting element connected to the second drain electrode.
前記第1ドレイン電極と接続された液晶素子と、を有する、表示装置。 The semiconductor device according to any one of claims 11 to 16.
A display device having a liquid crystal element connected to the first drain electrode.
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