JP2020161548A - Multilayer ceramic electronic component - Google Patents
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Abstract
Description
本発明は、積層セラミック電子部品、特に高耐電圧に適した積層セラミック電子部品に関する。 The present invention relates to laminated ceramic electronic components, particularly laminated ceramic electronic components suitable for high withstand voltage.
近年、電子機器の小型化および面実装化によって、積層セラミックコンデンサの小型化および高容量化が進んでいる。このような流れは、たとえば液晶ディスプレーのバックライト用やスイッチング電源用などの中高電圧コンデンサにも波及している。従って、高耐電圧積層セラミックコンデンサの分野においても、より小型で高容量な積層セラミックコンデンサが望まれている。 In recent years, due to the miniaturization and surface mounting of electronic devices, the size and capacity of multilayer ceramic capacitors have been increasing. Such a flow has spread to medium- and high-voltage capacitors such as those for backlights of liquid crystal displays and switching power supplies. Therefore, even in the field of high withstand voltage multilayer ceramic capacitors, smaller and higher capacity multilayer ceramic capacitors are desired.
高耐電圧化する方法としては、例えば、特許文献1に記載されている方法が提案されている。この方法は、図15に示すように、誘電体で形成された積層体2の両端の対向する外部電極3に接続される内部電極4を複数に分割し、その分割部分の両側と重なるようにして誘電体層を間にして隣接する内部電極5を形成した構造とする。ここで、内部電極5は外部電極3には接続されない。
As a method for increasing the withstand voltage, for example, the method described in
このような構造とすることにより、内部電極4と内部電極5との対向部分に、コンデンサが形成される。したがって、対向する外部電極3間において複数のコンデンサが形成され、これらのコンデンサが直列に接続された構成となる。そのため、個々のコンデンサに印加される電圧は低くなり、積層体2の内部の高耐電圧化を図ることができる。
With such a structure, a capacitor is formed at a portion facing the
しかしながら、より高耐電圧とするためには、内部電極の分割数を増やして、内部電極の対向部分の数を増やす(直列に接続されるコンデンサの連数を増やす)必要がある。しかし、積層セラミックコンデンサの規格寸法の範囲内で、このような高耐電圧設計を実現することには限界がある。なぜなら、内部電極の分割数を増やして、内部電極の対向部分の数を増やすと、内部電極の対向部分の有効面積が減少してしまい、静電容量取得が困難となるからである。 However, in order to obtain a higher withstand voltage, it is necessary to increase the number of divisions of the internal electrodes and increase the number of facing portions of the internal electrodes (increase the number of capacitors connected in series). However, there is a limit to realizing such a high withstand voltage design within the standard dimensions of the monolithic ceramic capacitor. This is because if the number of divisions of the internal electrodes is increased and the number of the facing portions of the internal electrodes is increased, the effective area of the facing portions of the internal electrodes is reduced, which makes it difficult to acquire the capacitance.
また、上記の対策として、内部電極の対向部分の数を増やした構造の積層セラミックコンデンサを、実装基板に複数個並べて実装することが考えられるが、その場合、積層セラミックコンデンサの数の増加に伴い、実装面積が大きくなってしまう。 Further, as the above countermeasure, it is conceivable to mount a plurality of multilayer ceramic capacitors having a structure in which the number of facing portions of the internal electrodes is increased on the mounting substrate, but in that case, as the number of multilayer ceramic capacitors increases, , The mounting area becomes large.
それゆえに、本発明の主たる目的は、高耐電圧設計において、静電容量の取得および実装面積の抑制の両立を図ることのできる積層セラミック電子部品を提供することである。 Therefore, a main object of the present invention is to provide a laminated ceramic electronic component capable of both acquiring a capacitance and suppressing a mounting area in a high withstand voltage design.
本発明に係る積層セラミック電子部品は、積層された複数のセラミック層と積層された複数の内部電極とを有し、積層方向に相対する第1の主面および第2の主面と、積層方向に直交する幅方向に相対する第1の側面および第2の側面と、積層方向および幅方向に直交する長さ方向に相対する第1の端面および第2の端面と、を有する第1の積層体と、第1の積層体と対向するように設けられ、積層された複数のセラミック層と積層された複数の内部電極とを含み、積層方向に相対する第3の主面および第4の主面と、積層方向に直交する幅方向に相対する第3の側面および第4の側面と、積層方向および幅方向に直交する長さ方向に相対する第3の端面および第4の端面と、を有する第2の積層体と、第1の積層体の少なくとも第1の端面上に配置される第1の外部電極と、第1の積層体の第2の端面上および第2の積層体の第3の端面上に跨って配置される第2の外部電極と、第2の積層体の少なくとも第4の端面上に配置される第3の外部電極と、を含む、積層セラミック電子部品本体を備え、第1の積層体と第2の積層体は、第1の積層体の第2の端面と第2の積層体の第3の端面とが対向するように配置されており、第1の外部電極に接続される第1の金属端子と、第3の外部電極に接続される第2の金属端子と、を備える、積層セラミック電子部品である。 The laminated ceramic electronic component according to the present invention has a plurality of laminated ceramic layers and a plurality of laminated internal electrodes, and has a first main surface and a second main surface facing each other in the stacking direction, and a stacking direction. A first laminate having a first side surface and a second side surface facing the width direction orthogonal to, and a first end face and a second end surface facing the length direction orthogonal to the stacking direction and the width direction. A third main surface and a fourth main surface which are provided so as to face the first laminated body and include a plurality of laminated ceramic layers and a plurality of laminated internal electrodes and face each other in the stacking direction. A surface, a third side surface and a fourth side surface opposite to each other in the width direction orthogonal to the stacking direction, and a third end surface and a fourth end surface facing each other in the length direction orthogonal to the stacking direction and the width direction. A second laminate having, a first external electrode arranged on at least the first end face of the first laminate, and a second of the second laminate and the second laminate of the first laminate. A laminated ceramic electronic component body comprising a second external electrode arranged over the end face of 3 and a third external electrode arranged over at least the fourth end face of the second laminate. , The first laminated body and the second laminated body are arranged so that the second end face of the first laminated body and the third end face of the second laminated body face each other, and the first outer surface A monolithic ceramic electronic component comprising a first metal terminal connected to an electrode and a second metal terminal connected to a third external electrode.
この発明によれば、高耐電圧設計において、静電容量の取得および実装面積の抑制の両立を図ることのできる積層セラミック電子部品が得られる。 According to the present invention, in a high withstand voltage design, a laminated ceramic electronic component capable of both acquiring a capacitance and suppressing a mounting area can be obtained.
本発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。 The above-mentioned object, other object, feature and advantage of the present invention will be further clarified from the description of the embodiment for carrying out the following invention with reference to the drawings.
1.積層セラミック電子部品
(第1の実施の形態)
本発明の第1の実施の形態に係る積層セラミック電子部品について説明する。図1は、本発明の第1の実施の形態に係る積層セラミック電子部品の一例を示す外観斜視図である。図2は、図1の線II−IIにおける断面図である。図3は、図1の線III−IIIにおける断面図である。図4は、図1の線IV−VIにおける断面図である。
1. 1. Multilayer ceramic electronic components (first embodiment)
The laminated ceramic electronic component according to the first embodiment of the present invention will be described. FIG. 1 is an external perspective view showing an example of a laminated ceramic electronic component according to the first embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line II-II of FIG. FIG. 3 is a cross-sectional view taken along the line III-III of FIG. FIG. 4 is a cross-sectional view taken along the line IV-VI of FIG.
図1ないし図4に示すように、積層セラミック電子部品10Aは、積層セラミック電子部品本体12Aと、第1の金属端子16と、第2の金属端子18とにより構成される。
積層セラミック電子部品10Aの長さ方向Zの寸法はL寸法とされる。L寸法は、特に限定はされないが、10.0mm以上19.0mm以下とする。積層セラミック電子部品10Aの高さ方向Xの寸法はT寸法とされる。T寸法は、特に限定はされないが、2.0mm以上3.7mm以下とする。積層セラミック電子部品10Aの幅方向Yの寸法はW寸法とされる。W寸法は、特に限定はされないが、1.2mm以上5.0mm以下とすることができる。
As shown in FIGS. 1 to 4, the laminated ceramic
The dimension of the laminated ceramic
積層セラミック電子部品本体12Aは、直方体状の第1の積層体20と、直方体状の第2の積層体40と、外部電極50とにより構成される。
The laminated ceramic electronic component
積層セラミック電子部品10Aの高さ方向Xの下部において、第1の金属端子16は、第1の外部電極50aに接続されると共に、第2の金属端子18は、第3の外部電極50cに接続されている。
At the lower part of the laminated ceramic
以下、積層セラミック電子部品10Aの構成要素について、より詳細に説明する。
Hereinafter, the components of the laminated ceramic
(A)積層セラミック電子部品本体
(i)第1の積層体
図1ないし図4に示すように、第1の積層体20は、積層された複数のセラミック層22と積層された複数の内部電極24とを含んでいる。さらに、第1の積層体20は、積層方向に相対する第1の主面20aおよび第2の主面20bと、積層方向に直交する幅方向に相対する第1の側面20cおよび第2の側面20dと、積層方向および幅方向に直交する長さ方向に相対する第1の端面20eおよび第2の端面20fとを有する。
(A) Laminated Ceramic Electronic Component Body (i) First Laminated Body As shown in FIGS. 1 to 4, the first laminated
この第1の積層体20には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する3面が交わる部分のことであり、稜線部とは、積層体の隣接する2面が交わる部分のことである。また、第1の主面20aおよび第2の主面20b、並びに、第1の側面20cおよび第2の側面20d、並びに、第1の端面20eおよび第2の端面20fの一部または全部に凹凸などが形成されていてもよい。
It is preferable that the corners and ridges of the first laminated
第1の積層体20は、複数枚のセラミック層22から構成される外層部23aと単数もしくは複数枚のセラミック層22とそれらの上に配置される複数枚の内部電極24から構成される内層部23bとを含む。外層部23aは、第1の積層体20の第1の主面20a側および第2の主面20b側に位置し、第1の主面20aと最も第1の主面20aに近い内部電極24との間に位置する複数枚のセラミック層22、および第2の主面20bと最も第2の主面20bに近い内部電極24との間に位置する複数枚のセラミック層22の集合体である。そして、両外層部23aに挟まれた領域が内層部23bである。言い換えれば、内層部23bは内部電極24を含み、外層部23aは内部電極24を含まない。
The
第1の積層体20がコンデンサとして機能する場合には、セラミック層22の材料として、たとえば、BaTiO3、CaTiO3、SrTiO3、またはCaZrO3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する第1の積層体20の特性に応じて、たとえば、Mn化合物、Fe化合物、Cr化合物、Co化合物またはNi化合物などの主成分よりも含有量の少ない成分を添加したものを用いてもよい。
When the
なお、第1の積層体20に、圧電体セラミックを用いた場合、積層セラミック電子部品本体12Aは、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、PZT(チタン酸ジルコン酸鉛)系セラミック材料などが挙げられる。
また、第1の積層体20に、半導体セラミックを用いた場合、積層セラミック電子部品本体12Aは、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、第1の積層体20に、磁性体セラミックを用いた場合、積層セラミック電子部品本体12Aは、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極24は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
When a piezoelectric ceramic is used for the first
When a semiconductor ceramic is used for the first
Further, when magnetic ceramic is used for the first
焼成後のセラミック層22の厚みは、0.5μm以上10μm以下であることが好ましい。
The thickness of the
第1の積層体20は、複数の内部電極24として、たとえば略矩形状の複数の第1の内部電極24aおよび複数の第2の内部電極24bを有する。複数の第1の内部電極24aおよび複数の第2の内部電極24bは、第1の積層体20の積層方向に沿って等間隔に交互に配置されるように埋設されている。
なお、第1の内部電極24aおよび第2の内部電極24bは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。
The first
The first
第1の内部電極24aの一端側には、第1の積層体20の第1の端面20eに引き出された第1の引出電極部26aを有する。第2の内部電極24bの一端側には、第1の積層体20の第2の端面20fに引き出された第2の引出電極部26bを有する。具体的には、第1の内部電極24aの一端側の第1の引出電極部26aは、第1の積層体20の第1の端面20eに露出している。また、第2の内部電極24bの一端側の第2の引出電極部26bは、第1の積層体20の第2の端面20fに露出している。
なお、内部電極24の形状は、端面にのみ引き出されていてもよく、両側面に引き出されるようなT字形状でもよい。
One end side of the first
The shape of the
第1の積層体20は、セラミック層22の内層部23bにおいて、第1の内部電極24aと第2の内部電極24bとがセラミック層22を介して対向する対向電極部28aを含む。積層セラミック電子部品本体12Aがコンデンサの場合、この対向電極部28aに静電容量が形成される。
The first
また、第1の積層体20は、対向電極部28aの幅方向の一端と第1の側面20cとの間および対向電極部28aの幅方向の他端と第2の側面20dとの間に形成される第1の積層体20の側部(以下、「Wギャップ」という。)28bを含む。さらに、第1の積層体20は、第1の内部電極24aの第1の引出電極部26aとは反対側の端部と第2の端面20fとの間および第2の内部電極24bの第2の引出電極部26bとは反対側の端部と第1の端面20eとの間に形成される第1の積層体20の端部(以下、「Lギャップ」という。)28cを含む。
Further, the first
内部電極24は、たとえば、Ni、Cu、Ag、Pd、またはAuなどの金属や、これらの金属の一種を含む、たとえば、Ag−Pd合金などの合金を含有している。内部電極24は、さらにセラミック層22に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。
The
内部電極24の厚みは、例えば、0.1μm以上2.0μm以下であることが好ましい。
The thickness of the
(ii)第2の積層体
第2の積層体40は、第1の積層体20と同様の構成を有している。
図1ないし図4に示すように、第2の積層体40は、積層された複数のセラミック層42と積層された複数の内部電極44とを含んでいる。さらに、第2の積層体40は、積層方向に相対する第3の主面40aおよび第4の主面40bと、積層方向に直交する幅方向に相対する第3の側面40cおよび第4の側面40dと、積層方向および幅方向に直交する長さ方向に相対する第3の端面40eおよび第4の端面40fとを有する。
(Ii) Second Laminated Body The second
As shown in FIGS. 1 to 4, the second
この第2の積層体40には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する3面が交わる部分のことであり、稜線部とは、積層体の隣接する2面が交わる部分のことである。また、第3の主面40aおよび第4の主面40b、並びに、第3の側面40cおよび第4の側面40d、並びに、第3の端面40eおよび第4の端面40fの一部または全部に凹凸などが形成されていてもよい。
It is preferable that the corners and ridges of the
第2の積層体40は、複数枚のセラミック層42から構成される外層部43aと単数もしくは複数枚のセラミック層42とそれらの上に配置される複数枚の内部電極44から構成される内層部43bとを含む。外層部43aは、第2の積層体40の第3の主面40a側および第4の主面40b側に位置し、第3の主面40aと最も第3の主面40aに近い内部電極44との間に位置する複数枚のセラミック層42、および第4の主面40bと最も第4の主面40bに近い内部電極44との間に位置する複数枚のセラミック層42の集合体である。そして、両外層部43aに挟まれた領域が内層部43bである。言い換えれば、内層部43bは内部電極44を含み、外層部43aは内部電極44を含まない。
The second
なお、セラミック層42に用いられる材料は、セラミック層22と同一であるので、その説明を省略する。
Since the material used for the
第2の積層体40は、複数の内部電極44として、たとえば略矩形状の複数の第3の内部電極44aおよび複数の第4の内部電極44bを有する。複数の第3の内部電極44aおよび複数の第4の内部電極44bは、第2の積層体40の積層方向に沿って等間隔に交互に配置されるように埋設されている。
なお、第3の内部電極44aおよび第4の内部電極44bは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。
The second
The third
第3の内部電極44aの一端側には、第2の積層体40の第3の端面40eに引き出された第3の引出電極部46aを有する。第4の内部電極44bの一端側には、第2の積層体40の第4の端面40fに引き出された第4の引出電極部46bを有する。具体的には、第3の内部電極44aの一端側の第3の引出電極部46aは、第2の積層体40の第3の端面40eに露出している。また、第4の内部電極44bの一端側の第4の引出電極部46bは、第2の積層体40の第4の端面40fに露出している。
なお、内部電極44の形状は、端面にのみ引き出されていてもよく、両側面に引き出されるようなT字形状でもよい。
On one end side of the third
The shape of the
第2の積層体40は、セラミック層42の内層部43bにおいて、第3の内部電極44aと第4の内部電極44bとがセラミック層42を介して対向する対向電極部48aを含む。積層セラミック電子部品本体12Aがコンデンサの場合、この対向電極部48aに静電容量が形成される。
In the
また、第2の積層体40は、対向電極部48aの幅方向の一端と第3の側面40cとの間および対向電極部48aの幅方向の他端と第4の側面40dとの間に形成される第2の積層体40の側部(以下、「Wギャップ」という。)48bを含む。さらに、第2の積層体40は、第3の内部電極44aの第3の引出電極部48aとは反対側の端部と第4の端面40fとの間および第4の内部電極44bの第4の引出電極部48bとは反対側の端部と第3の端面40eとの間に形成される第2の積層体40の端部(以下、「Lギャップ」という。)48cを含む。
Further, the second
なお、内部電極44の材料や厚みは、内部電極24と共通であるので、その説明を省略する。
Since the material and thickness of the
図1および図2に示すように、第1の積層体20と第2の積層体40とは、第1の積層体20の第2の端面20fと、第2の積層体40の第3の端面40eとが対向するように配置されている。その結果、第1の積層体20と第2の積層体40とが、直列に配置される。
As shown in FIGS. 1 and 2, the
(iii)外部電極
外部電極50は、第1の外部電極50a、第2の外部電極50bおよび第3の外部電極50cを含む。
(Iii) External electrode The
第1の外部電極50aは、第1の積層体20の第1の端面20eの表面に配置される。このとき、第1の外部電極50aは、第1の積層体20の第1の端面20eから延伸して第1の主面20a、第2の主面20b、第1の側面20cおよび第2の側面20dのそれぞれの一部分を覆うように形成される。この場合、第1の外部電極50aは、第1の内部電極24aの第1の引出電極26aと電気的に接続される。ただし、第1の外部電極50aは、第1の積層体20の第1の端面20eの表面にのみ配置されていてもよい。
The first
第2の外部電極50bは、第1の積層体20の第2の端面20fの表面および第2の積層体40の第3の端面40eの表面に跨って配置される。
このとき、第2の外部電極50bは、第1の積層体20の第2の端面20fから延伸して、第1の主面20a、第2の主面20b、第1の側面20cおよび第2の側面20dのそれぞれの一部分を覆うように形成される。この場合、第2の外部電極50bは、第2の内部電極24bの第2の引出電極26bと電気的に接続される。
また、第2の外部電極50bは、第2の積層体40の第3の端面40eから延伸して、第3の主面40a、第4の主面40b、第3の側面40cおよび第4の側面40dのそれぞれの一部分を覆うように形成される。この場合、第2の外部電極50bは、第3の内部電極44aの第3の引出電極46bと電気的に接続される。
The second
At this time, the second
Further, the second
第3の外部電極50cは、第2の積層体40の第4の端面40fの表面に配置され、第4の端面40fから延伸して第3の主面40a、第4の主面40b、第3の側面40cおよび第4の側面40dのそれぞれの一部分を覆うように形成される。この場合、第3の外部電極50cは、第4の内部電極44bの第4の引出電極46bと電気的に接続される。ただし、第3の外部電極50cは、第2の積層体40の第4の端面40fの表面にのみ配置されていてもよい。
The third
第1の外部電極50aは、図2に示すように、第1の積層体20側から順に、第1の下地電極層52aと第1の下地電極層52aの表面に配置された第1のめっき層54aとを有する。第2の外部電極50bは、図2に示すように、第2の下地電極層52bと第2の下地電極層52bの表面に配置された第2のめっき層54bとを有する。第3の外部電極50cは、図2に示すように、第2の積層体40側から順に、第3の下地電極層52cと第3の下地電極層52cの表面に配置された第3のめっき層54cとを有する。
As shown in FIG. 2, the first
第1の下地電極層52aは、第1の積層体20の第1の端面20eの表面に配置され、第1の端面20eから延伸して第1の主面20a、第2の主面20b、第1の側面20cおよび第2の側面20dのそれぞれの一部分を覆うように形成される。ただし、第1の下地電極層52aは、第1の積層体20の第1の端面20eの表面にのみ配置されていてもよい。
The first
第2の下地電極層52bは、第1の積層体20の第2の端面20fの表面および第2の積層体40の第3の端面40eの表面に跨って配置される。
このとき、第2の下地電極層52bは、第1の積層体20の第2の端面20fから延伸して、第1の主面20a、第2の主面20b、第1の側面20cおよび第2の側面20dのそれぞれの一部分を覆うように形成される。この場合、第2の下地電極層52bは、第2の内部電極24bの第2の引出電極26bと電気的に接続される。
また、第2の下地電極層52bは、第2の積層体40の第3の端面40eから延伸して、第3の主面40a、第4の主面40b、第3の側面40cおよび第4の側面40dのそれぞれの一部分を覆うように形成される。この場合、第2の下地電極層52bは、第3の内部電極44aの第3の引出電極46aと電気的に接続される。
The second
At this time, the second
Further, the second
また、第3の下地電極層52cは、第2の積層体40の第4の端面40fの表面に配置され、第4の端面40fから延伸して第3の主面40a、第4の主面40b、第3の側面40cおよび第4の側面40dのそれぞれの一部分を覆うように形成される。ただし、第3の下地電極層52bは、第2の積層体40の第4の端面40fの表面にのみ配置されていてもよい。
Further, the third
下地電極層は、ガラスと金属とを含む。下地電極層の金属としては、たとえば、Cu、Ni、Ag、Pb、Ag−Pb合金またはAu等から選ばれる少なくとも1つを含む。また、下地電極層のガラスとしては、B、Si、Ba、Mg、AlまたはLi等から選ばれる少なくとも1つを含む。下地電極層は、複数層であってもよい。下地電極層は、ガラスおよび金属を含む導電性ペーストを第1の積層体20および第2の積層体40に塗布して焼き付けたものであり、セラミック層22,42および内部電極24,44と同時に焼成したものでもよく、セラミック層22,42および内部電極24,44を焼成した後に焼き付けたものでもよい。なお、下地電極層のうちの最も厚い部分の厚みは、10μm以上50μm以下であることが好ましい。
The base electrode layer contains glass and metal. The metal of the base electrode layer includes, for example, at least one selected from Cu, Ni, Ag, Pb, Ag-Pb alloy, Au and the like. Further, the glass of the base electrode layer contains at least one selected from B, Si, Ba, Mg, Al, Li and the like. The base electrode layer may be a plurality of layers. The base electrode layer is obtained by applying a conductive paste containing glass and metal to the
第1のめっき層54aは、第1の下地電極層52aを覆うように、その表面に配置される。同様に、第2のめっき層54bは、第2の下地電極層52bを覆うように、その表面に配置される。さらに、同様に、第3のめっき層54cは、第3の下地電極層52cを覆うように、その表面に配置される。
The
また、第1のめっき層54a、第2のめっき層54bおよび第3のめっき層54c(以下、単にめっき層ともいう)としては、たとえば、Cu、Ni、Sn、Ag、Pd、Ag−Pd合金、またはAu等から選ばれる少なくとも1種の金属または当該金属を含む合金が用いられる。
Further, examples of the
めっき層は、複数層によって形成されてもよい。この場合、めっき層は、Niめっき層とSnめっき層の2層構造であることが好ましい。Niめっき層が、下地電極層の表面を覆うように設けられることで、下地電極層が積層セラミック電子部品10Aを実装基板に実装する際のはんだによって侵食されることを防止できる。また、Niめっき層の表面に、Snめっき層を設けることにより、積層セラミック電子部品10Aを実装する際の半田の濡れ性を向上させ、容易に実装することができる。
The plating layer may be formed by a plurality of layers. In this case, the plating layer preferably has a two-layer structure of a Ni plating layer and a Sn plating layer. By providing the Ni plating layer so as to cover the surface of the base electrode layer, it is possible to prevent the base electrode layer from being eroded by the solder when the laminated ceramic
めっき層一層あたりの厚みは、1μm以上15μm以下であることが好ましい。 The thickness of one layer of the plating layer is preferably 1 μm or more and 15 μm or less.
図1に記載の積層セラミック電子部品本体12Aでは、第2の外部電極50bを第1の積層体20の第2の端面20f上および第2の積層体40の第3の端面40e上に跨って配置しているため、直列接続構造を得ることが可能となり、積層セラミック電子部品10Aに印加される電圧を低くすることが可能となることから、高耐電圧化を図ることができる。また、大容量の領域において、通常の積層セラミックコンデンサを複数個並べて、本発明の積層セラミック電子部品10Aの方が実装面積を小さくすることができ、実装面積に対する取得面積を大きくすることが可能となる。これにより、耐電圧設計を確保しつつ、容量の取得および実装面積の抑制の両立を図ることができる。
In the laminated ceramic electronic component
また、図1に示す積層セラミック電子部品本体12Aでは、第2の外部電極50bが、第1の積層体20と第2の積層体40とに跨って一体で形成していることから、以下の効果を得ることが可能となる。
Further, in the laminated ceramic electronic component
すなわち、下地電極層およびめっき層を形成するための材料および2つの積層セラミック電子部品本体を接続するための半田の余分な材料コストを抑制することができる。 That is, it is possible to suppress the extra material cost of the material for forming the base electrode layer and the plating layer and the solder for connecting the two laminated ceramic electronic component bodies.
また、2つの積層セラミック電子部品本体を半田(接合材)で接続すると、温度サイクル(想定される実使用ストレス)がかかった場合に、セラミック電子部品及び接合半田の線膨張係数差により応力差が発生するため、半田部分にクラックが発生することがある。その結果、長期的な接合信頼性が低下することが懸念される。一方、図1に示す積層セラミック電子部品本体12Aの構造では、2つの積層体の接合に半田(接合材)を用いず、一体で形成される第2の外部電極50bで接続されているため、そもそも半田部分にクラックが発生することがない。従って、長期的な接合信頼性を確保することができる。
In addition, when two laminated ceramic electronic component bodies are connected by solder (bonding material), when a temperature cycle (assumed actual use stress) is applied, a stress difference occurs due to the difference in linear expansion coefficient between the ceramic electronic component and the bonding solder. Since it is generated, cracks may occur in the solder portion. As a result, there is a concern that the long-term joining reliability will decrease. On the other hand, in the structure of the laminated ceramic electronic component
さらに、2つの積層セラミック電子部品本体を半田(接合材)で接続すると、積層セラミック電子部品本体に金属端子を接続する際や、積層セラミック電子部品を実装基板に実装する際に、リフロー実装を行うことになる。このとき、リフローでの高温環境下で2つの積層セラミック電子部品本体を接続している半田が再溶融し、2つの積層セラミック電子部品本体が外れたり、ズレたりすることが懸念される。一方、図1に示す積層セラミック電子部品本体12Aの構造では、2つの積層体の接合に半田(接合材)を用いず、一体で形成される第2の外部電極50bで接続されているため、リフローを行っても、2つの積層体が外れたり、ズレたりすることを抑制することができる。
Further, when the two laminated ceramic electronic component bodies are connected by solder (bonding material), reflow mounting is performed when connecting the metal terminal to the laminated ceramic electronic component body or when mounting the laminated ceramic electronic component on the mounting substrate. It will be. At this time, there is a concern that the solder connecting the two laminated ceramic electronic component main bodies may be remelted in a high temperature environment during reflow, and the two laminated ceramic electronic component main bodies may come off or be displaced. On the other hand, in the structure of the laminated ceramic electronic component
また、2つの積層セラミック電子部品本体を半田(接合材)で接続すると、半田(接合材)の量や半田の濡れ広がりによって、長さ方向の寸法(L寸法)のばらつきや半田(接合材)の濡れ広がり面積にばらつきが生じることが懸念される。この場合、端子電極の先端にかかる引張応力がばらつくため、熱機械強度ばらつきに繋がってしまう。一方、図1に示す積層セラミック電子部品本体12Aの構造では、2つの積層体の接合に半田(接合材)を用いず、一体で形成される外部電極で接続されているため、端子電極の先端にかかる引張応力が安定するため、熱機械強度ばらつきを抑制することができる。
Further, when two laminated ceramic electronic component bodies are connected by solder (bonding material), the length direction (L dimension) varies and the solder (bonding material) varies depending on the amount of solder (bonding material) and the wet spread of the solder. There is a concern that the wet spread area will vary. In this case, the tensile stress applied to the tip of the terminal electrode varies, which leads to variation in thermomechanical strength. On the other hand, in the structure of the laminated ceramic electronic component
さらにまた、2つの積層セラミック電子部品本体を半田(接合材)で接続すると、半田(接合材)と端子電極界面の接触抵抗によって、電子部品本体全体としての抵抗値が増加してしまう。一方、図1に示す積層セラミック電子部品本体12Aの構造では、2つの積層体の接合に半田(接合材)を用いず、一体で形成される外部電極で接続されているため、積層セラミック電子部品本体12A全体として、低抵抗値化が可能となる。
Furthermore, when two laminated ceramic electronic component bodies are connected by solder (bonding material), the resistance value of the entire electronic component body increases due to the contact resistance between the solder (bonding material) and the terminal electrode interface. On the other hand, in the structure of the laminated ceramic electronic component
(C)第1の金属端子および第2の金属端子
図1に示すように、第1の金属端子16は、積層セラミック電子部品本体12Aの第1の外部電極50aに接合材90を介して接続される。第2の金属端子18は、積層セラミック電子部品本体12Aの第3の外部電極50cに接合材90を介して接続される。
(C) First Metal Terminal and Second Metal Terminal As shown in FIG. 1, the
第1の金属端子16および第2の金属端子18は、積層セラミック電子部品10Aを、実装基板に実装するために設けられる。
The
第1の金属端子16および第2の金属端子18は、たとえば、板状のリードフレームが用いられる。この板状のリードフレームにより形成される第1の金属端子16および第2の金属端子18は、それぞれの外部電極50と接続される第1の主面、第1の主面と対向する第2の主面(積層セラミック電子部品本体12Aとは反対側の面)および第1の主面と第2の主面との間の厚みを形成する周囲面を有する。
For the
第1の金属端子16は、第1の積層体20の第2の主面20b上に位置する第1の外部電極50aに接続される第1の端子接合部60と、第1の端子接合部60から第1の積層体20の第1の端面20eと第2の端面20fとを結ぶ方向に延びる第1の延長部62を有する。これにより、積層セラミック電子部品本体12Aに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
The
第2の金属端子18は、第2の積層体40の第4の主面40b上に位置する第3の外部電極50cに接続される第2の端子接合部80と、第2の端子接合部80から第2の積層体40の第3の端面40eと第4の端面40fとを結ぶ方向に延びる第2の延長部82を有する。これにより、積層セラミック電子部品本体12Aに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
The
第1の金属端子16の第1の端子接合部60は、第1の積層体20の第2の主面20b上に位置する第1の外部電極50aに接続される部分である。第1の端子接合部60は、たとえば、第1の積層体20の第1の端面20e上の第1の外部電極50aの幅と同等の大きさの矩形板状に形成され、片面が、第1の外部電極50aに接合材90によって接続されていることが好ましい。また、第1の端子接合部60の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
The first terminal joint 60 of the
第2の金属端子18の第2の端子接合部80は、第2の積層体40の第4の主面40b上に位置する第3の外部電極50cに接続される部分である。第2の端子接合部80は、たとえば、第2の積層体40の第4の端面40f上の第3の外部電極50cの幅と同等の大きさの矩形板状に形成され、片面が、第3の外部電極50cに接合材90によって接続されていることが好ましい。また、第2の端子接合部80の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
The second terminal joint 80 of the
なお、第1の外部電極50aと第1の端子接合部60とを接合するために、あるいは第3の外部電極50cと第2の端子接合部80とを接合するために用いられる接合材90は、たとえば、Sn−Sb系、Sn−Ag−Cu系、Sn−Cu系、Sn−Bi系などのLF半田を用いることができる。特に、Sn−Sb系半田の場合は、Sbの含有率が5%以上15%以下程度であることが好ましい。
The
第1の金属端子16の第1の延長部62は、第1の端子接合部60に接続され、第1の積層体20の第1の主面20aまたは第2の主面20bと略平行となる方向に、第1の積層体20から遠ざかるように延びている。これにより、積層セラミック電子部品本体12Aに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
なお、第1の金属端子16の第1の延長部62の積層セラミック電子部品10Aの長さ方向Zに沿った長さは、特に限定されない。
また、第1の金属端子16の第1の延長部62の第1の積層体20の幅方向に沿った長さは、第1の端子接合部60と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
The
The length of the laminated ceramic
Further, the length of the
第2の金属端子18の第2の延長部82は、第2の端子接合部80に接続され、第2の積層体40の第3の主面40aまたは第4の主面40bと略平行となる方向に、第2の積層体40から遠ざかるように延びている。これにより、積層セラミック電子部品本体12Aに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
なお、第2の金属端子18の第2の延長部82の積層セラミック電子部品10Aの長さ方向Zに沿った長さは、特に限定されない。
また、第2の金属端子18の第2の延長部82の第2の積層体40の幅方向に沿った長さは、第2の端子接合部80と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
The
The length of the laminated ceramic
Further, the length of the
また、図1に示した第1の金属端子16および第2の金属端子18の別の一例として、図5に示した第1の金属端子116および第2の金属端子118がある。図5は、図1に示した金属端子の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。図6は、図5の線VI−VIにおける断面図である。
Further, as another example of the
なお、図5および図6に示す積層セラミック電子部品110Aは、図1ないし図4に示す積層セラミック電子部品10Aと比べて、第1の金属端子116および第2の金属端子118が相違しているのみであり、積層セラミック電子部品本体12Aは共通である。従って、図1ないし図4に示した積層セラミック電子部品10Aと同一部分には、同一の符号を付し、その説明を省略する。
The laminated ceramic
図5および図6に示すように、積層セラミック電子部品110Aは、積層セラミック電子部品本体12Aと、第1の金属端子116と、第2の金属端子118とにより構成される。
積層セラミック電子部品110Aの長さ方向Zの寸法はL寸法とされる。L寸法は、特に限定はされないが、4.0mm以上12.0mm以下とする。積層セラミック電子部品110Aの高さ方向Xの寸法はT寸法とされる。T寸法は、特に限定はされないが、2.0mm以上3.7mm以下とする。積層セラミック電子部品110Aの幅方向Yの寸法はW寸法とされる。W寸法は、特に限定はされないが、1.2mm以上5.0mm以下とすることができる。
As shown in FIGS. 5 and 6, the laminated ceramic
The dimension of the laminated ceramic
第1の金属端子116は、第1の外部電極50aに接続される第1の端子接合部160と、第1の端子接合部160から積層セラミック電子部品本体12Aと実装面との間に隙間ができるように延びる第1の延長部162と、第1の延長部162に接続され、第1の延長部162から実装面と平行に延びる第1の実装部164と、を有する。このように、金属端子を介在させることで、積層セラミック電子部品本体12Aに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
第1の金属端子116は、断面の形状がL字形状に形成されている。このように、第1の金属端子116の断面の形状がL字形状に形成されると、積層セラミック電子部品110Aを実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
The
The
第2の金属端子118は、第3の外部電極50cに接続される第2の端子接合部180と、第2の端子接合部180から積層セラミック電子部品本体12Aと実装面との間に隙間ができるように延びる第2の延長部182と、第2の延長部182に接続され、第2の延長部182から実装面と平行に延びる第2の実装部184と、を有する。このように、金属端子を介在させることで、積層セラミック電子部品本体12Aに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
第2の金属端子118は、断面の形状がL字形状に形成されている。このように、第8の金属端子118の断面の形状がL字形状に形成されると、積層セラミック電子部品110Aを実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
The
The
第1の金属端子116の第1の端子接合部160は、第1の積層体20の第1の端面20eに設けられた第1の外部電極50aに接続される部分である。第1の端子接合部160は、たとえば、第1の積層体20の第1の端面20e上の第1の外部電極50aの幅と同等の大きさの矩形板状に形成され、片面が、第1の外部電極50aに接合材90によって接続されていることが好ましい。また、第1の端子接合部160の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
The first terminal
第2の金属端子118の第2の端子接合部180は、第2の積層体40の第4の端面40fに設けられた第3の外部電極50cに接続される部分である。第2の端子接合部180は、たとえば、第2の積層体40の第4の端面40f上の第3の外部電極50cの幅と同等の大きさの矩形板状に形成され、片面が、第3の外部電極50cに接合材90によって接続されていることが好ましい。また、第2の端子接合部180の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
The second
なお、第1の金属端子116の第1の端子接合部160には、第1の積層体20の両側面と対向するように延びるリブ部が設けられてもよく、第2の金属端子118の第2の端子接合部180には、第2の積層体40の両側面と対向するように延びるリブ部が設けられてもよい。これにより、たとえば、積層セラミック電子部品110Aの長さ方向Zから加重が加わった際に、第1の端子接合部160および第2の端子接合部180の変形を抑制することができる。
The first
また、第1の外部電極50aと第1の端子接合部160とを接合するために、あるいは第3の外部電極50cと第2の端子接合部180とを接合するために用いられる接合材90は、たとえば、Sn−Sb系、Sn−Ag−Cu系、Sn−Cu系、Sn−Bi系などのLF半田を用いることができる。特に、Sn−Sb系半田の場合は、Sbの含有率が5%以上15%以下程度であることが好ましい。
Further, the
第1の金属端子116の第1の延長部162は、第1の端子接合部160に接続され、実装面に対向する面となる第1の積層体20の第2の主面20bと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和することができる。
第1の延長部162は、たとえば、矩形板状を有しており、第1の端子接合部160から実装面方向に両主面と直交する高さ方向Xに延び、第1の端子接合部160と同一平面状に形成されている。また、第1の延長部162の幅方向の長さ(第1の側面20cと第2の側面20dとを結ぶ方向の長さ)は、第1の端子接合部160の幅方向の長さと同じ長さで形成されていることが好ましいが、第1の端子接合部160の幅方向の長さより短くても長くてもよい。
第1の延長部162には、切り欠きなどが設けられていてもよい。
The
The
The
第2の金属端子118の第2の延長部182は、第2の端子接合部180に接続され、実装面に対向する面となる第2の積層体40の第4の主面40bと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和することができる。
第2の延長部182は、たとえば、矩形板状を有しており、第2の端子接合部180から実装面方向に両主面と直交する高さ方向Xに延び、第2の端子接合部180と同一平面状に形成されている。また、第2の延長部182の幅方向の長さ(第3の側面40cと第4の側面40dとを結ぶ方向の長さ)は、第2の端子接合部180の幅方向の長さと同じ長さで形成されていることが好ましいが、第2の端子接合部180の幅方向の長さより短くても長くてもよい。
第2の延長部182には、切り欠きなどが設けられていてもよい。
The
The
The
第1の実装部164は、第1の延長部162に接続され、第1の延長部162から第1の積層体20の第1の端面20eと第2の端面20fとを結ぶ方向に延びる部分である。第1の金属端子116の第1の実装部164は、第1の延長部162の端部から第1の積層体20の第1の端面20eと第2の端面20fとを結ぶ長さ方向に延びて折り曲げて形成される。なお、第1の実装部164の折り曲げられる方向は、第1の積層体20および第2の積層体40とは反対側に折り曲げられていてもよい。
第1の金属端子116の第1の実装部164の第1の積層体20の第1の端面20eと第2の端面20fとを結ぶ方向の長さは、特に限定されないが、第1の積層体20の第2の主面20b(実装面側)上に形成される第1の外部電極50aの長さ方向の長さよりも長く形成されていてもよい。これによって、積層セラミック電子部品110Aを下方からカメラで画像認識して部品の位置を検出する場合、積層セラミック電子部品110Aの第1の外部電極50aを金属端子として誤認識することを防止でき、検出ミスを防止することができる。
The first mounting
The length in the direction connecting the
第2の実装部184は、第2の延長部182に接続され、第2の延長部182から第2の積層体40の第3の端面40eと第4の端面40fとを結ぶ方向に延びる部分である。第2の金属端子118の第2の実装部184は、第2の延長部182の端部から第2の積層体40の第3の端面40eと第4の端面40fとを結ぶ長さ方向に延びて折り曲げて形成される。なお、第2の実装部184の折り曲げられる方向は、第1の積層体20および第2の積層体40とは反対側に折り曲げられていてもよい。
第2の金属端子118の第2の実装部184の第2の積層体40の第3の端面40eと第4の端面40fとを結ぶ方向の長さは、特に限定されないが、第2の積層体40の第4の主面40b(実装面側)上に形成される第3の外部電極50cの長さ方向の長さよりも長く形成されていてもよい。これによって、積層セラミック電子部品110Aを下方からカメラで画像認識して部品の位置を検出する場合、積層セラミック電子部品110Aの第3の外部電極50cを金属端子として誤認識することを防止でき、検出ミスを防止することができる。
The
The length in the direction connecting the
また、図1に示した第1の金属端子16および第2の金属端子18の別の一例として、図7に示した第1の金属端子216および第2の金属端子218がある。図7は、図1に示した金属端子の別の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。図8は、図7のVIII−VIII線における断面図である。
Further, as another example of the
なお、図7および図8に示す積層セラミック電子部品210Aは、図1ないし図4に示す積層セラミック電子部品10Aと比べて、第1の金属端子216および第2の金属端子218が相違しているのみであり、積層セラミック電子部品本体12Aは共通である。従って、図1ないし図4に示した積層セラミック電子部品10Aと同一部分には、同一の符号を付し、その説明を省略する。
The laminated ceramic
図7および図8に示すように、積層セラミック電子部品210Aは、積層セラミック電子部品本体12Aと、第1の金属端子216と、第2の金属端子218とにより構成される。
積層セラミック電子部品210Aの長さ方向Zの寸法はL寸法とされる。L寸法は、特に限定はされないが、7.2mm以上18.4mm以下とする。積層セラミック電子部品210Aの高さ方向Xの寸法はT寸法とされる。T寸法は、特に限定はされないが、1.7mm以上3.4mm以下とする。積層セラミック電子部品210Aの幅方向Yの寸法はW寸法とされる。W寸法は、特に限定はされないが、1.2mm以上5.0mm以下とすることができる。
As shown in FIGS. 7 and 8, the laminated ceramic
The dimension of the laminated ceramic
第1の金属端子216は、第1の積層体20の第2の主面20b上に位置する第1の外部電極50aに接続される第1の端子接合部260と、第1の端子接合部260から第1の積層体20の第1の端面20eと第2の端面20fとを結ぶ方向に延びる第1の延長部262と、第1の延長部262に接続され、実装面に対向する面となる第1の積層体20の第2の主面20bと実装面との間に隙間を設けるように実装面方向に延びる第3の延長部263と、第3の延長部263に接続され、第3の延長部263から実装面と略平行に延びる第1の実装部264と、を有する。第3の延長部263を設けることにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果を得ることができる。
The
第2の金属端子218は、第2の積層体40の第4の主面40b上に位置する第3の外部電極50cに接続される第2の端子接合部280と、第2の端子接合部280から第2の積層体40の第3の端面40eと第4の端面40fとを結ぶ方向に延びる第2の延長部282と、第2の延長部282に接続され、実装面に対向する面となる第2の積層体40の第4の主面40bと実装面との間に隙間を設けるように実装面方向に延びる第4の延長部283と、第4の延長部283に接続され、第4の延長部283から実装面と略平行に延びる第2の実装部284と、を有する。第4の延長部283を設けることにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果を得ることができる。
The
第1の金属端子216の第1の端子接合部260は、第1の積層体20の第2の主面20b上に位置する第1の外部電極50aに接続される部分である。第1の端子接合部260は、たとえば、第1の積層体20の第1の端面20e上の第1の外部電極50aの幅と同等の大きさの矩形板状に形成され、片面が、第1の外部電極50aに接合材90によって接続されていることが好ましい。また、第1の端子接合部260の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
The first terminal
第2の金属端子218の第2の端子接合部280は、第2の積層体40の第4の主面40b上に位置する第3の外部電極50cに接続される部分である。第2の端子接合部280は、たとえば、第2の積層体40の第4の端面40f上の第3の外部電極50cの幅と同等の大きさの矩形板状に形成され、片面が、第3の外部電極50cに接合材90によって接続されていることが好ましい。また、第2の端子接合部280の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
The second
また、第1の外部電極50aと第1の端子接合部260とを接合するために、あるいは第3の外部電極50cと第2の端子接合部280とを接合するために用いられる接合材90は、たとえば、Sn−Sb系、Sn−Ag−Cu系、Sn−Cu系、Sn−Bi系などのLF半田を用いることができる。特に、Sn−Sb系半田の場合は、Sbの含有率が5%以上15%以下程度であることが好ましい。
Further, the
第1の金属端子216の第1の延長部262は、第1の端子接合部260に接続され、第1の積層体20の第1の主面20aまたは第2の主面20bと略平行となる方向に、第1の積層体20から遠ざかるように延びている。これにより、積層セラミック電子部品本体12Aに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
なお、第1の金属端子216の第1の延長部262の積層セラミック電子部品210Aの長さ方向Zに沿った長さは、特に限定されない。
また、第1の金属端子216の第1の延長部262の第1の積層体20の幅方向に沿った長さは、第1の端子接合部260と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
The
The length of the laminated ceramic
Further, the length of the
第2の金属端子218の第2の延長部282は、第2の端子接合部280に接続され、第2の積層体40の第3の主面40aまたは第4の主面40bと略平行となる方向に、第2の積層体40から遠ざかるように延びている。これにより、積層セラミック電子部品本体12Aに対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
なお、第2の金属端子218の第2の延長部282の積層セラミック電子部品210Aの長さ方向Zに沿った長さは、特に限定されない。
また、第2の金属端子218の第2の延長部282の第2の積層体40の幅方向に沿った長さは、第2の端子接合部280と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
The
The length of the laminated ceramic
Further, the length of the
第1の金属端子216の第3の延長部263は、第1の延長部262に接続され、実装面に対向する面となる第1の積層体20の第2の主面20bと実装面との間に隙間を設けるように実装面方向に延びる。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。
The
第2の金属端子218の第4の延長部283は、第2の延長部282に接続され、実装面に対向する面となる第2の積層体40の第4の主面40bと実装面との間に隙間を設けるように実装面方向に延びる。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果が得られる。
The
第1の金属端子216の第1の実装部264は、第3の延長部263に接続され、実装基板に実装されることとなる部分であり、実装面と略平行になるように延びている。なお、第1の実装部264は、必ずしも形成されなくてもよい。
The first mounting
第2の金属端子218の第2の実装部284は、第4の延長部283に接続され、一層基板に実装されることとなる部分であり、実装面と略平行になるように延びている。なお、第2の実装部284は、必ずしも形成されなくてもよい。
The
第1の金属端子16,116,216および第2の金属端子18,118,218、は、端子本体と端子本体の表面に形成されためっき膜とを有する。
The
端子本体は、Ni、Fe、Cu、Ag、Crまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、端子本体は、Ni、Fe、Crまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。具体的には、たとえば、端子本体の母材の金属をFe−42Ni合金やFe−18Cr合金とすることができる。第1の金属端子16,116,216および第2の金属端子18,118,218の厚みは、約0.05mm以上0.5mm以下であることが好ましい。
The terminal body is preferably made of Ni, Fe, Cu, Ag, Cr or an alloy containing one or more of these metals as a main component. More preferably, the terminal body is made of an alloy containing Ni, Fe, Cr or one or more of these metals as a main component. Specifically, for example, the metal of the base material of the terminal body can be an Fe-42Ni alloy or an Fe-18Cr alloy. The thickness of the
めっき膜は、例えば、下層めっき膜と上層めっき膜とを有する。
下層めっき膜は、端子本体の表面に形成されており、上層めっき膜は、下層めっき膜の表面に形成されている。なお、下層めっき膜および上層めっき膜のそれぞれは、複数のめっき層により構成されていてもよい。
The plating film has, for example, a lower layer plating film and an upper layer plating film.
The lower layer plating film is formed on the surface of the terminal body, and the upper layer plating film is formed on the surface of the lower layer plating film. Each of the lower layer plating film and the upper layer plating film may be composed of a plurality of plating layers.
なお、めっき膜は、少なくとも第1の金属端子16の第1の延長部62の周囲面、および、第2の金属端子18の第2の延長部82の周囲面においては形成されていなくてもよい。
また、めっき膜は、少なくとも第1の金属端子116の第1の延長部162および第1の実装部164の周囲面、ならびに第2の金属端子118の第2の延長部182および第2の実装部264の周囲面においては形成されていなくてもよい。
さらに、めっき膜は、少なくとも第1の金属端子216の第1の延長部262、第3の延長部263および第1の実装部264の周囲面、ならびに第2の金属端子218の第2の延長部282、第4の延長部283、および第2の実装部284の周囲面においては形成されていなくてもよい。
これにより、積層セラミック電子部品10A,110A,210Aを実装基板にはんだを用いて実装する際に、半田の第1の金属端子16,116,216および第2の金属端子18,118,218への濡れ上がりを抑制することができる。そのため、特に、積層セラミック電子部品本体12Aと第1の金属端子116,216との間(浮き部分)および積層セラミック電子部品本体12Aと第2の金属端子118,218との間(浮き部分)に、はんだが濡れ上がることを抑制することができるため、浮き部分にはんだが充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができる。従って、第1の金属端子16,116,216の第1の延長部62,162,262および第2の金属端子18,118,218の第2の延長部82,182,282が弾性変形し易くなるため、交流電圧が加わることでセラミック層に生じる機械的歪みをより吸収することができる。これにより、このとき生じる振動が、第1の外部電極50aおよび第3の外部電極50cを介して実装基板に伝達することを抑制することができる。従って、第1の金属端子16,116,216および第2の金属端子18,118,218を備えることで、より安定してアコースティックノイズ(鳴き)の発生を抑制することができる。なお、第1の金属端子16,116,216および第2の金属端子18,118,218の全周囲面において、めっき膜が形成されていなくても良い。
Even if the plating film is not formed at least on the peripheral surface of the
Further, the plating film is formed on at least the peripheral surfaces of the
Further, the plating film is formed on at least the peripheral surfaces of the
As a result, when the laminated ceramic
第1の金属端子16の第1の延長部62、および、第2の金属端子18の第2の延長部82の周囲面のめっき膜を除去する場合、第1の金属端子116の第1の延長部162および第1の実装部164の周囲面、ならびに第2の金属端子118の第2の延長部182および第2の実装部264の周囲面のめっき膜を除去する場合、第1の金属端子216の第1の延長部262、第3の延長部263および第1の実装部264の周囲面、ならびに第2の金属端子218の第2の延長部282、第4の延長部283、および第2の実装部284の周囲面のめっき膜を除去する場合、または、第1の金属端子16,116,216および第2の金属端子18,118,218の全周囲面のめっき膜を除去する場合、機械による除去(切削、研磨)方法、レーザートリミングによる除去方法、めっき剥離剤(たとえば水酸化ナトリウム)による除去方法、または、第1の金属端子16,116,216および第2の金属端子18,118,218のめっき膜形成前に、レジスト膜でめっきを形成しない部分を覆い、第1の金属端子16,116,216および第2の金属端子18,118,218にめっき膜を形成した後にレジスト膜を除去する方法が考えられる。
When removing the plating film on the peripheral surface of the
下層めっき膜は、Ni、Fe、Cu、Ag、Crまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、下層めっき膜は、Ni、Fe、Crまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。下層めっき膜の厚みは0.2μm以上5.0μm以下程度であることが好ましい。 The underlayer plating film is preferably made of Ni, Fe, Cu, Ag, Cr or an alloy containing one or more of these metals as a main component. More preferably, the underlayer plating film is made of an alloy containing Ni, Fe, Cr or one or more of these metals as a main component. The thickness of the lower plating film is preferably about 0.2 μm or more and 5.0 μm or less.
上層めっき膜は、Sn、Ag、Auまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、上層めっき膜は、SnまたはSnを主成分として含む合金からなる。上層めっき膜をSnまたはSnを主成分として含む合金により形成することにより、第1の金属端子16,116,216および第2の金属端子18,118,218と外部電極50との半田付き性を向上させることができる。上層めっき膜の厚みは、1.0μm以上5.0μm以下程度であることが好ましい。
The upper plating film is preferably made of Sn, Ag, Au or an alloy containing one or more of these metals as a main component. More preferably, the upper plating film is made of Sn or an alloy containing Sn as a main component. By forming the upper plating film with Sn or an alloy containing Sn as a main component, the solderability between the
また、端子本体および下層めっき膜のそれぞれを、高融点のNi、Fe、Crまたはこれらの金属のうちの一種以上の金属を主成分として含む合金により形成することにより、外部電極の耐熱性を向上させることができる。 Further, the heat resistance of the external electrode is improved by forming each of the terminal body and the lower layer plating film with an alloy containing high melting point Ni, Fe, Cr or one or more of these metals as a main component. Can be made to.
以上の構造からなる積層セラミック電子部品10A,110A,210Aは、第1の積層体20と第2の積層体40とを直列に接続することができるため、それぞれの積層体に印加される電圧を低くなり、積層セラミック電子部品10A,110A,210Aの高耐電圧化が可能となる。
In the laminated ceramic
また、積層セラミック電子部品10A,110A,210Aは、大容量の領域において、従来の積層セラミックコンデンサを実装基板上に複数個並べて、本発明と同じ容量を取得しようとした場合、従来の積層セラミックコンデンサを複数個並べて実装するよりも、積層セラミック電子部品10A,110A,210Aを実装基板上に1つ配置する方が、実装面積が小さくなる。そして、積層セラミック電子部品10A,110A,210Aは、特許文献1に記載の、複数のコンデンサをセラミック積層体の内部に接続した構成を有する積層セラミック電子部品と比較した場合、実装面積に対する取得静電容量が大きくなる。
Further, in the multilayer ceramic
したがって、以上の構造からなる積層セラミック電子部品10A,110A,210Aは、高耐電圧設計を確保しつつも、取得静電容量の確保および実装面積の抑制を図ることができる。
Therefore, the laminated ceramic
(第2の実施の形態)
本発明の第2の実施の形態に係る積層セラミック電子部品について説明する。図9は、本発明の第2の実施の形態に係る積層セラミック電子部品の一例を示す外観斜視図である。図10は、図9の線X−Xにおける断面図である。
第2の実施の形態に係る積層セラミック電子部品10Bは、第2の外部電極50b’の配置の状態が異なることで、積層セラミック電子部品本体12Bの構造が異なることを除き、図1に示した第1の実施の形態の積層セラミック電子部品10Aの構造と同様のものである。従って、積層セラミック電子部品10Aと同一の部分には同一の符号を付してその説明は省略する。
(Second Embodiment)
The laminated ceramic electronic component according to the second embodiment of the present invention will be described. FIG. 9 is an external perspective view showing an example of a laminated ceramic electronic component according to a second embodiment of the present invention. FIG. 10 is a cross-sectional view taken along the line XX of FIG.
The laminated ceramic
図9および図10に示すように、積層セラミック電子部品本体12Bにおける第2の外部電極50b’は、第1の積層体20の第2の端面20fと第2の積層体40の第3の端面40e上にのみ跨って配置されている。換言すると、第2の外部電極50b’は、第1の積層体20の第1の主面20aの一部、第2の主面20bの一部、第1の側面20cの一部、および第2の側面20dの一部には配置されておらず、第2の積層体40の第3の主面40aの一部、第4の主面40bの一部、第3の側面40cの一部、および第4の側面40dの一部には配置されていない。
As shown in FIGS. 9 and 10, the second external electrode 50b'in the laminated ceramic
また、図11は、図9に示した金属端子の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。図12は、図11の線XII−XIIにおける断面図である。
図11および図12に示す積層セラミック電子部品110Bは、図9に示す積層セラミック電子部品本体12Bを備え、また、図5に示す第1の金属端子116および第2の金属端子118を備える。すなわち、積層セラミック電子部品110Bは、既出の構成の組み合わせである。
Further, FIG. 11 is an external perspective view showing an example of a laminated ceramic electronic component provided with a modified example of the metal terminal shown in FIG. FIG. 12 is a cross-sectional view taken along the line XII-XII of FIG.
The laminated ceramic
さらに、図13は、図9に示した金属端子の別の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。図14は、図13の線XIV−XIV線における断面図である。
図13および図14に示す積層セラミック電子部品210Bは、図9に示す積層セラミック電子部品本体12Bを備え、また、図7に示す第1の金属端子216および第2の金属端子218を備える。すなわち、積層セラミック電子部品210Bは、既出の構成の組み合わせである。
Further, FIG. 13 is an external perspective view showing an example of a laminated ceramic electronic component provided with another modification of the metal terminal shown in FIG. FIG. 14 is a cross-sectional view taken along the line XIV-XIV of FIG.
The laminated ceramic
第2の実施の形態にかかる積層セラミックコンデンサ10B,110B,210Bによれば、積層セラミックコンデンサ10A,110A,210Aと同様の効果を奏するとともに、次の効果を奏する。
すなわち、第2の実施の形態にかかる積層セラミック電子部品10Bによれば、第1の積層体20および第2の積層体40のそれぞれの主面上、それぞれの側面上には、第2の外部電極50b’が配置されていないので、長期的な信頼性に影響する最外内層部における積層体の角部の外部電極膜厚を十分確保しつつも、第2の外部電極50b’の余分な材料コストを抑制することが可能となる。
According to the multilayer
That is, according to the laminated ceramic
また、第2の実施の形態にかかる積層セラミック電子部品10Bによれば、第1の積層体20および第2の積層体40のそれぞれの主面上、およびそれぞれの側面上には、第2の外部電極50b’が配置されていないので、温度サイクル(想定される実使用ストレス)時の積層セラミック電子部品10Bにかかる膨張−収縮力が小さくなる。そのため、第1の積層体20および第2の積層体40にクラックが生じることを抑制することが可能となる。
Further, according to the laminated ceramic
2.積層セラミック電子部品の製造方法
次に、以上の構成からなる積層セラミック電子部品10Aの製造方法の一実施の形態について説明する。
2. 2. Method for Manufacturing Laminated Ceramic Electronic Components Next, an embodiment of a method for manufacturing a laminated ceramic
まず、積層セラミック電子部品本体12Aの製造方法について説明する。
誘電体グリーンシートおよび内部電極を形成するための内部電極用導電性ペーストが準備される。なお、誘電体グリーンシートおよび内部電極用導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
First, a method of manufacturing the laminated ceramic electronic component
A dielectric green sheet and a conductive paste for the internal electrode for forming the internal electrode are prepared. The dielectric green sheet and the conductive paste for the internal electrode include a binder and a solvent, but known organic binders and organic solvents can be used.
そして、誘電体グリーンシート上に、例えば、スクリーン印刷法やグラビア印刷法により、所定のパターンで内部電極用導電性ペーストが印刷され、内部電極パターンが形成される。 Then, the conductive paste for the internal electrode is printed on the dielectric green sheet in a predetermined pattern by, for example, a screen printing method or a gravure printing method, and the internal electrode pattern is formed.
次に、内部電極パターンが印刷されていない外層用誘電体グリーンシートが所定枚数積層され、その上に、内部電極パターンが印刷された誘電体グリーンシートが順次積層され、その上に、外層用誘電体グリーンシートが所定枚数積層され、積層体シートが作製される。 Next, a predetermined number of dielectric green sheets for the outer layer on which the internal electrode pattern is not printed are laminated, and a dielectric green sheet on which the internal electrode pattern is printed is sequentially laminated on the dielectric green sheets for the outer layer. A predetermined number of body green sheets are laminated to prepare a laminated body sheet.
続いて、この積層体シートは、静水圧プレスなどの手段により積層方向にプレスされて、積層体ブロックを作製する。 Subsequently, this laminated body sheet is pressed in the laminating direction by means such as a hydrostatic pressure press to produce a laminated body block.
その後、積層体ブロックが所定の形状寸法に切断され、生の積層体チップが切り出される。このとき、バレル研磨などにより生の積層体の角部や稜部に丸みをつけてもよい。続いて、切り出された生の積層体チップが焼成され、積層体が作製される。なお、生の積層体チップの焼成温度は、誘電体や内部電極用導電性ペーストの材料に依存するが、900℃以上1400℃以下であることが好ましい。 After that, the laminate block is cut into a predetermined shape and size, and the raw laminate chips are cut out. At this time, the corners and ridges of the raw laminate may be rounded by barrel polishing or the like. Subsequently, the cut out raw laminate chips are fired to produce a laminate. The firing temperature of the raw laminated chips depends on the material of the dielectric and the conductive paste for the internal electrode, but is preferably 900 ° C. or higher and 1400 ° C. or lower.
続いて、作製された積層体から、第1の積層体と第2の積層体とが準備される。 Subsequently, the first laminated body and the second laminated body are prepared from the produced laminated body.
次に、第1の外部電極、第2の外部電極および第3の外部電極の下地電極層を形成するために、第1の積層体および第2の積層体の両端面に外部電極用導電性ペーストが塗布されて、それら積層体を直列方向に接続(当接)する。その後、乾燥、焼き付け処理を行い、第1の外部電極、第2の外部電極および第3の外部電極の下地電極層が形成される。このとき、焼き付け温度は、700℃以上900℃以下であることが好ましい。さらに、必要に応じて、下地電極層の表面に1層以上のめっきが施される。 Next, in order to form the base electrode layers of the first external electrode, the second external electrode, and the third external electrode, the conductivity for the external electrode is formed on both end faces of the first laminate and the second laminate. The paste is applied and the laminates are connected (contacted) in series. After that, a drying and baking process is performed to form a base electrode layer of the first external electrode, the second external electrode, and the third external electrode. At this time, the baking temperature is preferably 700 ° C. or higher and 900 ° C. or lower. Further, if necessary, one or more layers of plating are applied to the surface of the base electrode layer.
その後、各下地電極層の表面に、めっき層が形成され、外部電極が形成される。図1に示す積層セラミック電子部品本体12Aは、下地電極層上にめっき層として、Niめっき層およびSnめっき層が形成される。Niめっき層およびSnめっき層は、たとえば、バレルめっき法により、順次形成される。
After that, a plating layer is formed on the surface of each base electrode layer, and an external electrode is formed. In the laminated ceramic electronic component
このようにして、積層セラミック電子部品本体12Aが製造される。
In this way, the laminated ceramic
次に、積層セラミック電子部品本体12Aに第1の金属端子16および第2の金属端子18を取り付ける方法について説明する。
Next, a method of attaching the
まず、積層セラミック電子部品本体12Aが準備される。
続いて、図1に示す第1の金属端子16および第2の金属端子18が準備される。
First, the laminated ceramic
Subsequently, the
そして、積層セラミック電子部品本体12Aの第1の積層体20における第2の主面20b側の第1の外部電極50aに、接合材90である半田を塗布し、第2の積層体40の第4の主面40b側の第3の外部電極50cに、接合材90である半田を塗布する。
Then, the solder as the
その後、第1の積層体20における第2の主面20b側の第1の外部電極50aに第1の金属端子16を当接させ、第2の積層体40の第4の主面40b側の第3の外部電極50cに第2の金属端子18を当接させ、この状態でリフローを行うことで、第1の外部電極50aと第1の金属端子16とが接合され、第3の外部電極50cと第2の金属端子18とが接合される。
After that, the
以上の方法により、積層セラミック電子部品10Aが製造される。
The laminated ceramic
上述の方法により製造された積層セラミック電子部品10Aでは、積層セラミック電子部品本外12Aが、第2の外部電極50bを第1の積層体20の第2の端面20f上および第2の積層体40の第3の端面40e上に跨って配置しているため、直列接続構造を得ることが可能となり、積層セラミック電子部品10Aに印加される電圧を低くすることが可能となることから、高耐電圧化を図ることができる。また、大容量の領域において、通常の積層セラミックコンデンサを複数個並べて、本発明の積層セラミック電子部品10Aの方が実装面積を小さくすることができ、実装面積に対する取得面積を大きくすることが可能となる。これにより、耐電圧設計を確保しつつ、容量の取得および実装面積の抑制の両立を図ることができる。
In the laminated ceramic
なお、第2の実施の形態の積層セラミック電子部品本体12Bにおける第2の外部電極50b’の形成は、以下の方法により行われる。
The formation of the second external electrode 50b'in the laminated ceramic electronic component
すなわち、第2の外部電極50b’の形成方法としては、第1の積層体20および第2の積層体40の、第2の外部電極50b’を形成する部分の表裏側面にマスキングをし、端面にガラス成分と金属とを含む導電性ペーストを塗布し、それらを直列方向に接続し、乾燥する。乾燥後、マスキングを外し、焼き付け処理を行い、下地電極層が形成される。この時の焼き付け処理の温度は、700℃以上900℃以下であることが好ましい。必要に応じて、焼き付け層の表面にはめっきが施される。
That is, as a method of forming the second
また、第2の外部電極50b’の別の形成方法としては、第1の積層体20および第2の積層体40を直列方向に整列し、所定の間隔に保持する。第1の積層体20および第2の積層体40の間にガラス成分と金属とを含む導電性ペーストを注入し、乾燥後、焼き付け処理を行い、下地電極層が形成される。この時の焼き付け処理の温度は、700℃以上900℃以下であることが好ましい。必要に応じて、焼き付け層の表面にはめっきが施される。
Further, as another method for forming the second
以上の方法により、積層セラミック電子部品10Bが製造される。
The laminated ceramic
なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。また、電子部品本体のセラミック層の厚み、層数、対向電極面積および外形寸法は、これに限定されるものではない。 The present invention is not limited to the above-described embodiment, and is variously modified within the scope of the gist thereof. Further, the thickness, the number of layers, the area of the counter electrode, and the external dimensions of the ceramic layer of the electronic component body are not limited to these.
10A,10B,110A,110B,210A,210B 積層セラミック電子部品
12A,12B 積層セラミック電子部品本体
16,116,216 第1の金属端子
18,118,218 第2の金属端子
20 第1の積層体
20a 第1の積層体の第1の主面
20b 第1の積層体の第2の主面
20c 第1の積層体の第1の側面
20d 第1の積層体の第2の側面
20e 第1の積層体の第1の端面
20f 第1の積層体の第2の端面
22,42 セラミック層
23a,43a 外層部
23b,43b 内層部
24,44 内部電極
24a 第1の内部電極
24b 第2の内部電極
26a 第1の引出電極部
26b 第2の引出電極部
28a,48a 対向電極部
28b,48b 側部(Wギャップ)
28c,48c 端部(Lギャップ)
40 第2の積層体
40a 第2の積層体の第3の主面
40b 第2の積層体の第4の主面
40c 第2の積層体の第3の側面
40d 第2の積層体の第4の側面
40e 第2の積層体の第3の端面
40f 第2の積層体の第4の端面
44a 第3の内部電極
44b 第4の内部電極
46a 第3の引出電極部
46b 第4の引出電極部
50 外部電極
50a 第1の外部電極
50b,50b’ 第2の外部電極
50c 第3の外部電極
52a 第1の下地電極層
52b 第2の下地電極層
52c 第3の下地電極層
54a 第1のめっき層
54b 第2のめっき層
54c 第3のめっき層
60 第1の端子接合部
62 第1の延長部
80 第2の端子接合部
82 第2の延長部
90 接合材
160 第1の端子接合部
162 第1の延長部
164 第1の実装部
180 第2の端子接合部
182 第2の延長部
184 第2の実装部
260 第1の端子接合部
262 第1の延長部
263 第3の延長部
264 第1の実装部
280 第2の端子接合部
282 第2の延長部
283 第4の延長部
284 第2の実装部
X 積層セラミック電子部品の高さ方向
Y 積層セラミック電子部品の幅方向
Z 積層セラミック電子部品の長さ方向
10A, 10B, 110A, 110B, 210A, 210B Laminated ceramic
28c, 48c end (L gap)
40 Second
Claims (3)
前記第1の積層体と対向するように設けられ、積層された複数のセラミック層と積層された複数の内部電極とを含み、積層方向に相対する第3の主面および第4の主面と、積層方向に直交する幅方向に相対する第3の側面および第4の側面と、積層方向および幅方向に直交する長さ方向に相対する第3の端面および第4の端面と、を有する第2の積層体と、
前記第1の積層体の少なくとも第1の端面上に配置される第1の外部電極と、前記第1の積層体の前記第2の端面上および前記第2の積層体の前記第3の端面上に跨って配置される第2の外部電極と、前記第2の積層体の少なくとも前記第4の端面上に配置される第3の外部電極と、を含む、積層セラミック電子部品本体を備え、
前記第1の積層体と前記第2の積層体は、前記第1の積層体の前記第2の端面と前記第2の積層体の前記第3の端面とが対向するように配置されており、
前記第1の外部電極に接続される第1の金属端子と、前記第3の外部電極に接続される第2の金属端子と、を備える、積層セラミック電子部品。 A first main surface having a plurality of laminated ceramic layers and a plurality of laminated internal electrodes, and a first main surface and a second main surface facing the stacking direction and a first surface facing the width direction orthogonal to the stacking direction. A first laminate having a side surface and a second side surface, and a first end face and a second end face facing each other in the length direction orthogonal to the stacking direction and the width direction.
A third main surface and a fourth main surface which are provided so as to face the first laminated body, include a plurality of laminated ceramic layers, and a plurality of laminated internal electrodes, and face each other in the stacking direction. A third having a third side surface and a fourth side surface opposite to each other in the width direction orthogonal to the stacking direction, and a third end surface and a fourth end surface facing each other in the length direction orthogonal to the stacking direction and the width direction. 2 laminates and
A first external electrode arranged on at least the first end surface of the first laminate, and the third end surface of the first laminate on the second end surface and of the second laminate. A laminated ceramic electronic component body comprising a second external electrode arranged over the top and a third external electrode arranged on at least the fourth end face of the second laminate.
The first laminated body and the second laminated body are arranged so that the second end face of the first laminated body and the third end face of the second laminated body face each other. ,
A laminated ceramic electronic component comprising a first metal terminal connected to the first external electrode and a second metal terminal connected to the third external electrode.
前記第3の外部電極は、前記第2の積層体の実装面側に位置することになる前記第4の主面上に配置されており、
前記第1の金属端子は、前記第2の主面上に位置する前記第1の外部電極に接続される第1の端子接合部と、前記第1の端子接合部から前記第1の積層体または前記第2の積層体の前記第1の端面および前記第2の端面を結ぶ方向に延びる第1の延長部を有し、
前記第2の金属端子は、前記第4の主面上に位置する前記第3の外部電極に接続される第2の端子接合部と、前記第2の端子接合部から前記第1の積層体の前記第1の端面および前記第2の端面を結ぶ方向または前記第2の積層体の前記第3の端面および前記第4の端面を結ぶ方向に延びる第2の延長部を有する、請求項1に記載の積層セラミック電子部品。 The first external electrode is arranged on the second main surface that will be located on the mounting surface side of the first laminate.
The third external electrode is arranged on the fourth main surface that will be located on the mounting surface side of the second laminate.
The first metal terminal includes a first terminal joint portion connected to the first external electrode located on the second main surface, and the first laminated body from the first terminal joint portion. Alternatively, it has a first extension portion extending in a direction connecting the first end face and the second end face of the second laminate.
The second metal terminal includes a second terminal joint portion connected to the third external electrode located on the fourth main surface, and the first laminated body from the second terminal joint portion. 1. A second extension portion extending in a direction connecting the first end face and the second end face of the above or in a direction connecting the third end face and the fourth end face of the second laminate. Multilayer ceramic electronic components described in.
前記第2の金属端子は、前記第3の外部電極に接続される第2の端子接合部と、前記第2の端子接合部から前記積層セラミック電子部品本体と実装面との間に隙間ができるように延びる第2の延長部と、前記第2の延長部に接続され、前記第2の延長部から実装面と平行に延びる第2の実装部と、を有する、請求項1に記載の積層セラミック電子部品。 The first metal terminal has a gap between the first terminal joint portion connected to the first external electrode and the laminated ceramic electronic component main body and the mounting surface from the first terminal joint portion. It has a first extension portion extending in such a manner, and a first mounting portion connected to the first extension portion and extending from the first extension portion in parallel with the mounting surface.
The second metal terminal has a gap between the second terminal joint portion connected to the third external electrode and the laminated ceramic electronic component main body and the mounting surface from the second terminal joint portion. The laminate according to claim 1, further comprising a second extension portion extending as described above, and a second mounting portion connected to the second extension portion and extending parallel to the mounting surface from the second extension portion. Ceramic electronic components.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019056803A JP2020161548A (en) | 2019-03-25 | 2019-03-25 | Multilayer ceramic electronic component |
Applications Claiming Priority (1)
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JP2019056803A JP2020161548A (en) | 2019-03-25 | 2019-03-25 | Multilayer ceramic electronic component |
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JP2020161548A true JP2020161548A (en) | 2020-10-01 |
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ID=72643645
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JP2019056803A Pending JP2020161548A (en) | 2019-03-25 | 2019-03-25 | Multilayer ceramic electronic component |
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Country | Link |
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JP (1) | JP2020161548A (en) |
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2019
- 2019-03-25 JP JP2019056803A patent/JP2020161548A/en active Pending
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