JP2020150104A - Microwave integrated circuit - Google Patents
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Abstract
Description
本発明は、マイクロ波集積回路に関するものである。 The present invention relates to microwave integrated circuits.
従来から、マイクロ波デバイスを集積するマイクロ波集積回路が用いられている。マイクロ波集積回路としては、トランジスタ等の回路素子が形成された半導体基板上に、絶縁層及び配線層が積層された多層化MMIC(Monolithic Microwave Integrated Circuit)が知られている(例えば、下記特許文献1〜3参照)。このような多層化MMICの構造によれば、回路の専有面積の削減が実現できる。 Conventionally, microwave integrated circuits that integrate microwave devices have been used. As a microwave integrated circuit, a multilayer MMIC (Monolithic Microwave Integrated Circuit) in which an insulating layer and a wiring layer are laminated on a semiconductor substrate on which a circuit element such as a transistor is formed is known (for example, the following patent documents). See 1-3). According to such a multi-layered MMIC structure, it is possible to reduce the occupied area of the circuit.
近年、上述した従来の多層化MMICの構造を有するマイクロ波集積回路においては、回路サイズの小型化が要請されている。しかしながら、回路サイズが縮小された従来のマイクロ波集積回路においては、各回路ユニット間のアイソレーションが不十分で、出力信号における発振が生じる場合があった。 In recent years, in the microwave integrated circuit having the structure of the conventional multilayer MMIC described above, there is a demand for miniaturization of the circuit size. However, in a conventional microwave integrated circuit in which the circuit size is reduced, the isolation between each circuit unit is insufficient, and oscillation may occur in the output signal.
そこで、本発明は、かかる課題に鑑みてなされたものであり、出力信号における発振を効果的に低減することが可能なマイクロ波集積回路を提供することを目的とする。 Therefore, the present invention has been made in view of such a problem, and an object of the present invention is to provide a microwave integrated circuit capable of effectively reducing oscillation in an output signal.
上記課題を解決するために、本発明の一側面に係るマイクロ波集積回路は、半導体基板と、半導体基板中に形成された複数の増幅ユニットと、半導体基板上に形成された複数の配線層のうち、最上層の配線層及び最下層の配線層を除く一つの配線層に形成され、複数の増幅ユニットに電源を供給する電源線と、一つの配線層において当該電源線を挟んで形成された複数の導電領域と、一つの配線層の直上および直下の二つの配線層において当該電源線を挟む領域に形成された別の導電領域と、を接続する複数のビアと、を有し、複数のビアのそれぞれは、最上層の配線層および最下層の配線層の少なくともいずれか一方に複数の別のビアにより接続されているビア構造を形成する。 In order to solve the above problems, the microwave integrated circuit according to one aspect of the present invention comprises a semiconductor substrate, a plurality of amplification units formed in the semiconductor substrate, and a plurality of wiring layers formed on the semiconductor substrate. Of these, a power supply line formed in one wiring layer excluding the uppermost wiring layer and the lowermost wiring layer to supply power to a plurality of amplification units, and the power supply line sandwiched between the power supply lines in one wiring layer. It has a plurality of vias connecting a plurality of conductive regions and another conductive region formed in a region sandwiching the power supply line in two wiring layers directly above and below one wiring layer, and a plurality of vias. Each of the vias forms a via structure connected by a plurality of different vias to at least one of the uppermost wiring layer and the lowest wiring layer.
本発明によれば、出力信号における発振を効果的に低減することができる。 According to the present invention, oscillation in the output signal can be effectively reduced.
以下、本発明の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。
[マイクロ波集積回路の構成]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the description of the drawings, the same elements are designated by the same reference numerals, and duplicate description will be omitted.
[Microwave integrated circuit configuration]
図1は、実施形態に係るマイクロ波集積回路1の平面図、図2は、マイクロ波集積回路の断面図である。図1及び図2に示すマイクロ波集積回路1は、マイクロ波信号を増幅して出力する集積回路であり、フェイスダウンでフリップチップ実装が可能なMMICであるWLCSP(Wafer Level Chip Size Package)チップである。マイクロ波集積回路1は、FET(Field Effect Transistor)等を含む回路ユニットが内部に形成されたGaAs基板である半導体基板3と、半導体基板3上に積層された多層配線層5と、多層配線層5の半導体基板3に対して反対側の表面7上に形成されたハンダボール9とを含んで構成される。この半導体基板3及び多層配線層5は、平面視において、例えばサイズが2.3mm×1.66mmの矩形状の平面形状を有する。
FIG. 1 is a plan view of the microwave integrated
半導体基板3の多層配線層5側の表面には、半導体基板3の内部に形成されたFET11、抵抗素子13等の各回路素子の端子として機能する導電膜15が形成され、半導体基板3の裏面には保護膜16が形成され、多層配線層5は、導電膜15が形成された半導体基板3の表面に積層される。多層配線層5は、第1絶縁層17a、第2絶縁層17b、第3絶縁層17c、第4絶縁層17d、及び第5絶縁層17eの5層構造をなしており、第1絶縁層17aの第2絶縁層17b側の面上に第1層配線19aが形成され、第2絶縁層17bの第3絶縁層17c側の面上に第2層配線19bが形成され、第3絶縁層17cの第4絶縁層17d側の面上に第3層配線19cが形成され、第4絶縁層17dの第5絶縁層17e側の面上に第4層配線19dが形成されている。
On the surface of the
第1絶縁層17aは、FET11の各電極に対応する導電膜15及びそれらの導電膜15間がSiN膜(SiNパシベーション膜)で覆われた半導体基板3の表面上に、ポリイミド膜及びSiN膜からなる2層で形成される。例えば、第1絶縁層17aは、ポリイミド膜の厚さが1.4μm、SiN膜の厚さが0.1μmで形成される。この第1絶縁層17aの表面に、金属シード層上に金メッキが施されることによって第1層配線19aが形成される。例えば、第1層配線19aは、金属シード層の厚さが0.515μm、金メッキの厚さが1μmで形成される。
The first
第2〜第4絶縁層17b〜17dは、それぞれ、第1〜第3絶縁層17a〜17c上に、SiN膜およびポリイミド膜からなる2層で形成される。例えば、第2絶縁層17bは、2層の厚さが、0.33μm、2.0μmで形成され、第3絶縁層17bは、2層の厚さが、0.3μm、2.0μmで形成され、第4絶縁層17cは、2層の厚さが、0.2μm、2.0μmで形成される。それぞれの第2〜第4絶縁層17b〜17dの表面に、金属シード層上に金メッキが施されることによって第2〜第4層配線19b〜19dが形成される。例えば、第2層配線19b、及び第3層配線19cは、金属シード層の厚さが0.205μm、金メッキの厚さが1μmで形成され、第4層配線19dは、金属シード層の厚さが0.205μm、金メッキの厚さが2μmで形成される。
The second to fourth
第5絶縁層17eは、第4絶縁層17dに、SiN膜、及びポリイミド膜からなる2層で形成される。例えば、第5絶縁層17eは、2層の厚さが、0.2μm、2.5μmで形成される。この第5絶縁層17eの表面には、半導体基板3の内部の回路ユニットあるいは第1〜第4層配線19dと電気的に接続された球状の導電体である複数のハンダボール9が、2次元的に配置されて形成されている。これらのハンダボール9が、マイクロ波集積回路1が実装基板にフリップチップ実装された際に、実装基板上の配線に電気的に接続される。
The fifth
上記構成の多層配線層5においては、ハンダボール9、導電膜15、及び第1〜第4層配線19a〜19dが、第1〜第5絶縁層17a〜17eのうちの1層以上を貫通するビア21によって、互いに電気的に接続される。また、多層配線層5内、例えば、第2絶縁層17b内には、キャパシタ23等の受動素子が、第1層配線19a及び第2層配線19b等のいずれかの2層の配線に接続された状態で形成されている。
In the
図3は、マイクロ波集積回路1内における全体の回路構成を示すブロック図である。図3に示すように、マイクロ波集積回路1は、入力端子(信号入力端子)PINから入力された第1の周波数(例えば、周波数38GHz)のRF信号(高周波信号)を増幅する初段増幅器である低雑音アンプ(LNA:Low Noise Amplifier)31と、低雑音アンプ31によって増幅された後に2分岐された一方の第1の周波数のRF信号を増幅する主系列増幅段と、低雑音アンプ31によって増幅された後に2分岐された他方の第1の周波数のRF信号を逓倍して、第1の周波数の2倍の周波数の逓倍波(例えば、周波数77GHzのRF信号)を生成する分岐段と、分岐段から出力された逓倍波を増幅して出力する副系列増幅段とが、半導体基板3上に集積されて構成される。
FIG. 3 is a block diagram showing the entire circuit configuration in the microwave integrated
主系列増幅段は、ドライバーアンプ(Driver Amplifier)33とパワーアンプ(Power Amplifier)35とが直列的に接続された2段の増幅回路の構成を有しており、出力端子(信号出力端子)POUT1から所定の信号強度(例えば、50mW)に増幅した第1の周波数のRF信号を出力する。分岐段は、2段の増幅回路である低雑音アンプ37及び低雑音アンプ41の間に逓倍器39が挟まれた構成を有し、第2の周波数のRF信号を増幅して出力する。副系列増幅段は、ドライバーアンプ43とパワーアンプ45とが直列的に接続された2段の増幅回路の構成を有しており、分岐段の後段に接続されている。この分岐段においては、低雑音アンプ37によって低雑音アンプ31から分岐されたRF信号が増幅され、逓倍器39によってそのRF信号の周波数が逓倍されて第2の周波数の逓倍波(例えば、周波数77GHzのRF信号)が生成された後に、再度逓倍波が低雑音アンプ41によって増幅される。さらに、分岐段によって生成された逓倍波は、副系列増幅段のドライバーアンプ43及びパワーアンプ45によって順次増幅され、所定の信号強度(例えば30mW)の逓倍波として出力端子POUT2から出力される。
The main series amplifier stage has a configuration of a two-stage amplifier circuit in which a driver amplifier (Driver Amplifier) 33 and a power amplifier (Power Amplifier) 35 are connected in series, and an output terminal (signal output terminal) P. The RF signal of the first frequency amplified to a predetermined signal strength (for example, 50 mW) is output from OUT1 . The branch stage has a configuration in which a
上記回路構成のうち、低雑音アンプ31、分岐段に含まれる低雑音アンプ37,41、主系列増幅段に含まれるドライバーアンプ33及びパワーアンプ35、副系列増幅段に含まれるドライバーアンプ43及びパワーアンプ45を含む増幅ユニットは、それぞれ、後述するように、2段のFETを含むカレントリユース(Current Reuse)型の増幅器の構成を採る。一方、逓倍器39は、非線形素子である1段のFET(電界効果トランジスタ)によって構成され、バイアスが深くあるいは浅く設定されることにより、入出力特性の非線形性によってドレインから高調波成分を含む出力信号を出力する非線形動作をさせることで容易に高調波を生成できる。そして、逓倍器39は、帯域(遮断周波数)の制限が設けられることにより、ドレイン出力から所定の逓倍波(例えば、2倍波)のみを出力する。
Among the above circuit configurations, the
図4には、マイクロ波集積回路1内における表面側から見た各回路ユニットの配置及び各回路ユニットに与えられるバイアス及び各回路ユニット間で入出力されるRF信号の経路を示している。ここでは、バイアスの経路を実線で示し、RF信号(逓倍波を含む)の経路を点線で示し、バイアスの経路は第3層配線19cによって形成され、RF信号の経路は第1層配線19aおよび第2層配線19bによって形成される。
FIG. 4 shows the arrangement of each circuit unit seen from the surface side in the microwave integrated
マイクロ波集積回路1の多層配線層5の一辺5a側には、入力端子PINの役割を有するハンダボール9aが設けられ、入出力間のカップリングによる出力の発振を防ぐために、副系列増幅段の出力端子POUT2の役割を有するハンダボール9bは、多層配線層5の一辺5aの反対側の一辺5b側に設けられる。また、主系列増幅段の出力端子POUT1の役割を有するハンダボール9cは、入出力間のカップリング及び副系列増幅段との間のカップリングによる出力の発振を防ぐために、多層配線層5の一辺5a,5bに隣接する一辺5c側に設けられる。
One
上記のハンダボール9a,9b,9cの配置に対応して、各回路ユニットの配置は、次のように設定されている。低雑音アンプ31は、ハンダボール9aの位置に対応して一辺5aの中央寄りに配置され、分岐段及び副系列増幅段を構成する逓倍器39、低雑音アンプ41、ドライバーアンプ43、及びパワーアンプ45は、一辺5aと一辺5bとの間で、一辺5cの反対側の辺5d寄りに並んで配置される。一方、主系列増幅段を構成するドライバーアンプ33及びパワーアンプ35に関しては、配置スペースを確保するために、ドライバーアンプ33が表面の中央から一辺5b寄りに配置され、パワーアンプ35がハンダボール9cに近い一辺5c側に配置される。上記のような配置に対応して、第1層配線19aにおけるドライバーアンプ33の出力とパワーアンプ35の入力との間には、RF信号の経路として、一辺5cに沿ったRF信号伝送用の配線W1が設けられる。
Corresponding to the arrangement of the
さらに、マイクロ波集積回路1の多層配線層5には、各回路ユニットにバイアス(電源)を供給するための経路(電源線)及びハンダボール9も形成されている。すなわち、多層配線層5の表面の一辺5a側に、低雑音アンプ31及び主系列増幅段の初段のドライバーアンプ33を駆動する共通のバイアス(第1の電源電圧)VDD1を供給するためのハンダボール9dと、主系列増幅段の終段のパワーアンプ35を駆動するバイアス(第4の電源電圧)VDD4を供給するためのハンダボール9eとが設けられる。第3層配線19cには、ハンダボール9eとパワーアンプ35とを電気的に接続する配線W2が形成され、ハンダボール9dと低雑音アンプ31及びドライバーアンプ33とを電気的に接続する配線W3が形成される。この配線W3は、ドライバーアンプ33とパワーアンプ35との間のRF信号の経路W1に対して多層配線層5の表面の中央側に隣接して形成される。すなわち、この配線W3は、入力端子PINであるハンダボール9aの位置と出力端子POUT1であるハンダボール9cの位置との間、かつ、低雑音アンプ31の位置と配線W1の位置との間に形成されている。加えて、多層配線層5の表面の一辺5b側に、分岐段に含まれる低雑音アンプ37、逓倍器39、及び低雑音アンプ41を駆動する共通のバイアス(第2の電源電圧)VDD2を供給するためのハンダボール9fと、副系列増幅段のドライバーアンプ43及びパワーアンプ45を駆動する共通のバイアス(第3の電源電圧)VDD3を供給するためのハンダボール9g,9hが設けられる。これらのハンダボール9f、9g、9hのそれぞれと各回路ユニットとを電気的に接続する配線も第3層配線19cに設けられる。
Further, a path (power supply line) and a
次に、図5を参照して、低雑音アンプ31,37,41、ドライバーアンプ33,43、及びパワーアンプ35,45を含む各増幅ユニットの回路構成について説明する。各回路ユニットは、電源と接地との間に直流的に直列に接続され、かつRF信号の入力とRF信号の出力との間で交流的に直列に接続された2段のFETを含む、カレントリユース型の増幅器を構成する。
Next, with reference to FIG. 5, the circuit configuration of each amplification unit including the
すなわち、各増幅ユニットは、FETT1,T2、伝送線路L1〜L4、キャパシタC1〜C4、及び抵抗素子R1によって構成されている。FETT1は、そのゲートG1がキャパシタC3を介して入力端子Inに交流的に接続され、そのソースS1は接地されている。この入力端子Inは、RF信号の入力用の端子である。加えて、FETT1のゲートG1は、伝送線路L1を介してゲートバイアス印加用の電源端子VGGに電気的に接続され、電源端子VGGはキャパシタC1を介して交流的に接地されている。また、FETT2は、そのゲートG2が伝送線路L2,L3を介してFETT1のドレインD1に電気的に接続され、そのソースS2はキャパシタC2を介して、交流的に接地されている。さらに、FETT2のソースS2は、伝送線路L4及び抵抗素子R1を介して、伝送線路L2と伝送線路L3との間の接続点N1に電気的に接続されている。加えて、FETT2のドレインD2は、キャパシタC4を介してRF信号出力用の出力端子Outに交流的に接続されるとともに、バイアス印加用の電源端子VDDに接続されている。キャパシタC3,C4は、直流成分遮断用のカップリングキャパシタである。 That is, each amplification unit is composed of FETs T1 and T2, transmission lines L1 to L4, capacitors C1 to C4, and a resistance element R1. The gate G1 of the FET T1 is AC-connected to the input terminal In via the capacitor C3, and the source S1 is grounded. This input terminal In is a terminal for inputting an RF signal. In addition, the gate G1 of the FET T1 is electrically connected to the power supply terminal VGG for applying the gate bias via the transmission line L1, and the power supply terminal VGG is AC grounded via the capacitor C1. Further, the gate G2 of the FET T2 is electrically connected to the drain D1 of the FET T1 via the transmission lines L2 and L3, and the source S2 thereof is AC grounded via the capacitor C2. Further, the source S2 of the FET T2 is electrically connected to the connection point N1 between the transmission line L2 and the transmission line L3 via the transmission line L4 and the resistance element R1. In addition, the drain D2 of the FET T2 is AC-connected to the output terminal Out for RF signal output via the capacitor C4, and is also connected to the power supply terminal VDD for applying bias. Capacitors C3 and C4 are coupling capacitors for blocking DC components.
このような構成の増幅ユニットにおいては、電源端子VDDからFETT2に流れ込んだバイアス電流は、ソースS2から流れ出し、抵抗素子R1及び伝送線路L4を通過してFETT1のドレインD1に流れ込み、FETT1のソースS1からグラウンドに排出される。このように、電源端子VDDと接地の間でFETT2とFETT2とが直流的に直列に接続されることにより、FETT2に供給したバイアス電流がFETT1でも再利用される構成が実現できる。 In the amplification unit having such a configuration, the bias current flowing from the power supply terminal VDD into the FETT2 flows out from the source S2, passes through the resistance element R1 and the transmission line L4, flows into the drain D1 of the FETT1, and flows from the source S1 of the FETT1. It is discharged to the ground. In this way, by connecting the FETT2 and the FETT2 in series in a direct current manner between the power supply terminal VDD and the ground, it is possible to realize a configuration in which the bias current supplied to the FETT2 is reused in the FETT1 as well.
また、抵抗素子R1は、FETT2を自己バイアスで動作させる役割を有する。すなわち、抵抗素子R1にバイアス電流が流れることにより電圧降下が生じ、その電圧降下がFETT2のゲートバイアスを与える結果となる。 Further, the resistance element R1 has a role of operating the FET T2 with self-bias. That is, a voltage drop occurs due to the bias current flowing through the resistance element R1, and the voltage drop results in giving the gate bias of the FET T2.
また、伝送線路L4は、増幅ユニットの対象とするRF信号(逓倍波も含む)の波長λに対応するλ/4の長さを有している。これにより、伝送線路L2,L3を伝搬するRF信号に対して、バイアスの経路が影響を与えることを防止できる。すなわち、伝送線路L4の一端側はキャパシタC2によって交流的に接地されているので、接続点N1から見て伝送線路L4は実質的に交流的にオープンにされることとなる。その結果、伝送線路L4の経路は、伝送線路L2,L3を伝搬するRF信号に対して影響を与えない。 Further, the transmission line L4 has a length of λ / 4 corresponding to the wavelength λ of the RF signal (including the multiplied wave) targeted by the amplification unit. As a result, it is possible to prevent the bias path from affecting the RF signals propagating on the transmission lines L2 and L3. That is, since one end side of the transmission line L4 is AC-grounded by the capacitor C2, the transmission line L4 is substantially AC-opened when viewed from the connection point N1. As a result, the path of the transmission line L4 does not affect the RF signal propagating through the transmission lines L2 and L3.
さらに、FETT2のゲートG1には、電源端子VGGから直接ゲートバイアス(固定バイアス)が与えられる。電源端子VGGとゲートG1との間の伝送線路L1もλ/4の長さに設定され、その一端が交流的に接地されているので、伝送線路L1の経路は、入力端子InからゲートG1に伝搬するRF信号に対しても実質的に影響を与えない。このように、入力端子Inと出力端子Outとの間でFETT1とFETT2とが交流的に直列に接続されることにより、RF信号を効率的に増幅して出力することができる。 Further, a gate bias (fixed bias) is directly applied to the gate G1 of the FET T2 from the power supply terminal VGG. Since the transmission line L1 between the power supply terminal VGG and the gate G1 is also set to the length of λ / 4 and one end thereof is AC grounded, the path of the transmission line L1 is from the input terminal In to the gate G1. It also has virtually no effect on the propagating RF signal. In this way, the FET T1 and the FET T2 are connected in series in an alternating current manner between the input terminal In and the output terminal Out, so that the RF signal can be efficiently amplified and output.
なお、上記構成の増幅ユニットは、FETT1が固定バイアス、FETT2が自己バイアスで動作する構成を有しているが、FETT1のソースS1を抵抗素子R1と同じ抵抗値を有する抵抗素子とキャパシタとの並列回路で接地し、ゲートG1を有意な抵抗値を有する抵抗素子、あるいはλ/4の長さの伝送線路で直接接地することで、FETT1も自己バイアスで動作させてもよい。このとき、2つのFETT1,T2を同一のサイズ(同一のゲート幅)に設定することで、2つのFETの動作条件が同一にされる。図5の回路構成のように、一方のFETT1を固定バイアスとし、他方のFETT2を自己バイアスとする構成においては、固定バイアスを調整してFETT1の動作点を調整することで、2段増幅回路の歪特性と最大出力特性とをバランスさせることができる。 The amplification unit having the above configuration has a configuration in which the FET T1 operates with a fixed bias and the FET T2 operates with a self-bias, but the source S1 of the FET T1 is arranged in parallel with the resistor element having the same resistance value as the resistance element R1 and the capacitor. The FET T1 may also be operated by self-bias by grounding the circuit and directly grounding the gate G1 with a resistance element having a significant resistance value or a transmission line having a length of λ / 4. At this time, by setting the two FETs T1 and T2 to the same size (same gate width), the operating conditions of the two FETs are made the same. In the configuration in which one FETT1 is a fixed bias and the other FETT2 is a self-bias as in the circuit configuration of FIG. 5, the fixed bias is adjusted to adjust the operating point of the FETT1 to obtain a two-stage amplifier circuit. The distortion characteristic and the maximum output characteristic can be balanced.
各増幅ユニットに含まれるFETのサイズ(ゲート幅)は、例えば、以下のように同一に設定される。
低雑音アンプ31…80μm、
ドライバーアンプ33(38GHz)…240μm、
パワーアンプ35(38GHz)…400μm
ドライバーアンプ43(77GHz)…160μm
パワーアンプ45(77GHz)…300μm
すなわち、主系列増幅段を構成する2つのアンプ33,35に含まれるFETのサイズ比は3:5であり、副系列増幅段を構成する2つのアンプ43,45に含まれるFETのサイズ比は8:15であり、主系列増幅段を構成する2つのアンプ33,35に含まれるFETの合計のサイズと、副系列増幅段を構成する2つのアンプ43,45に含まれるFETの合計のサイズとの比は32:23に設定される。これにより、規定の温度範囲において所望の出力が得られる。
The size (gate width) of the FET included in each amplification unit is set to be the same, for example, as follows.
Driver amplifier 33 (38 GHz) ... 240 μm,
Power amplifier 35 (38 GHz) ... 400 μm
Driver amplifier 43 (77GHz) ... 160μm
Power amplifier 45 (77 GHz) ... 300 μm
That is, the size ratio of the FETs included in the two
次に、図6〜8を参照しながら、マイクロ波集積回路1の多層配線層5内に形成された信号遮蔽のためのビア構造について説明する。図6は、マイクロ波集積回路1における配線W1,W3付近における配線W1,W3の形成方向に対する垂直な方向の断面図、図7は、多層配線層5内に形成されたビア構造の平面図、図8は、ビア構造の配列の様子を概略的に示す平面図である。なお、図6においては、ハンダボール9の図示を省略している。
Next, a via structure for signal shielding formed in the
図6に示すように、第3絶縁層17c上の第3層配線19cには、バイアス供給用の配線W3が設けられ、第1絶縁層17a上の第1層配線19aにはそれと並列にRF信号伝送用の配線W1が設けられ、第4絶縁層17d上の第4層配線19dにはハンダボール9を介してグラウンドに接続されるグラウンド配線層WGが設けられる。そして、第3絶縁層17c上には、第3層配線19cとして、配線W3に並列に両側から挟んで形成された複数の導電領域51が形成され、第2絶縁層17b上には、配線W3とそれを挟む複数の導電領域51とを含む領域に亘って導電領域53が形成される。複数の導電領域51は、その導電領域51の平面形状に対応して形成された第4絶縁層17dを貫通するビア21aによって、真上の第4層配線19dのグラウンド配線層WGに電気的に接続され、導電領域51の平面形状に対応して形成された第3絶縁層17cを貫通するビア21aによって、真下の第2層配線19bの導電領域53に電気的に接続される。グラウンド配線層WGは配線W3及び複数の導電領域51を跨って覆う範囲に形成されているので、配線W3は、グラウンド配線層WG、ビア21a、導電領域51、及び導電領域53によって、延在する方向に垂直な方向からその周囲を囲まれ、これらのビア21a及び導電領域51,53は、グラウンド配線層WGを経由して接地されることになる。
As shown in FIG. 6, the
さらに、ビア21a及び導電領域51,53によって形成されるビア構造には、次のようなビア構造も追加されている。すなわち、導電領域53と半導体基板3との間において、第2絶縁層17bを貫通するビア21b、第1層配線19aとして形成された導電領域55、第1絶縁層17aを貫通するビア21c、及び半導体基板3上に形成された導電領域57を含む追加のビア構造が設けられる。加えて、さらに追加のビア構造も設けられている。すなわち、導電領域53と半導体基板3との間において、第2絶縁層17bを貫通し、ビア21bに並列に形成されたビア21d、第1層配線19aとして形成された導電領域59、第1絶縁層17aを貫通するビア21e、及び半導体基板3上に形成された導電領域61を含む追加のビア構造が設けられる。これらの追加のビア構造によって、ビア21aを含むビア構造が、第1層配線19a上の導電領域55,59及び半導体基板3上の導電領域57,61まで電気的に接続される。
Further, the following via structure is added to the via structure formed by the via 21a and the
これらのビア構造及び追加のビア構造は、多層配線層5内のバイアス供給用の複数の配線に沿って複数設けられる。図7において符号BS1で示す実線は、配線W3に沿ってビア21b,21cによって形成された追加のビア構造の形状を示し、同図において符号BS2で示す実線は、配線W3に沿ってビア21d,21eによって形成された追加のビア構造の形状を示す。このように2つの追加のビア構造は、配線W3に沿って互いに千鳥状に配置されて形成される。また、図8に示すように、これらの追加のビア構造において、ビア21b,21c及びビア21d,21eの配線W3に沿った長さは、マイクロ波集積回路1の処理対象のRF信号の波長λに対応してλ/8より短く設定され、かつ複数のビア21b,21c及びビア21d,21eの配線W3に沿った配列間隔(間隙)もλ/8より短く設定されている。また、ビア21aを含むビア構造も同様な形状および配置で形成されていてもよい。
A plurality of these via structures and additional via structures are provided along the plurality of wirings for bias supply in the
図6に戻って、多層配線層5内には、その辺部の近傍に、半導体基板3から最上層の第4層配線19dまでを電気的に接続する別のビア構造も形成されている。すなわち、半導体基板3上には複数の導電領域63が形成され、第1〜第3絶縁層17a〜17c上には、それぞれ、導電領域63に対応した形状および範囲に導電領域65,67,69が形成され、これらの複数の導電領域63,65,67,69は、これらに対応した形状および範囲に形成された複数のビア21fを経由してグラウンド配線層WGに電気的に接続されている。これらの別のビア構造は、図7において実線BS3で示すように、多層配線層5の各辺5a,5b,5c,5dに沿って複数形成され、その各辺5a,5b,5c,5dに沿った長さ及び間隔は、λ/8より短く設定されている。
Returning to FIG. 6, in the
以上説明したマイクロ波集積回路1においては、複数の増幅ユニットに電源を供給する配線W3が第2層〜第4層配線19b〜19dを跨った複数のビア21aと第2層配線19b及び第3層配線19c上の導電領域53,51とによって囲まれるとともに、それらの複数のビア21aおよび導電領域53,51はグラウンド配線層WGに電気的に接続されている。さらに、このビア構造は、第2層配線19bから半導体基板3までの間に形成された追加のビア構造に接続されている。このようなビア構造により、半導体基板3に形成される複数の増幅ユニット間の電気的な干渉が低減される。その結果、出力信号における発振を効果的に低減することができる。具体的には、このようなビア構造によって、低雑音アンプ31の入力と、ドライバーアンプ33とパワーアンプ35とを接続する配線W1(パワーアンプ35の入力)との間を電気的に遮蔽することができ、主系列の出力信号における発振を低減することができる。特に、入力端子PINの役割を有するハンダボール9aと主系列の出力端子POUT1の役割を有するハンダボール9cとが隣接する辺5a,5c側に設けられているが(図4参照)、本実施形態のビア構造によれば、これらのハンダボール9a,9cが互いに電気的に分離される。その結果、出力信号における発振をより効果的に低減できる。
In the microwave integrated
特に、上記ビア構造の配線に沿った長さは、マイクロ波集積回路1が対象とするRF信号の波長λに対応するλ/8の長さより短くされている。このような構成によれば、ビア構造がアンテナとして機能してRF信号を拾ってしまうという事態を防止でき、複数のビア構造による信号のシールド効果を高めることができる。さらに、複数のビア構造の配線に沿った間隔もλ/8の長さよりも短くされているので、複数のビア構造の間におけるRF信号の伝搬を防止して複数のビア構造による信号のシールド効果を高めることができ、出力信号における発振をより効果的に低減することができる。
In particular, the length along the wiring of the via structure is shorter than the length of λ / 8 corresponding to the wavelength λ of the RF signal targeted by the microwave integrated
また、本実施形態では、半導体基板3の表面から最上層の第4層配線19dまで接続する別のビア構造も形成されている。こうすれば、半導体基板3と第4層配線19dとの間で信号のシールド効果を発揮することができ、出力信号における発振を一層低減することができる。特に、これらの別のビア構造が多層配線層5の辺5a,5b,5c,5dに沿って矩形状に形成されているので、多層配線層5の辺5a,5b,5c,5dの外側を経由した入力端子と出力端子との間(例えば、2つのハンダボール9a,9cの間)のRF信号の伝搬を防止することができる。
Further, in the present embodiment, another via structure connecting the surface of the
また、本実施形態に設けられる複数のビア構造は、配線に沿って二列で千鳥状に配置されている。これにより、配線に沿って並列に並ぶ複数のビア構造によって直線的に信号が抜ける隙間を少なくすることにより、RF信号のシールド効果を高めることができる。その結果、出力信号における発振をより効果的に低減することができる。 Further, the plurality of via structures provided in the present embodiment are arranged in two rows in a staggered manner along the wiring. As a result, the shielding effect of the RF signal can be enhanced by reducing the gap through which the signal passes linearly due to the plurality of via structures arranged in parallel along the wiring. As a result, oscillation in the output signal can be reduced more effectively.
図9は、マイクロ波集積回路1による出力信号の発振防止の効果(端子間のアイソレーション効果)を示すグラフである。ここでは、主系列で処理するRF信号の周波数を様々変化させた場合に観測される発振成分の強度(端子間のアイソレーション)(dB)を、ビア構造を含まない比較例と比較して示している。この結果によれば、マイクロ波集積回路1においては、38GHzにおいて発振の強度(端子間のアイソレーション)が約5dBほど改善されている。
FIG. 9 is a graph showing the effect of preventing the oscillation of the output signal by the microwave integrated circuit 1 (isolation effect between terminals). Here, the intensity (isolation between terminals) (dB) of the oscillating component observed when the frequency of the RF signal processed in the main sequence is changed is shown in comparison with the comparative example not including the via structure. ing. According to this result, in the microwave integrated
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 Although the principles of the present invention have been illustrated and described above in preferred embodiments, it will be appreciated by those skilled in the art that the invention may be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. Therefore, we claim all amendments and changes that come from the claims and their spiritual scope.
上記実施形態では、多層配線層5内におけるバイアス供給用の配線は第3層配線19cに形成されていたが、最上層の配線層19d及び最下層の配線層19a以外であれば他の配線層に形成されてもよい。この場合、配線を囲むビア構造はその配線の位置に対応して配置される。
In the above embodiment, the wiring for supplying bias in the
また、複数のビア構造は、最上層の配線層19d及び最下層の配線層19aの両方に電気的に接続されている必要はなく、いずれか片方に接続されていてもよい。さらにグラウンド配線層WGは、必ずしも最上層の配線層19dに形成されている必要はなく、例えば、最下層の配線層19aに形成されていてもよい。その場合は、複数のビア構造(別のビア構造も含む)は、最下層の配線層19aのグラウンド配線層WGに電気的に接続されて形成される。
Further, the plurality of via structures need not be electrically connected to both the
1…マイクロ波集積回路、PIN…入力端子、POUT1,POUT2…出力端子、W2,W3…配線(電源線)、WG…グラウンド配線層(導電領域)、17a〜17e…第1〜第5層絶縁層、19a〜19d…第1〜第4層配線(配線層)、3…半導体基板、5…多層配線層、5a,5b…一辺、9…ハンダボール、21,21a〜21f…ビア、31,37,41…低雑音アンプ(増幅ユニット)、33,43…ドライバーアンプ(増幅ユニット)、35,45…パワーアンプ(増幅ユニット)、51,53,55,57,59,61,63,65,67,69…導電領域。
1 ... Microwave integrated circuit, PIN ... Input terminal, P OUT1 , P OUT2 ... Output terminal, W2, W3 ... Wiring (power supply line), WG ... Ground wiring layer (conductive region), 17a to 17e ... 1st to
Claims (7)
前記半導体基板中に形成された複数の増幅ユニットと、
前記半導体基板上に形成された複数の配線層のうち、最上層の配線層及び最下層の配線層を除く一つの配線層に形成され、前記複数の増幅ユニットに電源を供給する電源線と、
前記一つの配線層において当該電源線を挟んで形成された複数の導電領域と、前記一つの配線層の直上および直下の二つの配線層において当該電源線を挟む領域に形成された別の導電領域と、を接続する複数のビアと、
を有し、
前記複数のビアのそれぞれは、前記最上層の配線層および前記最下層の配線層の少なくともいずれか一方に複数の別のビアにより接続されているビア構造を形成する、
マイクロ波集積回路。 With a semiconductor substrate
A plurality of amplification units formed in the semiconductor substrate, and
Of the plurality of wiring layers formed on the semiconductor substrate, a power supply line formed in one wiring layer excluding the uppermost wiring layer and the lowest wiring layer and supplying power to the plurality of amplification units, and
A plurality of conductive regions formed across the power supply line in the one wiring layer, and another conductive region formed in a region sandwiching the power supply line in the two wiring layers directly above and below the one wiring layer. And, with multiple vias connecting,
Have,
Each of the plurality of vias forms a via structure connected to at least one of the uppermost wiring layer and the lowermost wiring layer by a plurality of other vias.
Microwave integrated circuit.
請求項1に記載のマイクロ波集積回路。 The length of each of the plurality of vias along the power line is shorter than the length of λ / 8 corresponding to the signal wavelength λ targeted by the microwave integrated circuit.
The microwave integrated circuit according to claim 1.
請求項1又は2に記載のマイクロ波集積回路。 The spacing of the plurality of vias along the power line is shorter than the length of λ / 8 corresponding to the signal wavelength λ.
The microwave integrated circuit according to claim 1 or 2.
請求項1〜3のいずれか1項に記載のマイクロ波集積回路。 The plurality of vias are grounded via the uppermost wiring layer or the lowest wiring layer.
The microwave integrated circuit according to any one of claims 1 to 3.
前記信号入力端子と前記信号出力端子は、前記ビア構造により電気的に分離されている、
請求項1〜4のいずれか1項に記載のマイクロ波集積回路。 The semiconductor substrate has a rectangular planar shape, has a signal input terminal on one side of the rectangle, and has a signal output terminal on the other side adjacent to the one side.
The signal input terminal and the signal output terminal are electrically separated by the via structure.
The microwave integrated circuit according to any one of claims 1 to 4.
請求項1〜5のいずれか1項に記載のマイクロ波集積回路。 Includes yet another plurality of vias that penetrate the plurality of wiring layers and connect the semiconductor substrate and the topmost wiring layer.
The microwave integrated circuit according to any one of claims 1 to 5.
請求項1〜6のいずれか1項に記載のマイクロ波集積回路。 The via structure further includes a plurality of additional vias formed along the plurality of other vias, wherein the plurality of other vias and the plurality of additional vias are staggered with each other. ,
The microwave integrated circuit according to any one of claims 1 to 6.
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