JP2020149467A - Control device, control system, control method, and program - Google Patents

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Abstract

To provide an FPGA capable of eliminating soft errors without increasing the memory capacity of the FPGA.SOLUTION: A control device includes: a trace data storage unit that stores trace data input into an FPGA; and a trace data transmission unit that acquires trace data for one transaction immediately before the occurrence of a soft error in the FPGA of the trace data after reconfiguration of the FPGA, and outputs the acquired trace data for one transaction to the FPGA.SELECTED DRAWING: Figure 6

Description

本発明は、制御装置、制御システム、制御方法及びプログラムに関する。 The present invention relates to control devices, control systems, control methods and programs.

中性子などの放射線（宇宙線を含む）は、デジタル回路を構成する半導体集積回路においてソフトエラーを生じさせることが知られている。
特許文献１には、関連する技術として、ソフトエラー発生時に、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）のリコンフィギュレーションを行った後、ＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ポートのリセットを行い、通信を再開する技術が開示されている。
特許文献２には、関連する技術として、ソフトエラー発生直前のフリップフロップの値を保存し、ソフトエラー発生後にその値を書き込み、通信を継続する技術が開示されている。 Radiation such as neutrons (including cosmic rays) is known to cause soft errors in semiconductor integrated circuits that make up digital circuits.
Patent Document 1 describes, as a related technique, a technique of reconfiguring an FPGA (Field Programmable Gate Array) when a soft error occurs, resetting an IO (Output / Output) port, and restarting communication. It is disclosed.
Patent Document 2 discloses, as a related technique, a technique of storing a flip-flop value immediately before a soft error occurs, writing the value after a soft error occurs, and continuing communication.

特開２０１２−０１４３５３号公報Japanese Unexamined Patent Publication No. 2012-014353 特開２０１１−１７０６０６号公報Japanese Unexamined Patent Publication No. 2011-170606

ところで、ＦＰＧＡにおいてソフトエラーが発生したときに、特許文献１に記載の技術を用いた場合、ＦＰＧＡ内部のレジスタの値がソフトエラーの発生する直前とは異なる可能性がある。そのため、ＦＰＧＡが正常に動作しない可能性がある。
また、ＦＰＧＡにおいてソフトエラーが発生したときに、特許文献２に記載の技術を用いた場合、すなわち、ＦＰＧＡ内部の全てのフリップフロップの値を保存する場合、復旧のためにはＣＲＡＭ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として大容量のメモリが必要になる。 By the way, when the technique described in Patent Document 1 is used when a soft error occurs in the FPGA, the value of the register inside the FPGA may be different from that immediately before the soft error occurs. Therefore, the FPGA may not operate normally.
In addition, when a soft error occurs in the FPGA, when the technique described in Patent Document 2 is used, that is, when all the flip-flop values inside the FPGA are stored, CRAM (Configuration Random Access) is used for recovery. A large amount of memory is required as a memory).

本発明の各態様は、上記の課題を解決することのできる制御装置、制御システム、制御方法及びプログラムを提供することを目的としている。 Each aspect of the present invention is intended to provide a control device, a control system, a control method and a program capable of solving the above problems.

上記目的を達成するために、本発明の一態様によれば、制御装置は、ＦＰＧＡへ入力するトレースデータを保存するトレースデータ保存部と、前記ＦＰＧＡが再コンフィギュレーションした後に、前記トレースデータのうち、前記ＦＰＧＡにソフトエラーが発生する直前の１トランザクション分のトレースデータを取得し、取得した前記１トランザクション分のトレースデータを前記ＦＰＧＡに出力するトレースデータ送信部と、を備える。 In order to achieve the above object, according to one aspect of the present invention, the control device includes a trace data storage unit that stores trace data input to the FPGA, and the trace data after the FPGA is reconfigured. The FPGA includes a trace data transmission unit that acquires trace data for one transaction immediately before a soft error occurs in the FPGA and outputs the acquired trace data for one transaction to the FPGA.

上記目的を達成するために、本発明の別の態様によれば、制御システムは、上記の制御装置と、ＦＰＧＡと、を備える。 In order to achieve the above object, according to another aspect of the present invention, the control system includes the above control device and an FPGA.

上記目的を達成するために、本発明の別の態様によれば、制御方法は、ＦＰＧＡへ入力するトレースデータを保存することと、前記ＦＰＧＡが再コンフィギュレーションした後に、前記トレースデータのうち、前記ＦＰＧＡにソフトエラーが発生する直前の１トランザクション分のトレースデータを取得することと、取得した前記１トランザクション分のトレースデータを前記ＦＰＧＡに出力することと、を含む。 In order to achieve the above object, according to another aspect of the present invention, the control method is to store the trace data to be input to the FPGA, and after the FPGA is reconfigured, the said trace data. This includes acquiring trace data for one transaction immediately before a soft error occurs in the FPGA, and outputting the acquired trace data for one transaction to the FPGA.

上記目的を達成するために、本発明の別の態様によれば、プログラムは、コンピュータに、ＦＰＧＡへ入力するトレースデータを保存することと、前記ＦＰＧＡが再コンフィギュレーションした後に、前記トレースデータのうち、前記ＦＰＧＡにソフトエラーが発生する直前の１トランザクション分のトレースデータを取得することと、取得した前記１トランザクション分のトレースデータを前記ＦＰＧＡに出力することと、を実行させる。 In order to achieve the above object, according to another aspect of the present invention, the program stores the trace data to be input to the FPGA in the computer, and after the FPGA is reconfigured, the trace data of the trace data. , Acquire the trace data for one transaction immediately before the soft error occurs in the FPGA, and output the acquired trace data for one transaction to the FPGA.

本発明の各態様によれば、ＦＰＧＡにおけるメモリ容量を増大させずにＦＰＧＡのソフトエラーを解消することができる。 According to each aspect of the present invention, the soft error of the FPGA can be eliminated without increasing the memory capacity of the FPGA.

本発明の一実施形態による通信システムの構成を示す図である。It is a figure which shows the structure of the communication system by one Embodiment of this invention. 本発明の一実施形態によるＦＰＧＡの構成を示す図である。It is a figure which shows the structure of the FPGA by one Embodiment of this invention. 本発明の一実施形態によるリトライ制御部の構成を示す図である。It is a figure which shows the structure of the retry control part by one Embodiment of this invention. 本発明の一実施形態によるトレースデータ制御部の構成を示す図である。It is a figure which shows the structure of the trace data control part by one Embodiment of this invention. 本発明の一実施形態による通信システムの処理フローを示す図である。It is a figure which shows the processing flow of the communication system by one Embodiment of this invention. 本発明の実施形態による最小構成の通信システムを示す図である。It is a figure which shows the communication system of the minimum configuration by embodiment of this invention. 本発明の実施形態による最小構成の通信システムの処理フローを示す図である。It is a figure which shows the processing flow of the communication system of the minimum configuration by embodiment of this invention. 少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。It is a schematic block diagram which shows the structure of the computer which concerns on at least one Embodiment.

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
本発明の一実施形態による通信システム１は、ソフトエラー発生直前のトランザクションの入力データをトレースし、その後、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）内部に備えられたＣＲＡＭ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）内の回路データについて再コンフィギュレーションを実行することで復旧し、トレースした入力データをＦＰＧＡに入力することでソフトエラーが発生する直前の状態まで修正するシステムである。
通信システム１は、図１に示すように、第１装置間通信制御カード２（制御システムの一例）、第２装置間通信制御カード３（制御システムの一例）を備える。
なお、図１では、同一ノードの配線に符号（Ｌ１〜Ｌ１６）を付与している。 Hereinafter, embodiments will be described in detail with reference to the drawings.
<Embodiment>
The communication system 1 according to the embodiment of the present invention traces the input data of the transaction immediately before the occurrence of the soft error, and then the circuit data in the CRAM (Configuration Random Access Memory) provided inside the FPGA (Field Programmable Gate Array). It is a system that recovers by executing reconfiguration and corrects to the state immediately before the soft error occurs by inputting the traced input data to FPGA.
As shown in FIG. 1, the communication system 1 includes a first inter-device communication control card 2 (an example of a control system) and a second inter-device communication control card 3 (an example of a control system).
In FIG. 1, reference numerals (L1 to L16) are given to the wirings of the same node.

第１装置間通信制御カード２は、通信制御用のカードである。第１装置間通信制御カード２は、ＦＰＧＡ１０ａ、リトライ制御部２０ａ（制御装置の一例、制御部の一例）、ＣＰＲＯＭ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）３０ａ（制御装置の一例）、トレースデータ制御部４０ａ（制御装置の一例）、データ転送部５０ａを備える。
第１装置間通信制御カード２は、第１端子、第２端子、第３端子、第４端子、第５端子、第６端子、第７端子を備える。
第１装置間通信制御カード２の第１端子は、通信システム１の外部へデータを出力する端子である。
第１装置間通信制御カード２の第２端子は、通信システム１の外部からデータを受ける端子である。
第１装置間通信制御カード２の第３端子、第４端子、第６端子のそれぞれは、第２装置間通信制御カード３へデータを出力する端子である。
第１装置間通信制御カード２の第５端子、第７端子のそれぞれは、第２装置間通信制御カード３からデータを受ける端子である。 The first device-to-device communication control card 2 is a card for communication control. The first device-to-device communication control card 2 includes an FPGA 10a, a retry control unit 20a (an example of a control device, an example of a control unit), a CPROM (Configuration Programmable Read Only Memory) 30a (an example of a control device), and a trace data control unit 40a (an example of a control device). An example of a control device) and a data transfer unit 50a.
The first device-to-device communication control card 2 includes a first terminal, a second terminal, a third terminal, a fourth terminal, a fifth terminal, a sixth terminal, and a seventh terminal.
The first terminal of the first inter-device communication control card 2 is a terminal that outputs data to the outside of the communication system 1.
The second terminal of the first inter-device communication control card 2 is a terminal that receives data from the outside of the communication system 1.
Each of the third terminal, the fourth terminal, and the sixth terminal of the first inter-device communication control card 2 is a terminal for outputting data to the second inter-device communication control card 3.
Each of the fifth terminal and the seventh terminal of the first inter-device communication control card 2 is a terminal for receiving data from the second inter-device communication control card 3.

ＦＰＧＡ１０ａは、コンフィギュレーションプログラムによって回路構成が決定されるプログラマブルロジックデバイスである。
ＦＰＧＡ１０ａは、第１端子、第２端子、第３端子、第４端子、第５端子、第６端子、第７端子、第８端子、第９端子を備える。 The FPGA 10a is a programmable logic device whose circuit configuration is determined by a configuration program.
The FPGA 10a includes a first terminal, a second terminal, a third terminal, a fourth terminal, a fifth terminal, a sixth terminal, a seventh terminal, an eighth terminal, and a ninth terminal.

リトライ制御部２０ａは、ＦＰＧＡ１０ａの再コンフィギュレーションを制御する制御部である。
リトライ制御部２０ａは、第１端子、第２端子、第３端子、第４端子、第５端子、第６端子、第７端子、第８端子を備える。 The retry control unit 20a is a control unit that controls the reconfiguration of the FPGA 10a.
The retry control unit 20a includes a first terminal, a second terminal, a third terminal, a fourth terminal, a fifth terminal, a sixth terminal, a seventh terminal, and an eighth terminal.

ＣＰＲＯＭ３０ａは、ＦＰＧＡ１０ａの回路データを保存している記憶装置であり、再コンフィギュレーションを実行するときに、その回路データをＣＲＡＭに書き込むために使用される。
ＣＰＲＯＭ３０ａは、第１端子、第２端子を備える。 The CPROM 30a is a storage device that stores the circuit data of the FPGA 10a, and is used to write the circuit data to the CRAM when the reconfiguration is executed.
The CPROM 30a includes a first terminal and a second terminal.

トレースデータ制御部４０ａは、トレースデータについての通信を制御する制御部である。
トレースデータ制御部４０ａは、第１端子、第２端子、第３端子、第４端子を備える。 The trace data control unit 40a is a control unit that controls communication regarding trace data.
The trace data control unit 40a includes a first terminal, a second terminal, a third terminal, and a fourth terminal.

データ転送部５０ａは、入力される複数のデータのいずれか１つを出力する。具体的には、通常時は配線Ｌ１１から入力されるデータを出力し、ソフトエラー発生後の修復の際のみ配線Ｌ１０から入力される１トランザクション分のデータを出力する。
データ転送部５０ａは、第１端子、第２端子、第３端子を備える。 The data transfer unit 50a outputs any one of the plurality of input data. Specifically, the data input from the wiring L11 is normally output, and the data for one transaction input from the wiring L10 is output only when repairing after a soft error occurs.
The data transfer unit 50a includes a first terminal, a second terminal, and a third terminal.

ＦＰＧＡ１０ａの第１端子は、第１装置間通信制御カード２の第１端子に接続される。
ＦＰＧＡ１０ａの第２端子は、データ転送部５０ａの第３端子に接続される。
ＦＰＧＡ１０ａの第３端子は、リトライ制御部２０ａの第３端子に接続される。
ＦＰＧＡ１０ａの第４端子は、リトライ制御部２０ａの第４端子に接続される。
ＦＰＧＡ１０ａの第５端子は、リトライ制御部２０ａの第５端子に接続される。
ＦＰＧＡ１０ａの第６端子は、ＣＰＲＯＭ３０ａの第１端子に接続される。
ＦＰＧＡ１０ａの第７端子は、ＣＰＲＯＭ３０ａの第２端子に接続される。
ＦＰＧＡ１０ａの第８端子は、第１装置間通信制御カード２の第６端子に接続される。
ＦＰＧＡ１０ａの第９端子は、第１装置間通信制御カード２の第７端子に接続される。 The first terminal of the FPGA 10a is connected to the first terminal of the inter-device communication control card 2.
The second terminal of the FPGA 10a is connected to the third terminal of the data transfer unit 50a.
The third terminal of the FPGA 10a is connected to the third terminal of the retry control unit 20a.
The fourth terminal of the FPGA 10a is connected to the fourth terminal of the retry control unit 20a.
The fifth terminal of the FPGA 10a is connected to the fifth terminal of the retry control unit 20a.
The sixth terminal of the FPGA 10a is connected to the first terminal of the CPROM 30a.
The seventh terminal of the FPGA 10a is connected to the second terminal of the CPROM 30a.
The eighth terminal of the FPGA 10a is connected to the sixth terminal of the first inter-device communication control card 2.
The ninth terminal of the FPGA 10a is connected to the seventh terminal of the first inter-device communication control card 2.

リトライ制御部２０ａの第１端子は、トレースデータ制御部４０ａの第２端子に接続される。
リトライ制御部２０ａの第２端子は、トレースデータ制御部４０ａの第３端子に接続される。
リトライ制御部２０ａの第６端子は、第１装置間通信制御カード２の第５端子に接続される。
リトライ制御部２０ａの第７端子は、第１装置間通信制御カード２の第４端子に接続される。
リトライ制御部２０ａの第８端子は、第１装置間通信制御カード２の第３端子に接続される。 The first terminal of the retry control unit 20a is connected to the second terminal of the trace data control unit 40a.
The second terminal of the retry control unit 20a is connected to the third terminal of the trace data control unit 40a.
The sixth terminal of the retry control unit 20a is connected to the fifth terminal of the first device-to-device communication control card 2.
The seventh terminal of the retry control unit 20a is connected to the fourth terminal of the inter-device communication control card 2.
The eighth terminal of the retry control unit 20a is connected to the third terminal of the inter-device communication control card 2.

トレースデータ制御部４０ａの第１端子は、データ転送部５０ａの第２端子、第１装置間通信制御カード２の第２端子のそれぞれに接続される。
トレースデータ制御部４０ａの第４端子は、データ転送部５０ａの第１端子に接続される。 The first terminal of the trace data control unit 40a is connected to the second terminal of the data transfer unit 50a and the second terminal of the first inter-device communication control card 2.
The fourth terminal of the trace data control unit 40a is connected to the first terminal of the data transfer unit 50a.

ＦＰＧＡ１０ａは、図２に示すように、ＣＲＡＭ１０１、ソフトエラー検知部１０２、コンフィギュレーション制御部１０３を備える。
なお、図２に示す配線の符号は、図１に示した配線の符号と対応している。 As shown in FIG. 2, the FPGA 10a includes a CRAM 101, a soft error detection unit 102, and a configuration control unit 103.
The wiring code shown in FIG. 2 corresponds to the wiring code shown in FIG.

ＣＲＡＭ１０１は、ユーザロジック１０１１を含むメモリＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。
ユーザロジック１０１１は、ユーザが設計可能な回路データである。ユーザロジック１０１１は、ソフトエラー通知部１０１１１を実現する回路データを含む。
ソフトエラー通知部１０１１１は、ＣＲＡＭ１０１内でソフトエラーが発生した場合に、その発生をリトライ制御部２０ａに通知する。
ＣＲＡＭ１０１は、第１端子、第２端子、第３端子、第４端子、第５端子、第６端子、第７端子を備える。 The CRAM 101 is a memory IC (Integrated Circuit) including a user logic 1011.
The user logic 1011 is circuit data that can be designed by the user. The user logic 1011 includes circuit data that realizes the soft error notification unit 10111.
When a soft error occurs in the CRAM 101, the soft error notification unit 10111 notifies the retry control unit 20a of the occurrence.
The CRAM 101 includes a first terminal, a second terminal, a third terminal, a fourth terminal, a fifth terminal, a sixth terminal, and a seventh terminal.

ソフトエラー検知部１０２は、ＣＲＡＭ１０１内でソフトエラーが発生したことを検知する。ソフトエラー検知部１０２は、ソフトエラーが発生したことを検知すると、その発生を示すソフトエラー検知信号をソフトエラー通知部１０１１１に出力する。
ソフトエラー検知部１０２は、第１端子を備える。 The soft error detection unit 102 detects that a soft error has occurred in the CRAM 101. When the soft error detection unit 102 detects that a soft error has occurred, it outputs a soft error detection signal indicating the occurrence to the soft error notification unit 10111.
The soft error detection unit 102 includes a first terminal.

コンフィギュレーション制御部１０３は、リトライ制御部２０ａから再コンフィギュレーション開始指示信号を受けると、ＣＰＲＯＭ３０ａの回路データを用いてＣＲＡＭ１０１に対して再コンフィギュレーションを実行する。再コンフィギュレーションとは、コンフィギュレーションを再度実行することである。また、再コンフィギュレーション開始指示信号とは、再コンフィギュレーションを実行することをコンフィギュレーション制御部１０３に指示する信号である。
コンフィギュレーション制御部１０３は、再コンフィギュレーションが完了すると、
再コンフィギュレーションが完了したことを示す再コンフィギュレーション完了通知をリトライ制御部２０ａに出力する。再コンフィギュレーション完了通知とは、再コンフィギュレーションが完了したことを知らせる通知である。
コンフィギュレーション制御部１０３は、第１端子、第２端子、第３端子、第４端子、第５端子を備える。 When the configuration control unit 103 receives the reconfiguration start instruction signal from the retry control unit 20a, the configuration control unit 103 reconfigures the CRAM 101 using the circuit data of the CPROM 30a. Reconfiguration means re-running the configuration. The reconfiguration start instruction signal is a signal instructing the configuration control unit 103 to execute the reconfiguration.
When the configuration control unit 103 completes the reconfiguration, the configuration control unit 103
A reconfiguration completion notification indicating that the reconfiguration is completed is output to the retry control unit 20a. The reconfiguration completion notification is a notification that the reconfiguration is completed.
The configuration control unit 103 includes a first terminal, a second terminal, a third terminal, a fourth terminal, and a fifth terminal.

ＣＲＡＭ１０１の第１端子は、コンフィギュレーション制御部１０３の第５端子に接続される。
ＣＲＡＭ１０１の第２端子は、ＦＰＧＡ１０ａの第２端子に接続される。
ＣＲＡＭ１０１の第３端子は、ソフトエラー検知部１０２の第１端子に接続される。
ＣＲＡＭ１０１の第４端子は、ＦＰＧＡ１０ａの第１端子に接続される。
ＣＲＡＭ１０１の第５端子は、ＦＰＧＡ１０ａの第９端子に接続される。
ＣＲＡＭ１０１の第６端子は、ＦＰＧＡ１０ａの第８端子に接続される。
ＣＲＡＭ１０１の第７端子は、ＦＰＧＡ１０ａの第５端子に接続される。 The first terminal of the CRAM 101 is connected to the fifth terminal of the configuration control unit 103.
The second terminal of the CRAM 101 is connected to the second terminal of the FPGA 10a.
The third terminal of the CRAM 101 is connected to the first terminal of the soft error detection unit 102.
The fourth terminal of the CRAM 101 is connected to the first terminal of the FPGA 10a.
The fifth terminal of the CRAM 101 is connected to the ninth terminal of the FPGA 10a.
The sixth terminal of the CRAM 101 is connected to the eighth terminal of the FPGA 10a.
The seventh terminal of the CRAM 101 is connected to the fifth terminal of the FPGA 10a.

コンフィギュレーション制御部１０３の第１端子は、ＦＰＧＡ１０ａの第３端子に接続される。
コンフィギュレーション制御部１０３の第２端子は、ＦＰＧＡ１０ａの第４端子に接続される。
コンフィギュレーション制御部１０３の第３端子は、ＦＰＧＡ１０ａの第６端子に接続される。
コンフィギュレーション制御部１０３の第４端子は、ＦＰＧＡ１０ａの第７端子に接続される。 The first terminal of the configuration control unit 103 is connected to the third terminal of the FPGA 10a.
The second terminal of the configuration control unit 103 is connected to the fourth terminal of the FPGA 10a.
The third terminal of the configuration control unit 103 is connected to the sixth terminal of the FPGA 10a.
The fourth terminal of the configuration control unit 103 is connected to the seventh terminal of the FPGA 10a.

リトライ制御部２０ａは、図３に示すように、ソフトエラー発生通知受信部２０１、通信中断指示部２０２、通信再開指示部２０３、ソフトエラー修復部２０４、再コンフィギュレーション指示部２０５、再コンフィギュレーション完了通知受信部２０６、トレースデータ送信完了通知受信部２０７、トレースデータ送信開始指示部２０８を備える。
なお、図３に示す配線の符号は、図１に示した配線の符号と対応している。 As shown in FIG. 3, the retry control unit 20a includes a soft error occurrence notification receiving unit 201, a communication interruption instruction unit 202, a communication restart instruction unit 203, a soft error repair unit 204, a reconfiguration instruction unit 205, and a reconfiguration completion. It includes a notification receiving unit 206, a trace data transmission completion notification receiving unit 207, and a trace data transmission start instruction unit 208.
The wiring code shown in FIG. 3 corresponds to the wiring code shown in FIG.

ソフトエラー発生通知受信部２０１は、第２装置間通信制御カード３及びＦＰＧＡ１０ａからソフトエラー発生通知信号を受けると、ソフトエラー修復部２０４にソフトエラー発生通知受信信号を出力する。ソフトエラー発生通知信号とは、ソフトエラーが発生したことを通知する信号である。また、ソフトエラー発生通知受信信号とは、ソフトエラー発生通知信号を受けたことを示す信号である。
ソフトエラー発生通知受信部２０１は、第１端子、第２端子、第３端子を備える。 When the soft error occurrence notification receiving unit 201 receives the soft error occurrence notification signal from the second device-to-device communication control card 3 and the FPGA 10a, the soft error occurrence notification receiving unit 201 outputs the soft error occurrence notification receiving signal to the soft error repairing unit 204. The soft error occurrence notification signal is a signal for notifying that a soft error has occurred. The soft error occurrence notification reception signal is a signal indicating that the soft error occurrence notification signal has been received.
The soft error occurrence notification receiving unit 201 includes a first terminal, a second terminal, and a third terminal.

通信中断指示部２０２は、ソフトエラー修復部２０４から通信中断信号を受けると、第２装置間通信制御カード３に通信中断指示信号を出力する。通信中断信号とは、通信を中断することを示す信号である。また、通信中断指示信号とは、通信を中断することを第２装置間通信制御カード３に指示する信号である。
通信中断指示部２０２は、第１端子、第２端子を備える。 When the communication interruption instruction unit 202 receives the communication interruption signal from the soft error repair unit 204, the communication interruption instruction unit 202 outputs the communication interruption instruction signal to the second device-to-device communication control card 3. The communication interruption signal is a signal indicating that communication is interrupted. The communication interruption instruction signal is a signal instructing the second device-to-device communication control card 3 to interrupt communication.
The communication interruption instruction unit 202 includes a first terminal and a second terminal.

通信再開指示部２０３は、ソフトエラー修復部２０４から通信再開信号を受けると、第２装置間通信制御カード３に通信再開指示信号を出力する。通信再開信号とは、通信を再開することを示す信号である。また、通信再開指示信号とは、通信を再開することを第２装置間通信制御カード３に指示する信号である。
通信再開指示部２０３は、第１端子、第２端子を備える。 Upon receiving the communication restart signal from the soft error repair unit 204, the communication restart instruction unit 203 outputs the communication restart instruction signal to the second device-to-device communication control card 3. The communication restart signal is a signal indicating that communication is restarted. The communication restart instruction signal is a signal instructing the second device-to-device communication control card 3 to restart communication.
The communication restart instruction unit 203 includes a first terminal and a second terminal.

ソフトエラー修復部２０４は、ソフトエラー発生通知受信部２０１からソフトエラー発生通知受信信号を受けると、通信中断指示部２０２に通信中断信号を出力する。また、ソフトエラー修復部２０４は、ソフトエラー発生通知受信部２０１からソフトエラー発生通知受信信号を受けると、再コンフィギュレーション指示部２０５に再コンフィギュレーション指示信号を出力する。再コンフィギュレーション指示信号とは、コンフィギュレーションを再度実行することを指示する信号である。
ソフトエラー修復部２０４は、ＦＰＧＡ１０ａにおいてソフトエラーが発生すると、再コンフィギュレーションを実行することをＦＰＧＡ１０ａに指示する。また、ソフトエラー修復部２０４は、ＦＰＧＡ１０ａへの入力トレースデータを再度入力することを、トレースデータ制御部４０ａに指示する。
また、ソフトエラー修復部２０４は、再コンフィギュレーションが完了すると、通信再開指示部２０３に通信再開信号を出力する。
ソフトエラー修復部２０４は、第１端子、第２端子、第３端子、第４端子、第５端子、第６端子、第７端子を備える。 When the soft error repair unit 204 receives the soft error occurrence notification reception signal from the soft error occurrence notification reception unit 201, the soft error repair unit 204 outputs the communication interruption signal to the communication interruption instruction unit 202. Further, when the soft error repair unit 204 receives the soft error occurrence notification reception signal from the soft error occurrence notification reception unit 201, the soft error repair unit 204 outputs the reconfiguration instruction signal to the reconfiguration instruction unit 205. The reconfiguration instruction signal is a signal instructing to perform the configuration again.
The soft error repair unit 204 instructs the FPGA 10a to execute the reconfiguration when a soft error occurs in the FPGA 10a. Further, the soft error repair unit 204 instructs the trace data control unit 40a to re-input the input trace data to the FPGA 10a.
Further, when the reconfiguration is completed, the soft error repair unit 204 outputs a communication restart signal to the communication restart instruction unit 203.
The soft error repair unit 204 includes a first terminal, a second terminal, a third terminal, a fourth terminal, a fifth terminal, a sixth terminal, and a seventh terminal.

再コンフィギュレーション指示部２０５は、ソフトエラー修復部２０４から再コンフィギュレーション指示信号を受けると、ＦＰＧＡ１０ａに再コンフィギュレーション開始信号を出力する。再コンフィギュレーション開始信号とは、コンフィギュレーションを再度実行することをＦＰＧＡ１０ａに指示する信号である。
再コンフィギュレーション指示部２０５は、第１端子、第２端子を備える。 Upon receiving the reconfiguration instruction signal from the soft error repair unit 204, the reconfiguration instruction unit 205 outputs a reconfiguration start signal to the FPGA 10a. The reconfiguration start signal is a signal instructing the FPGA 10a to re-execute the configuration.
The reconfiguration indicator 205 includes a first terminal and a second terminal.

再コンフィギュレーション完了通知受信部２０６は、ＦＰＧＡ１０ａから再コンフィギュレーション完了通知を受けると、ソフトエラー修復部２０４に再コンフィギュレーション完了通知受信信号を出力する。再コンフィギュレーション完了通知受信信号とは、再コンフィギュレーション完了通知を受けたことを示す信号である。
再コンフィギュレーション完了通知受信部２０６は、第１端子、第２端子を備える。 Upon receiving the reconfiguration completion notification from the FPGA 10a, the reconfiguration completion notification receiving unit 206 outputs a reconfiguration completion notification reception signal to the soft error repair unit 204. The reconfiguration completion notification reception signal is a signal indicating that the reconfiguration completion notification has been received.
The reconfiguration completion notification receiving unit 206 includes a first terminal and a second terminal.

トレースデータ送信完了通知受信部２０７は、トレースデータ制御部４０ａからトレースデータ送信完了通知を受けると、ソフトエラー修復部２０４にトレースデータ送信完了通知受信信号を出力する。トレースデータ送信完了通知とは、トレースデータの送信が完了したことを知らせる通知である。また、トレースデータ送信完了通知受信信号とは、トレースデータ送信完了通知を受けたことを示す信号である。
トレースデータ送信完了通知受信部２０７は、第１端子、第２端子を備える。 When the trace data transmission completion notification receiving unit 207 receives the trace data transmission completion notification from the trace data control unit 40a, the trace data transmission completion notification receiving unit 207 outputs a trace data transmission completion notification receiving signal to the soft error repairing unit 204. The trace data transmission completion notification is a notification that the trace data transmission is completed. The trace data transmission completion notification reception signal is a signal indicating that the trace data transmission completion notification has been received.
The trace data transmission completion notification receiving unit 207 includes a first terminal and a second terminal.

トレースデータ送信開始指示部２０８は、ソフトエラー修復部２０４からトレースデータ送信開始信号を受けると、トレースデータ制御部４０ａにトレースデータ送信開始通知を出力する。トレースデータ送信開始信号とは、トレースデータの送信を開始することを指示する信号である。また、トレースデータ送信開始通知とは、トレースデータの送信を開始したことを知らせる通知である。
トレースデータ送信開始指示部２０８は、第１端子、第２端子を備える。 When the trace data transmission start instruction unit 208 receives the trace data transmission start signal from the soft error repair unit 204, the trace data transmission start instruction unit 208 outputs a trace data transmission start notification to the trace data control unit 40a. The trace data transmission start signal is a signal instructing to start transmission of trace data. Further, the trace data transmission start notification is a notification notifying that the trace data transmission has started.
The trace data transmission start instruction unit 208 includes a first terminal and a second terminal.

ソフトエラー発生通知受信部２０１の第１端子は、ソフトエラー修復部２０４の第５端子に接続される。
ソフトエラー発生通知受信部２０１の第２端子は、リトライ制御部２０ａの第５端子に接続される。
ソフトエラー発生通知受信部２０１の第３端子は、リトライ制御部２０ａの第６端子に接続される。 The first terminal of the soft error occurrence notification receiving unit 201 is connected to the fifth terminal of the soft error repairing unit 204.
The second terminal of the soft error occurrence notification receiving unit 201 is connected to the fifth terminal of the retry control unit 20a.
The third terminal of the soft error occurrence notification receiving unit 201 is connected to the sixth terminal of the retry control unit 20a.

通信中断指示部２０２の第１端子は、ソフトエラー修復部２０４の第６端子に接続される。
通信中断指示部２０２の第２端子は、リトライ制御部２０ａの第７端子に接続される。 The first terminal of the communication interruption instruction unit 202 is connected to the sixth terminal of the soft error repair unit 204.
The second terminal of the communication interruption instruction unit 202 is connected to the seventh terminal of the retry control unit 20a.

通信再開指示部２０３の第１端子は、ソフトエラー修復部２０４の第７端子に接続される。
通信再開指示部２０３の第２端子は、リトライ制御部２０ａの第８端子に接続される。 The first terminal of the communication restart instruction unit 203 is connected to the seventh terminal of the soft error repair unit 204.
The second terminal of the communication restart instruction unit 203 is connected to the eighth terminal of the retry control unit 20a.

ソフトエラー修復部２０４の第１端子は、トレースデータ送信開始指示部２０８の第２端子に接続される。
ソフトエラー修復部２０４の第２端子は、トレースデータ送信完了通知受信部２０７の第２端子に接続される。
ソフトエラー修復部２０４の第３端子は、再コンフィギュレーション完了通知受信部２０６の第２端子に接続される。
ソフトエラー修復部２０４の第４端子は、再コンフィギュレーション指示部２０５の第２端子に接続される。 The first terminal of the soft error repair unit 204 is connected to the second terminal of the trace data transmission start instruction unit 208.
The second terminal of the soft error repair unit 204 is connected to the second terminal of the trace data transmission completion notification receiving unit 207.
The third terminal of the soft error repair unit 204 is connected to the second terminal of the reconfiguration completion notification receiving unit 206.
The fourth terminal of the soft error repair unit 204 is connected to the second terminal of the reconfiguration instruction unit 205.

再コンフィギュレーション指示部２０５の第１端子は、リトライ制御部２０ａの第４端子に接続される。
再コンフィギュレーション完了通知受信部２０６の第１端子は、リトライ制御部２０ａの第３端子に接続される。
トレースデータ送信完了通知受信部２０７の第１端子は、リトライ制御部２０ａの第２端子に接続される。
トレースデータ送信開始指示部２０８の第１端子は、リトライ制御部２０ａの第１端子に接続される。 The first terminal of the reconfiguration indicator 205 is connected to the fourth terminal of the retry control unit 20a.
The first terminal of the reconfiguration completion notification receiving unit 206 is connected to the third terminal of the retry control unit 20a.
The first terminal of the trace data transmission completion notification receiving unit 207 is connected to the second terminal of the retry control unit 20a.
The first terminal of the trace data transmission start instruction unit 208 is connected to the first terminal of the retry control unit 20a.

ＣＰＲＯＭ３０ａは、ＦＰＧＡ１０ａに再コンフィギュレーションを実行させるための回路データを保存している。 The CPROM 30a stores circuit data for causing the FPGA 10a to perform reconfiguration.

トレースデータ制御部４０ａは、図４に示すように、トレースデータラッチ部４０１、トレースデータ保存部４０２、トレースデータ送信開始通知受信部４０３、トレースデータ送信部４０４、トレースデータ送信完了通知部４０５を備える。
なお、図４に示す配線の符号は、図１に示した配線の符号と対応している。 As shown in FIG. 4, the trace data control unit 40a includes a trace data latch unit 401, a trace data storage unit 402, a trace data transmission start notification reception unit 403, a trace data transmission unit 404, and a trace data transmission completion notification unit 405. ..
The wiring code shown in FIG. 4 corresponds to the wiring code shown in FIG.

トレースデータラッチ部４０１は、ＦＰＧＡ１０ａへ入力する入力データをラッチする。
トレースデータラッチ部４０１は、第１端子、第２端子を備える。 The trace data latch unit 401 latches the input data to be input to the FPGA 10a.
The trace data latch unit 401 includes a first terminal and a second terminal.

トレースデータ保存部４０２は、トレースデータラッチ部４０１がラッチした入力データ（トレースデータ）を１トランザクション分保存する。
トレースデータ保存部４０２は、第１端子、第２端子を備える。 The trace data storage unit 402 stores the input data (trace data) latched by the trace data latch unit 401 for one transaction.
The trace data storage unit 402 includes a first terminal and a second terminal.

トレースデータ送信開始通知受信部４０３は、リトライ制御部２０ａからトレースデータ送信開始通知を受けると、トレースデータ送信部４０４にトレースデータ送信開始指示を出力する。
トレースデータ送信開始通知受信部４０３は、第１端子、第２端子を備える。 Upon receiving the trace data transmission start notification from the retry control unit 20a, the trace data transmission start notification receiving unit 403 outputs a trace data transmission start instruction to the trace data transmission unit 404.
The trace data transmission start notification receiving unit 403 includes a first terminal and a second terminal.

トレースデータ送信部４０４は、トレースデータ送信開始通知受信部４０３からトレースデータ送信開始指示を受けると、トレースデータ保存部４０２からトレースデータを取得する。その後、トレースデータ送信部４０４は、ＦＰＧＡ１０ａにトレースデータを出力する。トレースデータ送信部４０４は、出力が完了すると、トレースデータ送信完了通知部４０５に完了通知を出力する。
トレースデータ送信部４０４は、第１端子、第２端子、第３端子、第４端子を備える。 When the trace data transmission unit 404 receives the trace data transmission start instruction from the trace data transmission start notification reception unit 403, the trace data transmission unit 404 acquires the trace data from the trace data storage unit 402. After that, the trace data transmission unit 404 outputs the trace data to the FPGA 10a. When the output is completed, the trace data transmission unit 404 outputs a completion notification to the trace data transmission completion notification unit 405.
The trace data transmission unit 404 includes a first terminal, a second terminal, a third terminal, and a fourth terminal.

トレースデータ送信完了通知部４０５は、トレースデータ送信部４０４から完了通知を受信すると、リトライ制御部２０ａにトレースデータ送信完了通知を出力する。
トレースデータ送信完了通知部４０５は、第１端子、第２端子を備える。 When the trace data transmission completion notification unit 405 receives the completion notification from the trace data transmission unit 404, the trace data transmission completion notification unit 405 outputs the trace data transmission completion notification to the retry control unit 20a.
The trace data transmission completion notification unit 405 includes a first terminal and a second terminal.

トレースデータラッチ部４０１の第１端子は、トレースデータ制御部４０ａの第１端子に接続される。
トレースデータラッチ部４０１の第２端子は、トレースデータ保存部４０２の第１端子に接続される。
トレースデータ保存部４０２の第２端子は、トレースデータ送信部４０４の第１端子に接続される。 The first terminal of the trace data latch unit 401 is connected to the first terminal of the trace data control unit 40a.
The second terminal of the trace data latch unit 401 is connected to the first terminal of the trace data storage unit 402.
The second terminal of the trace data storage unit 402 is connected to the first terminal of the trace data transmission unit 404.

トレースデータ送信開始通知受信部４０３の第１端子は、トレースデータ制御部４０ａの第２端子に接続される。
トレースデータ送信開始通知受信部４０３の第２端子は、トレースデータ送信部４０４の第２端子に接続される。 The first terminal of the trace data transmission start notification receiving unit 403 is connected to the second terminal of the trace data control unit 40a.
The second terminal of the trace data transmission start notification receiving unit 403 is connected to the second terminal of the trace data transmission unit 404.

トレースデータ送信部４０４の第３端子は、トレースデータ送信完了通知部４０５の第１端子に接続される。
トレースデータ送信部４０４の第４端子は、トレースデータ制御部４０ａの第４端子に接続される。
トレースデータ送信完了通知部４０５の第２端子は、トレースデータ制御部４０ａの第３端子に接続される。 The third terminal of the trace data transmission unit 404 is connected to the first terminal of the trace data transmission completion notification unit 405.
The fourth terminal of the trace data transmission unit 404 is connected to the fourth terminal of the trace data control unit 40a.
The second terminal of the trace data transmission completion notification unit 405 is connected to the third terminal of the trace data control unit 40a.

第２装置間通信制御カード３は、図１に示すように、ＦＰＧＡ１０ｂ、リトライ制御部２０ｂ（制御装置の一例、制御部の一例）、ＣＰＲＯＭ３０ｂ（制御装置の一例）、トレースデータ制御部４０ｂ（制御装置の一例）、データ転送部５０ｂを備える。
ＦＰＧＡ１０ｂは、ＦＰＧＡ１０ａと同様である。リトライ制御部２０ｂは、リトライ制御部２０ａと同様である。ＣＰＲＯＭ３０ｂは、ＣＰＲＯＭ３０ａと同様である。トレースデータ制御部４０ｂは、トレースデータ制御部４０ａと同様である。データ転送部５０ｂは、データ転送部５０ａと同様である。第２装置間通信制御カード３は、第１装置間通信制御カード２と同様の通信制御カードである。 As shown in FIG. 1, the second device-to-device communication control card 3 includes an FPGA 10b, a retry control unit 20b (an example of a control device, an example of a control unit), a CPROM30b (an example of a control device), and a trace data control unit 40b (control). An example of the device), the data transfer unit 50b is provided.
FPGA10b is the same as FPGA10a. The retry control unit 20b is the same as the retry control unit 20a. The CPROM30b is the same as the CPROM30a. The trace data control unit 40b is the same as the trace data control unit 40a. The data transfer unit 50b is the same as the data transfer unit 50a. The second device-to-device communication control card 3 is a communication control card similar to the first device-to-device communication control card 2.

次に、通信システム１の動作について説明する。ここでは、ＦＰＧＡ１０ａの内部でソフトエラーが発生した場合の通信システム１の図５に示す処理フローについて説明する。 Next, the operation of the communication system 1 will be described. Here, the processing flow shown in FIG. 5 of the communication system 1 when a soft error occurs inside the FPGA 10a will be described.

ＦＰＧＡ１０ａの内部でソフトエラーが発生する。ソフトエラー検知部１０２は、ソフトエラーが発生すると、ソフトエラーを検知する（ステップＳ１）。なお、ソフトエラー検知部１０２は、適切にソフトエラーを検知することができれば、どのような構成の回路であってもよい。 A soft error occurs inside the FPGA 10a. When a soft error occurs, the soft error detection unit 102 detects the soft error (step S1). The soft error detection unit 102 may have any configuration as long as it can appropriately detect soft errors.

ソフトエラー検知部１０２は、ＣＲＡＭ１０１にソフトエラー検知信号を出力する（ステップＳ２）。ソフトエラー検知信号とは、ソフトエラーを検知したことを示す信号である。 The soft error detection unit 102 outputs a soft error detection signal to the CRAM 101 (step S2). The soft error detection signal is a signal indicating that a soft error has been detected.

ＣＲＡＭ１０１は、ソフトエラー検知部１０２からソフトエラー検知信号を受ける。ＣＲＡＭ１０１がソフトエラー検知信号を受けると、ソフトエラー通知部１０１１１は、リトライ制御部２０ａにソフトエラー発生通知信号を出力する（ステップＳ３）。 The CRAM 101 receives a soft error detection signal from the soft error detection unit 102. When the CRAM 101 receives the soft error detection signal, the soft error notification unit 10111 outputs a soft error occurrence notification signal to the retry control unit 20a (step S3).

ソフトエラー発生通知受信部２０１は、ＣＲＡＭ１０１からソフトエラー発生通知信号を受ける。ソフトエラー発生通知受信部２０１は、ソフトエラー発生通知信号を受けると、ソフトエラー修復部２０４にソフトエラー発生通知受信信号を出力する（ステップＳ４）。 The soft error occurrence notification receiving unit 201 receives a soft error occurrence notification signal from the CRAM 101. Upon receiving the soft error occurrence notification signal, the soft error occurrence notification receiving unit 201 outputs the soft error occurrence notification receiving signal to the soft error repairing unit 204 (step S4).

ソフトエラー修復部２０４は、ソフトエラー発生通知受信部２０１からソフトエラー発生通知受信信号を受ける。ソフトエラー修復部２０４は、ソフトエラー発生通知受信信号を受けると、通信中断指示部２０２に通信中断信号を出力する（ステップＳ５）。 The soft error repair unit 204 receives a soft error occurrence notification reception signal from the soft error occurrence notification reception unit 201. Upon receiving the soft error occurrence notification reception signal, the soft error repair unit 204 outputs the communication interruption signal to the communication interruption instruction unit 202 (step S5).

通信中断指示部２０２は、ソフトエラー修復部２０４から通信中断信号を受ける。通信中断指示部２０２は、通信中断信号を受けると、第２装置間通信制御カード３に通信中断指示信号を出力する（ステップＳ６）。
この通信中断指示信号に応じて、第２装置間通信制御カード３は、通信を中断する。 The communication interruption instruction unit 202 receives a communication interruption signal from the soft error repair unit 204. Upon receiving the communication interruption signal, the communication interruption instruction unit 202 outputs the communication interruption instruction signal to the second device-to-device communication control card 3 (step S6).
In response to this communication interruption instruction signal, the second device-to-device communication control card 3 interrupts communication.

また、ソフトエラー修復部２０４は、再コンフィギュレーション指示部２０５に再コンフィギュレーション指示信号を出力する（ステップＳ７）。 Further, the soft error repair unit 204 outputs a reconfiguration instruction signal to the reconfiguration instruction unit 205 (step S7).

再コンフィギュレーション指示部２０５は、ソフトエラー修復部２０４から再コンフィギュレーション指示信号を受ける。再コンフィギュレーション指示部２０５は、再コンフィギュレーション指示信号を受けると、ＦＰＧＡ１０ａに再コンフィギュレーション開始指示信号を出力する（ステップＳ８）。 The reconfiguration instruction unit 205 receives a reconfiguration instruction signal from the soft error repair unit 204. Upon receiving the reconfiguration instruction signal, the reconfiguration instruction unit 205 outputs the reconfiguration start instruction signal to the FPGA 10a (step S8).

コンフィギュレーション制御部１０３は、リトライ制御部２０ａから再コンフィギュレーション開始指示信号を受ける。コンフィギュレーション制御部１０３は、再コンフィギュレーション開始指示信号を受けると、ＣＰＲＯＭ３０ａに再コンフィギュレーション開始信号を出力する（ステップＳ９）。 The configuration control unit 103 receives a reconfiguration start instruction signal from the retry control unit 20a. Upon receiving the reconfiguration start instruction signal, the configuration control unit 103 outputs the reconfiguration start signal to the CPROM 30a (step S9).

ＣＰＲＯＭ３０ａは、ＦＰＧＡ１０ａから再コンフィギュレーション開始信号を受ける。ＣＰＲＯＭ３０ａは、再コンフィギュレーション開始信号を受けると、ＦＰＧＡ１０ａに回路データを出力する（ステップＳ１０）。 The CPROM 30a receives a reconfiguration start signal from the FPGA 10a. Upon receiving the reconfiguration start signal, the CPROM 30a outputs circuit data to the FPGA 10a (step S10).

コンフィギュレーション制御部１０３は、ＣＰＲＯＭ３０ａから回路データを受ける。コンフィギュレーション制御部１０３は、受けた回路データを用いて、ＣＲＡＭ１０１に対して再コンフィギュレーションを実行する（ステップＳ１１）。 The configuration control unit 103 receives circuit data from the CPROM 30a. The configuration control unit 103 reconfigures the CRAM 101 using the received circuit data (step S11).

その後、再コンフィギュレーションが完了すると、コンフィギュレーション制御部１０３は、リトライ制御部２０ａに再コンフィギュレーション完了通知を出力する（ステップＳ１２）。 After that, when the reconfiguration is completed, the configuration control unit 103 outputs a reconfiguration completion notification to the retry control unit 20a (step S12).

再コンフィギュレーション完了通知受信部２０６は、コンフィギュレーション制御部１０３から再コンフィギュレーション完了通知を受ける。再コンフィギュレーション完了通知受信部２０６は、再コンフィギュレーション完了通知を受けると、ソフトエラー修復部２０４に再コンフィギュレーション完了通知受信信号を出力する（ステップＳ１３）。 The reconfiguration completion notification receiving unit 206 receives the reconfiguration completion notification from the configuration control unit 103. Upon receiving the reconfiguration completion notification, the reconfiguration completion notification reception unit 206 outputs the reconfiguration completion notification reception signal to the soft error repair unit 204 (step S13).

ソフトエラー修復部２０４は、再コンフィギュレーション完了通知受信部２０６から再コンフィギュレーション完了通知受信信号を受ける。ソフトエラー修復部２０４は、再コンフィギュレーション完了通知受信信号を受けると、トレースデータ送信開始指示部２０８にトレースデータ送信開始信号を出力する（ステップＳ１４）。 The soft error repair unit 204 receives the reconfiguration completion notification reception signal from the reconfiguration completion notification reception unit 206. Upon receiving the reconfiguration completion notification reception signal, the soft error repair unit 204 outputs the trace data transmission start signal to the trace data transmission start instruction unit 208 (step S14).

トレースデータ送信開始指示部２０８は、ソフトエラー修復部２０４からトレースデータ送信開始信号を受ける。トレースデータ送信開始指示部２０８は、トレースデータ送信開始信号を受けると、トレースデータ制御部４０ａにトレースデータ送信開始通知を出力する（ステップＳ１５）。 The trace data transmission start instruction unit 208 receives the trace data transmission start signal from the soft error repair unit 204. Upon receiving the trace data transmission start signal, the trace data transmission start instruction unit 208 outputs a trace data transmission start notification to the trace data control unit 40a (step S15).

トレースデータ送信開始通知受信部４０３は、リトライ制御部２０ａからトレースデータ送信開始通知を受ける。トレースデータ送信開始通知受信部４０３は、トレースデータ送信開始通知を受けると、トレースデータ送信部４０４にトレースデータ送信開始指示を出力する（ステップＳ１６）。トレースデータ送信開始指示とは、ソフトエラー発生直前の１トランザクション分のトレースデータをＦＰＧＡ１０ａに出力させる指示である。 The trace data transmission start notification receiving unit 403 receives the trace data transmission start notification from the retry control unit 20a. Upon receiving the trace data transmission start notification, the trace data transmission start notification receiving unit 403 outputs a trace data transmission start instruction to the trace data transmission unit 404 (step S16). The trace data transmission start instruction is an instruction to output the trace data for one transaction immediately before the occurrence of the soft error to the FPGA 10a.

トレースデータ送信部４０４は、トレースデータ送信開始通知受信部４０３からトレースデータ送信開始指示を受ける。トレースデータ送信部４０４は、トレースデータ送信開始指示を受けると、トレースデータ保存部４０２からソフトエラー発生直前の１トランザクション分のトレースデータを取り出す（ステップＳ１７）。トレースデータ送信部４０４は、取り出したトレースデータをＦＰＧＡ１０ａに出力する（ステップＳ１８）。 The trace data transmission unit 404 receives a trace data transmission start instruction from the trace data transmission start notification reception unit 403. Upon receiving the trace data transmission start instruction, the trace data transmission unit 404 extracts the trace data for one transaction immediately before the occurrence of the soft error from the trace data storage unit 402 (step S17). The trace data transmission unit 404 outputs the extracted trace data to the FPGA 10a (step S18).

トレースデータ送信部４０４は、ＦＰＧＡ１０ａへのトレースデータの送信が完了すると、トレースデータ送信完了通知部４０５に送信完了通知を出力する（ステップＳ１９）。に送信完了通知とは、ＦＰＧＡ１０ａへのトレースデータの送信が完了したことを知らせる通知である。 When the trace data transmission unit 404 completes the transmission of the trace data to the FPGA 10a, the trace data transmission unit 404 outputs a transmission completion notification to the trace data transmission completion notification unit 405 (step S19). The transmission completion notification is a notification that the transmission of the trace data to the FPGA 10a is completed.

トレースデータ送信完了通知部４０５は、トレースデータ送信部４０４から送信完了通知を受ける。トレースデータ送信完了通知部４０５は、送信完了通知を受けると、リトライ制御部２０ａにトレースデータ送信完了通知を出力する（ステップＳ２０）。 The trace data transmission completion notification unit 405 receives a transmission completion notification from the trace data transmission unit 404. Upon receiving the transmission completion notification, the trace data transmission completion notification unit 405 outputs the trace data transmission completion notification to the retry control unit 20a (step S20).

トレースデータ送信完了通知受信部２０７は、トレースデータ制御部４０ａからトレースデータ送信完了通知を受ける。トレースデータ送信完了通知受信部２０７は、トレースデータ送信完了通知を受けると、ソフトエラー修復部２０４にトレースデータ送信完了通知受信信号を出力する（ステップＳ２１）。 The trace data transmission completion notification receiving unit 207 receives the trace data transmission completion notification from the trace data control unit 40a. Upon receiving the trace data transmission completion notification, the trace data transmission completion notification receiving unit 207 outputs a trace data transmission completion notification receiving signal to the soft error repair unit 204 (step S21).

ソフトエラー修復部２０４は、トレースデータ送信完了通知受信部２０７からトレースデータ送信完了通知受信信号を受ける。ソフトエラー修復部２０４は、トレースデータ送信完了通知受信信号を受けると、通信再開指示部２０３に通信再開信号を出力する（ステップＳ２２）。 The soft error repair unit 204 receives the trace data transmission completion notification reception signal from the trace data transmission completion notification reception unit 207. Upon receiving the trace data transmission completion notification reception signal, the soft error repair unit 204 outputs the communication restart signal to the communication restart instruction unit 203 (step S22).

通信再開指示部２０３は、ソフトエラー修復部２０４から通信再開信号を受ける。通信再開指示部２０３は、通信再開信号を受けると、第２装置間通信制御カード３に通信再開指示信号を出力する（ステップＳ２３）。
通信システム１は、通信を再開する（ステップＳ２４）。 The communication restart instruction unit 203 receives a communication restart signal from the soft error repair unit 204. When the communication restart instruction unit 203 receives the communication restart signal, it outputs the communication restart instruction signal to the second device-to-device communication control card 3 (step S23).
Communication system 1 resumes communication (step S24).

以上、本発明の一実施形態による通信システム１について説明した。
通信システム１において、トレースデータ保存部４０２は、ＦＰＧＡ１０ａへ入力するトレースデータを保存する。トレースデータ送信部４０４は、ＦＰＧＡ１０ａが再コンフィギュレーションした後に、トレースデータのうち、ＦＰＧＡ１０ａにソフトエラーが発生する直前の１トランザクション分のトレースデータを取得する。トレースデータ送信部４０４は、取得した１トランザクション分のトレースデータをＦＰＧＡ１０ａに出力する。
このように、通信システム１の第１装置間通信制御カード２を構成することで、ＦＰＧＡ１０ａは、トレースデータ送信部４０４から送信された、ＦＰＧＡ１０ａにソフトエラーが発生する直前の１トランザクション分のトレースデータを用いてソフトエラーを解消すればよくなる。
その結果、第１装置間通信制御カード２では、ＦＰＧＡ１０ａのＣＲＡＭ１０１のメモリ容量を増大させずにＦＰＧＡ１０ａのソフトエラーを解消することができる。 The communication system 1 according to the embodiment of the present invention has been described above.
In the communication system 1, the trace data storage unit 402 stores the trace data to be input to the FPGA 10a. After the FPGA 10a is reconfigured, the trace data transmission unit 404 acquires the trace data for one transaction immediately before the soft error occurs in the FPGA 10a. The trace data transmission unit 404 outputs the acquired trace data for one transaction to the FPGA 10a.
By configuring the first device-to-device communication control card 2 of the communication system 1 in this way, the FPGA 10a is transmitted from the trace data transmission unit 404, and is the trace data for one transaction immediately before the soft error occurs in the FPGA 10a. It will be better if the soft error is eliminated by using.
As a result, in the first inter-device communication control card 2, the soft error of the FPGA 10a can be eliminated without increasing the memory capacity of the CRAM 101 of the FPGA 10a.

本発明の実施形態による最小構成の制御装置１００について説明する。
本発明の実施形態による最小構成の制御装置１００は、図６に示すように、トレースデータ保存部４０２、トレースデータ送信部４０４を備える。
トレースデータ保存部４０２は、ＦＰＧＡへ入力するトレースデータを保存する。
トレースデータ送信部４０４は、ＦＰＧＡが再コンフィギュレーションした後に、前記トレースデータのうち、前記ＦＰＧＡにソフトエラーが発生する直前の１トランザクション分のトレースデータを取得する。トレースデータ送信部４０４は、取得した前記１トランザクション分のトレースデータを前記ＦＰＧＡに出力する。 The control device 100 having the minimum configuration according to the embodiment of the present invention will be described.
As shown in FIG. 6, the control device 100 having the minimum configuration according to the embodiment of the present invention includes a trace data storage unit 402 and a trace data transmission unit 404.
The trace data storage unit 402 stores the trace data to be input to the FPGA.
After the FPGA is reconfigured, the trace data transmission unit 404 acquires the trace data for one transaction immediately before the soft error occurs in the FPGA among the trace data. The trace data transmission unit 404 outputs the acquired trace data for one transaction to the FPGA.

次に、本発明の実施形態による最小構成の制御装置１００の動作について説明する。ここでは、図７に示す処理フローについて説明する。
トレースデータ保存部４０２は、ＦＰＧＡへ入力するトレースデータを保存する（ステップＳ３１）。
トレースデータ送信部４０４は、ＦＰＧＡが再コンフィギュレーションした後に、トレースデータのうち、ＦＰＧＡにソフトエラーが発生する直前の１トランザクション分のトレースデータを取得する（ステップＳ３２）。トレースデータ送信部４０４は、取得した１トランザクション分のトレースデータをＦＰＧＡに出力する（ステップＳ３３）。 Next, the operation of the control device 100 having the minimum configuration according to the embodiment of the present invention will be described. Here, the processing flow shown in FIG. 7 will be described.
The trace data storage unit 402 stores the trace data to be input to the FPGA (step S31).
After the FPGA is reconfigured, the trace data transmission unit 404 acquires the trace data for one transaction immediately before the soft error occurs in the FPGA among the trace data (step S32). The trace data transmission unit 404 outputs the acquired trace data for one transaction to the FPGA (step S33).

以上、本発明の最小構成の制御装置１００について説明した。
このように、制御装置１００を構成することで、ＦＰＧＡは、再コンフィギュレーションした後に、制御装置１００から１トランザクション分のトレースデータを取得し、取得したトレースデータでソフトエラーを解消すればよい。その結果、ＦＰＧＡのメモリ容量を増大させずにソフトエラーを解消することができる。 The control device 100 having the minimum configuration of the present invention has been described above.
By configuring the control device 100 in this way, the FPGA may acquire trace data for one transaction from the control device 100 after reconfiguration, and eliminate the soft error with the acquired trace data. As a result, soft errors can be eliminated without increasing the memory capacity of the FPGA.

なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。 In the processing according to the embodiment of the present invention, the order of the processing may be changed as long as the appropriate processing is performed.

本発明の実施形態におけるＣＰＲＯＭ３０ａ、３０ｂ、ＣＲＡＭ１０１、トレースデータラッチ部４０１、トレースデータ保存部４０２、その他の記憶装置（レジスタ、ラッチを含む）のそれぞれは、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、本発明の実施形態におけるＣＰＲＯＭ３０ａ、３０ｂ、ＣＲＡＭ１０１、トレースデータラッチ部４０１、トレースデータ保存部４０２、その他の記憶装置のそれぞれは、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。 Where each of the CPROM 30a, 30b, CRAM 101, trace data latch unit 401, trace data storage unit 402, and other storage devices (including registers and latches) in the embodiment of the present invention are within the range in which appropriate information is transmitted and received. It may be provided. Further, each of the CPROMs 30a, 30b, CRAM 101, the trace data latch unit 401, the trace data storage unit 402, and other storage devices in the embodiment of the present invention exists in a plurality of areas within a range in which appropriate information is transmitted and received, and the data is distributed. You may remember it.

本発明の実施形態について説明したが、上述の通信システム１、ＦＰＧＡ１０ａ、１０ｂ、リトライ制御部２０ａ、２０ｂ、ＣＰＲＯＭ３０ａ、３０ｂ、トレースデータ制御部４０ａ、４０ｂ、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。 Although the embodiment of the present invention has been described, the above-mentioned communication system 1, FPGA 10a, 10b, retry control units 20a, 20b, CPROM30a, 30b, trace data control units 40a, 40b, and other control devices have a computer system inside. You may have. The process of the above-mentioned processing is stored in a computer-readable recording medium in the form of a program, and the above-mentioned processing is performed by the computer reading and executing this program. A specific example of a computer is shown below.

図８は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図８に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述の通信システム１、ＦＰＧＡ１０ａ、１０ｂ、リトライ制御部２０ａ、２０ｂ、ＣＰＲＯＭ３０ａ、３０ｂ、トレースデータ制御部４０ａ、４０ｂ、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。 FIG. 8 is a schematic block diagram showing a configuration of a computer according to at least one embodiment.
As shown in FIG. 8, the computer 5 includes a CPU 6, a main memory 7, a storage 8, and an interface 9.
For example, the communication system 1, FPGA 10a, 10b, retry control units 20a, 20b, CPROM30a, 30b, trace data control units 40a, 40b, and other control devices are all mounted on the computer 5. The operation of each processing unit described above is stored in the storage 8 in the form of a program. The CPU 6 reads a program from the storage 8, expands it into the main memory 7, and executes the above processing according to the program. Further, the CPU 6 secures a storage area corresponding to each of the above-mentioned storage units in the main memory 7 according to the program.

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ−ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。 Examples of the storage 8 include HDD (Hard Disk Drive), SSD (Solid State Drive), magnetic disk, magneto-optical disk, CD-ROM (Compact Disk Read Only Memory), DVD-ROM (Digital Versaille Disk Read). , Semiconductor memory and the like. The storage 8 may be internal media directly connected to the bus of computer 5, or external media connected to computer 5 via an interface 9 or a communication line. When this program is distributed to the computer 5 via a communication line, the distributed computer 5 may expand the program to the main memory 7 and execute the above processing. In at least one embodiment, the storage 8 is a non-temporary tangible storage medium.

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。 Further, the above program may realize a part of the above-mentioned functions. Further, the program may be a file that can realize the above-mentioned functions in combination with a program already recorded in the computer system, that is, a so-called difference file (difference program).

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。 Although some embodiments of the present invention have been described, these embodiments are examples and do not limit the scope of the invention. Various additions, omissions, replacements, and changes may be made to these embodiments without departing from the gist of the invention.

１・・・通信システム
２・・・第１装置間通信制御カード
３・・・第２装置間通信制御カード
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０ａ、１０ｂ・・・ＦＰＧＡ
２０ａ、２０ｂ・・・リトライ制御部
３０ａ、３０ｂ・・・ＣＰＲＯＭ
４０ａ、４０ｂ・・・トレースデータ制御部
５０ａ、５０ｂ・・・データ転送部
１００・・・制御装置
１０１・・・ＣＲＡＭ
１０２・・・ソフトエラー検知部
１０３・・・コンフィギュレーション制御部
２０１・・・ソフトエラー発生通知受信部
２０２・・・通信中断指示部
２０３・・・通信再開指示部
２０４・・・ソフトエラー修復部
２０５・・・再コンフィギュレーション指示部
２０６・・・再コンフィギュレーション完了通知受信部
２０７・・・トレースデータ送信完了通知受信部
２０８・・・トレースデータ送信開始指示部
４０１・・・トレースデータラッチ部
４０２・・・トレースデータ保存部
４０３・・・トレースデータ送信開始通知受信部
４０４・・・トレースデータ送信部
４０５・・・トレースデータ送信完了通知部
１０１１・・・ユーザロジック
１０１１１・・・ソフトエラー通知部
Ｌ１，Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４、Ｌ１５、Ｌ１６・・・配線 1 ... Communication system 2 ... First device-to-device communication control card 3 ... Second device-to-device communication control card 5 ... Computer 6 ... CPU
7 ... Main memory 8 ... Storage 9 ... Interfaces 10a, 10b ... FPGA
20a, 20b ... Retry control unit 30a, 30b ... CPROM
40a, 40b ... Trace data control unit 50a, 50b ... Data transfer unit 100 ... Control device 101 ... CRAM
102 ... Soft error detection unit 103 ... Configuration control unit 201 ... Soft error occurrence notification reception unit 202 ... Communication interruption instruction unit 203 ... Communication restart instruction unit 204 ... Soft error repair unit 205 ... Reconfiguration instruction unit 206 ... Reconfiguration completion notification reception unit 207 ... Trace data transmission completion notification reception unit 208 ... Trace data transmission start instruction unit 401 ... Trace data latch unit 402 ... Trace data storage unit 403 ... Trace data transmission start notification reception unit 404 ... Trace data transmission unit 405 ... Trace data transmission completion notification unit 1011 ... User logic 10111 ... Soft error notification unit L1, L2, L3, L4, L5, L6, L7, L8, L9, L10, L11, L12, L13, L14, L15, L16 ... Wiring

Claims (6)

ＦＰＧＡへ入力するトレースデータを保存するトレースデータ保存部と、
前記ＦＰＧＡが再コンフィギュレーションした後に、前記トレースデータのうち、前記ＦＰＧＡにソフトエラーが発生する直前の１トランザクション分のトレースデータを取得し、取得した前記１トランザクション分のトレースデータを前記ＦＰＧＡに出力するトレースデータ送信部と、
を備える制御装置。 A trace data storage unit that stores trace data to be input to the FPGA,
After the FPGA is reconfigured, among the trace data, the trace data for one transaction immediately before the soft error occurs in the FPGA is acquired, and the acquired trace data for one transaction is output to the FPGA. Trace data transmitter and
A control device comprising. 前記ソフトエラーを検知するソフトエラー検知部、
を備え、
前記トレースデータ送信部は、
前記ソフトエラー検知部がソフトエラーを検知した場合に、当該ソフトエラーが発生する直前の１トランザクション分のトレースデータを取得し、取得した前記１トランザクション分のトレースデータを前記ＦＰＧＡに出力する、
請求項１に記載の制御装置。 A soft error detector that detects the soft error,
With
The trace data transmission unit
When the soft error detection unit detects a soft error, the trace data for one transaction immediately before the soft error occurs is acquired, and the acquired trace data for one transaction is output to the FPGA.
The control device according to claim 1. 前記ＦＰＧＡ及び前記トレースデータ送信部を制御する制御部であって、回路データを用いて前記ＦＰＧＡに再コンフィギュレーションを実行させた後に、前記トレースデータを前記ＦＰＧＡへ出力することを前記トレースデータ送信部に実行させる制御部、
を備える請求項１または請求項２に記載の制御装置。 The control unit that controls the FPGA and the trace data transmission unit, and outputs the trace data to the FPGA after causing the FPGA to perform reconfiguration using circuit data. Control unit,
The control device according to claim 1 or 2. 請求項１から請求項３の何れか一項に記載の制御装置と、
ＦＰＧＡと、
を備える制御システム。 The control device according to any one of claims 1 to 3,
FPGA and
Control system with. ＦＰＧＡへ入力するトレースデータを保存することと、
前記ＦＰＧＡが再コンフィギュレーションした後に、前記トレースデータのうち、前記ＦＰＧＡにソフトエラーが発生する直前の１トランザクション分のトレースデータを取得することと、
取得した前記１トランザクション分のトレースデータを前記ＦＰＧＡに出力することと、
を含む制御方法。 Saving the trace data to be input to FPGA and
After the FPGA is reconfigured, among the trace data, the trace data for one transaction immediately before the soft error occurs in the FPGA is acquired.
To output the acquired trace data for one transaction to the FPGA,
Control method including. コンピュータに、
ＦＰＧＡへ入力するトレースデータを保存することと、
前記ＦＰＧＡが再コンフィギュレーションした後に、前記トレースデータのうち、前記ＦＰＧＡにソフトエラーが発生する直前の１トランザクション分のトレースデータを取得することと、
取得した前記１トランザクション分のトレースデータを前記ＦＰＧＡに出力することと、
を実行させるプログラム。 On the computer
Saving the trace data to be input to FPGA and
After the FPGA is reconfigured, among the trace data, the trace data for one transaction immediately before the soft error occurs in the FPGA is acquired.
To output the acquired trace data for one transaction to the FPGA,
A program that executes.
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