JP2020148540A - 制御回路および測距システム - Google Patents

Abstract

【課題】ダイナミックレンジを拡大することができる制御回路および測距システムを提供する。【解決手段】本開示に係る制御回路は、パルス出力部と、加算部と、パルス整形部とを備える。パルス出力部は、複数のＳＰＡＤ（Single Photon Avalanche Diode）素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力する。加算部は、パルス出力部から出力される複数の第１パルス信号を加算して加算信号に変換する。パルス整形部は、加算信号を、所定の期間より短い時間間隔で発生する加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形する。【選択図】図３

Description

本開示は、制御回路および測距システムに関する。

光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ(Time of Flight)方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する（たとえば、特許文献１参照）。

特開２０１４−０８１２５４号公報

本開示では、ダイナミックレンジを拡大することができる制御回路および測距システムを提案する。

本開示によれば、制御回路が提供される。制御回路は、パルス出力部と、加算部と、パルス整形部とを備える。パルス出力部は、複数のＳＰＡＤ（Single Photon Avalanche Diode）素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力する。加算部は、前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する。パルス整形部は、前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形する。

本開示によれば、ダイナミックレンジを拡大することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。 本開示の実施形態に適用可能である受光部が受光した時刻に基づく一例のヒストグラムを示す図である。 本開示の実施形態に係る測距装置の構成例を示すブロック図である。 本開示の実施形態に係る受光部に適用可能であるデバイスの構成の例を示す模式図である。 本開示の実施形態に係るパルス出力部のパルス出力回路の構成例を示す回路図である。 本開示の実施形態に係るパルス出力回路の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係る加算部の構成例を示す回路図である。 本開示の実施形態に係る加算部の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係るパルス整形部の構成例を示す回路図である。 本開示の実施形態に係るパルス整形部の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係るパルス整形部の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係るカウンター部の構成例を示す回路図である。 本開示の実施形態に係るカウンター部の動作をタイミングチャートで示す説明図である。 本開示の実施形態、参考例１および参考例２における信号処理の違いについて説明するための図である。

以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する。

しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ素子のデッドタイムより短い間隔で再度ＳＰＡＤ素子が受光した場合、ＳＰＡＤ素子から出力されるパルス信号は数が増えずに幅だけが長くなってしまう。

これにより、ＳＰＡＤ素子から出力されるパルス信号の数に基づいて入射した光子の数を計測する場合に、入射光子数が多くなるにしたがい、計測された光子の数とＳＰＡＤ素子に実際入射した光子の数との差異が大きくなる場合がある。

したがって、計測可能な光子数の最小値と最大値との差が小さくなってしまうことから、測距システムのダイナミックレンジが減少してしまう恐れがある。

そこで、上述の問題点を克服し、ダイナミックレンジを拡大することができる制御回路および測距システムの実現が期待されている。

［測距方法］
本開示は、光を用いて測距を行う技術に関するものである。そこで、本開示の実施形態の理解を容易とするために、図１および図２を参照しながら、実施形態に適用可能な測距方法について説明する。

図１は、本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。実施形態では、測距方式として直接ＴｏＦ方式を適用する。

かかる直接ＴｏＦ方式は、光源部２からの射出光Ｌ１が被測定物１００により反射した反射光Ｌ２を受光部３により受光し、光の射出タイミングと受光タイミングとの差分の時間に基づき測距を行う方式である。

測距装置１は、光源部２と、受光部３とを備える。測距装置１は、測距システムの一例である。光源部２は、たとえばレーザダイオードである光源４（図３参照）を有し、レーザ光をパルス状に発光するように駆動される。

光源部２からの射出光Ｌ１は、被測定物１００により反射され、反射光Ｌ２として受光部３に受光される。受光部３は、光電変換によって光を電気信号に変換する画素アレイ部６（図３参照）を含み、受光した光に応じた信号を出力する。

ここで、光源部２が発光した時刻（発光タイミング）を時間ｔ₀、光源部２からの射出光Ｌ１が被測定物１００により反射された反射光Ｌ２を受光部３が受光した時刻（受光タイミング）を時間ｔ₁とする。

定数ｃを光速度（２．９９７９×１０⁸［ｍ／ｓｅｃ］）とすると、測距装置１と被測定物１００との間の距離Ｄは、次式（１）により計算される。
Ｄ＝(ｃ／２)×(ｔ₁−ｔ₀) …（１）

なお、測距装置１は、上述の処理を、複数回繰り返して実行するとよい。また、受光部３は、複数のＳＰＡＤ素子６ａ（図４参照）を有し、各ＳＰＡＤ素子６ａに反射光Ｌ２が受光された各受光タイミングに基づき距離Ｄをそれぞれ算出してもよい。

測距装置１は、発光タイミングの時間ｔ₀から受光部３に光が受光された受光タイミングまでの時間ｔ_m（以下、「受光時間ｔ_m」とも呼称する。）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。

図２は、本開示の実施形態に適用可能である受光部３が受光した時刻に基づく一例のヒストグラムを示す図である。図２において、横軸はビン、縦軸はビン毎の頻度を示す。ビンは、受光時間ｔ_mを所定の単位時間ｄ毎に分類したものである。

具体的には、ビン＃０が０≦ｔ_m＜ｄ、ビン＃１がｄ≦ｔ_m＜２×ｄ、ビン＃２が２×ｄ≦ｔ_m＜３×ｄ、…、ビン＃（Ｎ−２）が(Ｎ−２)×ｄ≦ｔ_m＜(Ｎ−１)×ｄとなる。受光部３の露光時間を時間ｔ_epとした場合、ｔ_ep＝Ｎ×ｄとなる。

測距装置１は、受光時間ｔ_mを取得した回数をビンに基づき計数してビン毎の頻度２００を求め、ヒストグラムを生成する。ここで、受光部３は、光源部２からの射出光Ｌ１が反射された反射光Ｌ２以外の光も受光する。

たとえば、対象となる反射光Ｌ２以外の光の例として、測距装置１の周囲の環境光がある。かかる環境光は、受光部３にランダムに入射する光であって、ヒストグラムにおける環境光による環境光成分２０１は、対象となる反射光Ｌ２に対するノイズとなる。

一方、対象となる反射光Ｌ２は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分２０２として現れる。このアクティブ光成分２０２内のピークの頻度に対応するビンが、被測定物１００の距離Ｄに対応するビンとなる。

測距装置１は、そのビンの代表時間（たとえばビンの中央の時間）を上述した時間ｔ₁として取得することで、上述した式（１）に従い、被測定物１００までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距が実行可能となる。

［測距装置の構成］
つづいて、実施形態に係る測距装置１の構成について、図３および図４を参照しながら説明する。図３は、本開示の実施形態に係る測距装置１の構成例を示すブロック図である。上述のように、測距装置１は、光源部２と、受光部３とを備える。

光源部２は、光源４と、光源駆動部５とを有する。光源４は、たとえば、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）などのレーザダイオードで構成される。なお、光源４は、ＶＣＳＥＬに限られず、レーザダイオードがライン上に配列されたレーザダイオードアレイなどを用いてもよい。

光源駆動部５は、光源４を駆動する。光源駆動部５は、たとえば、受光部３の制御部１１からの発光制御信号に基づき、光源４から所定のタイミングおよびパルス幅を有する射出光Ｌ１が出射されるように光源４を駆動する。

光源駆動部５は、たとえば、ライン上に配列されるレーザダイオードを有する光源４から、レーザ光がラインに垂直の方向にスキャンされるように光源４を駆動することができる。

受光部３は、画素アレイ部６と、パルス出力部７と、加算部８と、パルス整形部９と、カウンター部１０と、制御部１１とを有する。

画素アレイ部６は、２次元格子状に配列される複数のＳＰＡＤ素子６ａ（図４参照）を有する。かかるＳＰＡＤ素子６ａは、アバランシ増倍が発生する大きな逆バイアス電圧をカソードに印加することにより、１光子の入射に応じて発生した電子に起因して、内部でアバランシ増倍が生じる。

すなわち、ＳＰＡＤ素子６ａは、１光子の入射に応じて大電流が流れる特性を有する。そして、ＳＰＡＤ素子６ａでは、かかる特性を利用することで、反射光Ｌ２に含まれる１光子の入射を高感度で検知することができる。

画素アレイ部６における複数のＳＰＡＤ素子６ａの動作は、制御部１１によって制御される。たとえば、制御部１１は、各ＳＰＡＤ素子６ａからの信号の読み出しを、行方向にｎ画素、列方向にｍ画素の、（ｎ×ｍ）個のＳＰＡＤ素子６ａを含むブロック毎に制御することができる。

また、制御部１１は、当該ブロックを単位として、各ＳＰＡＤ素子６ａを行方向にスキャンし、さらに行毎に列方向にスキャンして、各ＳＰＡＤ素子６ａから信号を読み出すことができる。

なお、実施形態において、制御部１１は、各ＳＰＡＤ素子６ａからそれぞれ単独に信号を読み出してもよい。画素アレイ部６のＳＰＡＤ素子６ａで発生する信号は、パルス出力部７のパルス出力回路７ａ（図５参照）に供給される。

パルス出力部７は、ＳＰＡＤ素子６ａと同じ数のパルス出力回路７ａを有する。かかるパルス出力回路７ａは、対応するＳＰＡＤ素子６ａで発生する信号に応じて、所定の第１パルス信号Ｐ１（図６参照）をデジタル信号として加算部８に出力する。

すなわち、パルス出力部７は、複数のＳＰＡＤ素子６ａでそれぞれ発生する信号に応じた複数の第１パルス信号Ｐ１を出力する。かかるパルス出力部７およびパルス出力回路７ａの詳細については後述する。

加算部８は、パルス出力部７から出力された複数の第１パルス信号Ｐ１を加算して、加算信号Ｐａ（図８参照）を生成する。かかる加算部８の詳細については後述する。

パルス整形部９は、加算信号Ｐａを第２パルス信号Ｐ２（図１１参照）に整形する。この第２パルス信号Ｐ２とは、所定の期間ΔＴ（図１０参照）より短い時間間隔で発生する加算信号Ｐａ内のパルス信号の数に基づいたパルス幅を有する信号である。かかるパルス整形部９の詳細については後述する。

カウンター部１０は、第２パルス信号Ｐ２のパルス幅に応じた数を、複数のＳＰＡＤ素子６ａに入射した光子の数としてカウントする。かかるカウンター部１０の詳細については後述する。

制御部１１は、たとえば予め組み込まれるプログラムに従い、測距装置１の全体の動作を制御する。たとえば、制御部１１は、光源駆動部５を制御することにより、光源４の発光タイミングを制御する。

また、制御部１１は、カウンター部１０から出力されるカウント数に基づいて、図２に示したヒストグラムを生成する。また、制御部１１は、生成されたヒストグラムのデータに基づいて所定の演算処理を行い、被測定物１００までの距離Ｄを算出する。

図４は、本開示の実施形態に係る受光部３に適用可能であるデバイスの構成の例を示す模式図である。図４において、受光部３は、それぞれ半導体チップからなる受光チップ３ａとロジックチップ３ｂとが積層されて構成される。なお、図４では、理解の容易のため、受光チップ３ａとロジックチップ３ｂとが分離された状態で示している。

受光チップ３ａには、画素アレイ部６の領域に複数のＳＰＡＤ素子６ａが２次元格子状に配列される。ロジックチップ３ｂには、パルス出力部７と、加算部８と、パルス整形部９と、カウンター部１０と、制御部１１（図示せず）とが設けられる。なお、受光チップ３ａおよびロジックチップ３ｂの構成は、図４の例に限定されない。

［パルス出力部の構成および動作］
つづいて、実施形態に係るパルス出力部７の構成および動作について、図５および図６を参照しながら説明する。図５は、本開示の実施形態に係るパルス出力部７のパルス出力回路７ａの構成例を示す回路図である。

図５に示すように、パルス出力部７は、パルス出力回路７ａを有する。パルス出力回路７ａは、１つのＳＰＡＤ素子６ａに対して１つ設けられる。すなわち、パルス出力回路７ａは、パルス出力部７内にＳＰＡＤ素子６ａと同じ数だけ設けられる。

そして、各パルス出力回路７ａは、それぞれ対応するＳＰＡＤ素子６ａに接続される。なお、図５では、理解の容易のため、ＳＰＡＤ素子６ａとパルス出力回路７ａとをそれぞれ１つずつ図示する。

パルス出力回路７ａは、Ｐ型トランジスタ２１と、インバータ２２と、否定論理積回路２３と、遅延回路２４と、Ｐ型トランジスタ２５とを有する。また、遅延回路２４は、４つのインバータ３１〜３４を有する。

Ｐ型トランジスタ２１のソースは電源電圧Ｖｄｄに接続され、Ｐ型トランジスタ２１のドレインは信号線２６に接続され、Ｐ型トランジスタ２１のゲートはノード２７に接続される。

かかる信号線２６は、画素アレイ部６の接続部６ｂを介して、ＳＰＡＤ素子６ａのカソードとインバータ２２の入力端子との間を接続する。また、ＳＰＡＤ素子６ａのアノードは接地され、インバータ２２の出力端子はノード２７を介して加算部８（図３参照）に接続される。

否定論理積回路２３の２つの入力端子は、ノード２７とインバータ３４の出力端子とに接続される。否定論理積回路２３の出力端子は、インバータ３１の入力端子に接続される。

インバータ３１の出力端子は、インバータ３２の入力端子に接続される。インバータ３２の出力端子は、インバータ３３の入力端子に接続される。インバータ３３の出力端子は、インバータ３４の入力端子に接続される。

すなわち、パルス出力回路７ａでは、否定論理積回路２３および４つのインバータ３１〜３４がリングオシレータとなる。

Ｐ型トランジスタ２５のソースは電源電圧Ｖｄｄに接続され、Ｐ型トランジスタ２５のドレインは信号線２６に接続され、Ｐ型トランジスタ２５のゲートはインバータ３４の出力端子に接続される。

ここまで説明したパルス出力回路７ａの初期状態では、Ｐ型トランジスタ２１のゲートにローレベルの信号Ｓ２がノード２７を介して入力される。したがって、パルス出力回路７ａの初期状態では、Ｐ型トランジスタ２１を含んだ第１の供給路Ｒ１によって、ＳＰＡＤ素子６ａのカソードに所定の電流が供給される。

そして、かかる所定の電流によって、パルス出力回路７ａは、ＳＰＡＤ素子６ａを動作させることができる。

また、Ｐ型トランジスタ２５のゲートには、初期状態でハイレベルの信号Ｓ３が入力される。これにより、初期状態において、ＳＰＡＤ素子６ａのカソードには上述した第１の供給路Ｒ１以外からの電流は供給されない。

次に、図５に加えて図６も参照しながら、パルス出力回路７ａの動作について説明する。図６は、本開示の実施形態に係るパルス出力回路７ａの動作をタイミングチャートで示す説明図である。

ＳＰＡＤ素子６ａには、ガイガーモードと呼ばれるなだれ増幅が起きる寸前の状態になるまで、逆バイアスの電圧Ｖａが印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソードから出力される信号Ｓ１は、この電圧Ｖａとなる。

そして、インバータ２２にはしきい電圧Ｖｔｈ以上の電圧Ｖａが信号Ｓ１として入力されることから、インバータ２２はローレベルの信号Ｓ２を出力する。また、インバータ２２からローレベルの信号Ｓ２が否定論理積回路２３に入力されることから、遅延回路２４からはハイレベルの信号Ｓ３が出力される。

そして、電圧Ｖａが印加されたＳＰＡＤ素子６ａに時間Ｔ１で１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンして第１の供給路Ｒ１に電流が流れる。これにより、信号Ｓ１は、電圧Ｖａから急激に減少する。そして、時間Ｔ２で信号Ｓ１がしきい電圧Ｖｔｈより小さくなると、インバータ２２はハイレベルの信号Ｓ２を出力する。

そして、信号Ｓ１は、時間Ｔ３においてなだれ増幅が停止することから、電圧Ｖｂで下げ止まる。一方で、パルス出力回路７ａでは、時間Ｔ２でハイレベルとなった信号Ｓ２がＰ型トランジスタ２１のゲートに入力されることから、第１の供給路Ｒ１は切断される。

これにより、ＳＰＡＤ素子６ａのカソードは、電源電圧Ｖｄｄから切断されたフローティング状態となる。したがって、信号Ｓ１は、時間Ｔ３以降でも電圧Ｖｂで固定される。

さらに、時間Ｔ２でハイレベルとなった信号Ｓ２は、否定論理積回路２３にも入力される。この時間Ｔ２の時点において、否定論理積回路２３にはハイレベルの信号Ｓ３が入力されていることから、否定論理積回路２３は、ローレベルの信号を出力する。

そして、遅延回路２４は、かかる否定論理積回路２３からのローレベルの信号に基づいて、時間Ｔ２から所定の遅延時間だけ経過した時間Ｔ４に、ローレベルの信号Ｓ３を出力する。

この時間Ｔ４でローレベルとなった信号Ｓ３は、Ｐ型トランジスタ２５のゲートに入力される。これにより、Ｐ型トランジスタ２５が導通状態となることから、パルス出力回路７ａ内にＰ型トランジスタ２５を含んだ第２の供給路Ｒ２が開通する。

したがって、信号Ｓ１は、かかる第２の供給路Ｒ２を介してＳＰＡＤ素子６ａが再充電されることにより上昇する。

すなわち、実施形態のパルス出力回路７ａには、ＳＰＡＤ素子６ａに電流を供給する供給路として、第１の供給路Ｒ１および第２の供給路Ｒ２が設けられる。第１の供給路Ｒ１は、Ｐ型トランジスタ２１を含み、初期状態およびＳＰＡＤ素子６ａ内でなだれ増幅が発生している際に、ＳＰＡＤ素子６ａに電流を供給する。

また、第２の供給路Ｒ２は、Ｐ型トランジスタ２５を含み、ＳＰＡＤ素子６ａ内でなだれ増幅が停止した後に、ＳＰＡＤ素子６ａに電流を供給する。

そして、実施形態では、Ｐ型トランジスタ２５の内部抵抗をＰ型トランジスタ２１の内部抵抗よりも小さくするとよい。すなわち、実施形態では、第２の供給路Ｒ２の抵抗値を、第１の供給路Ｒ１の抵抗値よりも小さくするとよい。

これにより、第２の供給路Ｒ２からＳＰＡＤ素子６ａに大きな電流を供給することができることから、すばやくＳＰＡＤ素子６ａを再充電することができる。

なお、第１の供給路Ｒ１の抵抗値を小さくしすぎると、供給される電流の値が大きくなりすぎることから、ＳＰＡＤ素子６ａ内でのなだれ増幅が停止しなくなる恐れがある。したがって、Ｐ型トランジスタ２１の内部抵抗は、ＳＰＡＤ素子６ａが良好に動作可能な範囲の電流値を供給可能な抵抗値に設定されるとよい。

一方で、第２の供給路Ｒ２は、ＳＰＡＤ素子６ａ内でなだれ増幅が発生する際には電流を供給しない。したがって、Ｐ型トランジスタ２５の内部抵抗を小さくしたとしても、ＳＰＡＤ素子６ａ内でなだれ増幅が停止しないなどの弊害は生じない。

図６の説明に戻る。信号Ｓ１がしきい電圧Ｖｔｈ以上になった時間Ｔ５で、インバータ２２はローレベルの信号Ｓ２を出力する。さらに、ＳＰＡＤ素子６ａは、時間Ｔ６で初期状態の電圧Ｖａに復帰する。

このように、パルス出力回路７ａは、１光子が入射することによりＳＰＡＤ素子６ａで発生する信号Ｓ１を、インバータ２２で第１パルス信号Ｐ１に変換して出力する。この第１パルス信号Ｐ１は、図６の例において時間Ｔ２から時間Ｔ５までのパルス幅を有する信号である。

そして、時間Ｔ５でローレベルになった信号Ｓ２は、Ｐ型トランジスタ２１のゲートに入力される。これにより、Ｐ型トランジスタ２１（すなわち、第１の供給路Ｒ１）を介して、ＳＰＡＤ素子６ａのカソードに所定の電流が供給される。

さらに、時間Ｔ５でローレベルとなった信号Ｓ２は、否定論理積回路２３にも入力される。これにより、否定論理積回路２３がハイレベルの信号を出力することから、遅延回路２４は、時間Ｔ５から所定の遅延時間だけ経過した時間Ｔ７に、ハイレベルの信号Ｓ３を出力する。

この時間Ｔ７でハイレベルとなった信号Ｓ３は、Ｐ型トランジスタ２５のゲートに入力される。これにより、Ｐ型トランジスタ２５が切断状態となり、ＳＰＡＤ素子６ａおよびパルス出力回路７ａは初期状態に戻る。

ここまで説明したように、実施形態のパルス出力回路７ａは、ＳＰＡＤ素子６ａのカソードに電流を供給する供給路を複数（第１の供給路Ｒ１および第２の供給路Ｒ２）設けることにより、ＳＰＡＤ素子６ａをすばやく回復させることができる。

［加算部の構成および動作］
つづいて、実施形態に係る加算部８の構成および動作について、図７および図８を参照しながら説明する。図７は、本開示の実施形態に係る加算部８の構成例を示す回路図である。

図７に示すように、測定装置１にＳＰＡＤ素子６ａおよびパルス出力回路７ａがｎ個（ｎは正の整数）ずつある場合、実施形態に係る加算部８は、（ｎ−１）個の論理和回路８ａ−２、８ａ−３・・・８ａ−ｎを有する。

論理和回路８ａ−２の入力端子には、パルス出力回路７ａ−１の出力端子と、パルス出力回路７ａ−２の出力端子とが接続される。また、論理和回路８ａ−３の入力端子には、論理和回路８ａ−２の出力端子と、パルス出力回路７ａ−３の出力端子とが接続される。

このように、論理和回路８ａ−２〜８ａ−ｎは直列に接続され、各論理和回路８ａ−２〜８ａ−ｎにはそれぞれパルス出力回路７ａ−２〜７ａ−ｎの出力端子が接続される。そして、論理和回路８ａ−ｎの出力端子は、パルス整形部９に接続される。

次に、図８を参照しながら、加算部８の動作について説明する。図８は、本開示の実施形態に係る加算部８の動作をタイミングチャートで示す説明図である。なお、以降の説明では、理解の容易のため、ＳＰＡＤ素子６ａおよびパルス出力回路７ａが２つずつ設けられる場合について示す。

図８に示すように、一方のＳＰＡＤ素子６ａ（以下、「ＳＰＡＤ素子Ａ」とも呼称する。）に、時間Ｔ１１で１光子が入射し、時間Ｔ１４でさらに１光子が入射する。この場合、ＳＰＡＤ素子Ａに接続されるパルス出力回路７ａ（以下、「パルス出力回路Ａ」とも呼称する。）は、時間Ｔ１１、Ｔ１４からそれぞれ所定のパルス幅がある２つのパルス信号を持つ第１パルス信号Ｐ１Ａを出力する。

また、もう一方のＳＰＡＤ素子６ａ（以下、「ＳＰＡＤ素子Ｂ」とも呼称する。）に、時間Ｔ１２、時間Ｔ１３、時間Ｔ１５でそれぞれ１光子が入射する。この場合、ＳＰＡＤ素子Ｂに接続されるパルス出力回路７ａ（以下、「パルス出力回路Ｂ」とも呼称する。）は、時間Ｔ１２、Ｔ１３、Ｔ１５からそれぞれ所定のパルス幅がある３つのパルス信号を持つ第１パルス信号Ｐ１Ｂを出力する。

この場合、加算部８は、パルス出力回路Ａから出力される第１パルス信号Ｐ１Ａと、パルス出力回路Ｂから出力される第１パルス信号Ｐ１Ｂとが加算された加算信号Ｐａを生成する。かかる加算信号Ｐａは、時間Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４およびＴ１５からそれぞれ所定のパルス幅がある５つのパルス信号を有する。

すなわち、加算部８は、各パルス出力回路７ａで生成される複数の第１パルス信号Ｐ１を加算して、加算信号Ｐａを生成する。かかる加算信号Ｐａは、各ＳＰＡＤ素子６ａに入射した光子に起因して発生するパルス信号を有する。

なお、実施形態では、パルス出力回路７ａから出力されるパルス信号のパルス幅を可能な限り短くするとよい。これにより、図８に示すように、短時間で複数の光子が画素アレイ部６に入射する場合でも、かかる複数の光子をそれぞれパルス信号として出力することができる。

［パルス整形部の構成および動作］
つづいて、実施形態に係るパルス整形部９の構成および動作について、図９〜図１１を参照しながら説明する。図９は、本開示の実施形態に係るパルス整形部９の構成例を示す回路図である。

図９に示すように、実施形態に係るパルス整形部９は、ＲＳフリップフロップ回路４１と、論理和回路４２と、ディレイ回路４３とを有する。

ＲＳフリップフロップ回路４１のＳ端子は、加算部８の出力端子に接続される。ＲＳフリップフロップ回路４１のＲ端子は、ディレイ回路４３の出力端子に接続される。ＲＳフリップフロップ回路４１のＱ端子は、カウンター部１０の入力端子に接続される。ＲＳフリップフロップ回路４１のＸＱ端子は、論理和回路４２の入力端子に接続される。

また、論理和回路４２のもう一つの入力端子は、加算部８の出力端子に接続される。論理和回路４２の出力端子は、ディレイ回路４３の入力端子に接続される。

ディレイ回路４３は、論理和回路４２からハイレベルの信号が入力されている場合、遅延無くローレベルの信号をＲＳフリップフロップ回路４１のＲ端子に出力し続ける。また、ディレイ回路４３は、論理和回路４２からローレベルの信号が入力された場合、かかるローレベルの信号が入力されてから所定の期間ΔＴが経過した後に、ハイレベルの信号をＲＳフリップフロップ回路４１のＲ端子に出力する。

なお、ディレイ回路４３は、ローレベルの信号が入力されてから期間ΔＴが経過する前に再度ハイレベルの信号が入力された場合、かかる再度のハイレベルの信号がローレベルの信号に切り替わってから期間ΔＴが経過した後に、ハイレベルの信号を出力する。

すなわち、ディレイ回路４３は、最後にハイレベルからローレベルに信号が切り替わってから所定の期間ΔＴが経過した場合に、ハイレベルの信号をＲＳフリップフロップ回路４１のＲ端子に出力する。

図１０は、本開示の実施形態に係るパルス整形部９の動作をタイミングチャートで示す説明図である。パルス整形部９の初期状態では、ＲＳフリップフロップ回路４１のＳ端子にローレベルの信号が入力されることから、ＲＳフリップフロップ回路４１のＱ端子はローレベルの信号を出力し、ＲＳフリップフロップ回路４１のＸＱ端子はハイレベルの信号を出力する。

また、ＲＳフリップフロップ回路４１のＸＱ端子から論理和回路４２にハイレベルの信号が入力されることから、論理和回路４２からはハイレベルの信号が出力され、ディレイ回路４３からはローレベルの信号が出力される。

そして、時間Ｔ２１で加算部８からＲＳフリップフロップ回路４１のＳ端子にハイレベルの信号が入力されると、時間Ｔ２２でＲＳフリップフロップ回路４１のＱ端子からハイレベルの信号が出力される。また、時間Ｔ２２でＲＳフリップフロップ回路４１のＸＱ端子からローレベルの信号が出力される。

そして、時間Ｔ２３でＲＳフリップフロップ回路４１のＳ端子に入力される信号がローレベルに変わると、論理和回路４２に入力される２つの信号がいずれもローレベルになる。これにより、時間Ｔ２４で論理和回路４２からローレベルの信号が出力され、かかるローレベルの信号がディレイ回路４３に入力される。

すると、ディレイ回路４３は、時間Ｔ２４から所定の期間ΔＴが経過した時間Ｔ２５に、ハイレベルの信号をＲＳフリップフロップ回路４１のＲ端子に出力する。これにより、時間Ｔ２６でＲＳフリップフロップ回路４１のＱ端子からローレベルの信号が出力され、ＲＳフリップフロップ回路４１のＸＱ端子からハイレベルの信号が出力される。

これにより、時間Ｔ２７で論理和回路４２からハイレベルの信号が出力され、かかるハイレベルの信号がディレイ回路４３に入力される。すると、時間Ｔ２８でローレベルの信号がディレイ回路４３から出力されて、パルス整形部９が初期状態に戻る。

ここまで説明したように、パルス整形部９は、時間Ｔ２１から時間Ｔ２３までのパルス幅を有する加算信号Ｐａを、時間Ｔ２２から時間Ｔ２６までのパルス幅を有する第２パルス信号Ｐ２に整形して出力する。

このように、実施形態に係るパルス整形部９は、入力されるパルス信号を所定の期間ΔＴに基づいた幅に長くするよう整形する。すなわち、実施形態では、パルス出力部７でパルス幅を可能な限り短くした第１パルス信号Ｐ１が、後段のカウンター部１０で処理可能なパルス幅に整形される。

また、実施形態に係るパルス整形部９は、所定の期間ΔＴが経過する前に新たなパルス信号が入力された場合、かかる新たなパルス信号を基準としてパルス幅をさらに長くするように整形する。すなわち、実施形態に係るパルス整形部９は、加算信号Ｐａを、所定の期間ΔＴより短い時間間隔で発生する加算信号Ｐａ内のパルス信号の数に基づいたパルス幅の第２パルス信号Ｐ２に整形する。

これにより、実施形態に係るパルス整形部９は、後段のカウンター部１０で処理可能であるとともに、所定の期間ΔＴより短い時間間隔で発生する加算信号Ｐａ内のパルス信号の数に基づいたパルス幅の第２パルス信号Ｐ２をカウンター部１０に出力することができる。

図１１は、本開示の実施形態に係るパルス整形部９の動作をタイミングチャートで示す説明図であり、図８の例に示した加算信号Ｐａをパルス整形部９で処理した場合について示す図である。

図１１の例に示す加算信号Ｐａは、時間Ｔ１１で立ち上がるパルス信号Ｐａ−１の次に、所定の期間ΔＴが経過するまで次のパルス信号が立ち上がらない。したがって、かかるパルス信号Ｐａ−１は、時間Ｔ１１で立ち上がるとともに、時間Ｔ１１から所定の期間ΔＴ経過した時間Ｔ１１ａまでのパルス幅を有するパルス信号Ｐ２−１に整形される。

また、図１１の例に示す加算信号Ｐａは、時間Ｔ１２で立ち上がるパルス信号Ｐａ−２の次に、所定の期間ΔＴが経過するまでに立ち上がるパルス信号Ｐａ−３を有する。したがって、かかるパルス信号Ｐａ−２、Ｐａ−３は、時間Ｔ１２で立ち上がるとともに、時間Ｔ１３から所定の期間ΔＴ経過した時間Ｔ１３ａまでのパルス幅を有するパルス信号Ｐ２−２に整形される。

また、図１１の例に示す加算信号Ｐａは、時間Ｔ１４で立ち上がるパルス信号Ｐａ−４の次に、所定の期間ΔＴが経過するまでに立ち上がるパルス信号Ｐａ−５を有する。したがって、かかるパルス信号Ｐａ−４、Ｐａ−５は、時間Ｔ１４で立ち上がるとともに、時間Ｔ１５から所定の期間ΔＴ経過した時間Ｔ１５ａまでのパルス幅を有するパルス信号Ｐ２−３に整形される。

なお、実施形態では、最後のパルス信号から所定の期間ΔＴ経過するまでパルス幅を長くするようにパルス信号を整形する例について示したが、パルス信号の整形手法はかかる例に限られない。

たとえば、所定の期間が経過するまでにパルス信号が２個入力された場合には２倍のパルス幅に整形し、所定の期間が経過するまでにパルス信号が３個入力された場合には３倍のパルス幅に整形してもよい。このように、実施形態に係るパルス整形部９は、所定の期間が経過するまでに入力されるパルス信号の個数に基づいたパルス幅に、パルス信号を整形してもよい。

［カウンター部の構成および動作］
つづいて、実施形態に係るカウンター部１０の構成および動作について、図１２および図１３を参照しながら説明する。図１２は、本開示の実施形態に係るカウンター部１０の構成例を示す回路図である。

図１２に示すように、実施形態に係るカウンター部１０は、計数パルス出力部５１と、論理積回路５２と、計数カウント部５３とを有する。

計数パルス出力部５１は、一定の時間間隔でパルス幅の狭いパルス信号（以下、計数パルス信号とも呼称する。）を論理積回路５２の入力端子に出力する。たとえば、計数パルス出力部５１は、上記の期間ΔＴよりも短い時間間隔で計数パルス信号を出力する。

論理積回路５２の入力端子は、計数パルス出力部５１の出力端子と、パルス整形部９の出力端子とに接続される。論理積回路５２の出力端子は、計数カウント部５３の入力端子に接続される。また、計数カウント部５３の出力端子は、制御部１１に接続される。

図１３は、本開示の実施形態に係るカウンター部１０の動作をタイミングチャートで示す説明図である。図１３の例では、時間Ｔ３１から時間Ｔ３２までのパルス幅があるパルス信号Ｐ２−４と、時間Ｔ３３から時間Ｔ３４までのパルス幅があるパルス信号Ｐ２−５とを持つ第２パルス信号Ｐ２が、パルス整形部９から出力される場合について説明する。

ここで、パルス信号Ｐ２−４は、１つの光子がＳＰＡＤ素子６ａに入力された場合に出力されるパルス信号と同じパルス幅のパルス信号である。

また、図１３の例では、計数パルス出力部５１が、１つの光子がＳＰＡＤ素子６ａに入力された場合に出力されるパルス信号に対して、２つの計数パルス信号が重なるように計数パルス信号を出力する。

そして、図１３に示すように、論理積回路５２は、時間Ｔ３１から時間Ｔ３２までの間に２カウント連続するパルス信号を計数カウント部５３に出力する。また、論理積回路５２は、時間Ｔ３３から時間Ｔ３４までの間に１１カウント連続するパルス信号を計数カウント部５３に出力する。

ここで、計数カウント部５３は、所定の間隔で連続するパルス信号の数をカウントする。かかる所定の間隔とは、計数パルス信号の出力間隔と同じ間隔である。そして、計数カウント部５３は、かかるカウントされたパルス信号の数に基づいて、複数のＳＰＡＤ素子６ａに入力される光子の数をカウントする。

たとえば、計数カウント部５３は、２カウント連続するパルス信号（パルス信号Ｐ２−４に対応）を、１個の光子が入射することにより発生したパルス信号であると算出する。また、計数カウント部５３は、１１カウント連続するパルス信号（パルス信号Ｐ２−５に対応）を、１１／２＝５．５個の光子が入射することにより発生したパルス信号であると算出する。

すなわち、実施形態に係るカウンター部１０は、第２パルス信号Ｐ２のパルス幅に応じた数、たとえば上述した連続するパルス信号の数を、複数のＳＰＡＤ素子６ａに入射した光子の数としてカウントする。

これにより、実施形態では、短い時間間隔で複数の光子が入射することによりパルス幅が長くなった第２パルス信号Ｐ２を、長くなったパルス幅に基づく光子の数に変換することができる。

したがって、実施形態によれば、短い時間間隔で複数の光子が入射した場合でも、かかる複数の光子が入射したことを検知することができる。

たとえば、図１３の例において、第２パルス信号Ｐ２内のパルス信号の立ち上がり数（すなわち、パルス信号の数）に基づいて光子の数を求めた場合、時間Ｔ３１から時間Ｔ３４までの光子の数は「２個」と算出される。

すなわち、第２パルス信号Ｐ２内のパルス信号の数に基づいて光子の数を求めた場合、計測可能な光子数の最小値と最大値との差が小さくなってしまうことから、測距装置１のダイナミックレンジが減少してしまう恐れがある。

一方で、実施形態では、第２パルス信号Ｐ２を、長くなったパルス幅に基づく光子の数に変換することにより、時間Ｔ３１から時間Ｔ３４までの光子の数を「１＋５．５＝６．５個」と算出することができる。

したがって、実施形態によれば、計測可能な光子数の最小値と最大値との差を拡大することができることから、測距装置１のダイナミックレンジを拡大することができる。

また、実施形態では、第１パルス信号Ｐ１のパルス幅をカウンター部１０で処理可能なパルス幅より短くするとよい。

これにより、カウンター部１０の仕様に限定されることなく、ＳＰＡＤ素子６ａのデッドタイムを最小限にすることができる。したがって、実施形態によれば、ＳＰＡＤ素子６ａのデッドタイムの最中に光子が入射することにより、かかる光子が検出できないことを抑制することができる。

また、実施形態では、第２パルス信号Ｐ２のパルス幅をカウンター部１０で処理可能なパルス幅より長くするとよい。これにより、第２パルス信号Ｐ２をカウンター部１０で問題なく処理することができる。

［各種参考例との比較］
つづいて、図１４を参照しながら、ここまで説明した実施形態と各種参考例との違いについて説明する。図１４は、本開示の実施形態、参考例１および参考例２における信号処理の違いについて説明するための図である。

参考例１は、パルス出力回路７ａにおいて、ＳＰＡＤ素子６ａに電流を供給する供給路が１つしか無い場合の例である。ここで、ＳＰＡＤ素子６ａに電流を供給する供給路が１つしか無い場合、かかる供給路から供給される電流の値を大きくした方がＳＰＡＤ素子６ａの回復時間を短くすることができる。

一方で、ＳＰＡＤ素子６ａに供給される電流の値を大きくしすぎると、光子が入射した際にＳＰＡＤ素子６ａ内で発生するなだれ増幅が停止しなくなる。したがって、参考例１では、パルス出力回路７ａからＳＰＡＤ素子６ａに供給される電流の値を、決まった値以上に大きくすることができない。

すなわち、参考例１におけるＳＰＡＤ素子６ａの回復時間は、実施形態におけるＳＰＡＤ素子６ａの回復時間よりも長くなる（たとえば、数倍程度）。

このことから、図１４に示すように、参考例１では、パルス出力回路Ａから出力される第１パルス信号Ｐ１が長いパルス幅の２つのパルス信号で形成され、パルス出力回路Ｂから出力される第１パルス信号Ｐ１がさらに長いパルス幅の１つのパルス信号で形成される。

したがって、かかる２つの第１パルス信号Ｐ１を加算部８で加算した場合、加算信号Ｐａは非常に長いパルス幅の１つのパルス信号で形成されることから、ダイナミックレンジが減少してしまう。

参考例２は、パルス出力回路７ａにおいて、第１パルス信号Ｐ１のパルス幅を、カウンター部１０で処理可能なパルス幅に延ばした場合の例である。この場合、パルス出力回路Ａから出力される第１パルス信号Ｐ１と、パルス出力回路Ｂから出力される第１パルス信号Ｐ１とを加算部８で加算することにより、カウンター部１０で処理可能な信号を取得することができる。

しかしながら、かかる参考例２では、ＳＰＡＤ素子６ａのデッドタイムを実施形態よりも長くする必要があることから、ＳＰＡＤ素子６ａのデッドタイムの際に光子が新たに入射する確率が高まる。

そして、参考例２では、ＳＰＡＤ素子６ａのデッドタイムの際に光子が新たに入射した場合でも、第１パルス信号Ｐ１のパルス幅は光子が新たに入射していない場合と変わらない。

たとえば、ＳＰＡＤ素子Ｂに入射する１つ目の光子と２つ目の光子との間は間隔が短いが、これら２つの光子に基づいて出力されるパルス出力回路Ｂの第１パルス信号Ｐ１は、１つの光子に基づいて出力される第１パルス信号Ｐ１のパルス幅と変わらない。

なぜなら、参考例２では、新たな光子の入射の有無にかかわらず、ＳＰＡＤ素子６ａのデッドタイムが遅延回路２４の遅延時間によって定められるからである。

したがって、参考例２では、短い時間間隔で新たな光子がＳＰＡＤ素子６ａに入射した場合に、かかる新たな光子を検知することが困難である。

一方で、実施形態では、ＳＰＡＤ素子６ａのデッドタイムを可能な限り短くすることにより、短い時間間隔で新たな光子がＳＰＡＤ素子６ａに入射した場合でも、かかる新たな光子をパルス出力回路Ｂで検知することができる。

したがって、実施形態によれば、計測可能な光子数の最小値と最大値との差を拡大することができることから、測距装置１のダイナミックレンジを拡大することができる。

［効果］
実施形態に係る制御回路は、パルス出力部７と、加算部８と、パルス整形部９とを備える。パルス出力部７は、複数のＳＰＡＤ素子６ａでそれぞれ発生する信号に応じた複数の第１パルス信号Ｐ１を出力する。加算部８は、パルス出力部７から出力される複数の第１パルス信号Ｐ１を加算して加算信号Ｐａに変換する。パルス整形部は、加算信号Ｐａを、所定の期間ΔＴより短い時間間隔で発生する加算信号Ｐａ内のパルス信号の数に基づいたパルス幅の第２パルス信号Ｐ２に整形する。

これにより、測距装置１のダイナミックレンジを拡大することができる。

また、実施形態に係る制御回路は、第２パルス信号Ｐ２のパルス幅に応じた数を複数のＳＰＡＤ素子６ａに入射した光子の数としてカウントするカウンター部１０をさらに備える。

これにより、短い時間間隔で複数の光子が入射することによりパルス幅が長くなった第２パルス信号Ｐ２を、長くなったパルス幅に基づく光子の数に変換することができる。

また、実施形態に係る制御回路において、第１パルス信号Ｐ１のパルス幅は、カウンター部１０で処理可能なパルス幅より短く、第２パルス信号Ｐ２のパルス幅は、カウンター部１０で処理可能なパルス幅より長い。

これにより、ＳＰＡＤ素子６ａのデッドタイムを最小限にすることができるとともに、第２パルス信号Ｐ２をカウンター部１０で問題なく処理することができる。

また、実施形態に係る制御回路において、パルス出力部７は、第１の供給路Ｒ１と、第２の供給路Ｒ２とを有する。第１の供給路Ｒ１は、ＳＰＡＤ素子６ａ内でなだれ増幅が発生している際にＳＰＡＤ素子６ａに電流を供給する。第２の供給路Ｒ２は、ＳＰＡＤ素子６ａ内でなだれ増幅が停止した後にＳＰＡＤ素子６ａに電流を供給する。

これにより、ＳＰＡＤ素子６ａの回復時間を短くすることができることから、ＳＰＡＤ素子６ａのデッドタイムを短くすることができる。

以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。

また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
複数のＳＰＡＤ（Single Photon Avalanche Diode）素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力するパルス出力部と、
前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する加算部と、
前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形するパルス整形部と、
を備える制御回路。
（２）
前記第２パルス信号のパルス幅に応じた数を複数の前記ＳＰＡＤ素子に入射した光子の数としてカウントするカウンター部
をさらに備える
前記（１）に記載の制御回路。
（３）
前記第１パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より短く、
前記第２パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より長い
前記（２）に記載の制御回路。
（４）
前記パルス出力部は、前記ＳＰＡＤ素子内でなだれ増幅が発生している際に前記ＳＰＡＤ素子に電流を供給する第１の供給路と、前記ＳＰＡＤ素子内でなだれ増幅が停止した後に前記ＳＰＡＤ素子に電流を供給する第２の供給路とを有する
前記（１）〜（３）のいずれか一つに記載の制御回路。
（５）
被測定物に光を照射する光源と、
前記被測定物から反射される光を受光した際に信号を出力する複数のＳＰＡＤ素子と、
複数の前記ＳＰＡＤ素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力するパルス出力部と、前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する加算部と、前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形するパルス整形部と、を有する制御回路と、
を備える測距システム。
（６）
前記制御回路は、
前記第２パルス信号のパルス幅に応じた数を複数の前記ＳＰＡＤ素子に入射した光子の数としてカウントするカウンター部
をさらに備える
前記（５）に記載の測距システム。
（７）
前記第１パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より短く、
前記第２パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より長い
前記（６）に記載の測距システム。
（８）
前記パルス出力部は、前記ＳＰＡＤ素子内でなだれ増幅が発生している際に前記ＳＰＡＤ素子に電流を供給する第１の供給路と、前記ＳＰＡＤ素子内でなだれ増幅が停止した後に前記ＳＰＡＤ素子に電流を供給する第２の供給路とを有する
前記（５）〜（７）のいずれか一つに記載の測距システム。

１ 測距装置（測距システムの一例）
２ 光源部
３ 受光部
６ａ ＳＰＡＤ素子
７ パルス出力部
８ 加算部
９ パルス整形部
１０ カウンター部
Ｐ１ 第１パルス信号
Ｐ２ 第２パルス信号
Ｐａ 加算信号
Ｒ１ 第１の供給路
Ｒ２ 第２の供給路

Claims (5)

1. 複数のＳＰＡＤ（Single Photon Avalanche Diode）素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力するパルス出力部と、
   前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する加算部と、
   前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形するパルス整形部と、
   を備える制御回路。
2. 前記第２パルス信号のパルス幅に応じた数を複数の前記ＳＰＡＤ素子に入射した光子の数としてカウントするカウンター部
   をさらに備える
   請求項１に記載の制御回路。
3. 前記第１パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より短く、
   前記第２パルス信号のパルス幅は、前記カウンター部で処理可能なパルス幅より長い
   請求項２に記載の制御回路。
4. 前記パルス出力部は、前記ＳＰＡＤ素子内でなだれ増幅が発生している際に前記ＳＰＡＤ素子に電流を供給する第１の供給路と、前記ＳＰＡＤ素子内でなだれ増幅が停止した後に前記ＳＰＡＤ素子に電流を供給する第２の供給路とを有する
   請求項１に記載の制御回路。
5. 被測定物に光を照射する光源と、
   前記被測定物から反射される光を受光した際に信号を出力する複数のＳＰＡＤ素子と、
   複数の前記ＳＰＡＤ素子でそれぞれ発生する信号に応じた複数の第１パルス信号を出力するパルス出力部と、前記パルス出力部から出力される複数の前記第１パルス信号を加算して加算信号に変換する加算部と、前記加算信号を、所定の期間より短い時間間隔で発生する前記加算信号内のパルス信号の数に基づいたパルス幅の第２パルス信号に整形するパルス整形部と、を有する制御回路と、
   を備える測距システム。

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