JP2020136875A - Semiconductor module and drive circuit - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000001514 detection method Methods 0.000 claims abstract description 88
- 239000003990 capacitor Substances 0.000 claims abstract description 82
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 230000005856 abnormality Effects 0.000 description 22
- 230000007423 decrease Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000011084 recovery Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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Abstract
Description
本発明は、インバータ装置などの電力変換装置に用いられる半導体スイッチング素子の過電流保護技術に係り、特に半導体スイッチング素子に流れる過電流を精度良く検出する半導体モジュール、および半導体スイッチング素子を駆動する駆動回路に関する。 The present invention relates to an overcurrent protection technique for a semiconductor switching element used in a power conversion device such as an inverter device, and particularly a semiconductor module for accurately detecting an overcurrent flowing through the semiconductor switching element and a drive circuit for driving the semiconductor switching element. Regarding.
一般に、インバータ装置などの電力変換装置では、半導体スイッチング素子に流れる過電流を検出して該半導体スイッチング素子のオン駆動を停止させる過電流保護回路が設けられている。この過電流保護回路は、過電流状態検出時に電力変換装置に接続された負荷、並びに半導体スイッチング素子を過電流から保護する役割を担う。ちなみに、半導体スイッチング素子は、例えば高耐圧のＩＧＢＴやＭＯＳ-ＦＥＴからなる。 Generally, a power conversion device such as an inverter device is provided with an overcurrent protection circuit that detects an overcurrent flowing through a semiconductor switching element and stops the on-drive of the semiconductor switching element. This overcurrent protection circuit plays a role of protecting the load connected to the power conversion device and the semiconductor switching element from overcurrent when the overcurrent state is detected. By the way, the semiconductor switching element is made of, for example, a high withstand voltage IGBT or MOS-FET.
過電流検出回路は、例えば半導体スイッチング素子に一体に組み込まれた電流検出素子（センス端子）から出力される該半導体スイッチング素子の主電流に比例したセンス電流を、電流検出抵抗を介して電圧値（センス電圧）に変換し、この電圧値と所定の参照電圧値とを比較して半導体スイッチング素子に流れる主電流が過電流状態にあることを検出する比較器を備えて構成される。そして、過電流検出回路は過電流状態を検出すると、半導体スイッチング素子を駆動する駆動回路を停止させる過電流保護動作を実行する。 In the overcurrent detection circuit, for example, a sense current proportional to the main current of the semiconductor switching element output from a current detection element (sense terminal) integrally incorporated in the semiconductor switching element is subjected to a voltage value (sense current) via a current detection resistor. It is configured to include a comparator that converts it into a sense voltage), compares this voltage value with a predetermined reference voltage value, and detects that the main current flowing through the semiconductor switching element is in an overcurrent state. Then, when the overcurrent detection circuit detects the overcurrent state, it executes an overcurrent protection operation of stopping the drive circuit that drives the semiconductor switching element.
従来、この過電流状態の検出精度を高めて誤動作を防止する技術が提案されている。例えば、特許文献１では、図７に示すように、センス端子ＴＳから出力されるセンス電流をもとに生成されたセンス電圧Ｖｓに発生するノイズによって、誤って過電流保護動作が実行される懸念がある。このような誤動作を防止するため、半導体スイッチング素子のコレクタ-エミッタ間電圧Ｖｃｅの変化量を検出し、当該電圧の変化量Ｖｃｓと所定の閾値電圧Ｖｒｅｆ２とを比較している。電圧の変化量Ｖｃｓが閾値電圧Ｖｒｅｆ２を超えた場合にＨレベル（ハイレベル）になる電圧変化検知用の比較器ＣＯＭＰ２を設けている。この比較器ＣＯＭＰ２は、従来の過電流状態検出用の比較器ＣＯＭＰ１とは別に設けられている。そして、両比較器ＣＯＭＰ１，ＣＯＭＰ２の出力のＡＮＤ条件によって過電流異常を検知して過電流保護動作を実行する駆動回路が開示されている。 Conventionally, a technique for improving the detection accuracy of this overcurrent state to prevent malfunction has been proposed. For example, in Patent Document 1, as shown in FIG. 7, there is a concern that the overcurrent protection operation is erroneously executed due to the noise generated in the sense voltage Vs generated based on the sense current output from the sense terminal TS. There is. In order to prevent such a malfunction, the amount of change in the collector-emitter voltage Vce of the semiconductor switching element is detected, and the amount of change Vcs of the voltage is compared with the predetermined threshold voltage Vref2. A comparator COMP2 for detecting a voltage change is provided, which becomes an H level (high level) when the amount of change in voltage Vcs exceeds the threshold voltage Vref2. This comparator COMP2 is provided separately from the conventional comparator COMP1 for detecting an overcurrent state. A drive circuit that detects an overcurrent abnormality based on the AND condition of the outputs of both comparators COMP1 and COMP2 and executes an overcurrent protection operation is disclosed.
しかしながら、過電流異常の場合、図８に示すように、従来の過電流状態を検出する比較器ＣＯＭＰ１によって過電流状態を検出するタイミングＴ0の付近では、コレクタ-エミッタ間電圧Ｖｃｅはほぼフラットな状態で推移し、急峻な変化は生じない。なお、図８中、タイミングＴ0より後にコレクタ-エミッタ間電圧Ｖｃｅが立ち上がっているが、これはタイミングＴ0において、比較器ＣＯＭＰ１による従来の過電流保護動作により、半導体スイッチ素子のゲート信号をオフにしたために生じたものである。したがって、タイミングＴ0付近あるいはそれより前の本来の検出タイミング、すなわち図８中符号Ａで示した丸印の範囲で、コレクタ-エミッタ間電圧Ｖｃｅの僅かな変化量Ｖｃｓを捉えて、過電流保護動作を実行するのは簡単ではない。特に過電流異常時のコレクタ電流Ｉｃを抑えるために過電流状態の検出タイミングを速めようとすると、図９に示すようにコレクタ-エミッタ間電圧Ｖｃｅは、図中符号Ａの範囲に示すように図８に比べてさらにフラットな状態になる。なお、図８，９は後述の図６に相当するものから関連信号を抜粋したものであり、図９は図１に示すコンデンサＣ１の静電容量値を小さくした場合の図である。 However, in the case of an overcurrent abnormality, as shown in FIG. 8, the collector-emitter voltage Vce is in a substantially flat state in the vicinity of the timing T0 where the overcurrent state is detected by the conventional comparator COMP1 that detects the overcurrent state. There is no sudden change. In FIG. 8, the collector-emitter voltage Vce rises after the timing T0. This is because the gate signal of the semiconductor switch element is turned off at the timing T0 by the conventional overcurrent protection operation by the comparator COMP1. It occurred in. Therefore, the overcurrent protection operation is performed by capturing a slight change amount Vcs of the collector-emitter voltage Vce within the original detection timing near or before the timing T0, that is, within the range of the circle indicated by the reference numeral A in FIG. Is not easy to do. In particular, when an attempt is made to accelerate the detection timing of the overcurrent state in order to suppress the collector current Ic at the time of an overcurrent abnormality, the collector-emitter voltage Vce is shown in the range of reference numeral A in the figure as shown in FIG. It becomes flatter than 8. It should be noted that FIGS. 8 and 9 are excerpts of related signals from the one corresponding to FIG. 6 described later, and FIG. 9 is a diagram when the capacitance value of the capacitor C1 shown in FIG. 1 is reduced.
以上のごとく、特許文献１の技術を用いて過電流異常の検出を行う場合は、微分回路の時定数（図７のコンデンサＣ０，抵抗Ｒ０の値）の選択が極めて難しいという問題がある。 As described above, when detecting an overcurrent abnormality by using the technique of Patent Document 1, there is a problem that it is extremely difficult to select the time constant of the differentiating circuit (values of the capacitor C0 and the resistor R0 in FIG. 7).
また、半導体スイッチング素子のセンス端子から出力されるセンス電流を用いて主電流の過電流状態を検知する場合、センス電流は主電流に必ずしも比例するものではなく、図１０に示すような特性を有することを考慮する必要がある。すなわち、センス電流（図１０ではセンス電圧Ｖｓ）と主電流Ｉｃとの比は全ての動作期間において一定ではなく、たとえば半導体スイッチング素子のターンオン直後の逆回復期間やミラー期間中は、センス電流が設計値（ミラー期間後の安定状態におけるセンス電流値）よりも大きな値となる。この期間中のセンス電流は設計値の２〜３倍になることがある。このため、通常動作において過電流異常を誤検出しないように、半導体スイッチング素子のターンオン後、ミラー期間が経過し、センス電流が安定するまでは過電流異常を検出しないいわゆるブランキング期間を設けるなどの対応が必要となる。しかしながら、ブランキング期間を設けると通常動作時の誤検出は回避できるものの、過電流異常の検出が遅くなるという問題がある。 Further, when the overcurrent state of the main current is detected by using the sense current output from the sense terminal of the semiconductor switching element, the sense current is not necessarily proportional to the main current and has the characteristics shown in FIG. It is necessary to consider that. That is, the ratio of the sense current (sense voltage Vs in FIG. 10) to the main current Ic is not constant during all operating periods. For example, the sense current is designed during the reverse recovery period immediately after the turn-on of the semiconductor switching element or during the mirror period. It becomes a value larger than the value (sense current value in the stable state after the mirror period). The sense current during this period may be 2-3 times the design value. Therefore, in order to prevent erroneous detection of overcurrent abnormality in normal operation, a so-called blanking period is provided in which overcurrent abnormality is not detected until the mirror period elapses after the semiconductor switching element is turned on and the sense current stabilizes. Correspondence is required. However, if a blanking period is provided, erroneous detection during normal operation can be avoided, but there is a problem that detection of overcurrent abnormality is delayed.
本発明は、上述のかかる事情に鑑みてなされたものであり、その目的は、上記のような長いブランキング期間を設けることなく、半導体スイッチング素子の過電流異常を迅速かつ精度良く検出することのできる半導体モジュールおよび駆動回路を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to detect an overcurrent abnormality of a semiconductor switching element quickly and accurately without providing a long blanking period as described above. It is an object of the present invention to provide a semiconductor module and a drive circuit which can be used.
上記目的を達成するため、本発明の半導体モジュールにおいては、
第１の主電極端子、第２の主電極端子、制御電極端子、および前記第１の主電極端子と前記第２の主電極端子との間に流れる電流に応じたセンス電流を出力するセンス端子を備え、前記制御電極端子に加えられる駆動信号の電圧に応じて前記第１の主電極端子と前記第２の主電極端子との間に流れる電流を制御する半導体スイッチング素子と、
入力信号に同期して前記駆動信号を生成し、該駆動信号により前記半導体スイッチング素子をオン・オフ制御するドライブ回路と、
ダイオードと第１のコンデンサを備える外部回路であって、前記ダイオードのカソードは前記第１の主電極端子に接続され、前記ダイオードのアノードは前記第１のコンデンサの一方の端子に接続され、前記第１のコンデンサの他方の端子は前記第２の主電極端子および基準電位に接続された外部回路と、
前記第１のコンデンサの前記一方の端子に接続され、前記入力信号に同期して前記第１のコンデンサの充電を行う充電回路と、
前記第１のコンデンサの充電電圧の値に基づいて、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間の電圧が不飽和電圧状態にあることを検出する不飽和電圧検出回路と、
前記センス端子から出力されるセンス電流を電圧に変換してセンス電圧信号を出力するセンス電圧生成回路と、
前記センス電圧信号に基づいて、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間に流れる電流が過電流状態にあることを検出する電流センス回路と、
前記入力信号がオン状態のときに、前記不飽和電圧検出回路が不飽和電圧状態を検出し、かつ前記電流センス回路が過電流状態を検出した場合に過電流保護信号を出力する遮断制御回路と、を備え、
前記ドライブ回路は、当該過電流保護信号に基づいて、前記駆動信号をオフにすることを特徴とする。
In order to achieve the above object, in the semiconductor module of the present invention,
The first main electrode terminal, the second main electrode terminal, the control electrode terminal, and the sense terminal that outputs a sense current corresponding to the current flowing between the first main electrode terminal and the second main electrode terminal. A semiconductor switching element that controls the current flowing between the first main electrode terminal and the second main electrode terminal according to the voltage of the drive signal applied to the control electrode terminal.
A drive circuit that generates the drive signal in synchronization with the input signal and controls the semiconductor switching element on / off by the drive signal.
An external circuit comprising a diode and a first capacitor, wherein the cathode of the diode is connected to the first main electrode terminal and the anode of the diode is connected to one terminal of the first capacitor. The other terminal of the capacitor 1 is the second main electrode terminal and an external circuit connected to the reference potential.
A charging circuit connected to the one terminal of the first capacitor and charging the first capacitor in synchronization with the input signal.
Based on the value of the charging voltage of the first capacitor, it is detected that the voltage between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an unsaturated voltage state. Unsaturated voltage detection circuit and
A sense voltage generation circuit that converts the sense current output from the sense terminal into a voltage and outputs a sense voltage signal.
A current sense circuit that detects that the current flowing between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an overcurrent state based on the sense voltage signal.
With a cutoff control circuit that outputs an overcurrent protection signal when the unsaturated voltage detection circuit detects an unsaturated voltage state and the current sense circuit detects an overcurrent state when the input signal is on. With,
The drive circuit is characterized in that the drive signal is turned off based on the overcurrent protection signal.
本発明では、電流センス回路と不飽和電圧検出回路の２つの回路の検出結果によって、過電流保護が必要か否かを決定する。半導体スイッチング素子の正常動作時は、ターンオンしたとき、通常は逆回復期間の開始時点付近では飽和電圧になる。この特性を利用して上記構成の外部回路のコンデンサを半導体スイッチのターンオンによって充電開始すると共に、充電された電荷はダイオードを介して半導体スイッチング素子側に速やかに逃がすようにする。これにより、不飽和電圧検出回路は、通常動作時は入力信号がオンになった直後は一旦不飽和電圧状態を検出するものの、半導体スイッチング素子の主電極間の電圧降下に伴ってすぐに不飽和電圧状態の不検出状態になる。一方、センス電流を用いた電流センス回路は、概略逆回復期間中に主電流との比例状態から逸脱して大きく立ち上がるセンス電圧によって過電流状態を検出する。したがって、電流センス回路によって過電流状態が検出されたときに、不飽和電圧検出回路が不飽和電圧状態を検出していなければ正常（過電流保護動作は不要）、不飽和電圧検出回路が不飽和電圧状態を検出していれば過電流異常（過電流保護動作が必要）と判定することにより、迅速にかつ精度良く過電流異常を検出することができる。 In the present invention, it is determined whether or not overcurrent protection is necessary based on the detection results of the two circuits, the current sense circuit and the unsaturated voltage detection circuit. During normal operation of the semiconductor switching element, when the semiconductor switching element is turned on, the saturation voltage is usually reached near the start of the reverse recovery period. Utilizing this characteristic, the capacitor of the external circuit having the above configuration is started to be charged by turning on the semiconductor switch, and the charged charge is quickly released to the semiconductor switching element side via the diode. As a result, the unsaturated voltage detection circuit temporarily detects the unsaturated voltage state immediately after the input signal is turned on during normal operation, but is immediately unsaturated due to the voltage drop between the main electrodes of the semiconductor switching element. The voltage state is not detected. On the other hand, the current sense circuit using the sense current detects the overcurrent state by the sense voltage that deviates from the proportional state with the main current and rises greatly during the approximately reverse recovery period. Therefore, when the overcurrent state is detected by the current sense circuit, if the unsaturated voltage detection circuit does not detect the unsaturated voltage state, it is normal (overcurrent protection operation is unnecessary), and the unsaturated voltage detection circuit is unsaturated. If the voltage state is detected, it is determined that the overcurrent abnormality (overcurrent protection operation is required), so that the overcurrent abnormality can be detected quickly and accurately.
電流センス回路による過電流状態の検出タイミングと、不飽和電圧検出回路による不飽和電圧状態の検出／不検出のタイミングの調整は、外部回路のコンデンサの静電容量や充電電流の調整によって行うこともできるが、センス電圧生成回路と電流センス回路との間に、抵抗と第２のコンデンサを有するＣＲフィルタ回路を挿入し、このＣＲ時定数によって電流センス回路の過電流常態の検出タイミングを一定時間遅延させるようにしても良い。これにより、半導体スイッチング素子の正常動作時において、入力信号がオンになったとき、不飽和電圧検出回路が不飽和電圧状態の検出状態から不検出状態に変化した後に、電流センス回路が過電流状態を検出するように調整でき、センス電圧信号がノイズに強くなるのみならず、正常動作時での過電流異常の誤検出を確実に回避することができる。 The timing of detecting the overcurrent state by the current sense circuit and the timing of detecting / not detecting the unsaturated voltage state by the unsaturated voltage detection circuit can be adjusted by adjusting the capacitance and charging current of the capacitor in the external circuit. However, a CR filter circuit having a resistor and a second capacitor is inserted between the sense voltage generation circuit and the current sense circuit, and this CR time constant delays the detection timing of the overcurrent normal state of the current sense circuit for a certain period of time. You may let it. As a result, in the normal operation of the semiconductor switching element, when the input signal is turned on, the unsaturated voltage detection circuit changes from the detection state of the unsaturated voltage state to the non-detection state, and then the current sense circuit is in the overcurrent state. Not only can the sense voltage signal become more resistant to noise, but it is also possible to reliably avoid erroneous detection of overcurrent abnormalities during normal operation.
なお、前記不飽和電圧検出回路は、前記第１のコンデンサの充電電圧の値と第１の基準電圧値とを比較して、前記第１のコンデンサの充電電圧の値の方が前記第１の基準電圧値よりも高いときに、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間の電圧は不飽和電圧状態であることを示す不飽和電圧状態検出信号を出力する比較器によって実現することができる。 In the unsaturated voltage detection circuit, the value of the charging voltage of the first capacitor is compared with the value of the first reference voltage, and the value of the charging voltage of the first capacitor is the first. When the voltage is higher than the reference voltage value, an unsaturated voltage state detection signal indicating that the voltage between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an unsaturated voltage state. It can be realized by a comparator that outputs.
また、前記電流センス回路は、前記ＣＲフィルタ回路から入力される遅延された前記センス電圧信号の値と第２の基準電圧値とを比較して、当該センス電圧信号の値の方が前記第２の基準電圧値よりも高いときに、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間に流れる電流が過電流状態であることを示す過電流状態検出信号を出力する比較器によって実現することができる。 Further, the current sense circuit compares the value of the delayed sense voltage signal input from the CR filter circuit with the second reference voltage value, and the value of the sense voltage signal is the second value. An overcurrent state detection signal indicating that the current flowing between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an overcurrent state when the voltage value is higher than the reference voltage value of. It can be realized by a comparator that outputs.
この第１の基準電圧値は、半導体スイッチング素子の主電極間の飽和電圧値とダイオードの順方向降下電圧値の合計値よりも大きな値とする。第２の基準電圧値は、一般に半導体スイッチング素子の性能や負荷の仕様等によって過電流異常とされる値に設定される。 The first reference voltage value is set to be larger than the total value of the saturation voltage value between the main electrodes of the semiconductor switching element and the forward voltage drop value of the diode. The second reference voltage value is generally set to a value that is regarded as an overcurrent abnormality depending on the performance of the semiconductor switching element, the load specifications, and the like.
また、前記遮断制御回路は、不飽和電圧状態検出信号および過電流状態検出信号が共に出力されたときにセットされ、前記入力信号がオフのときにリセットされるラッチ回路を備え、当該ラッチ回路がセットされたときに前記過電流保護信号を出力する。 Further, the cutoff control circuit includes a latch circuit that is set when both the unsaturated voltage state detection signal and the overcurrent state detection signal are output and is reset when the input signal is off. The overcurrent protection signal is output when it is set.
特に、前記充電回路は、前記第１のコンデンサの前記一方の端子と基準電位との間に介挿されたスイッチを備え、当該スイッチは、前記入力信号がオフ状態のとき、または前記ラッチ回路がセットされ前記過電流保護信号が出力されているときに導通状態となって前記第１のコンデンサに蓄積された電荷を放電し、前記入力信号がオン状態のときに非導通状態となって前記第１のコンデンサを充電することを特徴とする。 In particular, the charging circuit includes a switch inserted between the one terminal of the first capacitor and the reference potential, and the switch is used when the input signal is off or the latch circuit is installed. When it is set and the overcurrent protection signal is output, it becomes conductive and discharges the charge accumulated in the first capacitor, and when the input signal is on, it becomes non-conducting and the first It is characterized by charging the capacitor of 1.
なお、前記ダイオードに並列に接続された第３のコンデンサを装着するようにしても良い。この第３のコンデンサは、前記半導体スイッチング素子の正常動作時において、前記入力信号がオンになったときに前記不飽和電圧検出回路が不飽和電圧状態の検出状態から不検出状態への変化のタイミングを速める役割を担う。 A third capacitor connected in parallel to the diode may be mounted. In the normal operation of the semiconductor switching element, the third capacitor is the timing of change from the detection state of the unsaturated voltage state to the non-detection state of the unsaturated voltage detection circuit when the input signal is turned on. Play a role in accelerating.
上記目的を達成するため、本発明に係わる駆動回路は、
第１の主電極端子、第２の主電極端子、制御電極端子、および前記第１の主電極端子と前記第２の主電極端子との間に流れる電流に応じたセンス電流を出力するセンス端子を備えた半導体スイッチング素子の前記制御電極端子に印加して前記第１の主電極端子と前記第２の主電極端子との間に流れる電流を制御するための駆動信号を出力する駆動回路であって、
入力信号に同期して前記駆動信号を生成し、該駆動信号により前記半導体スイッチング素子をオン・オフ制御するドライブ回路と、
ダイオードとコンデンサを備え、前記ダイオードのカソードは前記第１の主電極端子に接続され、前記ダイオードのアノードは前記コンデンサの一方の端子および充電回路に接続され、前記コンデンサの他方の端子は前記第２の主電極端子および基準電位に接続された外部回路の前記ダイオードのアノードと電気的に接続するためのＤｅｓａｔ端子と、
当該Ｄｅｓａｔ端子と基準電位との間に介挿され、前記コンデンサの充放電を行うためのスイッチと、
前記コンデンサの充電電圧の値に基づいて、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間の電圧が不飽和電圧状態にあることを検出する不飽和電圧検出回路と、
前記センス電流をもとに生成されたセンス電圧信号に基づいて、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子間に流れる電流が過電流状態にあることを検出する電流センス回路と、
前記入力信号がオン状態のときに、前記不飽和電圧検出回路が不飽和電圧状態を検出し、かつ前記電流センス回路が過電流状態を検出した場合に過電流保護信号を出力する遮断制御回路と、を備え、
前記スイッチは、前記入力信号がオフ状態のとき、または前記過電流保護信号が出力されているときに導通状態となって前記コンデンサに蓄積された電荷を放電し、前記入力信号がオン状態のときに非導通状態となって前記充電回路により前記コンデンサを充電させ、前記ドライブ回路は、前記過電流保護信号に基づいて、前記駆動信号をオフにすることを特徴とする。この駆動回路は、高集積化した回路として実現することができる。
In order to achieve the above object, the drive circuit according to the present invention is
The first main electrode terminal, the second main electrode terminal, the control electrode terminal, and the sense terminal that outputs a sense current corresponding to the current flowing between the first main electrode terminal and the second main electrode terminal. It is a drive circuit that outputs a drive signal for controlling a current flowing between the first main electrode terminal and the second main electrode terminal by applying to the control electrode terminal of the semiconductor switching element provided with the above. hand,
A drive circuit that generates the drive signal in synchronization with the input signal and controls the semiconductor switching element on / off by the drive signal.
It comprises a diode and a capacitor, the cathode of the diode is connected to the first main electrode terminal, the anode of the diode is connected to one terminal of the capacitor and the charging circuit, and the other terminal of the capacitor is the second terminal. Main electrode terminal and Desat terminal for electrically connecting to the anode of the diode of the external circuit connected to the reference potential,
A switch inserted between the Desat terminal and the reference potential to charge and discharge the capacitor,
An unsaturated voltage that detects that the voltage between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an unsaturated voltage state based on the value of the charging voltage of the capacitor. With the detection circuit
Based on the sense voltage signal generated based on the sense current, it is detected that the current flowing between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an overcurrent state. Current sense circuit and
With a cutoff control circuit that outputs an overcurrent protection signal when the unsaturated voltage detection circuit detects an unsaturated voltage state and the current sense circuit detects an overcurrent state when the input signal is on. With,
When the input signal is in the off state, or when the overcurrent protection signal is output, the switch becomes conductive and discharges the electric charge accumulated in the capacitor, and when the input signal is in the on state. The capacitor is charged by the charging circuit in a non-conducting state, and the drive circuit is characterized in that the drive signal is turned off based on the overcurrent protection signal. This drive circuit can be realized as a highly integrated circuit.
以上の如く、本発明によれば、電流センス回路が過電流状態を検知した時点において、不飽和電圧検出回路の検出結果に基づいて、過電流異常か否かを判定するので、従来のような長いブランキング期間を設けることなく、半導体スイッチング素子の過電流異常を迅速かつ精度良く検出することが可能となる。 As described above, according to the present invention, when the current sense circuit detects the overcurrent state, it is determined whether or not the overcurrent is abnormal based on the detection result of the unsaturated voltage detection circuit. It is possible to detect an overcurrent abnormality of a semiconductor switching element quickly and accurately without providing a long blanking period.
以下に本発明に係る半導体モジュールおよび駆動回路の実施の形態を図１に基づいて説明する。なお、本実施の形態では、半導体スイッチング素子としてＩＧＢＴを例に説明するが、ＭＯＳ−ＦＥＴ等にも適用可能である。 An embodiment of the semiconductor module and the drive circuit according to the present invention will be described below with reference to FIG. In the present embodiment, the IGBT will be described as an example of the semiconductor switching element, but it can also be applied to a MOS-FET or the like.
（構成）
図１において、本実施の形態による半導体モジュール１は、半導体スイッチング素子であるＩＧＢＴ２を備える。このＩＧＢＴ２には、フリーホイールダイオード（ＦＷＤ）がＩＧＢＴ２のコレクタ-エミッタ間に逆並列に接続される。ＩＧＢＴ２には、コレクタ電流に応じたセンス電流を出力するセンス端子ＴＳが設けられる。
(Constitution)
In FIG. 1, the semiconductor module 1 according to the present embodiment includes an IGBT 2 which is a semiconductor switching element. A freewheel diode (FWD) is connected to the IGBT 2 in antiparallel between the collector and the emitter of the IGBT 2. The IGBT 2 is provided with a sense terminal TS that outputs a sense current corresponding to the collector current.
半導体モジュール１は、さらにＩＧＢＴ２を駆動するための駆動回路１０を備える。ＩＧＢＴ２のコレクタには、高耐圧ダイオードＤ１のカソードが接続され、高耐圧ダイオードＤ１のアノードは、コンデンサＣ１の一端および駆動回路１０のＤｅｓａｔ端子に接続される。コンデンサＣ１の他端は、ＩＧＢＴ２のエミッタおよび駆動回路１０の基準電位（図１ではＧＮＤ端子として例示）に接続される。この高耐圧ダイオードＤ１とコンデンサＣ１は、外部回路３を構成する。 The semiconductor module 1 further includes a drive circuit 10 for driving the IGBT 2. The cathode of the high withstand voltage diode D1 is connected to the collector of the IGBT 2, and the anode of the high withstand voltage diode D1 is connected to one end of the capacitor C1 and the Desat terminal of the drive circuit 10. The other end of the capacitor C1 is connected to the emitter of the IGBT 2 and the reference potential of the drive circuit 10 (exemplified as a GND terminal in FIG. 1). The high withstand voltage diode D1 and the capacitor C1 form an external circuit 3.
ＩＧＢＴ２のセンス端子ＴＳは、直列に接続された分圧抵抗Ｒｓ１，Ｒｓ２を介して基準電位に接続される。この分圧抵抗Ｒｓ１，Ｒｓ２の接続点は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端はコンデンサＣ２の一端に接続されると共に、駆動回路のＩsense端子に接続される。コンデンサＣ２の他端は基準電位に接続される。 The sense terminal TS of the IGBT 2 is connected to the reference potential via the voltage dividing resistors Rs1 and Rs2 connected in series. The connection points of the voltage dividing resistors Rs1 and Rs2 are connected to one end of the resistor R2, the other end of the resistor R2 is connected to one end of the capacitor C2, and the connection point is connected to the Isense terminal of the drive circuit. The other end of the capacitor C2 is connected to the reference potential.
分圧抵抗Ｒｓ１，Ｒｓ２は、ＩＧＢＴのセンス端子から出力されるセンス電流をもとにその接続点でセンス電圧信号Ｖｓを発生させる回路であり、センス電圧生成回路４を形成する。抵抗Ｒ２およびコンデンサＣ２は、センス電圧信号Ｖｓを一定時間遅延させて駆動回路１０のＩsense端子へ出力する、いわゆる積分回路を構成するＣＲフィルタ回路５を形成する。 The voltage dividing resistors Rs1 and Rs2 are circuits that generate a sense voltage signal Vs at the connection point based on the sense current output from the sense terminal of the IGBT, and form the sense voltage generation circuit 4. The resistor R2 and the capacitor C2 form a CR filter circuit 5 that constitutes a so-called integrator circuit in which the sense voltage signal Vs is delayed for a certain period of time and output to the Isense terminal of the drive circuit 10.
駆動回路１０のＶＤＤ端子には、電源ＶＤＤが接続される。本実施の形態では、駆動回路１０に内蔵する定電流源１１ｂによってＶＤＤ端子を介して供給される電力から定電流を発生させる。この定電流源１１ｂの出力は、コンパレータ１（１２ａ）の正入力端子に接続されると共に、Ｄｅｓａｔ端子を介してコンデンサＣ１に供給される。 A power supply VDD is connected to the VDD terminal of the drive circuit 10. In the present embodiment, a constant current is generated from the electric power supplied via the VDD terminal by the constant current source 11b built in the drive circuit 10. The output of the constant current source 11b is connected to the positive input terminal of the comparator 1 (12a) and is supplied to the capacitor C1 via the Desat terminal.
定電流源１１ｂの出力は、またＮチャンネルＭＯＳＦＥＴ１１ａのドレインに接続され、ＮチャンネルＭＯＳＦＥＴ１１ａのソースは基準電位に接続される。
コンパレータ１（１２ａ）の負入力端子には、閾値電圧Ｖｒｅｆ１が印加される。この閾値電圧Ｖｒｅｆ１は、電源電圧ＶＤＤの８割程度にするのが好ましい。
The output of the constant current source 11b is also connected to the drain of the N-channel MOSFET 11a, and the source of the N-channel MOSFET 11a is connected to the reference potential.
A threshold voltage Vref1 is applied to the negative input terminal of the comparator 1 (12a). The threshold voltage Vref1 is preferably about 80% of the power supply voltage VDD.
一方、コンパレータ２（１３ａ）の正入力端子はＩsense端子に接続され、センス電圧信号ＶｓがＣＲフィルタ回路５を介して印加される。コンパレータ２（１３ａ）の負入力端子には、閾値電圧Ｖｒｅｆ２が印加される。 On the other hand, the positive input terminal of the comparator 2 (13a) is connected to the Isense terminal, and the sense voltage signal Vs is applied via the CR filter circuit 5. A threshold voltage Vref2 is applied to the negative input terminal of the comparator 2 (13a).
コンパレータ１（１２ａ）およびコンパレータ２（１３ａ）の出力端子は、それぞれＮＡＮＤ回路１４ｃの入力端子に接続され、ＮＡＮＤ回路１４ｃの出力端子は、ＮＯＴ回路１４ｄを介してＨｉｇｈ時遅延回路１（１４ｅ）の入力端子に接続される。このＨｉｇｈ時遅延回路は、入力信号がＨレベルのときのみ一定時間その信号を遅延させて出力する機能を有する。すなわち、Ｈｉｇｈ時遅延回路は入力信号がＨレベルになりその状態が一定時間継続したときに出力がＨレベルになる。入力信号がＬレベルのときは、遅延させずにそのままＬレベルを出力する。このＨｉｇｈ時遅延回路の出力はラッチ回路１４ｆのセット入力（図中のＳ）になる。ラッチ回路１４ｆは例えばＲＳフリップフロップで実現することができる。 The output terminals of the comparator 1 (12a) and the comparator 2 (13a) are connected to the input terminals of the NAND circuit 14c, respectively, and the output terminals of the NAND circuit 14c are connected to the high delay circuit 1 (14e) via the NOT circuit 14d. Connected to the input terminal. This high time delay circuit has a function of delaying and outputting the signal for a certain period of time only when the input signal is at H level. That is, in the high delay circuit, when the input signal becomes H level and the state continues for a certain period of time, the output becomes H level. When the input signal is L level, the L level is output as it is without delay. The output of this high delay circuit becomes the set input (S in the figure) of the latch circuit 14f. The latch circuit 14f can be realized by, for example, an RS flip-flop.
一方、外部から入力されるＩＧＢＴ２を制御するための入力信号ＩＮは、ＮＯＴ回路１４ｂ、Ｈｉｇｈ時遅延回路２（１４ａ）、およびドライブ回路１５の入力となる。ＮＯＴ回路１４ｂの出力はラッチ回路１４ｆのリセット入力（図中のＲ）になる。ラッチ回路１４ｆのＱ出力は、過電流保護信号としてＮＯＴ回路１４ｇを介してＮＡＮＤ回路１４ｈの入力端子に接続される。一方、ＮＡＮＤ回路１４ｈの他の入力端子にはＨｉｇｈ時遅延回路２（１４ａ）の出力端子が接続され、ＮＡＮＤ回路１４ｈの出力端子は、ＮチャンネルＭＯＳＦＥＴ１１ａのゲートに接続される。 On the other hand, the input signal IN for controlling the IGBT 2 input from the outside is the input of the NOT circuit 14b, the high delay circuit 2 (14a), and the drive circuit 15. The output of the NOT circuit 14b becomes the reset input (R in the figure) of the latch circuit 14f. The Q output of the latch circuit 14f is connected to the input terminal of the NAND circuit 14h via the NOT circuit 14g as an overcurrent protection signal. On the other hand, the output terminal of the high delay circuit 2 (14a) is connected to the other input terminal of the NAND circuit 14h, and the output terminal of the NAND circuit 14h is connected to the gate of the N channel MOSFET 11a.
ドライブ回路１５は、入力信号ＩＮをもとにＩＧＢＴ２を駆動する駆動信号を生成し、ＯＵＴ端子を介してその駆動信号をＩＧＢＴ２のゲートに供給する。このドライブ回路１５は、ラッチ回路のＱ出力がＨレベルすなわち過電流保護信号が有効になったことを検知すると、駆動信号の電圧を低下させてＩＧＢＴ２を緩やかにオフする、いわゆるソフトシャットダウン機能を有する。ソフトシャットダウン機能については、例えば特開２０１５−２０１９８０号に記載されている技術を用いることができる。 The drive circuit 15 generates a drive signal for driving the IGBT 2 based on the input signal IN, and supplies the drive signal to the gate of the IGBT 2 via the OUT terminal. The drive circuit 15 has a so-called soft shutdown function in which when the Q output of the latch circuit detects that the H level, that is, the overcurrent protection signal has become effective, the voltage of the drive signal is lowered to gently turn off the IGBT 2. .. For the soft shutdown function, for example, the technique described in Japanese Patent Application Laid-Open No. 2015-201980 can be used.
上記の構成において、コンパレータ１（１２ａ）は、ＩＧＢＴ２のコレクタ-エミッタ間電圧Ｖｃｅが不飽和電圧（定格内のコレクタ電流に対するコレクタ-エミッタ間電圧Ｖｃｅより高い電圧）状態にあることを検出して不飽和電圧状態検出信号を出力する不飽和電圧検出回路１２として機能する。、コンパレータ２（１３ａ）は、ＩＧＢＴ２のコレクタ電流Ｉｃが過電流状態にあることを検出して過電流状態検出信号を出力する電流センス回路１３として機能する。 In the above configuration, the comparator 1 (12a) detects that the collector-emitter voltage Vce of the IGBT 2 is in an unsaturated voltage (a voltage higher than the collector-emitter voltage Vce with respect to the collector current within the rating) and fails. It functions as an unsaturated voltage detection circuit 12 that outputs a saturation voltage state detection signal. The comparator 2 (13a) functions as a current sense circuit 13 that detects that the collector current Ic of the IGBT 2 is in an overcurrent state and outputs an overcurrent state detection signal.
また、各素子１４ａ〜１４ｈは、入力信号ＩＮ、および不飽和電圧検出回路１２と電流センス回路１３の出力に基づいて、ＩＧＢＴ２に過電流異常が発生していることを検知しする。また、各素子１４ａ〜１４ｈは、過電流保護信号をドライブ回路１５に出力することによって過電流保護動作を実行させる遮断制御回路１４として機能する。 Further, each of the elements 14a to 14h detects that an overcurrent abnormality has occurred in the IGBT 2 based on the input signal IN and the outputs of the unsaturated voltage detection circuit 12 and the current sense circuit 13. Further, each of the elements 14a to 14h functions as a cutoff control circuit 14 for executing an overcurrent protection operation by outputting an overcurrent protection signal to the drive circuit 15.
（機能概要）
以上、本実施の形態による半導体モジュール１の構成は上述の如くであるが、その主な特徴は以下のとおりである。
（１）外付け部品に高耐圧ダイオードＤ１とコンデンサＣ１を接続することでＩＧＢＴ２のコレクタ-エミッタ間の不飽和電圧を検出する不飽和電圧検出回路１２を設けたこと。
（２）ＩＧＢＴ２のセンス電流出力端子ＴＳから出力された電流を抵抗によって電圧変換し、この生成した電圧値が閾値電圧Ｖｒｅｆ２を超えたことを検出する電流センス回路１３を設けたこと。
なお、過電流状態とは必ずしも過電流による異常発生（過電流異常）を意味するものではなく、センス電流が一定の値を超えたことを意味するものである。閾値電圧Ｖｒｅｆ２は実際に過電流異常を検出し得る値に設定される。
（３）不飽和電圧検出回路１２と電流センス回路１３の出力によって過電流異常を検出する遮断制御回路１４を設けたこと。
(Functional overview)
As described above, the configuration of the semiconductor module 1 according to the present embodiment is as described above, and its main features are as follows.
(1) An unsaturated voltage detection circuit 12 for detecting an unsaturated voltage between a collector and an emitter of an IGBT 2 is provided by connecting a high withstand voltage diode D1 and a capacitor C1 to an external component.
(2) A current sense circuit 13 is provided which converts the current output from the sense current output terminal TS of the IGBT 2 by a resistor and detects that the generated voltage value exceeds the threshold voltage Vref2.
The overcurrent state does not necessarily mean the occurrence of an abnormality due to the overcurrent (overcurrent abnormality), but means that the sense current exceeds a certain value. The threshold voltage Vref2 is set to a value at which an overcurrent abnormality can actually be detected.
(3) A cutoff control circuit 14 for detecting an overcurrent abnormality by the output of the unsaturated voltage detection circuit 12 and the current sense circuit 13 is provided.
上記不飽和電圧検出回路１２においては、過電流状態になることによってコレクタ-エミッタ間電圧Ｖｃｅが上昇したとき、高耐圧ダイオードＤ１の逆耐圧の作用と、比較的大きな電流に設定した定電流源１１ｂによって、比較的小さな静電容量値の外付けコンデンサＣ１をすばやく充電する。このため、不飽和電圧検出回路１２は、コレクタ-エミッタ間の不飽和電圧状態をすばやく検出することができる。過電流状態検出の基準となる閾値電圧Ｖｒｅｆ１は、最大充電電圧（ＶＤＤ）に比較的近い電圧に設定し、外付けコンデンサＣ１が満充電状態から低下したことも素早く検出できるようにするのが好ましい。 In the unsaturated voltage detection circuit 12, when the collector-emitter voltage Vce rises due to an overcurrent state, the reverse withstand voltage of the high withstand voltage diode D1 and the constant current source 11b set to a relatively large current Quickly charges the external capacitor C1 with a relatively small capacitance value. Therefore, the unsaturated voltage detection circuit 12 can quickly detect the unsaturated voltage state between the collector and the emitter. It is preferable that the threshold voltage Vref1, which is the reference for detecting the overcurrent state, is set to a voltage relatively close to the maximum charging voltage (VDD) so that it can be quickly detected that the external capacitor C1 has dropped from the fully charged state. ..
遮断制御回路１４は、入力信号ＩＮがオン状態のときに、不飽和電圧検出回路１２が不飽和電圧状態を検出し、かつ電流センス回路１３が過電流状態を検出する場合に限り真の過電流異常が発生したと判断し、その後ある程度短く設定したＨｉｇｈ時遅延回路１（１４ｅ）の遅延時間をもってＩＧＢＴ２のゲートを強制ターンオフする機能を有する。これにより、ターンオン直後のブランキング時間の設定や大きな検出遅延を持たせることなく、過電流の不検出期間を従来よりも短くでき、かつ通常動作時においては過電流異常を誤検出しないようにすることが可能となる。なお、「入力信号ＩＮがオン状態」とは入力信号ＩＮがスイッチング素子（本実施の形態ではＩＧＢＴ）のオンを指示する状態になっていることを意味し、同様に「入力信号ＩＮがオフ状態」とは入力信号ＩＮがスイッチング素子のオフを指示する状態になっていることを意味する。 The cutoff control circuit 14 is a true overcurrent only when the unsaturated voltage detection circuit 12 detects the unsaturated voltage state and the current sense circuit 13 detects the overcurrent state when the input signal IN is on. It has a function of forcibly turning off the gate of the IGBT 2 after determining that an abnormality has occurred and then having a delay time of the high delay circuit 1 (14e) set to a certain extent. As a result, the non-detection period of overcurrent can be made shorter than before without setting the blanking time immediately after turn-on or having a large detection delay, and overcurrent abnormality is not erroneously detected during normal operation. It becomes possible. The "input signal IN is on state" means that the input signal IN is in a state of instructing the switching element (IGBT in the present embodiment) to be turned on, and similarly, the "input signal IN is off state". "" Means that the input signal IN is in a state of instructing the switching element to be turned off.
（動作）
図１において、充電回路１１を構成する定電流源１１ｂは、駆動回路１０に入力される電源ＶＤＤから作られ、コンデンサＣ１を充電する。このため、コンデンサＣ１の満充電電圧はＶＤＤ程度（本図では１６Ｖ）になる。閾値電圧Ｖｒｅｆ１はＶＤＤ電圧に比較的近い値に設定され、コンデンサＣ１が満充電状態から電圧低下したことを検出し易くすることが好ましい。コンデンサＣ１は、定電流源１１ｂの設定値にもよるが、Ｄｅｓａｔ端子電圧がＩＧＢＴ２のターンオン後、例えば５００ｎｓ程度までには閾値電圧Ｖｒｅｆ１を超えるような静電容量値にして、できる限り早い段階（逆回復期間より前）で不飽和電圧を検出できるように設定する。
(motion)
In FIG. 1, the constant current source 11b constituting the charging circuit 11 is made from the power supply VDD input to the drive circuit 10 and charges the capacitor C1. Therefore, the full charge voltage of the capacitor C1 is about VDD (16V in this figure). It is preferable that the threshold voltage Vref1 is set to a value relatively close to the VDD voltage so that it is easy to detect that the capacitor C1 has dropped from the fully charged state. Although it depends on the set value of the constant current source 11b, the capacitor C1 is set to a capacitance value that exceeds the threshold voltage Vref1 by, for example, about 500 ns after the Desat terminal voltage is turned on of the IGBT 2, and is set as early as possible ( Set so that the unsaturated voltage can be detected before the reverse recovery period).
通常動作時において、ＩＧＢＴ２がターンオンした直後のコレクタ-エミッタ間電圧がまだ高い正常な不飽和電圧状態においては、コレクタ-エミッタ間電圧がコンパレータ１（１２ａ）の閾値電圧Ｖｒｅｆ１より高ければ、コンデンサＣ１の充電電圧は、閾値電圧まで上昇する。するとコンパレータ１（１２ａ）の出力はＨレベルに反転する。ただし、一旦コンパレータ１（１２ａ）の出力がＨレベルになっても、その後コレクタ-エミッタ間電圧が低下して、Ｄｅｓａｔ端子電圧が閾値電圧Ｖｒｅｆ１以下まで低下するとコンパレータ１（１２ａ）の出力は再びＬレベル（ローレベル）に戻る。 In normal operation, the collector-emitter voltage immediately after the IGBT 2 is turned on is still high. In a normal unsaturated voltage state, if the collector-emitter voltage is higher than the threshold voltage Vref1 of the comparator 1 (12a), the capacitor C1 The charging voltage rises to the threshold voltage. Then, the output of the comparator 1 (12a) is inverted to the H level. However, even if the output of the comparator 1 (12a) reaches the H level, the output of the comparator 1 (12a) becomes L again when the collector-emitter voltage drops and the Desat terminal voltage drops to the threshold voltage Vref1 or less. Return to level (low level).
図１の他の実施例を図２に示す。図１と図２の回路の違いは、Ｄｅｓａｔ端子のコンデンサＣ１の充電を駆動回路１０内の定電流源１１ｂで行うか、電源ＶＤＤから外付けの抵抗１１ｃを経由して行うかの違いのみである。図２の回路は図１の回路に比べて、外付け抵抗により調整範囲が広がるというメリットがある。 Another embodiment of FIG. 1 is shown in FIG. The only difference between the circuits of FIGS. 1 and 2 is whether the capacitor C1 at the Desat terminal is charged by the constant current source 11b in the drive circuit 10 or from the power supply VDD via an external resistor 11c. is there. Compared with the circuit of FIG. 1, the circuit of FIG. 2 has an advantage that the adjustment range is widened by the external resistor.
図３に、本発明回路の通常動作時の動作波形を示す。この図には、ゲート電圧Ｖｇｅ、コレクタ-エミッタ間電圧Ｖｃｅ、コレクタ電流Ｉｃ、Ｄｅｓａｔ端子電圧Ｖｄ、Ｉsense端子電圧Ｖｓ’の各波形が示されている。ターンオン直後は、まだコレクタ-エミッタ間電圧Ｖｃｅが高い期間である。このため、ターンオン後５００ｎｓ程度までにコンデンサＣ１は急速に充電される。このとき、Ｄｅｓａｔ端子電圧Ｖｄは、閾値電圧Ｖｒｅｆ１の１２．８Ｖ（本実施形態ではＶＤＤ値に対して０．８倍程度に設定）を超え、定電流源１１ｂのＶＤＤ電圧の１６Ｖ程度の状態になる。 FIG. 3 shows an operating waveform of the circuit of the present invention during normal operation. In this figure, the waveforms of the gate voltage Vge, the collector-emitter voltage Vce, the collector current Ic, the Desert terminal voltage Vd, and the Isense terminal voltage Vs'are shown. Immediately after the turn-on, the collector-emitter voltage Vce is still high. Therefore, the capacitor C1 is rapidly charged by about 500 ns after the turn-on. At this time, the Desat terminal voltage Vd exceeds 12.8 V of the threshold voltage Vref1 (set to about 0.8 times the VDD value in this embodiment), and is in a state of about 16 V of the VDD voltage of the constant current source 11b. Become.
その後、Ｄｅｓａｔ端子電圧Ｖｄは、ＩＧＢＴ２のコレクタ-エミッタ間電圧Ｖｃｅが低下し始めると、外付けの高耐圧ダイオードＤ１のアノード-カソード間の寄生容量Ｃ３によって、急激に低下させられる。なお、電圧Ｖｃｅの低下がある程度進むと高耐圧ダイオードＤ１が導通し、これによってもＤｅｓａｔ端子電圧Ｖｄの低下が進む。このとき、コンパレータ１（１２ａ）の閾値電圧Ｖｒｅｆ１は、上述したＶＤＤ電圧に近い値に設定されているため、Ｄｅｓａｔ端子電圧が閾値電圧Ｖｒｅｆ１より低下するとコンパレータ１（１２ａ）の出力はＬレベルに戻る。 After that, when the collector-emitter voltage Vce of the IGBT 2 starts to decrease, the Desat terminal voltage Vd is rapidly decreased by the parasitic capacitance C3 between the anode and the cathode of the external high withstand voltage diode D1. When the voltage Vce decreases to some extent, the high withstand voltage diode D1 becomes conductive, which also causes the Desat terminal voltage Vd to decrease. At this time, since the threshold voltage Vref1 of the comparator 1 (12a) is set to a value close to the above-mentioned VDD voltage, the output of the comparator 1 (12a) returns to the L level when the Desat terminal voltage drops below the threshold voltage Vref1. ..
ここで、コンデンサＣ１は、Ｄｅｓａｔ端子電圧Ｖｄをターンオン直後に素早く上昇させるために比較的小さい静電容量値に調整される。このため、Ｄｅｓａｔ端子電圧Ｖｄはコレクタ-エミッタ間電圧Ｖｃｅの低下の影響も受けやすい。すなわち、コレクタ-エミッタ間電圧Ｖｃｅが低下するとＤｅｓａｔ端子電圧Ｖｄもそれに追従して速やかに低下する。なお、高耐圧ダイオードＤ１と並列に高耐圧コンデンサを接続することによって、Ｄｅｓａｔ端子電圧Ｖｄの追従をさらに速めることができる。 Here, the capacitor C1 is adjusted to a relatively small capacitance value in order to quickly raise the Desat terminal voltage Vd immediately after turn-on. Therefore, the Desat terminal voltage Vd is easily affected by a decrease in the collector-emitter voltage Vce. That is, when the collector-emitter voltage Vce decreases, the Desat terminal voltage Vd also decreases accordingly. By connecting a high withstand voltage capacitor in parallel with the high withstand voltage diode D1, the tracking of the Desat terminal voltage Vd can be further accelerated.
次に、過電流状態検出機能について説明する。図１に示す如く、本実施の形態ではＩＧＢＴ２などの半導体スイッチング素子内に主電流に対して所定の割合で電流を分流する素子を内蔵して、その分流電流を出力する電流センス出力端子ＴＳを有しているモジュールを使用する。そして、電流センス出力端子ＴＳから出力された電流を抵抗Ｒｓ１，Ｒｓ２によって電圧変換して生成されたセンス電圧Ｖｓを、ＣＲフィルタ回路５を介して駆動回路１０のＩsense端子に入力する。ＣＲフィルタ回路５は、センス電圧信号に重畳するノイズを除去する効果がある。また、ＣＲフィルタ回路５は、時定数（Ｒ２，Ｃ２の値）によって過電流状態の検出タイミングを調整することもできる。 Next, the overcurrent state detection function will be described. As shown in FIG. 1, in the present embodiment, a current sense output terminal TS that divides a current at a predetermined ratio with respect to the main current is built in a semiconductor switching element such as an IGBT 2 and outputs the shunt current. Use the module you have. Then, the sense voltage Vs generated by voltage-converting the current output from the current sense output terminal TS by the resistors Rs1 and Rs2 is input to the Isense terminal of the drive circuit 10 via the CR filter circuit 5. The CR filter circuit 5 has an effect of removing noise superimposed on the sense voltage signal. Further, the CR filter circuit 5 can also adjust the detection timing of the overcurrent state by the time constant (values of R2 and C2).
Ｉsense端子に入力された電圧Ｖｓ’は、駆動回路１０のコンパレータ２（１３ａ）によって閾値電圧Ｖｒｅｆ２と比較される。電流センス回路１３も不飽和電圧検出回路１２と同様に、コンパレータ２（１３ａ）の出力がＨレベルに反転しても、Ｉsense端子電圧Ｖｓ’がコンパレータ２（１３ａ）の閾値電圧Ｖｒｅｆ２以下に低下すれコンパレータ２（１３ａ）の出力は再びＬレベルに戻る。 The voltage Vs' input to the Isense terminal is compared with the threshold voltage Vref2 by the comparator 2 (13a) of the drive circuit 10. Similar to the unsaturated voltage detection circuit 12, the current sense circuit 13 also reduces the Isense terminal voltage Vs'to the threshold voltage Vref2 or less of the comparator 2 (13a) even if the output of the comparator 2 (13a) is inverted to the H level. The output of the comparator 2 (13a) returns to the L level again.
本駆動回路１０の通常時の動作としては、図３に示すように、ＩＧＢＴ２がターンオンして逆回復時のコレクタ電流Ｉｃがピークになるまでは、その電圧波形に合わせて、Ｉsense端子電圧Ｖｓ’の波形もピークを迎えている。ここでＩsense端子のＣＲフィルタ回路５の時定数を調整することによって実際のコレクタ電流Ｉｃの波形に対して、Ｉsense端子電圧Ｖｓ’の波形を任意の時間遅れた波形にすることもできる。 As shown in FIG. 3, the normal operation of the drive circuit 10 is as follows, until the IGBT 2 turns on and the collector current Ic at the time of reverse recovery peaks, according to the voltage waveform, the Isense terminal voltage Vs'. The waveform of is also peaking. Here, by adjusting the time constant of the CR filter circuit 5 of the Isense terminal, the waveform of the Isense terminal voltage Vs'can be made to be a waveform delayed by an arbitrary time with respect to the waveform of the actual collector current Ic.
次にコレクタ電流Ｉｃが所定の出力電流（図３では８００Ａ）に落ち着く期間であるミラー期間に入ると、一旦Ｉsense端子電圧Ｖｓ’の波形も一定になる。このとき、電流分流比は高い状態にある。その後、分流比が設計値（本来の分流比）に戻ることによってＩsense端子電圧Ｖｓ’も低下して一定レベルに落ち着く。 Next, when the mirror period, which is the period during which the collector current Ic settles at a predetermined output current (800 A in FIG. 3), enters, the waveform of the Isense terminal voltage Vs' becomes constant. At this time, the current shunt ratio is in a high state. After that, when the diversion ratio returns to the design value (original diversion ratio), the Isense terminal voltage Vs'also decreases and settles at a constant level.
次に、コンパレータ１（１２ａ）、コンパレータ２（１３ａ）の出力から先の回路動作について説明する。コンパレータ１（１２ａ）の出力とコンパレータ２（１３ａ）の出力は、ＮＡＮＤ回路１４ｃの入力となる。そしてＮＡＮＤ回路１４ｃの出力は、ＮＯＴ回路１４ｄ，Ｈｉｇｈ時遅延回路１（１４ｅ）を通ってラッチ回路１４ｆのセット信号Ｓとして入力される。このラッチ回路１４ｆは、不飽和電圧検出回路１２が不飽和電圧状態を検出している状態において電流センス回路１３が過電流状態を検出したときのみセットされる。ちなみに、Ｈｉｇｈ時遅延回路１（１４ｅ）は、不飽和電圧検出回路１２および電流センス回路１３によってそれぞれ不飽和電圧状態および過電流状態が検出され、その状態がある時間継続しないとセットされないようにするためのもので、誤動作防止の役割を果す。 Next, the circuit operation beyond the output of the comparator 1 (12a) and the comparator 2 (13a) will be described. The output of the comparator 1 (12a) and the output of the comparator 2 (13a) are the inputs of the NAND circuit 14c. Then, the output of the NAND circuit 14c is input as a set signal S of the latch circuit 14f through the NOT circuit 14d and the high time delay circuit 1 (14e). The latch circuit 14f is set only when the current sense circuit 13 detects an overcurrent state while the unsaturated voltage detection circuit 12 is detecting the unsaturated voltage state. By the way, in the high delay circuit 1 (14e), the unsaturated voltage state and the overcurrent state are detected by the unsaturated voltage detection circuit 12 and the current sense circuit 13, respectively, and the states are not set unless they continue for a certain period of time. It plays a role of preventing malfunction.
具体的に図３の波形を参照して説明する。ゲート電圧Ｖｇｅが上昇し始めてから約６００ｎｓ経過した時点近傍では、Ｄｅｓａｔ端子電圧が低下し、Ｉsense端子電圧が上昇している。この重なりの部分の誤検出を防止するため、Ｈｉｇｈ時遅延回路１（１４ｅ）の遅延時間は、１００ｎｓ〜２００ｎｓ程度に設定するのが好ましい。なお、さらに分圧抵抗Ｒｓ１，Ｒｓ２とＩsense端子間のＣＲフィルタ回路５によってＩsense端子電圧Ｖｓ’の立ち上がりを遅らせてＤｅｓａｔ端子電圧とＩsense端子電圧波形の重なり（誤検出の原因）を減らすことできる。 Specifically, it will be described with reference to the waveform of FIG. In the vicinity of the time point where about 600 ns has passed since the gate voltage Vge started to rise, the Desat terminal voltage decreases and the Isense terminal voltage increases. In order to prevent erroneous detection of the overlapping portion, the delay time of the high delay circuit 1 (14e) is preferably set to about 100 ns to 200 ns. Further, the CR filter circuit 5 between the voltage dividing resistors Rs1 and Rs2 and the Isense terminal can delay the rise of the Isense terminal voltage Vs'and reduce the overlap (cause of erroneous detection) between the Desat terminal voltage and the Isense terminal voltage waveform.
ラッチ回路１４ｆのＱ出力信号はドライブ回路１５に入力されている。このドライブ回路１５は、ラッチ回路１４ｆのＱ出力がＨレベルになるとＩＧＢＴ２のゲートへ出力する駆動信号を低下させて、ＩＧＢＴ２を強制的にターンオフする。ただし、過電流が流れた状態でターンオン中のＩＧＢＴ２のゲート電圧を急速にＬレベルにすると大きなターンオフ時サージ電圧が発生する。このため、過電流保護時の強制ターンオフはソフトシャットダウンとするのが好ましい。ラッチ回路１４ｆのリセットには、ＩＧＢＴ２のオン、オフ用の入力信号ＩＮが利用される。ＩＧＢＴ２のターンオフ時にはラッチ回路１４ｆのリセット入力ＲにＨレベルが入力され、ターンオン時にはＬレベルが入力される。これにより、ＩＧＢＴ２のターンオン時にはセット信号Ｓを受け付け可能な状態になる。 The Q output signal of the latch circuit 14f is input to the drive circuit 15. When the Q output of the latch circuit 14f reaches the H level, the drive circuit 15 lowers the drive signal output to the gate of the IGBT 2 and forcibly turns off the IGBT 2. However, if the gate voltage of the IGBT 2 during turn-on is rapidly set to the L level with an overcurrent flowing, a large surge voltage at turn-off is generated. Therefore, it is preferable that the forced turn-off at the time of overcurrent protection is a soft shutdown. The input signal IN for turning on and off the IGBT 2 is used to reset the latch circuit 14f. The H level is input to the reset input R of the latch circuit 14f at the time of turn-off of the IGBT 2, and the L level is input at the time of turn-on. As a result, the set signal S can be accepted when the IGBT 2 is turned on.
また、ラッチ回路１４ｆのＱ出力はＮＯＴ回路１４ｇを通してＮＡＮＤ回路１４ｈの一方に入力される。ＩＧＢＴ２のＯＮ／ＯＦＦ用の入力信号ＩＮはＮＡＮＤ回路１４ｈの他方の入力に与えられる。ＮＡＮＤ回路１４ｈの出力はＮチャンネルＭＯＳＦＥＴ１１ａのゲートに接続される。このため、ラッチ回路１４ｆの出力がＨレベルになったとき、すなわち過電流保護信号が出力されたとき、または入力信号ＩＮがＬレベルになったときに、Ｄｅｓａｔ端子に接続されたコンデンサＣ１の電荷が引き抜かれる。 Further, the Q output of the latch circuit 14f is input to one of the NAND circuits 14h through the NOT circuit 14g. The input signal IN for ON / OFF of the IGBT 2 is given to the other input of the NAND circuit 14h. The output of the NAND circuit 14h is connected to the gate of the N-channel MOSFET 11a. Therefore, when the output of the latch circuit 14f becomes H level, that is, when the overcurrent protection signal is output, or when the input signal IN becomes L level, the charge of the capacitor C1 connected to the Desat terminal is charged. Is pulled out.
なお、入力信号ＩＮと、ＮチャンネルＭＯＳＦＥＴ１１ａをオン／オフするＮＡＮＤ回路１４ｈとの間には、Ｈｉｇｈ時遅延回路２（１４ａ）が存在する。Ｈｉｇｈ時遅延回路２（１４ａ）はＩＧＢＴ２のターンオン直後に、このＮチャンネルＭＯＳＦＥＴ１１ａをオフする。このときＩＧＢＴ２のコレクタ-エミッタ間電圧が高い場合は、コンデンサＣ１が充電されＤｅｓａｔ端子が上昇し始める。Ｈｉｇｈ時遅延回路２（１４ａ）は、この充電開始タイミングを調整する役割を果す。図３では、ゲート電圧Ｖｇｅが上昇しはじめてから、１２０ｎｓ程度してからＤｅｓａｔ端子電圧が上昇し始めているが、この充電開始タイミングの調整用であり、数１００ｎｓ程度の遅延時間で良い。 The high time delay circuit 2 (14a) exists between the input signal IN and the NAND circuit 14h that turns on / off the N-channel MOSFET 11a. The high time delay circuit 2 (14a) turns off the N-channel MOSFET 11a immediately after the IGBT 2 is turned on. At this time, if the collector-emitter voltage of the IGBT 2 is high, the capacitor C1 is charged and the Desat terminal starts to rise. The high time delay circuit 2 (14a) plays a role of adjusting the charging start timing. In FIG. 3, the Desat terminal voltage starts to rise about 120 ns after the gate voltage Vge starts to rise, but this is for adjusting the charging start timing, and a delay time of about several hundred ns is sufficient.
次にＩＧＢＴ２がオフ状態以降の駆動回路１０の動作説明をする。入力信号ＩＮがＬレベルでＩＧＢＴ２がオフしている状態では、Ｈｉｇｈ時遅延回路２（１４ａ）がＬレベルの入力を遅延させない。このため、ＮＡＮＤ回路１４ｈの出力はＨレベルとなっていて、ＮチャンネルＭＯＳＦＥＴ１１ａはオン（導通状態）になる。すると、Ｄｅｓａｔ端子は基準電位付近まで低くなる。すると、コンパレータ１（１２ａ）の出力はＬレベルとなり、ラッチ回路１４ｆのＳ入力は、Ｌレベルとなる。一方、ラッチ回路１４ｆのＲ入力はＨレベルになるので、ラッチ回路１４ｆのＱ出力はＬレベルとなる。 Next, the operation of the drive circuit 10 after the IGBT 2 is off will be described. When the input signal IN is at the L level and the IGBT 2 is off, the high delay circuit 2 (14a) does not delay the L level input. Therefore, the output of the NAND circuit 14h is at the H level, and the N-channel MOSFET 11a is turned on (conducting state). Then, the Desat terminal becomes low to the vicinity of the reference potential. Then, the output of the comparator 1 (12a) becomes the L level, and the S input of the latch circuit 14f becomes the L level. On the other hand, since the R input of the latch circuit 14f becomes the H level, the Q output of the latch circuit 14f becomes the L level.
次に、入力信号ＩＮがＨレベルになりＩＧＢＴ２がターンオンされると、ラッチ回路１４ｆのＲ入力はＬレベルになる。このときＱ出力は変化せずＬレベルの状態を維持する。この結果、ＮＡＮＤ回路１４ｈの入力はＨｉｇｈ時遅延回路２（１４ａ）で設定された遅延時間後に両方ともＨレベルになる。すると、そのタイミングでＮＡＮＤ回路１４ｈの出力はＬレベルに反転し、ＮチャンネルＭＯＳＦＥＴ１１ａはオフ（非導通）になる。これにより、Ｄｅｓａｔ端子の強制Ｌｏｗ状態が解除され、定電流源１１ｂによってコンデンサＣ１が充電される。そして、Ｄｅｓａｔ端子電圧がコンパレータ１（１２ａ）の閾値電圧Ｖｒｅｆ１より高くなると、コンパレータ１（１２ａ）の出力がＨレベルに反転し、不飽和電圧状態を検出したことを示す。過電流異常のときはこの不飽和電圧状態が継続することになり、コンパレータ１（１２ａ）の出力がＨレベルとなる状態が正常時に比べて長時間維持される。この過電流異常のとき、同時にＩsense端子電圧がコンパレータ２（１３ａ）の閾値電圧Ｖｒｅｆ２より高くなると、コンパレータ２もＨレベルに反転する。このように両方の検出回路１２，１３がそれぞれ不飽和電圧状態、過電流状態を同時に検出するとＮＡＮＤ回路１４ｃの出力はＬレベルとなり、ＮＯＴ回路１４ｄはＨレベルとなる。 Next, when the input signal IN becomes the H level and the IGBT 2 is turned on, the R input of the latch circuit 14f becomes the L level. At this time, the Q output does not change and maintains the L level state. As a result, both inputs of the NAND circuit 14h become H level after the delay time set by the high delay circuit 2 (14a). Then, at that timing, the output of the NAND circuit 14h is inverted to the L level, and the N-channel MOSFET 11a is turned off (non-conducting). As a result, the forced Low state of the Desat terminal is released, and the capacitor C1 is charged by the constant current source 11b. Then, when the Desat terminal voltage becomes higher than the threshold voltage Vref1 of the comparator 1 (12a), the output of the comparator 1 (12a) is inverted to the H level, indicating that the unsaturated voltage state is detected. In the case of an overcurrent abnormality, this unsaturated voltage state continues, and the state in which the output of the comparator 1 (12a) becomes the H level is maintained for a longer time than in the normal state. At the time of this overcurrent abnormality, if the Isense terminal voltage becomes higher than the threshold voltage Vref2 of the comparator 2 (13a) at the same time, the comparator 2 also inverts to the H level. When both the detection circuits 12 and 13 simultaneously detect the unsaturated voltage state and the overcurrent state, the output of the NAND circuit 14c becomes the L level, and the NOT circuit 14d becomes the H level.
そして、この状態がＨｉｇｈ時遅延回路１（１４ｅ）の遅延時間分継続すると、ラッチ回路１４ｆのＳ入力がＨレベルになる。一方ラッチ回路１４ｆのＲ入力はＬレベルなので、ラッチ回路１４ｆのＱ出力はＨレベルにラッチされ、過電流保護信号が有効になる。この結果、ドライブ回路１５は強制的にＩＧＢＴ２のゲートをソフトシャットダウンさせる。また、ラッチ回路１４ｆのＱ出力がＨレベルになることによってＮＡＮＤ回路１４ｈの出力はＨレベルとなる。すると、ＮチャンネルＭＯＳＦＥＴ１１ａはオンして、Ｄｅｓａｔ端子のコンデンサＣ１の電荷は強制的に放電させられる。その結果、コンデンサＣ１はリセット状態に戻る。このように、本駆動回路１０は不飽和電圧検出回路１２と電流センス回路１３の両方が検出状態になって初めて、ＩＧＢＴを強制ターンオフする回路となっている。 Then, when this state continues for the delay time of the high delay circuit 1 (14e), the S input of the latch circuit 14f becomes the H level. On the other hand, since the R input of the latch circuit 14f is the L level, the Q output of the latch circuit 14f is latched to the H level, and the overcurrent protection signal becomes effective. As a result, the drive circuit 15 forcibly shuts down the gate of the IGBT 2 softly. Further, when the Q output of the latch circuit 14f becomes H level, the output of the NAND circuit 14h becomes H level. Then, the N-channel MOSFET 11a is turned on, and the electric charge of the capacitor C1 at the Desat terminal is forcibly discharged. As a result, the capacitor C1 returns to the reset state. As described above, the drive circuit 10 is a circuit that forcibly turns off the IGBT only when both the unsaturated voltage detection circuit 12 and the current sense circuit 13 are in the detection state.
（本実施の形態の効果）
図３の本発明回路を適用した場合の通常動作波形のとおり、Ｈｉｇｈ時遅延回路２（１４ａ）の設定値によって、ゲート電圧が上昇開始してから、１２０ｎｓ程度後からＤｅｓａｔ端子電圧が上昇し始めている。これはこの時点でＩＧＢＴ２のコレクタ-エミッタ間電圧がまだ十分に低下していない正常な不飽和電圧状態にあるからである。このときのＤｅｓａｔ端子電圧の上昇スピードは、図１のコンデンサＣ１の静電容量値によって調整可能である。図２の構成では抵抗１１ｃの抵抗値とコンデンサＣ１の静電容量値によって調整可能できる。Ｄｅｓａｔ端子電圧の上昇スピードを十分速く設定すれば、図３に示すようにＤｅｓａｔ端子電圧は定電流源１１ｂの電源電圧のＶＤＤ（本回路図で１６Ｖ）まで上昇してクランプされる。
(Effect of this embodiment)
As shown in the normal operation waveform when the circuit of the present invention of FIG. 3 is applied, the Desat terminal voltage starts to rise about 120 ns after the gate voltage starts to rise according to the set value of the high delay circuit 2 (14a). There is. This is because at this point, the collector-emitter voltage of the IGBT 2 is in a normal unsaturated voltage state in which the voltage has not yet dropped sufficiently. The rising speed of the Desat terminal voltage at this time can be adjusted by the capacitance value of the capacitor C1 of FIG. In the configuration of FIG. 2, it can be adjusted by the resistance value of the resistor 11c and the capacitance value of the capacitor C1. If the rising speed of the Desat terminal voltage is set sufficiently fast, the Desat terminal voltage rises to VDD (16V in this circuit diagram) of the power supply voltage of the constant current source 11b and is clamped as shown in FIG.
その時点でＩＧＢＴ２のコレクタ-エミッタ間電圧は下降し始める。このｄｖ／ｄｔと高耐圧ダイオードＤ１の寄生容量（もしくは追加コンデンサ容量）Ｃ３の影響で、Ｄｅｓａｔ端子電圧Ｖｄは引き下げられる。具体的にＤｅｓａｔ端子内のコンパレータ１の閾値電圧Ｖｒｅｆ１は、例えば比較的高めのＶＤＤ×０．８＝１２．８Ｖ程度に設定されているとする。Ｄｅｓａｔ端子電圧Ｖｄはこの閾値電圧Ｖｒｅｆ１より低下して不飽和電圧検出状態が解除される。 At that point, the collector-emitter voltage of the IGBT 2 begins to drop. Due to the influence of this dv / dt and the parasitic capacitance (or additional capacitor capacitance) C3 of the high withstand voltage diode D1, the Desat terminal voltage Vd is lowered. Specifically, it is assumed that the threshold voltage Vref1 of the comparator 1 in the Desat terminal is set to, for example, a relatively high VDD × 0.8 = 12.8V. The Desat terminal voltage Vd is lower than the threshold voltage Vref1 and the unsaturated voltage detection state is released.
それと同じタイミングにおいて、ＩＧＢＴ２のコレクタ電流は増大する。例えば、過電流状態の検出漏れがないようセンス電圧生成回路４の分圧抵抗Ｒｓ１，Ｒｓ２の分圧比を高めに設定したとする。このとき、ＩＧＢＴ２のターンオン時の逆回復期間において、Ｉsense端子電圧Ｖｓ’はコンパレータ２（１３ａ）の閾値電圧を超え、過電流検出状態になる可能性がある。しかし、本実施の形態の駆動回路１０では、Ｄｅｓａｔ端子電圧Ｖｄがコンパレータ１２ａの閾値電圧を超え、かつＩsense端子電圧Ｖｓ’がコンパレータ１２ａの閾値電圧を超えた状態が、Ｈｉｇｈ時遅延回路１（１４ｅ）で設定した遅延時間継続しないとラッチ回路１４ｆがセットされない。このため本実施形態においては、通常動作時の過電流保護動作が実行されない。 At the same timing, the collector current of the IGBT 2 increases. For example, it is assumed that the voltage dividing ratios of the voltage dividing resistors Rs1 and Rs2 of the sense voltage generation circuit 4 are set high so that the detection omission in the overcurrent state does not occur. At this time, during the reverse recovery period at the time of turn-on of the IGBT 2, the Isense terminal voltage Vs'exceeds the threshold voltage of the comparator 2 (13a), and there is a possibility that an overcurrent detection state is entered. However, in the drive circuit 10 of the present embodiment, the state in which the Desat terminal voltage Vd exceeds the threshold voltage of the comparator 12a and the Isense terminal voltage Vs'exceeds the threshold voltage of the comparator 12a is the high delay circuit 1 (14e). The latch circuit 14f is not set unless the delay time set in) is continued. Therefore, in the present embodiment, the overcurrent protection operation during normal operation is not executed.
ある仕様のＩＧＢＴにおいて、ゲート抵抗Ｒｇを変更した場合の波形を図４、図５に示す。図４は、ＩＧＢＴ２のゲート抵抗Ｒｇの抵抗値を１Ω、ゲート-エミッタ間のコンデンサＣｇｅの静電容量値を２７ｎＦに設定して、ゲート電圧Ｖｇｅの波形をある程度なまらせた波形になっている。 The waveforms when the gate resistance Rg is changed in the IGBT of a certain specification are shown in FIGS. 4 and 5. In FIG. 4, the resistance value of the gate resistance Rg of the IGBT 2 is set to 1Ω, the capacitance value of the capacitor Cge between the gate and the emitter is set to 27nF, and the waveform of the gate voltage Vge is blunted to some extent.
図５は、図４に比べてＩＧＢＴ２のゲート抵抗Ｒｇの値のみを大きくしたときの波形図である。具体的には、ＩＧＢＴ２の抵抗値を４.７Ω、ゲート-エミッタ間のコンデンサＣｇｅの静電容量値を２７ｎＦに設定した。図４,図５からも分かるように、ＩＧＢＴの仕様の違いによってスイッチング波形は大きく変わる。これらの図に示すようにゲート電圧が上昇を開始してからＩＧＢＴがターンオンして逆回復期間に至るまでの時間が、２倍近くまで変化したとする。符号Ｂで示した点線の丸で囲んだ箇所は、逆回復期間のコレクタ電流Ｉｃがピークを迎えているタイミングである。このタイミングでは、不飽和電圧検出回路１２，電流センス回路１３がそれぞれ不飽和電圧検出状態，過電流検出状態に同時になる可能性は低い。このため、本実施形態にかかる半導体モジュールは、ゲート抵抗やゲート-エミッタ間の容量など周辺部品定数および半導体スイッチング素子のジャンクション温度などの動作条件が変わった場合でも、通常動作時の過電流保護機能の誤検出を防止できる。 FIG. 5 is a waveform diagram when only the value of the gate resistance Rg of the IGBT 2 is increased as compared with FIG. Specifically, the resistance value of the IGBT 2 was set to 4.7Ω, and the capacitance value of the gate-emitter capacitor Cge was set to 27 nF. As can be seen from FIGS. 4 and 5, the switching waveform changes greatly depending on the difference in the IGBT specifications. As shown in these figures, it is assumed that the time from when the gate voltage starts to rise until the IGBT turns on and reaches the reverse recovery period has almost doubled. The part circled by the dotted line indicated by the symbol B is the timing when the collector current Ic in the reverse recovery period reaches its peak. At this timing, it is unlikely that the unsaturated voltage detection circuit 12 and the current sense circuit 13 will be in the unsaturated voltage detection state and the overcurrent detection state at the same time, respectively. Therefore, the semiconductor module according to this embodiment has an overcurrent protection function during normal operation even when operating conditions such as peripheral component constants such as gate resistance and capacitance between gate and emitter and junction temperature of the semiconductor switching element change. False detection can be prevented.
図６は、対向のＩＧＢＴが既にショートしている状態において、他方のＩＧＢＴがターンオンしたときの波形を示す。コンパレータ１（１２ａ）の閾値電圧Ｖｒｅｆ１は１２．８Ｖ、コンパレータ２の閾値電圧Ｖｒｅｆ２は２Ｖに設定している。この図からわかるように、Ｉsense端子電圧Ｖｓ’の波形は、ほぼＩＧＢＴのコレクタ電流Ｉｃの波形に追従している。ゲート電圧が上昇を開始し始めてから、８００ｎｓ前後のタイミングでは、まずＩsense端子電圧Ｖｓ’が２Ｖを超え、次にＤｅｓａｔ端子電圧が１２．８Ｖを超えている。その時点からＨｉｇｈ時遅延回路１（１４ｅ）で設定された遅延時間後（図６の波形では１５０ｎｓ程度後）に過電流状態と判定され、ゲート電圧がソフトシャットダウン動作に入り低下し始めている。ソフトシャットダウン動作のためゲート電圧は比較的緩やかに低下する。このため、シャットダウン開始後もしばらくはコレクタ電流Ｉｃは上昇してピークを迎える。しかし、ピーク後、コレクタ電流Ｉｃは急速に低下する。また、過電流状態と判定されるとＮチャンネルＭＯＳＦＥＴ１１ａがオンするので、Ｉsense端子電圧Ｖｓ’は即座に低下する。 FIG. 6 shows a waveform when the other IGBT is turned on while the opposing IGBT is already short-circuited. The threshold voltage Vref1 of the comparator 1 (12a) is set to 12.8V, and the threshold voltage Vref2 of the comparator 2 is set to 2V. As can be seen from this figure, the waveform of the Isense terminal voltage Vs' substantially follows the waveform of the collector current Ic of the IGBT. At a timing of around 800 ns after the gate voltage starts to rise, the Isense terminal voltage Vs'first exceeds 2 V, and then the Desat terminal voltage exceeds 12.8 V. From that point, after the delay time set by the high delay circuit 1 (14e) (after about 150 ns in the waveform of FIG. 6), the overcurrent state is determined, and the gate voltage enters the soft shutdown operation and begins to decrease. Due to the soft shutdown operation, the gate voltage drops relatively slowly. Therefore, the collector current Ic rises and reaches its peak for a while even after the shutdown is started. However, after the peak, the collector current Ic drops rapidly. Further, when it is determined that the overcurrent state is determined, the N-channel MOSFET 11a is turned on, so that the Isense terminal voltage Vs'is immediately reduced.
このように、本実施の形態の半導体モジュールおよび駆動回路によれば、ゲート抵抗、ゲート-エミッタ間容量などのドライブ条件の変更や、半導体スイッチング素子のジャンクション温度などが変化した場合においても、駆動回路に内蔵の過電流保護回路の特性を調整する機能などを必要とすることなく、短絡時に高速にシャットダウンでき、かつ高速検出設定による通常動作時にも誤検出の可能性の低い、安定した過電流保護機能を実現することができる。 As described above, according to the semiconductor module and the drive circuit of the present embodiment, the drive circuit is used even when the drive conditions such as the gate resistance and the gate-emitter capacitance are changed or the junction temperature of the semiconductor switching element is changed. Stable overcurrent protection that can be shut down at high speed in the event of a short circuit and has a low possibility of false detection even during normal operation due to the high speed detection setting, without the need for a function to adjust the characteristics of the built-in overcurrent protection circuit. The function can be realized.
１ 半導体モジュール
２ ＩＧＢＴ（半導体スイッチング素子）
３ 外部回路
４ センス電圧生成回路
５ ＣＲフィルタ回路
１０ 駆動回路
１１ 充電回路
１１ａ ＮチャンネルＭＯＳＦＥＴ（スイッチ）
１１ｂ 定電流源
１１ｃ 抵抗
１２ 不飽和電圧検出回路
１３ 電流センス回路
１４ 遮断制御回路
１４ａ，１４ｅ Ｈｉｇｈ時遅延回路
１４ｂ，１４ｄ，１４ｇ ＮＯＴ回路
１４ｃ，１４ｈ ＮＡＮＤ回路
１４ｆ ラッチ回路（ＲＳフリップフロップ）
１５ ドライブ回路
Ｃ０〜Ｃ３ コンデンサ
ＣＯＭＰ１，ＣＯＭＰ２ 比較器
Ｄ１ 高耐圧ダイオード
Ｒ０，Ｒ２，Ｒｓ１，Ｒｓ２ 抵抗
1 Semiconductor module 2 IGBT (semiconductor switching element)
3 External circuit 4 Sense voltage generation circuit 5 CR filter circuit 10 Drive circuit 11 Charging circuit 11a N-channel MOSFET (switch)
11b Constant current source 11c Resistance 12 Unsaturated voltage detection circuit 13 Current sense circuit 14 Breaking control circuit 14a, 14e High delay circuit 14b, 14d, 14g NOT circuit 14c, 14h NAND circuit 14f Latch circuit (RS flip-flop)
15 Drive circuit C0 to C3 Capacitor COMP1, COMP2 Comparator D1 High withstand voltage diode R0, R2, Rs1, Rs2 Resistor
Claims (10)
入力信号に同期して前記駆動信号を生成し、該駆動信号により前記半導体スイッチング素子をオン・オフ制御するドライブ回路と、
ダイオードと第１のコンデンサを備える外部回路であって、前記ダイオードのカソードは前記第１の主電極端子に接続され、前記ダイオードのアノードは前記第１のコンデンサの一方の端子に接続され、前記第１のコンデンサの他方の端子は前記第２の主電極端子および基準電位に接続された外部回路と、
前記第１のコンデンサの前記一方の端子に接続され、前記入力信号に同期して前記第１のコンデンサの充電を行う充電回路と、
前記第１のコンデンサの充電電圧の値に基づいて、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間の電圧が不飽和電圧状態にあることを検出する不飽和電圧検出回路と、
前記センス端子から出力されるセンス電流を電圧に変換してセンス電圧信号を出力するセンス電圧生成回路と、
前記センス電圧信号に基づいて、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間に流れる電流が過電流状態にあることを検出する電流センス回路と、
前記入力信号がオン状態のときに、前記不飽和電圧検出回路が不飽和電圧状態を検出し、かつ前記電流センス回路が過電流状態を検出した場合に過電流保護信号を出力する遮断制御回路と、を備え、
前記ドライブ回路は、当該過電流保護信号に基づいて、前記駆動信号をオフにすることを特徴とする半導体モジュール。 The first main electrode terminal, the second main electrode terminal, the control electrode terminal, and the sense terminal that outputs a sense current corresponding to the current flowing between the first main electrode terminal and the second main electrode terminal. A semiconductor switching element that controls the current flowing between the first main electrode terminal and the second main electrode terminal according to the voltage of the drive signal applied to the control electrode terminal.
A drive circuit that generates the drive signal in synchronization with the input signal and controls the semiconductor switching element on / off by the drive signal.
An external circuit comprising a diode and a first capacitor, wherein the cathode of the diode is connected to the first main electrode terminal and the anode of the diode is connected to one terminal of the first capacitor. The other terminal of the capacitor 1 is the second main electrode terminal and an external circuit connected to the reference potential.
A charging circuit connected to the one terminal of the first capacitor and charging the first capacitor in synchronization with the input signal.
Based on the value of the charging voltage of the first capacitor, it is detected that the voltage between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an unsaturated voltage state. Unsaturated voltage detection circuit and
A sense voltage generation circuit that converts the sense current output from the sense terminal into a voltage and outputs a sense voltage signal.
A current sense circuit that detects that the current flowing between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an overcurrent state based on the sense voltage signal.
With a cutoff control circuit that outputs an overcurrent protection signal when the unsaturated voltage detection circuit detects an unsaturated voltage state and the current sense circuit detects an overcurrent state when the input signal is on. With,
The drive circuit is a semiconductor module characterized in that the drive signal is turned off based on the overcurrent protection signal.
前記センス電圧生成回路と前記電流センス回路との間に介挿され、前記センス電圧信号を一定時間遅延させることを特徴とする請求項１に記載の半導体モジュール。 A CR filter circuit having a resistor and a second capacitor is provided, and the CR filter circuit is inserted between the sense voltage generation circuit and the current sense circuit to delay the sense voltage signal for a certain period of time. The semiconductor module according to claim 1.
前記電流センス回路は、前記ＣＲフィルタ回路から出力される遅延された前記センス電圧信号の値と第２の基準電圧値とを比較して、当該センス電圧信号の値の方が前記第２の基準電圧値よりも高いときに、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間に流れる電流が過電流状態であることを示す過電流状態検出信号を出力する比較器を備えていることを特徴とする請求項２または３に記載の半導体モジュール。 The unsaturated voltage detection circuit compares the value of the charging voltage of the first capacitor with the value of the first reference voltage, and the value of the charging voltage of the first capacitor is the said first reference voltage. When it is higher than the value, an unsaturated voltage state detection signal indicating that the voltage between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an unsaturated voltage state is output. Equipped with a comparer to
The current sense circuit compares the value of the delayed sense voltage signal output from the CR filter circuit with the second reference voltage value, and the value of the sense voltage signal is the second reference. When the voltage value is higher than the voltage value, an overcurrent state detection signal indicating that the current flowing between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an overcurrent state is output. The semiconductor module according to claim 2 or 3, further comprising a comparator.
当該ラッチ回路がセットされたときに前記過電流保護信号を出力することを特徴とする請求項４に記載の半導体モジュール。 The cutoff control circuit includes a latch circuit that is set when both the unsaturated voltage state detection signal and the overcurrent state detection signal are output and is reset when the input signal is off.
The semiconductor module according to claim 4, wherein the overcurrent protection signal is output when the latch circuit is set.
入力信号に同期して前記駆動信号を生成し、該駆動信号により前記半導体スイッチング素子をオン・オフ制御するドライブ回路と、
ダイオードとコンデンサを備え、前記ダイオードのカソードは前記第１の主電極端子に接続され、前記ダイオードのアノードは前記コンデンサの一方の端子および充電回路に接続され、前記コンデンサの他方の端子は前記第２の主電極端子および基準電位に接続され、前記ダイオードのアノードと電気的に接続するためのＤｅｓａｔ端子と、
当該Ｄｅｓａｔ端子と基準電位との間に介挿され、前記コンデンサの充放電を行うためのスイッチと、
前記コンデンサの充電電圧の値に基づいて、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間の電圧が不飽和電圧状態にあることを検出する不飽和電圧検出回路と、
前記センス電流をもとに生成されたセンス電圧信号に基づいて、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間に流れる電流が過電流状態にあることを検出する電流センス回路と、
前記入力信号がオン状態のときに、前記不飽和電圧検出回路が不飽和電圧状態を検出し、かつ前記電流センス回路が過電流状態を検出した場合に過電流保護信号を出力する遮断制御回路と、を備え、
前記スイッチは、前記入力信号がオフ状態のとき、または前記過電流保護信号が出力されているときに導通状態となって前記コンデンサに蓄積された電荷を放電し、前記入力信号がオン状態のときに非導通状態となって前記充電回路により前記コンデンサを充電させ、前記ドライブ回路は、前記過電流保護信号に基づいて、前記駆動信号をオフにすることを特徴とする駆動回路。 The first main electrode terminal, the second main electrode terminal, the control electrode terminal, and the sense terminal that outputs a sense current corresponding to the current flowing between the first main electrode terminal and the second main electrode terminal. A drive circuit that outputs a drive signal that is applied to the control electrode terminal of the semiconductor switching element provided with the above-mentioned device to control the current flowing between the first main electrode terminal and the second main electrode terminal.
A drive circuit that generates the drive signal in synchronization with the input signal and controls the semiconductor switching element on / off by the drive signal.
It comprises a diode and a capacitor, the cathode of the diode is connected to the first main electrode terminal, the anode of the diode is connected to one terminal of the capacitor and the charging circuit, and the other terminal of the capacitor is the second terminal. A Desat terminal that is connected to the main electrode terminal and the reference potential of the diode and is electrically connected to the anode of the diode.
A switch inserted between the Desat terminal and the reference potential to charge and discharge the capacitor,
An unsaturated voltage that detects that the voltage between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an unsaturated voltage state based on the value of the charging voltage of the capacitor. With the detection circuit
The current flowing between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an overcurrent state based on the sense voltage signal generated based on the sense current. With a current sense circuit that detects
With a cutoff control circuit that outputs an overcurrent protection signal when the unsaturated voltage detection circuit detects an unsaturated voltage state and the current sense circuit detects an overcurrent state when the input signal is on. With,
When the input signal is in the off state, or when the overcurrent protection signal is output, the switch becomes conductive and discharges the electric charge accumulated in the capacitor, and when the input signal is in the on state. The drive circuit is characterized in that the capacitor is charged by the charging circuit in a non-conducting state, and the drive circuit turns off the drive signal based on the overcurrent protection signal.
前記電流センス回路は、前記センス電圧信号の値と第２の基準電圧値とを比較して、当該センス電圧信号の値の方が前記第２の基準電圧値よりも高いときに、前記半導体スイッチング素子の前記第１の主電極端子と前記第２の主電極端子との間に流れる電流が過電流状態であることを示す過電流状態検出信号を出力する比較器を備えていることを特徴とする請求項８に記載の駆動回路。 The unsaturated voltage detection circuit compares the value of the charging voltage of the first capacitor with the value of the first reference voltage, and when the value of the charging voltage of the capacitor is higher than the value of the first reference voltage. Also provided is a comparator that outputs an unsaturated voltage state detection signal indicating that the voltage between the first main electrode terminal and the second main electrode terminal of the semiconductor switching element is in an unsaturated voltage state. ,
The current sense circuit compares the value of the sense voltage signal with the second reference voltage value, and when the value of the sense voltage signal is higher than the second reference voltage value, the semiconductor switching It is characterized by including a comparator that outputs an overcurrent state detection signal indicating that the current flowing between the first main electrode terminal and the second main electrode terminal of the element is in an overcurrent state. The drive circuit according to claim 8.
当該ラッチ回路がセットされたときに前記過電流保護信号を出力することを特徴とする請求項８または９に記載の駆動回路。 The cutoff control circuit includes a latch circuit that is set when both the unsaturated voltage state detection signal and the overcurrent state detection signal are output and is reset when the input signal is off.
The drive circuit according to claim 8 or 9, wherein the overcurrent protection signal is output when the latch circuit is set.
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| Application Number | Priority Date | Filing Date | Title |
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| JP2020136875A true JP2020136875A (en) | 2020-08-31 |
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