JP2020136543A

JP2020136543A - Semiconductor device

Info

Publication number: JP2020136543A
Application number: JP2019029823A
Authority: JP
Inventors: 将久保; Susumu Kubo; 幸多大井; Kota Oi
Original assignee: Fuji Electric Co Ltd; Denso Corp
Current assignee: Fuji Electric Co Ltd; Denso Corp
Priority date: 2019-02-21
Filing date: 2019-02-21
Publication date: 2020-08-31
Anticipated expiration: 2039-02-21
Also published as: JP7200739B2

Abstract

To provide a semiconductor device in which maintaining of a cut-off state is difficult to be inhibited.SOLUTION: A main trench portion 20a which can be applied with a driving voltage and a dummy trench portion 20b which cannot be applied with the driving voltage are formed as a trench 20 in a semiconductor substrate 10 of a semiconductor device 1. An emitter region 46 and a drift region 41 are also formed in the semiconductor substrate 10. A depth dimension from the emitter region 46 to the drift region 41 is set to be larger in a wall surface of the dummy trench portion 20b than in a wall surface of the main trench portion 20a.SELECTED DRAWING: Figure 3

Description

本開示は、ダミートレンチを有する半導体装置に関する。 The present disclosure relates to a semiconductor device having a dummy trench.

特許文献１には、スイッチング素子の制御電極としてのゲート電極を、半導体基板に形成されたトレンチ内に配置したトレンチゲート型の半導体装置が開示されている。特許文献１の半導体装置におけるトレンチには、主トレンチと、ダミートレンチとが含まれる。主トレンチは、ゲート電極の配置されたトレンチであり、半導体装置の外部から電圧制御を受けるトレンチである。ダミートレンチは、例えばエミッタ電位に固定される電極などの設けられたトレンチであり、外部からの電圧制御を受けないトレンチである。 Patent Document 1 discloses a trench gate type semiconductor device in which a gate electrode as a control electrode of a switching element is arranged in a trench formed on a semiconductor substrate. The trench in the semiconductor device of Patent Document 1 includes a main trench and a dummy trench. The main trench is a trench in which gate electrodes are arranged, and is a trench that receives voltage control from the outside of the semiconductor device. The dummy trench is a trench provided with, for example, an electrode fixed to the emitter potential, and is a trench that is not subject to voltage control from the outside.

こうした半導体装置においては、エミッタ電極などの半導体基板の主面に配置される主電極に、設計と異なる形状に形成された異常形成部が発生する場合がある。異常形成部の周辺では、主電極の形成に用いられるメッキ液中の不純物イオンの拡散などに起因して、半導体基板の内部における各導電型の領域の配置が、部分的に設計と異なる配置に変化しやすい。すなわち、半導体基板の内部には、各導電型の領域が、あらかじめ不純物を意図的に注入することにより、設計に従う配置で形成されている。こうした各領域の配置が、主電極を形成する工程およびそれ以降に拡散した不純物により、意図しない配置に変化しうる。 In such a semiconductor device, an abnormality-forming portion formed in a shape different from the design may occur on the main electrode arranged on the main surface of the semiconductor substrate such as the emitter electrode. In the vicinity of the anomaly forming portion, the arrangement of each conductive type region inside the semiconductor substrate is partially different from the design due to the diffusion of impurity ions in the plating solution used for forming the main electrode. Easy to change. That is, inside the semiconductor substrate, each conductive type region is formed in an arrangement according to the design by intentionally injecting impurities in advance. The arrangement of each of these regions can change to an unintended arrangement due to the step of forming the main electrode and the impurities diffused thereafter.

主トレンチ周辺における配置変化は、ゲート電極の電圧と、スイッチング素子に流れる電流との対応関係を変化させる。故に、主トレンチ周辺に異常形成部の生じた半導体装置は、電圧と電流との関係を検査することにより検出および除去できる。 The arrangement change around the main trench changes the correspondence between the voltage of the gate electrode and the current flowing through the switching element. Therefore, the semiconductor device in which the anomaly forming portion is generated around the main trench can be detected and removed by inspecting the relationship between the voltage and the current.

特開２００２−３５３４５６号公報JP-A-2002-353456

しかし、ダミートレンチ周辺の配置変化は、電圧と電流との関係を変化させない場合がある。故に、ダミートレンチ周辺に異常形成部の生じた半導体装置は、上述の検査により検出および除去できない場合がある。 However, the arrangement change around the dummy trench may not change the relationship between the voltage and the current. Therefore, the semiconductor device in which the anomaly-forming portion is formed around the dummy trench may not be detected and removed by the above-mentioned inspection.

異常形成部の生じた半導体装置において、異常形成部からの拡散の継続に伴う配置変化の進行は、半導体基板全体としての遮断状態の維持を妨げうる。従って特許文献１の半導体装置は、配置変化の進行に伴い、遮断状態の維持を妨げられるおそれがあった。 In the semiconductor device in which the anomaly-forming portion is generated, the progress of the arrangement change accompanying the continuation of diffusion from the anomaly-forming portion may prevent the semiconductor substrate as a whole from maintaining the cutoff state. Therefore, the semiconductor device of Patent Document 1 may be hindered from maintaining the cutoff state as the arrangement changes.

本開示は、遮断状態の維持を妨げられにくい半導体装置の提供を目的とする。 An object of the present disclosure is to provide a semiconductor device that is less likely to be hindered from maintaining a cutoff state.

上記目的は独立請求項に記載の特徴の組み合わせにより達成され、また、下位請求項は、本開示の更なる有利な具体例を規定する。特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。 The above object is achieved by a combination of the features described in the independent claims, and the sub-claims provide for further advantageous specific examples of the present disclosure. The reference numerals in parentheses described in the claims indicate, as one embodiment, the correspondence with the specific means described in the embodiments described later, and do not limit the technical scope of the present disclosure. ..

上記目的を達成するための本開示の一つの半導体装置は、半導体基板（１０）と、半導体基板の第一主面（１０ａ）に接続された第一主電極（３２）と、半導体基板の第二主面（１０ｂ）に接続された第二主電極（３５）と、を備え、半導体基板は、第一主電極と第二主電極との間の導通状態を駆動電圧に従って制御するスイッチング素子部（１１）を有する半導体装置であって、半導体基板には、第一導電型のドリフト領域（４１）と、ドリフト領域の第一主面側に隣接する第二導電型のベース領域（４５）と、第一主面からベース領域を貫通してドリフト領域に到達するトレンチ（２０）と、第一主電極およびトレンチに隣接すると共に、ベース領域によりドリフト領域から分離されている第一導電型の主電極領域（４６）と、が形成されており、トレンチは、駆動電圧を印加されるゲート電極（２２）が設けられた主トレンチ部（２０ａ）と、ゲート電極が設けられていないダミートレンチ部（２０ｂ）と、を含み、ダミートレンチ部の壁面における主電極領域からドリフト領域までの深さ寸法が、主トレンチ部の壁面における主電極領域からドリフト領域までの深さ寸法よりも大きい。 One of the semiconductor devices of the present disclosure for achieving the above object is a semiconductor substrate (10), a first main electrode (32) connected to a first main surface (10a) of the semiconductor substrate, and a third semiconductor substrate. The semiconductor substrate includes a second main electrode (35) connected to the two main surfaces (10b), and the semiconductor substrate is a switching element unit that controls the conduction state between the first main electrode and the second main electrode according to a drive voltage. In the semiconductor device having (11), the semiconductor substrate has a first conductive type drift region (41) and a second conductive type base region (45) adjacent to the first main surface side of the drift region. , A trench (20) that penetrates the base region from the first main surface and reaches the drift region, and a first conductive type main that is adjacent to the first main electrode and the trench and is separated from the drift region by the base region. An electrode region (46) is formed, and the trenches are a main trench portion (20a) provided with a gate electrode (22) to which a driving voltage is applied, and a dummy trench portion (20a) not provided with a gate electrode. 20b), and the depth dimension from the main electrode region to the drift region on the wall surface of the dummy trench portion is larger than the depth dimension from the main electrode region to the drift region on the wall surface of the main trench portion.

以上の構成によれば、ダミートレンチ部の周辺においては、主電極領域からドリフト領域までの深さ寸法が大きい。故に、ダミートレンチ部の周辺においては、配置変化として主電極領域の拡大を生じた場合であっても、主電極領域とドリフト領域との導通を可能とする状態まで拡大しにくい。従って半導体装置は、遮断状態の維持を妨げられにくい。 According to the above configuration, the depth dimension from the main electrode region to the drift region is large around the dummy trench portion. Therefore, in the vicinity of the dummy trench portion, even if the main electrode region is expanded as a change in arrangement, it is difficult to expand to a state where the main electrode region and the drift region can be electrically connected. Therefore, the semiconductor device is less likely to be hindered from maintaining the cutoff state.

本開示の他の一つの半導体装置は、半導体基板（１０）と、半導体基板の第一主面（１０ａ）に接続された第一主電極（３２）と、半導体基板の第二主面（１０ｂ）に接続された第二主電極（３５）と、を備え、半導体基板は、第一主電極と第二主電極と間の導通状態を駆動電圧に従って制御するスイッチング素子部（１１）を有する半導体装置であって、半導体基板には、第一導電型のドリフト領域（４１）と、ドリフト領域の第一主面側に隣接する第二導電型のベース領域（４５）と、第一主面からベース領域を貫通してドリフト領域に到達するトレンチ（２０）と、第一主電極およびトレンチに隣接すると共に、ベース領域によりドリフト領域から分離されている第一導電型の主電極領域（４６）と、が形成されており、トレンチは、駆動電圧を印加されるゲート電極（２２）を設けられた主トレンチ部（２０ａ）と、ゲート電極を設けられていないダミートレンチ部（２０ｂ）と、を含み、ベース領域には、低濃度領域（４５ｂ）と、低濃度領域よりも不純物濃度が高く、ダミートレンチ部に接すると共に、低濃度領域により主トレンチ部から分離されている高濃度領域（４５ａ）と、が含まれる。 The other semiconductor device of the present disclosure includes a semiconductor substrate (10), a first main electrode (32) connected to a first main surface (10a) of the semiconductor substrate, and a second main surface (10b) of the semiconductor substrate. ), And the semiconductor substrate is a semiconductor having a switching element unit (11) that controls the conduction state between the first main electrode and the second main electrode according to a driving voltage. In the device, the semiconductor substrate has a first conductive type drift region (41), a second conductive type base region (45) adjacent to the first main surface side of the drift region, and the first main surface. A trench (20) that penetrates the base region and reaches the drift region, and a first conductive type main electrode region (46) that is adjacent to the first main electrode and the trench and is separated from the drift region by the base region. , Is formed, and the trench includes a main trench portion (20a) provided with a gate electrode (22) to which a driving voltage is applied, and a dummy trench portion (20b) not provided with a gate electrode. In the base region, there are a low concentration region (45b) and a high concentration region (45a) which has a higher impurity concentration than the low concentration region, is in contact with the dummy trench portion, and is separated from the main trench portion by the low concentration region. , Is included.

以上の構成によれば、高濃度領域は、低濃度領域と比較して、不純物の拡散を受けた場合であっても導電型の変化を生じにくい。故に、高濃度領域の接しているダミートレンチ部周辺に異常形成部が発生した場合であっても、不純物の拡散の継続による配置変化の進行が抑制されうる。従って半導体装置は、遮断状態の維持を妨げられにくい。 According to the above configuration, the high concentration region is less likely to cause a change in the conductive type than the low concentration region even when impurities are diffused. Therefore, even when an abnormally formed portion is generated around the dummy trench portion in contact with the high concentration region, the progress of the arrangement change due to the continuous diffusion of impurities can be suppressed. Therefore, the semiconductor device is less likely to be hindered from maintaining the cutoff state.

本開示の更に他の一つの半導体装置は、半導体基板（１０）と、半導体基板の第一主面（１０ａ）に接続された第一主電極（３２）と、半導体基板の第二主面（１０ｂ）に接続された第二主電極（３５）と、を備え、半導体基板は、第一主電極と第二主電極と間の導通状態を駆動電圧に従って制御するスイッチング素子部（１１）を有する半導体装置であって、半導体基板には、第一導電型のドリフト領域（４１）と、ドリフト領域の第一主面側に隣接する第二導電型のベース領域（４５）と、第一主面からベース領域を貫通してドリフト領域に到達するトレンチ（２０）と、第一主電極およびトレンチに隣接すると共に、ベース領域によりドリフト領域から分離されている第一導電型の主電極領域（４６）と、が形成されており、トレンチは、駆動電圧を印加されるゲート電極（２２）を設けられた主トレンチ部（２０ａ）と、駆動電圧の印加されないダミー電極（２３）を設けられたダミートレンチ部（２０ｂ）と、を含み、ダミートレンチ部の壁面におけるベース領域の最大不純物濃度位置からダミー電極までの離間距離が、主トレンチ部の壁面におけるベース領域の最大不純物濃度位置からゲート電極までの離間距離よりも大きい。 Yet another semiconductor device of the present disclosure includes a semiconductor substrate (10), a first main electrode (32) connected to a first main surface (10a) of the semiconductor substrate, and a second main surface of the semiconductor substrate ( The semiconductor substrate includes a second main electrode (35) connected to 10b), and the semiconductor substrate has a switching element unit (11) that controls the conduction state between the first main electrode and the second main electrode according to a driving voltage. In a semiconductor device, the semiconductor substrate has a first conductive type drift region (41), a second conductive type base region (45) adjacent to the first main surface side of the drift region, and a first main surface. A trench (20) that penetrates the base region and reaches the drift region, and a first conductive type main electrode region (46) that is adjacent to the first main electrode and the trench and is separated from the drift region by the base region. And, and the trench is a dummy trench provided with a main trench portion (20a) provided with a gate electrode (22) to which a driving voltage is applied and a dummy electrode (23) to which a driving voltage is not applied. The separation distance from the maximum impurity concentration position of the base region on the wall surface of the dummy trench portion to the dummy electrode includes the portion (20b), and the separation distance from the maximum impurity concentration position of the base region on the wall surface of the main trench portion to the gate electrode. Greater than the distance.

以上の構成によれば、ダミー電極は、ゲート電極と比較してトレンチの壁面における最大不純物濃度位置からの離間距離を大きく設定されている。従って、ダミー電極に電位の変動が生じた場合であっても、ダミートレンチ部の壁面における最大不純物濃度位置における電位が影響を受けにくい。故に、異常形成部からの不純物の拡散を受けていても、最大不純物濃度位置における反転層の形成が抑制されうる。従って半導体装置は、遮断状態の維持を妨げられにくい。 According to the above configuration, the dummy electrode is set to have a larger separation distance from the maximum impurity concentration position on the wall surface of the trench as compared with the gate electrode. Therefore, even when the potential of the dummy electrode fluctuates, the potential at the maximum impurity concentration position on the wall surface of the dummy trench portion is not easily affected. Therefore, even if impurities are diffused from the abnormal forming portion, the formation of the inversion layer at the maximum impurity concentration position can be suppressed. Therefore, the semiconductor device is less likely to be hindered from maintaining the cutoff state.

本開示の更に他の一つの半導体装置は、半導体基板（１０）と、半導体基板の第一主面（１０ａ）に接続された第一主電極（３２）と、半導体基板の第二主面（１０ｂ）に接続された第二主電極（３５）と、を備え、第一主電極と第二主電極と間の導通状態を駆動電圧に従って制御する半導体装置であって、半導体基板には、第一導電型のドリフト領域（４１）と、ドリフト領域の第一主面側に隣接する第二導電型のベース領域（４５）と、第一主面からベース領域を貫通してドリフト領域に到達するトレンチ（２０）と、第一主電極およびトレンチに隣接すると共に、ベース領域によりドリフト領域から分離されている第一導電型の主電極領域（４６）と、が形成されており、トレンチは、駆動電圧を印加されるゲート電極（２２）を設けられた主トレンチ部（２０ａ）と、ゲート電極が設けられていないダミートレンチ部（２０ｂ）と、を含み、ダミートレンチ部には、全体に絶縁材（２４）が充填されている。 Yet another semiconductor device of the present disclosure includes a semiconductor substrate (10), a first main electrode (32) connected to a first main surface (10a) of the semiconductor substrate, and a second main surface (32) of the semiconductor substrate. A semiconductor device including a second main electrode (35) connected to 10b) and controlling a conduction state between the first main electrode and the second main electrode according to a driving voltage. The one conductive type drift region (41), the second conductive type base region (45) adjacent to the first main surface side of the drift region, and the first main surface penetrate the base region to reach the drift region. A trench (20) and a first conductive type main electrode region (46) adjacent to the first main electrode and the trench and separated from the drift region by the base region are formed, and the trench is driven. A main trench portion (20a) provided with a gate electrode (22) to which a voltage is applied and a dummy trench portion (20b) not provided with a gate electrode are included, and the dummy trench portion includes an insulating material as a whole. (24) is filled.

以上の構成によれば、ダミートレンチ部には、全体に絶縁材が充填されている。従って、ダミートレンチ部の壁面における反転層の形成が抑制されうる。故に、ダミートレンチ部周辺において異常形成部からの不純物の拡散によりベース領域の厚さ寸法が減少していても、反転層による貫通が抑制されうる。従って半導体装置は、遮断状態の維持を妨げられにくい。 According to the above configuration, the dummy trench portion is entirely filled with an insulating material. Therefore, the formation of the inversion layer on the wall surface of the dummy trench portion can be suppressed. Therefore, even if the thickness dimension of the base region is reduced due to the diffusion of impurities from the anomaly forming portion around the dummy trench portion, the penetration by the inversion layer can be suppressed. Therefore, the semiconductor device is less likely to be hindered from maintaining the cutoff state.

半導体装置の概略を示す図である。It is a figure which shows the outline of the semiconductor device. 第一主面を正面視した図である。It is the figure which looked at the first main surface from the front. 図２のＩＩＩ−ＩＩＩ線断面図である。FIG. 2 is a cross-sectional view taken along the line III-III of FIG. 図２のＩＶ−ＩＶ線断面図である。FIG. 2 is a sectional view taken along line IV-IV of FIG. 異常形成部の発生した半導体装置の例を示す図である。It is a figure which shows the example of the semiconductor device which generated the abnormality formation part. 駆動セル周辺の異常形成部による駆動電圧と主電流との関係変化を示す図である。It is a figure which shows the relationship change between a drive voltage and a main current by an abnormality formation part around a drive cell. 第二実施形態の半導体装置を示す図である。It is a figure which shows the semiconductor device of 2nd Embodiment. 主トレンチ壁面における不純物濃度の分布例を示す図である。It is a figure which shows the distribution example of the impurity concentration in the main trench wall surface. ダミートレンチ壁面における不純物濃度の分布例を示す図である。It is a figure which shows the distribution example of the impurity concentration on the wall surface of a dummy trench. 第三実施形態の半導体装置を示す図である。It is a figure which shows the semiconductor device of 3rd Embodiment. 第四実施形態の半導体装置を示す図である。It is a figure which shows the semiconductor device of 4th Embodiment.

以下、本開示の複数の実施形態を図面に基づいて説明する。なお、各実施形態の説明において、対応する構成要素には同一番号の符号を付して重複する説明を省略する場合がある。構成の一部のみを説明している場合、構成の他の部分については先に説明した実施形態を適用できる。また、各実施形態の説明において明示している構成の組み合わせばかりでなく、特に組み合わせに支障が生じなければ、明示していなくても部分的に構成を組み合わせることも可能である。 Hereinafter, a plurality of embodiments of the present disclosure will be described with reference to the drawings. In the description of each embodiment, the corresponding components may be designated by the same reference numerals and duplicate description may be omitted. When only a part of the configuration is described, the embodiments described above can be applied to the other parts of the configuration. In addition to the combination of the configurations specified in the description of each embodiment, it is possible to partially combine the configurations even if the combination is not specified if there is no particular problem in the combination.

＜第一実施形態＞
本開示の第一実施形態による半導体装置１を図面に沿って説明する。図１に示す半導体装置１は、半導体基板１０を主体として構成されている半導体チップである。半導体基板１０は、第一主面１０ａと第二主面１０ｂとを有する矩形板状に形成された、シリコンなどの半導体による基板である。以下の説明において、互いに直交する三方向をＸ方向、Ｙ方向、Ｚ方向とし、Ｘ方向およびＹ方向により規定される平面をＸＹ平面と表す。Ｘ方向およびＹ方向は、それぞれ第一主面１０ａの直交する二つの辺のいずれか一方に沿った方向である。Ｚ方向は、半導体基板１０の板厚方向に沿った方向である。半導体基板１０は、ＩＧＢＴ部１１、ダイオード部１２、および信号パッド１３を備える。 <First Embodiment>
The semiconductor device 1 according to the first embodiment of the present disclosure will be described with reference to the drawings. The semiconductor device 1 shown in FIG. 1 is a semiconductor chip mainly composed of a semiconductor substrate 10. The semiconductor substrate 10 is a substrate made of a semiconductor such as silicon, which is formed in a rectangular plate shape having a first main surface 10a and a second main surface 10b. In the following description, the three directions orthogonal to each other are referred to as the X direction, the Y direction, and the Z direction, and the plane defined by the X direction and the Y direction is referred to as the XY plane. The X direction and the Y direction are directions along one of two orthogonal sides of the first main surface 10a, respectively. The Z direction is a direction along the plate thickness direction of the semiconductor substrate 10. The semiconductor substrate 10 includes an IGBT unit 11, a diode unit 12, and a signal pad 13.

ＩＧＢＴ部１１は、半導体基板１０のうち、絶縁ゲートバイポーラトランジスタとして機能する「スイッチング素子部」に相当する部分である。ＩＧＢＴ部１１には、Ｚ方向に主電流を流す縦型のＩＧＢＴ素子に相当する構造のセルが、並列接続される配置で多数形成されている。すなわちＩＧＢＴ部１１は、印加された駆動電圧に従い、第一主面１０ａと、第二主面１０ｂとの間の導通状態を通電状態と遮断状態との間で切換え制御する機能を発揮する。より具体的には、ＩＧＢＴ部１１は、第一主面１０ａをエミッタとし、第二主面１０ｂをコレクタとする配置の多数のＩＧＢＴ素子を含んでいる。ＩＧＢＴ部１１は、後述のトレンチ２０内にゲートに相当する電極を配置したトレンチゲート型の構成である。 The IGBT section 11 is a portion of the semiconductor substrate 10 corresponding to a "switching element section" that functions as an insulated gate bipolar transistor. In the IGBT unit 11, a large number of cells having a structure corresponding to a vertical IGBT element in which a main current flows in the Z direction are formed in a parallel arrangement. That is, the IGBT unit 11 exerts a function of switching and controlling the conduction state between the first main surface 10a and the second main surface 10b between the energized state and the cutoff state according to the applied drive voltage. More specifically, the IGBT unit 11 includes a large number of IGBT elements arranged with the first main surface 10a as the emitter and the second main surface 10b as the collector. The IGBT unit 11 has a trench gate type configuration in which electrodes corresponding to gates are arranged in the trench 20 described later.

ダイオード部１２は、半導体基板１０のうち、ＩＧＢＴ部１１のフリーホイールダイオードとして機能する部分である。すなわち、ＩＧＢＴ部１１のエミッタ側に相当する第一主面１０ａから、コレクタ側に相当する第二主面１０ｂに向かって順方向となるように形成されている。すなわち本実施形態の半導体装置１は、いわゆるトレンチゲート型の逆導通絶縁ゲートバイポーラトランジスタとして機能する半導体チップである。 The diode portion 12 is a portion of the semiconductor substrate 10 that functions as a freewheel diode of the IGBT portion 11. That is, it is formed so as to be in the forward direction from the first main surface 10a corresponding to the emitter side of the IGBT portion 11 toward the second main surface 10b corresponding to the collector side. That is, the semiconductor device 1 of the present embodiment is a semiconductor chip that functions as a so-called trench gate type reverse conduction insulated gate bipolar transistor.

信号パッド１３は、半導体基板１０の表面に部分的に金属箔を設けることにより形成された信号の入出力部である。半導体装置１に複数設けられた信号パッドには、駆動パッドが含まれる。駆動パッドは、ＩＧＢＴ部１１の導通状態を切り換えるための駆動電圧の入力を受ける信号パッド１３である。駆動パッドは、制御装置または検査装置などの半導体装置１の外部の装置と電気的に接続され、駆動電圧の入力を受ける。 The signal pad 13 is a signal input / output unit formed by partially providing a metal foil on the surface of the semiconductor substrate 10. The plurality of signal pads provided in the semiconductor device 1 include a drive pad. The drive pad is a signal pad 13 that receives an input of a drive voltage for switching the conduction state of the IGBT unit 11. The drive pad is electrically connected to an external device of the semiconductor device 1 such as a control device or an inspection device, and receives an input of a drive voltage.

半導体装置１の詳細な構造を説明する。図２および図３に示すように、半導体基板１０の表面には、トレンチ２０が形成されていると共に、層間絶縁膜３１、エミッタ電極３２、およびコレクタ電極３５が積層されている。また半導体基板１０の内部には、図３および図４に示すように、多数キャリアの種類や濃度の異なる複数の領域が形成されている。半導体基板１０内部の各領域は、半導体基板１０の表面に形成された各構成の形成前に、不純物を意図的に注入することにより形成されている。各領域は、半導体基板１０の内部においてＸＹ平面に沿って広がり、Ｚ方向に積層される配置で形成されている。具体的には、半導体基板１０には、ドリフト領域４１、フィールドストップ領域４２、コレクタ領域４３、カソード領域４４、ベース領域４５、エミッタ領域４６、および抑制領域４７が形成されている。 The detailed structure of the semiconductor device 1 will be described. As shown in FIGS. 2 and 3, a trench 20 is formed on the surface of the semiconductor substrate 10, and an interlayer insulating film 31, an emitter electrode 32, and a collector electrode 35 are laminated. Further, as shown in FIGS. 3 and 4, a plurality of regions having different types and concentrations of a large number of carriers are formed inside the semiconductor substrate 10. Each region inside the semiconductor substrate 10 is formed by intentionally injecting impurities before forming each configuration formed on the surface of the semiconductor substrate 10. Each region is formed in an arrangement that extends along the XY plane inside the semiconductor substrate 10 and is laminated in the Z direction. Specifically, the semiconductor substrate 10 is formed with a drift region 41, a field stop region 42, a collector region 43, a cathode region 44, a base region 45, an emitter region 46, and a suppression region 47.

トレンチ２０は、第一主面１０ａから第二主面１０ｂに向けて所定の深さで形成された、Ｘ方向に沿って延伸している断面略矩形の溝である。トレンチ２０は、ＩＧＢＴ部１１およびダイオード部１２に相当する部分の全体に、例えばＹ方向において実質的に均等な所定の間隔で多数形成されている。本実施形態のトレンチ２０の間隔は、２．３μｍに設定されている。各トレンチ２０は、ベース領域４５を貫通してドリフト領域４１に到達する深さで形成されている。各トレンチ２０の内部には、トレンチ絶縁膜２１が設けられている。またトレンチ２０は、主トレンチ部２０ａとダミートレンチ部２０ｂとを含む。 The trench 20 is a groove having a substantially rectangular cross section extending along the X direction, which is formed at a predetermined depth from the first main surface 10a to the second main surface 10b. A large number of trenches 20 are formed in the entire portion corresponding to the IGBT portion 11 and the diode portion 12, for example, at predetermined intervals substantially even in the Y direction. The distance between the trenches 20 of the present embodiment is set to 2.3 μm. Each trench 20 is formed at a depth that penetrates the base region 45 and reaches the drift region 41. A trench insulating film 21 is provided inside each trench 20. Further, the trench 20 includes a main trench portion 20a and a dummy trench portion 20b.

トレンチ絶縁膜２１は、例えば酸化シリコンを主体とする絶縁材料により形成された、各トレンチ２０の底面および壁面の全面に設けられている絶縁膜である。トレンチ絶縁膜２１は、トレンチ２０の内部を、トレンチ２０の底面および壁面に露出した半導体基板１０から絶縁している。 The trench insulating film 21 is, for example, an insulating film formed of an insulating material mainly composed of silicon oxide and provided on the entire bottom surface and wall surface of each trench 20. The trench insulating film 21 insulates the inside of the trench 20 from the semiconductor substrate 10 exposed on the bottom surface and the wall surface of the trench 20.

主トレンチ部２０ａは、トレンチ２０のうち、内部にゲート電極２２を配置されている部分である。ゲート電極２２は、ポリシリコンを主体とする導電材料により形成された電極である。ゲート電極２２は、トレンチ絶縁膜２１に覆われた状態でトレンチ２０の内部に配置されている。ゲート電極２２のＺ方向における両端部のうち、トレンチ２０の開口側の端部は、第一主面１０ａと実質的に同一平面に位置している。各ゲート電極２２は、駆動パッドと電気的に接続されている。従って各ゲート電極２２は、駆動パッドへの駆動電圧の入力により、駆動電圧の提供を受ける。 The main trench portion 20a is a portion of the trench 20 in which the gate electrode 22 is arranged. The gate electrode 22 is an electrode formed of a conductive material mainly composed of polysilicon. The gate electrode 22 is arranged inside the trench 20 in a state of being covered with the trench insulating film 21. Of both ends of the gate electrode 22 in the Z direction, the ends on the opening side of the trench 20 are located substantially in the same plane as the first main surface 10a. Each gate electrode 22 is electrically connected to the drive pad. Therefore, each gate electrode 22 is provided with a drive voltage by inputting a drive voltage to the drive pad.

本実施形態では、ＩＧＢＴ部１１に並ぶ多数のトレンチ２０のうち、二つおきに選ばれたトレンチ２０が主トレンチ部２０ａとして設定されている。半導体基板１０のうちＹ方向において主トレンチ部２０ａと隣のトレンチ２０とに挟まれた部分は、キャリアの濃度分布に駆動パッドへ入力される駆動電圧に応じた変化を生じる。従ってこの部分は、ＩＧＢＴとして駆動可能な駆動セルと言える。 In the present embodiment, among the large number of trenches 20 arranged in the IGBT section 11, every two of the selected trenches 20 are set as the main trench section 20a. The portion of the semiconductor substrate 10 sandwiched between the main trench portion 20a and the adjacent trench 20 in the Y direction causes a change in the carrier concentration distribution according to the drive voltage input to the drive pad. Therefore, this part can be said to be a drive cell that can be driven as an IGBT.

ダミートレンチ部２０ｂは、トレンチ２０のうち、内部にゲート電極２２を配置されていない部分である。すなわちダミートレンチ部２０ｂは、主トレンチ部２０ａを除くすべてのトレンチ２０である。本実施形態のダミートレンチ部２０ｂの内部には、ゲート電極２２に替えてダミー電極２３が配置されている。 The dummy trench portion 20b is a portion of the trench 20 in which the gate electrode 22 is not arranged inside. That is, the dummy trench portion 20b is all trenches 20 except the main trench portion 20a. Inside the dummy trench portion 20b of the present embodiment, a dummy electrode 23 is arranged in place of the gate electrode 22.

ダミー電極２３は、ゲート電極２２と同様の導電材料により形成された電極である。各ダミー電極２３は、主トレンチと同様にトレンチ絶縁膜２１に覆われた状態でトレンチ２０の内部に配置されている。ダミー電極２３は、いずれの信号パッド１３にも電気的に接続されていない。従ってダミー電極２３は、駆動パッドへの駆動電圧の入力によりゲート電極２２に駆動電圧が提供されている場合であっても、駆動電圧の提供を受けない。 The dummy electrode 23 is an electrode formed of the same conductive material as the gate electrode 22. Each dummy electrode 23 is arranged inside the trench 20 in a state of being covered with the trench insulating film 21 like the main trench. The dummy electrode 23 is not electrically connected to any of the signal pads 13. Therefore, the dummy electrode 23 is not provided with the drive voltage even when the drive voltage is provided to the gate electrode 22 by inputting the drive voltage to the drive pad.

本実施形態のダミー電極２３は、エミッタ電極３２と電気的に接続されている。故に、ダミー電極２３のエミッタ電極３２に対する電圧は、実質的に０Ｖに固定されており、半導体装置１の外部から自由に変動させることができない。半導体基板１０のうちＹ方向においてダミートレンチ部２０ｂに挟まれた部分は、キャリアの濃度分布に駆動パッドへ入力される駆動電圧に応じた変化を実質的に生じない。従ってこの部分は、駆動不能な非駆動セルと言える。 The dummy electrode 23 of this embodiment is electrically connected to the emitter electrode 32. Therefore, the voltage of the dummy electrode 23 with respect to the emitter electrode 32 is substantially fixed at 0 V and cannot be freely changed from the outside of the semiconductor device 1. The portion of the semiconductor substrate 10 sandwiched between the dummy trench portions 20b in the Y direction does not substantially change the carrier concentration distribution according to the drive voltage input to the drive pad. Therefore, this part can be said to be a non-driving cell that cannot be driven.

層間絶縁膜３１は、例えば酸化シリコンを主体とする絶縁材料により形成された、第一主面１０ａに積層されている絶縁膜である。層間絶縁膜３１は、各トレンチ２０の開口を覆い、各トレンチ２０の内部を外部から絶縁している。層間絶縁膜３１は、トレンチ絶縁膜２１と合わせて、各トレンチ２０の内部を外部から絶縁する略筒状となっている。層間絶縁膜３１には、Ｚ方向に貫通するコンタクトホールが部分的に形成されている。コンタクトホールは、各トレンチ２０の間の第一主面１０ａを部分的に露出させる配置で形成され、露出した第一主面１０ａにエミッタ電極３２を接続可能としている。 The interlayer insulating film 31 is, for example, an insulating film formed of an insulating material mainly composed of silicon oxide and laminated on the first main surface 10a. The interlayer insulating film 31 covers the openings of each trench 20 and insulates the inside of each trench 20 from the outside. The interlayer insulating film 31, together with the trench insulating film 21, has a substantially tubular shape that insulates the inside of each trench 20 from the outside. A contact hole penetrating in the Z direction is partially formed in the interlayer insulating film 31. The contact hole is formed so as to partially expose the first main surface 10a between the trenches 20, and the emitter electrode 32 can be connected to the exposed first main surface 10a.

本実施形態のコンタクトホールは、トレンチ２０の間ごとに、Ｘ方向に延びるスリット状に形成されている。従って層間絶縁膜３１は、Ｘ方向に延伸する複数の帯状となるようにスリットにより分割され、各トレンチ２０を個別に覆う配置とも言える。各トレンチ２０を覆う層間絶縁膜３１の幅は、トレンチ２０の幅よりも大きい。従ってコンタクトホールのＹ方向における寸法は、トレンチ２０の間隔よりも小さい。 The contact hole of the present embodiment is formed in a slit shape extending in the X direction for each of the trenches 20. Therefore, it can be said that the interlayer insulating film 31 is divided by slits so as to form a plurality of bands extending in the X direction, and individually covers each trench 20. The width of the interlayer insulating film 31 covering each trench 20 is larger than the width of the trench 20. Therefore, the size of the contact hole in the Y direction is smaller than the distance between the trenches 20.

エミッタ電極３２は、第一主面１０ａに電気的に接続された、「第一主電極」に相当する電極である。エミッタ電極３２は、第一主面１０ａのうち、ＩＧＢＴ部１１のエミッタに相当するエミッタ領域４６、およびダイオード部１２のアノードに相当する領域の露出した部分に電気的に接続されている。エミッタ電極３２は、コンタクト部３３と、電極層３４とを含んでいる。 The emitter electrode 32 is an electrode corresponding to a “first main electrode” electrically connected to the first main surface 10a. The emitter electrode 32 is electrically connected to an exposed portion of the first main surface 10a of the emitter region 46 corresponding to the emitter of the IGBT portion 11 and the region corresponding to the anode of the diode portion 12. The emitter electrode 32 includes a contact portion 33 and an electrode layer 34.

コンタクト部３３は、エミッタ電極３２のうち、層間絶縁膜３１に形成されたスリット状のコンタクトホール内に配置されている部分である。コンタクト部３３は、例えばタングステンを主体とする導電材料を、主として化学気相成長法などにより堆積させることにより形成されている。コンタクト部３３は、図示しないバリアメタル層を介して第一主面１０ａに接している。コンタクト部３３は、Ｙ方向において各層間絶縁膜３１の間に配置された、Ｘ方向に沿って延伸する帯板状に形成されている。各コンタクト部３３の第一主面１０ａとの接触部におけるＹ方向の幅寸法は、トレンチ２０の間隔よりも小さく、例えば１μｍ以下となっている。 The contact portion 33 is a portion of the emitter electrode 32 that is arranged in a slit-shaped contact hole formed in the interlayer insulating film 31. The contact portion 33 is formed by, for example, depositing a conductive material mainly composed of tungsten by a chemical vapor deposition method or the like. The contact portion 33 is in contact with the first main surface 10a via a barrier metal layer (not shown). The contact portion 33 is formed in a strip shape extending along the X direction, which is arranged between the interlayer insulating films 31 in the Y direction. The width dimension of each contact portion 33 in the contact portion with the first main surface 10a in the Y direction is smaller than the distance between the trenches 20, for example, 1 μm or less.

電極層３４は、エミッタ電極３２のうち、層間絶縁膜３１およびコンタクト部３３を挟んで第一主面１０ａに積層された部分である。電極層３４は、例えばアルミニウムを主体とする導電材料を、主として電気メッキで積層することにより形成されている。電極層３４は、層間絶縁膜３１およびコンタクト部３３により第一主面１０ａから分離されている。電極層３４の両面は、ＸＹ平面に沿った平滑な面となっている。 The electrode layer 34 is a portion of the emitter electrode 32 that is laminated on the first main surface 10a with the interlayer insulating film 31 and the contact portion 33 interposed therebetween. The electrode layer 34 is formed by, for example, laminating a conductive material mainly composed of aluminum by electroplating. The electrode layer 34 is separated from the first main surface 10a by the interlayer insulating film 31 and the contact portion 33. Both sides of the electrode layer 34 are smooth surfaces along the XY plane.

コレクタ電極３５は、第二主面１０ｂと電気的に接続された、「第二主電極」に相当する電極である。コレクタ電極３５は、例えば電極層３４と同様の導電材料により形成されている。コレクタ電極３５は、第二主面１０ｂに図示しないバリアメタル層を介して積層されている。コレクタ電極３５は、第二主面１０ｂのうち、ＩＧＢＴ部１１のコレクタに相当するコレクタ領域４３、およびダイオード部１２のカソードに相当するカソード領域４４の露出した部分に接続されている。 The collector electrode 35 is an electrode that is electrically connected to the second main surface 10b and corresponds to a “second main electrode”. The collector electrode 35 is formed of, for example, a conductive material similar to that of the electrode layer 34. The collector electrode 35 is laminated on the second main surface 10b via a barrier metal layer (not shown). The collector electrode 35 is connected to the exposed portion of the second main surface 10b, the collector region 43 corresponding to the collector of the IGBT portion 11 and the cathode region 44 corresponding to the cathode of the diode portion 12.

ドリフト領域４１は、主電流の流れるｎ型半導体の層である。ｎ型半導体となっている領域、すなわち電子を多数キャリアとする導電型の領域が、「第一導電型」の領域に相当する。ドリフト領域４１は、ＩＧＢＴ部１１およびダイオード部１２に相当する部分全体に広がって形成されている。ドリフト領域４１の第一主面１０ａ側の境界面は、第一主面１０ａからの深さ寸法が実質的に均一な平面状となっている。 The drift region 41 is a layer of an n-type semiconductor through which a main current flows. The region of the n-type semiconductor, that is, the conductive type region having a large number of electrons as carriers corresponds to the "first conductive type" region. The drift region 41 is formed so as to extend over the entire portion corresponding to the IGBT portion 11 and the diode portion 12. The boundary surface on the first main surface 10a side of the drift region 41 is a flat surface having a substantially uniform depth dimension from the first main surface 10a.

フィールドストップ領域４２は、ドリフト領域４１の第二主面１０ｂ側に隣接して形成されたｎ型半導体の層である。フィールドストップ領域４２の不純物濃度は、ドリフト領域４１の不純物濃度よりも高い状態となっている。フィールドストップ領域４２は、ドリフト領域４１における第二主面１０ｂ側への空乏層の拡大を抑制する機能を発揮する。 The field stop region 42 is a layer of an n-type semiconductor formed adjacent to the second main surface 10b side of the drift region 41. The impurity concentration in the field stop region 42 is higher than the impurity concentration in the drift region 41. The field stop region 42 exerts a function of suppressing the expansion of the depletion layer toward the second main surface 10b side in the drift region 41.

コレクタ領域４３は、ＩＧＢＴ部１１において、フィールドストップ領域４２と第二主面１０ｂとの間に形成されたｐ型半導体の層である。コレクタ領域４３は、コレクタ電極３５と電気的に接続されている。 The collector region 43 is a p-type semiconductor layer formed between the field stop region 42 and the second main surface 10b in the IGBT section 11. The collector region 43 is electrically connected to the collector electrode 35.

カソード領域４４は、ダイオード部１２において、フィールドストップ領域４２と第二主面１０ｂとの間に形成されたｎ型半導体の層である。カソード領域４４は、例えばバリアメタル層を介してコレクタ電極３５と電気的に接続されている。 The cathode region 44 is an n-type semiconductor layer formed between the field stop region 42 and the second main surface 10b in the diode portion 12. The cathode region 44 is electrically connected to the collector electrode 35 via, for example, a barrier metal layer.

ベース領域４５は、ドリフト領域４１の第一主面１０ａ側に隣接して形成されているｐ型半導体の層である。ｐ型半導体となっている領域、すなわち正孔を多数キャリアとする導電型の領域が、「第二導電型」の領域に相当する。ベース領域４５は、ＩＧＢＴ部１１およびダイオード部１２に相当する部分全体に広がって形成されている。ベース領域４５は、各トレンチ２０によりＺ方向に貫通されている。従ってベース領域４５は、各トレンチ２０によりＸ方向に延びるスリットを形成された状態である。換言すれば、ベース領域４５は、各トレンチ２０の間をＸ方向に延びる帯状の層となっている。 The base region 45 is a p-type semiconductor layer formed adjacent to the first main surface 10a side of the drift region 41. The region of the p-type semiconductor, that is, the conductive region having a large number of holes as carriers corresponds to the “second conductive” region. The base region 45 is formed so as to extend over the entire portion corresponding to the IGBT portion 11 and the diode portion 12. The base region 45 is penetrated in the Z direction by each trench 20. Therefore, the base region 45 is in a state where slits extending in the X direction are formed by each trench 20. In other words, the base region 45 is a strip-shaped layer extending in the X direction between the trenches 20.

ベース領域４５は、エミッタ領域４６に覆われていない部分において、第一主面１０ａに露出している。第一主面１０ａのうちダイオード部１２に相当する部分に露出したベース領域４５は、ダイオード部１２のアノードに相当している。ベース領域４５の主トレンチ部２０ａ周辺は、ゲート電極２２への駆動電圧印加に伴うドリフト領域４１からエミッタ領域４６まで貫通する反転層の形成により、主電流を通過させるチャネルとなる。 The base region 45 is exposed to the first main surface 10a in a portion not covered by the emitter region 46. The base region 45 exposed in the portion of the first main surface 10a corresponding to the diode portion 12 corresponds to the anode of the diode portion 12. The periphery of the main trench portion 20a of the base region 45 becomes a channel through which the main current passes by forming an inversion layer penetrating from the drift region 41 to the emitter region 46 due to the application of the drive voltage to the gate electrode 22.

エミッタ領域４６は、ＩＧＢＴ部１１の一部において、ベース領域４５と第一主面１０ａとの間に形成されたｎ型半導体の層である。エミッタ領域４６は、ベース領域４５によりドリフト領域４１から分離されており、ドリフト領域４１に接触しない配置である。 The emitter region 46 is a layer of an n-type semiconductor formed between the base region 45 and the first main surface 10a in a part of the IGBT portion 11. The emitter region 46 is separated from the drift region 41 by the base region 45, and is arranged so as not to contact the drift region 41.

エミッタ領域４６は、Ｘ方向に所定の間隔で複数並んだＹ方向に延びる帯状の層を、各トレンチ２０により分断することにより形成されている。従って各トレンチ２０の間のエミッタ領域４６は、両側のトレンチ２０に接触している。またエミッタ領域４６の第一主面１０ａに露出した部分は、エミッタ電極３２のうちコンタクト部３３に接している。従ってエミッタ領域４６は、エミッタ電極３２および各トレンチ２０に隣接した「主電極領域」に相当する領域である。 The emitter region 46 is formed by dividing a plurality of strip-shaped layers extending in the Y direction, which are arranged at predetermined intervals in the X direction, by each trench 20. Therefore, the emitter region 46 between each trench 20 is in contact with the trenches 20 on both sides. The portion of the emitter region 46 exposed to the first main surface 10a is in contact with the contact portion 33 of the emitter electrode 32. Therefore, the emitter region 46 is a region corresponding to the emitter electrode 32 and the “main electrode region” adjacent to each trench 20.

第一主面１０ａのうち、エミッタ領域４６の露出していない部分には、ベース領域４５が露出している。従って第一主面１０ａのうち各トレンチ２０の間に位置する部分には、ベース領域４５およびエミッタ領域４６が、Ｘ方向において交互に並ぶ配置で露出している。こうしたＸ方向に交互に並ぶ配置により、露出したベース領域４５およびエミッタ領域４６のそれぞれが、Ｙ方向の幅寸法の小さいコンタクト部３３に対する接続を確保される。 The base region 45 is exposed in the unexposed portion of the emitter region 46 of the first main surface 10a. Therefore, the base region 45 and the emitter region 46 are exposed in a portion of the first main surface 10a located between the trenches 20 in an arrangement in which they are alternately arranged in the X direction. By such an arrangement alternately arranged in the X direction, each of the exposed base region 45 and the emitter region 46 is secured to be connected to the contact portion 33 having a small width dimension in the Y direction.

本実施形態では、エミッタ領域４６のＺ方向における厚さ寸法が、ダミートレンチ部２０ｂに対する接触部分と主トレンチ部２０ａに接触する部分とで異なっている。換言すれば、ダミートレンチ部２０ｂの壁面に相当する部分における第一主面１０ａからのエミッタ領域４６の深さ寸法と、主トレンチ部２０ａの壁面に相当する部分におけるエミッタ領域４６の深さ寸法とが異なっている。より具体的には、ダミートレンチ部２０ｂの壁面におけるエミッタ領域４６の深さ寸法は、主トレンチ部２０ａの壁面におけるエミッタ領域４６の深さ寸法よりも小さい。主トレンチ部２０ａ周辺のエミッタ領域４６は、例えばダミートレンチ部２０ｂ周辺と同時の不純物注入前に、主トレンチ部２０ａ周辺のみに不純物注入を行って形成されている。主トレンチ部２０ａ周辺のエミッタ領域４６は、例えばダミートレンチ部２０ｂ周辺の二倍程度の厚さ寸法となっている。 In the present embodiment, the thickness dimension of the emitter region 46 in the Z direction is different between the portion in contact with the dummy trench portion 20b and the portion in contact with the main trench portion 20a. In other words, the depth dimension of the emitter region 46 from the first main surface 10a in the portion corresponding to the wall surface of the dummy trench portion 20b, and the depth dimension of the emitter region 46 in the portion corresponding to the wall surface of the main trench portion 20a. Is different. More specifically, the depth dimension of the emitter region 46 on the wall surface of the dummy trench portion 20b is smaller than the depth dimension of the emitter region 46 on the wall surface of the main trench portion 20a. The emitter region 46 around the main trench portion 20a is formed by injecting impurities only around the main trench portion 20a before simultaneously injecting impurities, for example, around the dummy trench portion 20b. The emitter region 46 around the main trench portion 20a has, for example, about twice the thickness of the periphery of the dummy trench portion 20b.

この結果、ダミートレンチ部２０ｂの壁面におけるエミッタ領域４６からドリフト領域４１までの深さ寸法が、主トレンチ部２０ａの壁面におけるエミッタ領域４６からドリフト領域４１までの深さ寸法よりも大きくなっている。換言すれば、エミッタ領域４６とドリフト領域４１との間のベース領域４５の厚さ寸法が、主トレンチ部２０ａとの接触部分よりもダミートレンチ部２０ｂとの接触部分で大きくなっている。 As a result, the depth dimension from the emitter region 46 to the drift region 41 on the wall surface of the dummy trench portion 20b is larger than the depth dimension from the emitter region 46 to the drift region 41 on the wall surface of the main trench portion 20a. In other words, the thickness dimension of the base region 45 between the emitter region 46 and the drift region 41 is larger in the contact portion with the dummy trench portion 20b than in the contact portion with the main trench portion 20a.

抑制領域４７は、ベース領域４５の内部に部分的に形成された、ドリフト領域４１および第一主面１０ａから離間した配置のｎ型半導体の層である。抑制領域４７は、ダミートレンチ部２０ｂと主トレンチ部２０ａとに挟まれたベース領域４５の内部に形成されている。抑制領域４７は、Ｚ方向の投影視において、各エミッタ領域４６のＸ方向における中間に位置している。抑制領域４７は、ダミートレンチ部２０ｂに接触すると共に、主トレンチ部２０ａから離間している。具体的には、ダミートレンチ部２０ｂから、ダミートレンチ部２０ｂと主トレンチ部２０ａとの中央付近まで広がって形成されている。抑制領域４７の形成される深さ範囲は、例えばエミッタ領域４６のダミートレンチ部２０ｂ周辺における最大深さから、エミッタ領域４６の主トレンチ部２０ａ周辺における最大深さまでの範囲に設定されている。 The suppression region 47 is an n-type semiconductor layer partially formed inside the base region 45 and arranged apart from the drift region 41 and the first main surface 10a. The suppression region 47 is formed inside the base region 45 sandwiched between the dummy trench portion 20b and the main trench portion 20a. The suppression region 47 is located in the middle of each emitter region 46 in the X direction in the projection view in the Z direction. The suppression region 47 is in contact with the dummy trench portion 20b and is separated from the main trench portion 20a. Specifically, it is formed so as to extend from the dummy trench portion 20b to the vicinity of the center of the dummy trench portion 20b and the main trench portion 20a. The depth range in which the suppression region 47 is formed is set, for example, from the maximum depth around the dummy trench portion 20b of the emitter region 46 to the maximum depth around the main trench portion 20a of the emitter region 46.

［第一実施形態のまとめ］
以上、説明した第一実施形態によれば、ダミートレンチ部２０ｂの壁面におけるエミッタ領域４６からドリフト領域４１までの深さ寸法は、主トレンチ部２０ａの壁面におけるエミッタ領域４６からドリフト領域までの深さ寸法よりも大きい。故に、ダミートレンチ部２０ｂの周辺においては、配置変化としてエミッタ領域４６にＺ方向において第二主面１０ｂ側への拡大を生じた場合であっても、エミッタ領域４６とドリフト領域４１との導通が生じにくい。 [Summary of the first embodiment]
According to the first embodiment described above, the depth dimension from the emitter region 46 to the drift region 41 on the wall surface of the dummy trench portion 20b is the depth from the emitter region 46 to the drift region on the wall surface of the main trench portion 20a. Larger than the dimensions. Therefore, in the vicinity of the dummy trench portion 20b, the continuity between the emitter region 46 and the drift region 41 occurs even when the emitter region 46 expands toward the second main surface 10b in the Z direction as a change in arrangement. It is unlikely to occur.

図５および図６を用いて、エミッタ領域４６の拡大について具体的に説明する。図５に示すように、半導体装置１の製造上のばらつきとして、電極層３４には、第一主面１０ａに接近する方向に部分的に突出した異常形成部３６が発生しうる。異常形成部３６の周辺では、異常形成部３６からの不純物の拡散により、エミッタ領域４６は、第二主面１０ｂ側、すなわちドリフト領域４１に向けて拡大しうる。 The expansion of the emitter region 46 will be specifically described with reference to FIGS. 5 and 6. As shown in FIG. 5, as a manufacturing variation of the semiconductor device 1, an abnormality forming portion 36 that partially protrudes in the direction approaching the first main surface 10a may occur in the electrode layer 34. In the vicinity of the anomaly forming portion 36, the emitter region 46 can be expanded toward the second main surface 10b side, that is, the drift region 41 due to the diffusion of impurities from the anomaly forming portion 36.

駆動セルに異常形成部３６によるエミッタ領域４６の拡大が生じた場合には、図６に示すように、ゲート電極２２へ印加される駆動電圧Ｖと、半導体装置１に流れる主電流Ｉとの関係が変化する。従って、駆動電圧Ｖと主電流Ｉとの関係の検査により、駆動セル周辺に異常形成部３６の発生した半導体装置１は、検出および除去可能である。 When the emitter region 46 is expanded by the abnormality forming portion 36 in the drive cell, the relationship between the drive voltage V applied to the gate electrode 22 and the main current I flowing through the semiconductor device 1 as shown in FIG. Changes. Therefore, the semiconductor device 1 in which the abnormality forming portion 36 is generated around the drive cell can be detected and removed by inspecting the relationship between the drive voltage V and the main current I.

一方、図５に示すように非駆動セルに異常形成部３６によるエミッタ領域４６の拡大が生じた場合には、駆動電圧Ｖと主電流Ｉとの関係に実質的に変動が生じない。従って非駆動セル周辺に異常形成部３６の発生した半導体装置１は、検出および除去不能である場合がある。 On the other hand, as shown in FIG. 5, when the emitter region 46 is expanded by the abnormality forming portion 36 in the non-driving cell, the relationship between the driving voltage V and the main current I does not substantially change. Therefore, the semiconductor device 1 in which the abnormality forming portion 36 is generated around the non-driving cell may not be able to be detected and removed.

こうした非駆動セル周辺の異常形成部３６およびエミッタ領域４６に対し、本実施形態では、非駆動セルにおいて、エミッタ領域４６からドリフト領域４１までの深さ寸法が駆動セルよりも大きく設計されている。この結果、非駆動セルにおいてエミッタ領域４６がドリフト領域４１に向けて拡大した場合であっても、エミッタ領域４６とドリフト領域４１との間のベース領域４５を挟んで離間した状態や、その離間距離が維持されやすい。故に、エミッタ領域４６とドリフト領域４１とのｐｎ接合を介さない直接的な接触や、ベース領域４５に発生した反転層を介した接続による、エミッタ領域４６とドリフト領域４１との導通の発生が抑制される。従って半導体装置１は、遮断状態の維持を妨げられにくい。 In this embodiment, the depth dimension from the emitter region 46 to the drift region 41 is designed to be larger than that of the drive cell in the non-drive cell with respect to the abnormality forming portion 36 and the emitter region 46 around the non-drive cell. As a result, even when the emitter region 46 expands toward the drift region 41 in the non-driving cell, the state in which the base region 45 is sandwiched between the emitter region 46 and the drift region 41 and the distance between them are separated. Is easy to maintain. Therefore, the occurrence of conduction between the emitter region 46 and the drift region 41 due to the direct contact between the emitter region 46 and the drift region 41 without the pn junction and the connection via the inversion layer generated in the base region 45 is suppressed. Will be done. Therefore, the semiconductor device 1 is less likely to be hindered from maintaining the cutoff state.

また本実施形態では、ベース領域４５の内部に、主トレンチ部２０ａから離間し、ダミートレンチ部２０ｂに接する抑制領域４７が形成されている。こうした抑制領域４７により、Ｙ方向において、ベース領域４５の主トレンチ部２０ａからの幅寸法が、部分的に削減される。こうした幅寸法の部分的な削減は、ベース領域４５の主トレンチ部２０ａから離れた部分の電流の流れを抑制する。従って半導体装置１は、ラッチアップの発生を抑制可能である。 Further, in the present embodiment, a suppression region 47 is formed inside the base region 45 so as to be separated from the main trench portion 20a and in contact with the dummy trench portion 20b. By such a suppression region 47, the width dimension of the base region 45 from the main trench portion 20a is partially reduced in the Y direction. Such a partial reduction in width dimension suppresses the flow of current in a portion of the base region 45 away from the main trench portion 20a. Therefore, the semiconductor device 1 can suppress the occurrence of latch-up.

＜第二実施形態＞
図７に示す第二実施形態は、第一実施形態の変形例である。第二実施形態における半導体装置１では、エミッタ領域４６の配置が第一実施形態における配置と異なっている。具体的には、第二実施形態のエミッタ領域４６は、全体にわたって実質的に均等な厚さ寸法で形成されている。また、第二実施形態におけるベース領域４５は、内部に抑制領域４７が形成されておらず、高濃度領域４５ａと低濃度領域４５ｂとを含んでいる。 <Second embodiment>
The second embodiment shown in FIG. 7 is a modified example of the first embodiment. In the semiconductor device 1 in the second embodiment, the arrangement of the emitter region 46 is different from the arrangement in the first embodiment. Specifically, the emitter region 46 of the second embodiment is formed with substantially uniform thickness dimensions throughout. Further, the base region 45 in the second embodiment does not have a suppression region 47 formed inside, and includes a high concentration region 45a and a low concentration region 45b.

高濃度領域４５ａは、ベース領域４５のうち、低濃度領域４５ｂよりも相対的に不純物濃度の高い領域である。ただし、低濃度領域４５ｂは、高濃度領域４５ａを除いた残りの部分である。高濃度領域４５ａおよび低濃度領域４５ｂは、ＸＹ平面に沿って広がっている。高濃度領域４５ａは、低濃度領域４５ｂに対して第一主面１０ａ側に積層される配置である。 The high concentration region 45a is a region of the base region 45 having a relatively higher impurity concentration than the low concentration region 45b. However, the low concentration region 45b is the remaining portion excluding the high concentration region 45a. The high-concentration region 45a and the low-concentration region 45b extend along the XY plane. The high-concentration region 45a is arranged so as to be laminated on the first main surface 10a side with respect to the low-concentration region 45b.

高濃度領域４５ａは、各ダミートレンチ部２０ｂに接触すると共に、低濃度領域４５ｂにより主トレンチ部２０ａから分離されている。具体的には、高濃度領域４５ａは、Ｙ方向において各主トレンチ部２０ａから両側の所定距離までの範囲を除いた、ＩＧＢＴ部１１およびダイオード部１２の全体に広がって形成されている。所定距離は、例えばトレンチ２０の間隔の半分に設定されている。すなわち高濃度領域４５ａは、ＩＧＢＴ部１１の非駆動セルおよびダイオード部１２の全体に形成されるとともに、ＩＧＢＴ部１１の駆動セルの一部に形成されている。 The high-concentration region 45a is in contact with each dummy trench portion 20b and is separated from the main trench portion 20a by the low-concentration region 45b. Specifically, the high-concentration region 45a is formed so as to extend over the entire IGBT portion 11 and the diode portion 12 excluding the range from each main trench portion 20a to a predetermined distance on both sides in the Y direction. The predetermined distance is set to, for example, half the distance between the trenches 20. That is, the high concentration region 45a is formed in the entire non-driving cell of the IGBT section 11 and the diode section 12, and is also formed in a part of the driving cell of the IGBT section 11.

不純物濃度の分布例を図８および図９に示す。図８は、主トレンチ部２０ａの壁面における分布例である。高濃度領域４５ａが接触していないため、ｐ型の不純物濃度が緩やかに変化している。図９は、ダミートレンチの壁面における分布例である。高濃度領域４５ａの形成のため追加で注入されたｐ型の不純物により、高濃度領域４５ａと低濃度領域４５ｂとの境界に相当する深さでｐ型の不純物濃度が急激に変化している。 Examples of the distribution of impurity concentrations are shown in FIGS. 8 and 9. FIG. 8 is an example of distribution on the wall surface of the main trench portion 20a. Since the high concentration region 45a is not in contact with each other, the concentration of p-type impurities gradually changes. FIG. 9 is an example of distribution on the wall surface of the dummy trench. Due to the p-type impurities additionally injected to form the high-concentration region 45a, the p-type impurity concentration is rapidly changed at a depth corresponding to the boundary between the high-concentration region 45a and the low-concentration region 45b.

［第二実施形態のまとめ］
高濃度領域４５ａは、不純物の拡散による導電型の変化、すなわちｎ型半導体への変化を、低濃度領域４５ｂと比較して生じにくい。故に、ダイオード部１２を含めた非駆動セルの周辺に異常形成部３６が発生した場合であっても、不純物の拡散の継続による配置変化が抑制されうる。従って、エミッタ領域４６とドリフト領域４１との間のベース領域４５を挟んだ離間距離が維持されやすい。故に、エミッタ領域４６とドリフト領域４１とのｐｎ接合を介さない直接的な接触や、ベース領域４５に発生した反転層を介した接続による、エミッタ領域４６とドリフト領域４１との導通の発生が抑制される。従って半導体装置は、遮断状態の維持を妨げられにくい。 [Summary of the second embodiment]
The high-concentration region 45a is less likely to cause a change in the conductive type due to diffusion of impurities, that is, a change to an n-type semiconductor, as compared with the low-concentration region 45b. Therefore, even when the abnormality forming portion 36 occurs around the non-driving cell including the diode portion 12, the arrangement change due to the continuous diffusion of impurities can be suppressed. Therefore, the separation distance between the emitter region 46 and the drift region 41 with the base region 45 in between is likely to be maintained. Therefore, the occurrence of conduction between the emitter region 46 and the drift region 41 due to the direct contact between the emitter region 46 and the drift region 41 without the pn junction and the connection via the inversion layer generated in the base region 45 is suppressed. Will be done. Therefore, the semiconductor device is less likely to be hindered from maintaining the cutoff state.

＜第三実施形態＞
図１０に示す第三実施形態は、第一実施形態の別の変形例である。第三実施形態における半導体装置１では、第二実施形態と同様に、エミッタ領域４６が全体にわたって実質的に均等な厚さ寸法で形成されており、またベース領域４５の内部に抑制領域４７が形成されていない。第三実施形態においては、ダミー電極２３の構成が第一実施形態と異なっている。 <Third Embodiment>
The third embodiment shown in FIG. 10 is another modification of the first embodiment. In the semiconductor device 1 in the third embodiment, as in the second embodiment, the emitter region 46 is formed with substantially uniform thickness dimensions throughout, and the suppression region 47 is formed inside the base region 45. It has not been. In the third embodiment, the configuration of the dummy electrode 23 is different from that in the first embodiment.

第三実施形態のダミー電極２３は、層間絶縁膜３１およびトレンチ絶縁膜２１により、表面全体を覆われている。すなわちダミー電極２３は、駆動パッドおよびエミッタ電極３２を含めた半導体装置１の表面のいずれの位置とも電気的に接続されておらず、フロート電位となっている。 The entire surface of the dummy electrode 23 of the third embodiment is covered with the interlayer insulating film 31 and the trench insulating film 21. That is, the dummy electrode 23 is not electrically connected to any position on the surface of the semiconductor device 1 including the drive pad and the emitter electrode 32, and has a float potential.

第三実施形態のダミー電極２３は、Ｚ方向における両端部のうち、トレンチ２０の開口側の端部が、図８に示した最大濃度深さＤｄｍａｘよりも深い位置となっている。最大濃度深さＤｄｍａｘは、ｐ型の不純物濃度が最大となる深さを示す。すなわち、ベース領域４５におけるｐ型の不純物濃度が最大となる深さである。ダミー電極２３の開口側の端部は、例えば最大濃度深さＤｄｍａｘの二倍程度の深さに位置している。従って、ダミートレンチ部２０ｂの壁面における最大不純物濃度位置からダミー電極２３までの離間距離が、主トレンチ部２０ａの壁面における最大不純物濃度位置からゲート電極２２までの離間距離よりも大きくなっている。 In the dummy electrode 23 of the third embodiment, the ends of the trench 20 on the opening side of both ends in the Z direction are located deeper than the maximum concentration depth Ddmax shown in FIG. The maximum concentration depth Ddmax indicates the depth at which the p-type impurity concentration is maximized. That is, it is the depth at which the p-type impurity concentration in the base region 45 is maximized. The end of the dummy electrode 23 on the opening side is located, for example, at a depth of about twice the maximum concentration depth Ddmax. Therefore, the separation distance from the maximum impurity concentration position on the wall surface of the dummy trench portion 20b to the dummy electrode 23 is larger than the separation distance from the maximum impurity concentration position on the wall surface of the main trench portion 20a to the gate electrode 22.

［第三実施形態のまとめ］
以上、説明した第三実施形態によれば、ダミー電極２３は、ゲート電極２２よりも、トレンチ２０の壁面における最大不純物濃度位置から離間している。この結果、ダミートレンチ部２０ｂに接するベース領域４５の最大不純物濃度位置における電位は、ダミー電極２３における電圧変動の影響を受けにくい。故に、ダミートレンチ内に設けられた電極における電圧変動が生じた場合においても、ベース領域４５の最大不純物濃度位置には、反転層が形成されにくい。このため、ダミー電極２３の電位の変動により最大不純物濃度位置を除く部分に反転層が形成される場合であっても、反転層によるベース領域４５の貫通が生じにくい。従って半導体装置は、遮断状態の維持を妨げられにくい。 [Summary of Third Embodiment]
According to the third embodiment described above, the dummy electrode 23 is farther from the maximum impurity concentration position on the wall surface of the trench 20 than the gate electrode 22. As a result, the potential at the maximum impurity concentration position of the base region 45 in contact with the dummy trench portion 20b is not easily affected by the voltage fluctuation in the dummy electrode 23. Therefore, even when the voltage in the electrode provided in the dummy trench fluctuates, the inversion layer is unlikely to be formed at the maximum impurity concentration position in the base region 45. Therefore, even when the inversion layer is formed in the portion other than the maximum impurity concentration position due to the fluctuation of the potential of the dummy electrode 23, the inversion layer is unlikely to penetrate the base region 45. Therefore, the semiconductor device is less likely to be hindered from maintaining the cutoff state.

＜第四実施形態＞
図１１に示す第四実施形態は、第一実施形態の別の変形例である。第四実施形態における半導体装置１では、第二実施形態と同様に、エミッタ領域４６が全体にわたって実質的に均等な厚さ寸法で形成されており、またベース領域４５の内部に抑制領域４７が形成されていない。第四実施形態においては、ダミートレンチ部２０ｂの構成が第一実施形態と異なっている。 <Fourth Embodiment>
The fourth embodiment shown in FIG. 11 is another modification of the first embodiment. In the semiconductor device 1 of the fourth embodiment, as in the second embodiment, the emitter region 46 is formed with substantially uniform thickness dimensions throughout, and the suppression region 47 is formed inside the base region 45. It has not been. In the fourth embodiment, the configuration of the dummy trench portion 20b is different from that in the first embodiment.

第四実施形態のダミートレンチ部２０ｂには、ダミー電極２３に替えて、全体にわたってトレンチ絶縁膜２１と同様の絶縁材料による絶縁材２４が充填されている。すなわち、第四実施形態のダミートレンチ部２０ｂには、トレンチ絶縁膜２１に相当する絶縁材料が十分な厚さで配置されているともいえる。 Instead of the dummy electrode 23, the dummy trench portion 20b of the fourth embodiment is entirely filled with an insulating material 24 made of the same insulating material as the trench insulating film 21. That is, it can be said that the insulating material corresponding to the trench insulating film 21 is arranged in the dummy trench portion 20b of the fourth embodiment with a sufficient thickness.

［第四実施形態のまとめ］
以上、説明した第四実施形態によれば、ダミートレンチ部２０ｂには、絶縁材２４が充填されており、電極が配置されていない。こうした構成に反してダミートレンチ部２０ｂに電極が配置されている場合には、ダミートレンチ部２０ｂの電極における電位が変動した場合に、ダミートレンチ部２０ｂに接するベース領域４５に、反転層が発生しうる。故に、異常形成部３６によりエミッタ領域４６の拡大に伴いベース領域４５の厚さ寸法が減少していた場合、反転層によるベース領域４５の貫通が生じうる。こうした懸念に対し本実施形態では、ダミートレンチ部２０ｂには電極が配置されていない。この結果、ダミートレンチ部２０ｂに接するベース領域４５における、反転層の発生が抑制される。故に、反転層によるベース領域４５の貫通が生じにくい。従って半導体装置は、遮断状態の維持を妨げられにくい。 [Summary of Fourth Embodiment]
According to the fourth embodiment described above, the dummy trench portion 20b is filled with the insulating material 24, and the electrodes are not arranged. Contrary to this configuration, when the electrodes are arranged in the dummy trench portion 20b, an inversion layer is generated in the base region 45 in contact with the dummy trench portion 20b when the potential at the electrodes of the dummy trench portion 20b fluctuates. sell. Therefore, when the thickness dimension of the base region 45 is reduced due to the expansion of the emitter region 46 by the anomaly forming portion 36, the base region 45 may be penetrated by the inversion layer. In response to these concerns, in the present embodiment, no electrode is arranged in the dummy trench portion 20b. As a result, the generation of the inversion layer in the base region 45 in contact with the dummy trench portion 20b is suppressed. Therefore, penetration of the base region 45 by the inversion layer is unlikely to occur. Therefore, the semiconductor device is less likely to be hindered from maintaining the cutoff state.

＜他の実施形態＞
以上、本開示の実施形態を説明したが、本開示は上述の実施形態に限定されるものではなく、次の変形例も本開示の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施できる。なお、以下の説明において、それまでに使用した符号と同一番号の符号を有する要素は、特に言及する場合を除き、それ以前の実施形態における同一符号の要素と同一である。また、構成の一部のみを説明している場合、構成の他の部分については先に説明した実施形態を適用できる。 <Other embodiments>
Although the embodiments of the present disclosure have been described above, the present disclosure is not limited to the above-described embodiments, and the following modifications are also included in the technical scope of the present disclosure. Various changes can be made within the range that does not deviate. In the following description, the elements having the same number as the codes used so far are the same as the elements having the same code in the previous embodiments, unless otherwise specified. Further, when only a part of the configuration is described, the embodiment described above can be applied to the other parts of the configuration.

上述の第一実施形態においては、ベース領域４５の内部に抑制領域４７が形成されていた。しかし、抑制領域４７が形成されていなくてもよい。 In the first embodiment described above, the suppression region 47 was formed inside the base region 45. However, the suppression region 47 may not be formed.

上述の実施形態においては、半導体基板１０には、フリーホイールダイオードとして機能するダイオード部１２が形成されていた。しかし、ダイオード部１２が形成されていなくてもよい。 In the above-described embodiment, the semiconductor substrate 10 is formed with a diode portion 12 that functions as a freewheel diode. However, the diode portion 12 may not be formed.

上述の実施形態においては、ドリフト領域４１の第二主面１０ｂ側には、不純物濃度の調整によりフィールドストップ領域４２が形成されていた。しかし、フィールドストップ領域４２は形成されていなくてもよい。また逆に各領域は、不純物濃度の調整により、より細分化された領域に区分する構成を採用可能である。 In the above-described embodiment, the field stop region 42 is formed on the second main surface 10b side of the drift region 41 by adjusting the impurity concentration. However, the field stop region 42 may not be formed. On the contrary, each region can be divided into more subdivided regions by adjusting the impurity concentration.

上述の実施形態においては、ダミー電極２３は、いずれの信号パッド１３にも電気的に接続されていなかった。しかし、駆動電圧の印加を受けない状態であれば、ダミー電極２３の接続関係はこれに限られない。例えば、ダミー電極２３の接続された信号パッドを、エミッタ電極３２と接続された信号パッドとワイヤボンディングで接続する構成であってもよい。こうした構成であっても、ダミー電極２３は、エミッタ電極３２に対する電圧を実質的に０Ｖに固定され、駆動電圧の印加を受けない状態となる。 In the above embodiment, the dummy electrode 23 is not electrically connected to any of the signal pads 13. However, the connection relationship of the dummy electrode 23 is not limited to this as long as the drive voltage is not applied. For example, the signal pad to which the dummy electrode 23 is connected may be connected to the signal pad connected to the emitter electrode 32 by wire bonding. Even with such a configuration, the dummy electrode 23 is in a state where the voltage with respect to the emitter electrode 32 is substantially fixed at 0 V and the drive voltage is not applied.

上述の実施形態においては、半導体基板１０には、「スイッチング素子部」としてＩＧＢＴ部１１が設けられていた。しかし、「スイッチング素子部」として、ＭＯＳＦＥＴが設けられていてもよい。すなわち、半導体基板１０のドリフト領域４１と第二主面１０ａとの間に、コレクタ領域４３に替えて、ＭＯＳＦＥＴのドレインに相当するドレイン領域が形成されていてもよい。ドレイン領域は、ドリフト領域４１と導電型の一致する領域である。この場合、実施形態のエミッタ領域４６は、ＭＯＳＦＥＴのソースに相当するソース領域となる。 In the above-described embodiment, the semiconductor substrate 10 is provided with the IGBT unit 11 as the “switching element unit”. However, a MOSFET may be provided as a "switching element unit". That is, a drain region corresponding to the drain of the MOSFET may be formed between the drift region 41 of the semiconductor substrate 10 and the second main surface 10a instead of the collector region 43. The drain region is a region where the drift region 41 and the conductive type coincide with each other. In this case, the emitter region 46 of the embodiment is a source region corresponding to the source of the MOSFET.

１半導体装置、１０半導体基板、１０ａ第一主面、１０ｂ第二主面、１１ＩＧＢＴ部（スイッチング素子部）、２０トレンチ、２０ａ主トレンチ部、２０ｂダミートレンチ部、２２ゲート電極、２３ダミー電極、２４絶縁材、３２エミッタ電極（第一主電極）、３５コレクタ電極（第二主電極）、４１ドリフト領域、４５ベース領域、４５ａ高濃度領域、４５ｂ低濃度領域、４６エミッタ領域（主電極領域）、４７抑制領域 1 Semiconductor device, 10 Semiconductor substrate, 10a 1st main surface, 10b 2nd main surface, 11 IGBT part (switching element part), 20 trench, 20a main trench part, 20b dummy trench part, 22 gate electrode, 23 dummy electrode, 24 Insulation material, 32 Emitter electrode (first main electrode), 35 Collector electrode (second main electrode), 41 Drift region, 45 Base region, 45a High concentration region, 45b Low concentration region, 46 Emitter region (main electrode region) , 47 Suppression area

Claims

A semiconductor substrate (10), a first main electrode (32) connected to the first main surface (10a) of the semiconductor substrate, and a second main electrode connected to the second main surface (10b) of the semiconductor substrate. (35), and the semiconductor substrate is a semiconductor device having a switching element unit (11) that controls a conduction state between the first main electrode and the second main electrode according to a driving voltage.
The semiconductor substrate has a first conductive type drift region (41), a second conductive type base region (45) adjacent to the first main surface side of the drift region, and the first main surface to the above. A trench (20) that penetrates the base region and reaches the drift region, and a first conductive type main electrode that is adjacent to the first main electrode and the trench and separated from the drift region by the base region. Region (46) and is formed,
The trench includes a main trench portion (20a) provided with a gate electrode (22) to which the driving voltage is applied, and a dummy trench portion (20b) not provided with the gate electrode.
A semiconductor device in which the depth dimension from the main electrode region to the drift region on the wall surface of the dummy trench portion is larger than the depth dimension from the main electrode region to the drift region on the wall surface of the main trench portion.

Inside the base region, the semiconductor substrate is formed with a first conductive type suppression region (47) separated from the drift region, the main electrode region, and the main trench portion and adjacent to the dummy trench portion. The semiconductor device according to claim 1.

A semiconductor substrate (10), a first main electrode (32) connected to the first main surface (10a) of the semiconductor substrate, and a second main electrode connected to the second main surface (10b) of the semiconductor substrate. (35), and the semiconductor substrate is a semiconductor device having a switching element unit (11) that controls a conduction state between the first main electrode and the second main electrode according to a driving voltage.
The semiconductor substrate has a first conductive type drift region (41), a second conductive type base region (45) adjacent to the first main surface side of the drift region, and the first main surface to the above. A trench (20) that penetrates the base region and reaches the drift region, and a first conductive type main electrode that is adjacent to the first main electrode and the trench and separated from the drift region by the base region. Region (46) and is formed,
The trench includes a main trench portion (20a) provided with a gate electrode (22) to which the driving voltage is applied, and a dummy trench portion (20b) not provided with the gate electrode.
The base region has a low concentration region (45b) and a high concentration region which has a higher impurity concentration than the low concentration region, is in contact with the dummy trench portion, and is separated from the main trench portion by the low concentration region. (45a), and a semiconductor device including.

A semiconductor substrate (10), a first main electrode (32) connected to the first main surface (10a) of the semiconductor substrate, and a second main electrode connected to the second main surface (10b) of the semiconductor substrate. (35), and the semiconductor substrate is a semiconductor device having a switching element unit (11) that controls a conduction state between the first main electrode and the second main electrode according to a driving voltage.
The semiconductor substrate has a first conductive type drift region (41), a second conductive type base region (45) adjacent to the first main surface side of the drift region, and the first main surface to the above. A trench (20) that penetrates the base region and reaches the drift region, and a first conductive type main electrode that is adjacent to the first main electrode and the trench and separated from the drift region by the base region. Region (46) and is formed,
The trench includes a main trench portion (20a) provided with a gate electrode (22) to which the driving voltage is applied, and a dummy trench portion (20b) provided with a dummy electrode (23) to which the driving voltage is not applied. , Including
The separation distance from the maximum impurity concentration position of the base region to the dummy electrode on the wall surface of the dummy trench portion is larger than the separation distance from the maximum impurity concentration position of the base region to the gate electrode on the wall surface of the main trench portion. Large semiconductor device.

A semiconductor substrate (10), a first main electrode (32) connected to the first main surface (10a) of the semiconductor substrate, and a second main electrode connected to the second main surface (10b) of the semiconductor substrate. (35), a semiconductor device that controls the conduction state between the first main electrode and the second main electrode according to a driving voltage.
The semiconductor substrate has a first conductive type drift region (41), a second conductive type base region (45) adjacent to the first main surface side of the drift region, and the first main surface to the above. A trench (20) that penetrates the base region and reaches the drift region, and a first conductive type main electrode that is adjacent to the first main electrode and the trench and separated from the drift region by the base region. Region (46) and is formed,
The trench includes a main trench portion (20a) provided with a gate electrode (22) to which the driving voltage is applied, and a dummy trench portion (20b) not provided with the gate electrode, and the dummy trench includes the dummy trench portion. A semiconductor device in which the entire portion is filled with an insulating material (24).