JP2020119012A - Communication control apparatus - Google Patents
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Abstract
Description
本発明は、通信制御装置に関し、特に、固定周期で固定データ長のデータの授受を行う装置に関する。 The present invention relates to a communication control device, and more particularly, to a device for transmitting/receiving data having a fixed data length in a fixed cycle.
工作機械等、複数のモータを同期させて制御する装置において、指令を作成するＮＣ装置とモータを制御するインバータとの通信インターフェースに求められる技術要件としては、高速性に加え、定周期性および軸間同期性が必要とされる。さらに、通信インターフェースへの送信データ書き込み、および通信インターフェースからの受信データ読み込みは通信周期内のタイミング制約無しで行えることが望ましい。 In a machine tool or other device that controls a plurality of motors in synchronization, the communication interface between the NC device that creates commands and the inverter that controls the motors has the technical requirements of high speed, regularity, and axis. Inter-synchronization is required. Furthermore, it is desirable that writing of transmission data to the communication interface and reading of reception data from the communication interface can be performed without timing constraints within the communication cycle.
一般的に、通信インターフェースへの送信データの書き込み、および受信データ読み込みを、通信周期内のタイミング制約無しで行う方式として、ＤＭＡ方式、ＦＩＦＯ方式、ダブルバッファ方式等がある。ＤＭＡ方式は、通信インターフェースにアクセスするバッファと、通信インターフェースが使用するバッファとの間を上位制御装置がダイレクトメモリアクセス（ＤＭＡ）で転送する方式である。ＦＩＦＯ方式は、上位制御装置と通信インターフェースとの間を先入れ先出しのバッファで接続する方式である。ダブルバッファ方式は、上位制御装置が通信インターフェースにアクセスするバッファと通信インターフェースが送受信処理に使用するバッファとを準備し、通信周期毎にバッファの役割を切り替える方式である。これらの方式のうち、ＦＩＦＯ方式は、送受信の順番に沿ったシーケンシャルなアクセスしかできないため、通信データサイズが大きい装置には適さない。また、ＤＭＡを使用した方式は、バッファ間のメモリ転送を行っている期間は送信処理を行うことができず、通信帯域の利用効率が下がる課題がある。そのため、通信データサイズが大きく、通信帯域の利用効率を向上させたい場合、ダブルバッファ方式を使用することが望まれる。 Generally, there are a DMA method, a FIFO method, a double buffer method, and the like as a method of writing transmission data to a communication interface and reading reception data without timing constraints within a communication cycle. The DMA method is a method in which the host controller transfers data between a buffer that accesses the communication interface and a buffer that is used by the communication interface by direct memory access (DMA). The FIFO system is a system in which a host controller and a communication interface are connected by a first-in first-out buffer. The double buffer system is a system in which the host controller prepares a buffer for accessing the communication interface and a buffer used by the communication interface for transmission/reception processing, and switches the role of the buffer for each communication cycle. Among these methods, the FIFO method is not suitable for a device having a large communication data size because it can only perform sequential access in the order of transmission and reception. In addition, the method using the DMA has a problem that the transmission processing cannot be performed during the memory transfer between the buffers, and the utilization efficiency of the communication band is lowered. Therefore, when the communication data size is large and it is desired to improve the utilization efficiency of the communication band, it is desirable to use the double buffer method.
ダブルバッファ方式を使用した通信制御装置の動作を図１および図２を参照して説明する。 The operation of the communication control device using the double buffer method will be described with reference to FIGS. 1 and 2.
図１は通信制御装置の送信側のブロック図であり、上位制御装置１は送信側通信制御装置１４に対して送信データを設定し、送信側通信制御装置１４は送信信号を図示しない通信相手先に送信する。上位制御装置１は、切替器４を介して、送信データを送信バッファ２Ａまたは２Ｂに書き込む（記憶させる）。送信制御回路３はタイマ６から出力される信号に基づいて送信開始タイミングを決定し、図示しない通信相手先に送信信号を出力する。送信制御回路３が送信するデータは、切替器５の状態に応じて、送信バッファ２Ａまたは２Ｂのどちらかから読み込まれる。切替器４、５はタイマ６から出力される信号に基づいて通信周期毎に同期して状態が切り替わる。また、切替器４、５が接続する送信バッファ２Ａ、２Ｂは、書き込みと読み出しとが逆になる様に制御され、上位制御装置１が送信データを書き込む側の送信バッファと、送信制御回路３が送信データを読み込む側の送信バッファは排他的になる。すなわち、上位制御装置１が送信バッファ２Ａに書き込みを行っているとき、送信制御回路３は送信バッファ２Ｂのデータを送信し、次の通信周期では、切替器４、５の状態が切り替えられ、上位制御装置１は送信バッファ２Ｂに書き込みを行い、送信制御回路３は送信バッファ２Ａのデータを送信する。この仕組みにより、上位制御装置１は、通信周期内に送信バッファ書き込みを完了させればよく、タイミング制約無しで送信バッファに書き込みができる。 FIG. 1 is a block diagram of the transmission side of the communication control apparatus. The host control apparatus 1 sets transmission data to the transmission side communication control apparatus 14, and the transmission side communication control apparatus 14 sends a transmission signal to a communication partner (not shown). Send to. The host controller 1 writes (stores) the transmission data in the transmission buffer 2A or 2B via the switch 4. The transmission control circuit 3 determines the transmission start timing based on the signal output from the timer 6, and outputs the transmission signal to a communication partner (not shown). The data transmitted by the transmission control circuit 3 is read from either the transmission buffer 2A or 2B depending on the state of the switch 5. The states of the switches 4 and 5 are switched in synchronization with each communication cycle based on the signal output from the timer 6. Further, the transmission buffers 2A and 2B to which the switches 4 and 5 are connected are controlled so that writing and reading are reversed, and the transmission buffer on the side in which the host controller 1 writes transmission data and the transmission control circuit 3 are The transmission buffer on the side that reads the transmission data becomes exclusive. That is, while the upper control device 1 is writing to the transmission buffer 2A, the transmission control circuit 3 transmits the data of the transmission buffer 2B, and in the next communication cycle, the states of the switches 4 and 5 are switched, The control device 1 writes in the transmission buffer 2B, and the transmission control circuit 3 transmits the data in the transmission buffer 2A. With this mechanism, the higher-level control device 1 has only to complete the writing of the transmission buffer within the communication cycle, and can write to the transmission buffer without timing constraint.
図２は通信制御装置の受信側のブロック図である。受信側通信制御装置１５には、図示しない通信相手から受信信号が入力され、上位制御装置１０は受信側通信制御装置１５が受信したデータを取得する。上位制御装置１０が取得する受信データは切替器１２により、受信バッファ９Ａまたは９Ｂから読み込まれる。受信制御回路８は図示しない通信相手先から入力される受信信号を復調して受信データを取得し、切替器１１により、受信バッファ９Ａまたは９Ｂのどちらかに受信データを書き込む。また、受信制御回路８は、受信信号に基づき、タイマ１３を図１に示すタイマ６と同期化する。切替器１１、１２はタイマ１３により通信周期毎に同期して状態が切り替わる。また、切替器１１、１２が接続する受信バッファ９Ａ、９Ｂは、書き込みと読み出しとが逆になる様に制御され、上位制御装置１０が受信データを読み込む側の受信バッファと、受信制御回路８が受信データを書き込む側の送信バッファは排他的になる。すなわち、上位制御装置１０が受信バッファ９Ａから読み込みを行っているときに、受信制御回路８は受信バッファ９Ｂに受信データを書き込み、次の通信周期では、切替器１１、１２の状態が切り替えられ、上位制御装置１０は受信バッファ９Ｂから読み込みを行い、受信制御回路８は受信バッファ９Ａに受信データを設定する。この仕組みにより、上位制御装置１０は、通信周期内に受信バッファの読み込みを完了させればよく、タイミング制約無しで受信バッファの読み込みができる。 FIG. 2 is a block diagram of the receiving side of the communication control device. A reception signal is input to the reception-side communication control device 15 from a communication partner (not shown), and the host control device 10 acquires the data received by the reception-side communication control device 15. The reception data acquired by the host controller 10 is read from the reception buffer 9A or 9B by the switch 12. The reception control circuit 8 demodulates a reception signal input from a communication partner (not shown) to acquire reception data, and the switch 11 writes the reception data in either the reception buffer 9A or 9B. Further, the reception control circuit 8 synchronizes the timer 13 with the timer 6 shown in FIG. 1 based on the received signal. The states of the switches 11 and 12 are switched by a timer 13 in synchronization with each communication cycle. Further, the reception buffers 9A and 9B connected to the switches 11 and 12 are controlled so that writing and reading are reversed, and the reception buffer on the side where the higher-level controller 10 reads the reception data and the reception control circuit 8 are The transmission buffer on the side where the received data is written becomes exclusive. That is, while the host controller 10 is reading from the reception buffer 9A, the reception control circuit 8 writes the reception data in the reception buffer 9B, and the states of the switches 11 and 12 are switched in the next communication cycle. The host controller 10 reads from the reception buffer 9B, and the reception control circuit 8 sets the reception data in the reception buffer 9A. With this mechanism, the higher-level controller 10 has only to complete the reading of the reception buffer within the communication cycle, and can read the reception buffer without timing constraints.
このようなダブルバッファ方式を使用した通信制御装置では、上位制御装置は次回の通信周期ｎ＋１回目の送信データを送信バッファに設定する。通信周期ｎ＋１回目の送信データは、通信周期ｎ回目の送信データと近似していることがある。この場合、仮に、送信バッファに、通信周期ｎ回目の送信データが記憶されているのであれば、送信バッファに設定する通信周期ｎ＋１回目の送信データのうち、通信周期ｎ回目の送信データと異なる部分のみを送信バッファに記憶させればよい。ところが、送信データを設定する側の送信バッファに記憶されているデータは、通信周期ｎ−１回目の送信データであり、通信周期ｎ回目の送信データではない。 In the communication control device using such a double buffer system, the host control device sets the transmission data of the next communication cycle n+1 times in the transmission buffer. The transmission data of the communication cycle n+1th time may be similar to the transmission data of the communication cycle nth time. In this case, if the transmission buffer stores the transmission data of the nth communication cycle, the portion of the transmission data of the communication cycle n+1th set in the transmission buffer that is different from the transmission data of the nth communication cycle. Only the transmission buffer needs to be stored. However, the data stored in the transmission buffer on the side for setting the transmission data is the transmission data at the communication cycle n−1 and is not the transmission data at the communication cycle n.
そのため、通信周期ｎ回目の送信データと通信周期ｎ＋１回目の送信データが、ほとんど同じであっても、送信データ全体を送信バッファに設定する必要があり、上位制御装置の処理負荷が大きくなるという課題がある。 Therefore, even if the transmission data at the communication cycle n times and the transmission data at the communication cycle n+1 times are almost the same, it is necessary to set the entire transmission data in the transmission buffer, which increases the processing load of the host controller. There is.
また、送信データの一部ｂｉｔのオン、オフを通信周期毎に切り替えることで、受信側にて送信側のデータ更新を確認する手法がある。この手法では次のような点が問題となることがある。すなわち、ダブルバッファ方式では、送信バッファが通信周期毎に切り替えられるため、片側の送信バッファのｂｉｔは常に１、逆側の送信バッファのｂｉｔは常に０となり、１ｂｉｔのデータでは受信側で送信側のデータ更新確認ができない。そのため、通信周期毎に加算する２ｂｉｔ以上のカウンタ値を送信データに設定する必要があり、制御データの送受信に使用できるデータ量が低下するという問題が生じることがある。 In addition, there is a method in which the receiving side confirms the updating of data on the transmitting side by switching on/off of a part of the transmission data for each communication cycle. The following points may be a problem with this method. That is, in the double buffer method, since the transmission buffer is switched for each communication cycle, the bit of the transmission buffer on one side is always 1, the bit of the transmission buffer on the other side is always 0, and the data of 1 bit is transmitted from the reception side to the transmission side. Data update cannot be confirmed. Therefore, it is necessary to set a counter value of 2 bits or more, which is added for each communication cycle, in the transmission data, which may cause a problem that the amount of data that can be used for transmitting and receiving the control data decreases.
本発明は、通信制御装置における処理負担を軽減することを目的とする。 An object of the present invention is to reduce the processing load on the communication control device.
本発明は、第１送信バッファおよび第２送信バッファと、前記第１送信バッファまたは前記第２送信バッファに、固定データ長のデータである固定データを記憶させる送信バッファ制御回路と、前記第１送信バッファまたは前記第２送信バッファに記憶された前記固定データを送信する送信制御回路と、を備え、前記送信制御回路は、前記第１送信バッファに記憶された第１の前記固定データを送信する送信処理を実行し、前記送信処理が実行されると共に、前記送信バッファ制御回路は、前記第２送信バッファに第２の前記固定データを記憶させる記憶処理と、前記送信制御回路によって送信された情報を指定する送信済みアドレスに基づいて、第２の前記固定データに含まれる情報を指定し、前記第１送信バッファの記憶領域のうち前記送信済みアドレスで指定される領域に、その指定した情報を記憶させる共通化処理と、を実行する。 The present invention relates to a first transmission buffer and a second transmission buffer, a transmission buffer control circuit for storing fixed data having a fixed data length in the first transmission buffer or the second transmission buffer, and the first transmission buffer. A transmission control circuit for transmitting the fixed data stored in the buffer or the second transmission buffer, the transmission control circuit transmitting the first fixed data stored in the first transmission buffer. The transmission process is executed, and the transmission buffer control circuit stores the storage process of storing the second fixed data in the second transmission buffer and the information transmitted by the transmission control circuit. The information included in the second fixed data is designated based on the designated transmitted address, and the designated information is stored in the area designated by the transmitted address in the storage area of the first transmission buffer. Common processing to be performed and.
望ましくは、前記第２の前記固定データに含まれる情報のうち、前記第２送信バッファに記憶されたデータに含まれる情報と異なるものを、前記第２送信バッファが記憶する。 Preferably, among the information included in the second fixed data, the second transmission buffer stores information different from the information included in the data stored in the second transmission buffer.
望ましくは、前記送信制御回路は、前記送信処理を実行するときに、前記第１送信バッファに対してリードアクセス要求を送信し、前記送信バッファ制御回路は、前記リードアクセス要求が前記第１送信バッファに対して送信されているときに、前記記憶処理および前記共通化処理を実行する。 Preferably, the transmission control circuit transmits a read access request to the first transmission buffer when executing the transmission process, and the transmission buffer control circuit causes the read access request to be transmitted to the first transmission buffer. The storage process and the commonization process are executed when the data is transmitted to the.
また、本発明の一実施形態は、固定通信周期で固定データ長のデータ送受信を行う通信システムに用いられ、２つの送信バッファを有し、ある通信周期では、一方の前記送信バッファを上位制御装置がデータ書き込みに使用し、他方の前記送信バッファを送信バッファ制御回路が送信信号生成に使用し、次の通信周期では、当該他方の前記送信バッファを前記上位制御装置がデータ書き込みに使用し、当該一方の前記送信バッファを前記送信バッファ制御回路が送信信号生成に使用するダブルバッファ方式の通信制御装置であって、前記上位制御装置と２つの前記送信バッファの間に、前記送信バッファ制御回路が設けられており、前記送信バッファ制御回路は、前記上位制御装置がデータ書き込みする側の前記送信バッファ（Ａ）へのライトアクセスを検出し、ライトアクセスアドレスが、送信済みのアドレスの場合、前記送信バッファ制御回路が送信信号生成に使用する側の前記送信バッファ（Ｂ）に対しても同じデータを書き込み、さらに、前記送信バッファ制御回路の前記送信バッファ（Ｂ）に対するリードアクセスを検出し、前記送信バッファ（Ａ）から同じアドレスのデータを読み込み、前記送信バッファ（Ｂ）に書き込む。 Further, one embodiment of the present invention is used in a communication system that transmits and receives data of a fixed data length in a fixed communication cycle, has two transmission buffers, and in one communication cycle, one of the transmission buffers is used as a host controller. Is used for data writing, the other transmission buffer is used by the transmission buffer control circuit for transmission signal generation, and in the next communication cycle, the other transmission buffer is used by the higher-order control device for data writing. A double-buffer type communication control device in which the transmission buffer control circuit uses one of the transmission buffers for generating a transmission signal, wherein the transmission buffer control circuit is provided between the upper control device and the two transmission buffers. The transmission buffer control circuit detects a write access to the transmission buffer (A) on the data write side of the higher-order control device, and when the write access address is an already transmitted address, the transmission buffer control circuit The same data is written in the transmission buffer (B) on the side used by the control circuit to generate a transmission signal, and further read access to the transmission buffer (B) of the transmission buffer control circuit is detected, Data of the same address is read from (A) and written in the transmission buffer (B).
本発明によれば、通信制御装置における処理負担を軽減することができる。以下に説明する実施例によると、送信制御回路がデータ送信を完了したタイミング以降、２つの送信バッファのデータが一致する。そのため、上位制御装置による送信バッファへの送信データの書き込みは、送信バッファに先に記憶されているデータと、書き込まれるべきデータとの差分のみについて行えばよくなり、上位制御装置の処理を軽減できる。また、通信データ中の受信側での送信側データ更新確認に使用する領域も１ｂｉｔでよく、通信データを有効活用できる。 According to the present invention, the processing load on the communication control device can be reduced. According to the embodiment described below, the data in the two transmission buffers match after the timing when the transmission control circuit completes the data transmission. Therefore, the writing of the transmission data to the transmission buffer by the higher-level control device only needs to be performed for the difference between the data previously stored in the transmission buffer and the data to be written, and the processing of the higher-level control device can be reduced. .. Moreover, the area used for confirmation of the data update on the transmission side on the receiving side in the communication data may be 1 bit, and the communication data can be effectively utilized.
本発明の実施例について、図３および図４を用いて説明する。 An embodiment of the present invention will be described with reference to FIGS. 3 and 4.
図３に、本発明の実施形態に係る通信制御装置の送信側のブロック図を示す。上位制御装置１は送信側通信制御装置１４に対して送信データを設定し、送信側通信制御装置１４は図示しない通信相手先に送信信号を送信する。上位制御装置１は、切替器４、送信バッファ制御回路７Ａ、７Ｂを介して送信バッファ２Ａ、２Ｂに送信データを設定する。切替器４が送信バッファ２Ａ側に接続されている時のライトアクセス信号は、送信バッファ制御回路７Ａだけでなく、送信バッファ制御回路７Ｂにも入力され、上位制御装置１の送信バッファ２Ａに対するライトアクセスを送信バッファ制御回路７Ｂが監視できる。同様に、切替器４が送信バッファ２Ｂ側に接続されている時のライトアクセス信号は、送信バッファ制御回路７Ｂだけでなく、送信バッファ制御回路７Ａにも入力され、上位制御装置１の送信バッファ２Ｂに対するライトアクセスを送信バッファ制御回路７Ａが監視できる。 FIG. 3 shows a block diagram of the transmission side of the communication control device according to the embodiment of the present invention. The host controller 1 sets transmission data to the transmission side communication controller 14, and the transmission side communication controller 14 transmits a transmission signal to a communication partner (not shown). The host controller 1 sets transmission data in the transmission buffers 2A and 2B via the switch 4 and the transmission buffer control circuits 7A and 7B. The write access signal when the switch 4 is connected to the transmission buffer 2A side is input not only to the transmission buffer control circuit 7A but also to the transmission buffer control circuit 7B, and the write access signal to the transmission buffer 2A of the host controller 1 is accessed. Can be monitored by the transmission buffer control circuit 7B. Similarly, the write access signal when the switch 4 is connected to the transmission buffer 2B side is input not only to the transmission buffer control circuit 7B but also to the transmission buffer control circuit 7A, and the transmission buffer 2B of the host controller 1 is transmitted. The transmission buffer control circuit 7A can monitor the write access to.
送信制御回路３はタイマ６から出力される信号に基づいて送信開始タイミングを決定し、図示しない通信相手先に送信信号を出力するとともに、送信済みアドレスを送信バッファ制御回路７Ａ、７Ｂに出力する。送信制御回路３が送信するデータは、切替器５ａ、５ｂの状態に応じて、送信バッファ２Ａまたは２Ｂのどちらかから読み込まれる。切替器５ａは送信バッファ２Ａに対するリードアクセス要求元を送信制御回路３と送信バッファ制御回路７Ｂとの間で切り替え、送信制御回路３が送信バッファ２Ａを使用していないタイミングでは、送信バッファ制御回路７Ｂが送信バッファ２Ａのデータをリード可能となる。切替器５ａと同期してオン／オフを切替える切替器５ｃは、切替器５ａが送信制御回路３側を選択している時にオンとなり、送信バッファ２Ａに対する送信制御回路３からのリードアクセス要求を送信バッファ制御回路７Ａで監視する。 The transmission control circuit 3 determines the transmission start timing based on the signal output from the timer 6, outputs the transmission signal to a communication partner (not shown), and outputs the transmitted address to the transmission buffer control circuits 7A and 7B. The data transmitted by the transmission control circuit 3 is read from either the transmission buffer 2A or 2B according to the states of the switches 5a and 5b. The switch 5a switches the read access request source for the transmission buffer 2A between the transmission control circuit 3 and the transmission buffer control circuit 7B, and at a timing when the transmission control circuit 3 is not using the transmission buffer 2A, the transmission buffer control circuit 7B. Can read the data in the transmission buffer 2A. The switch 5c, which switches on/off in synchronization with the switch 5a, is turned on when the switch 5a selects the transmission control circuit 3 side, and transmits a read access request from the transmission control circuit 3 to the transmission buffer 2A. It is monitored by the buffer control circuit 7A.
同様に、切替器５ｂは送信バッファ２Ｂへのリードアクセス要求元を送信制御回路３と送信バッファ制御回路７Ａとの間で切り替え、送信制御回路３が送信バッファ２Ｂを使用していないタイミングでは、送信バッファ制御回路７Ａが送信バッファ２Ｂのデータをリード可能となる。切替器５ｂと同期してオン／オフを切替える切替器５ｄは、切替器５ｂが送信制御回路３側を選択している時にオンとなり、送信バッファ２Ｂに対する送信制御回路３からのリードアクセス要求を送信バッファ制御回路７Ｂで監視する。 Similarly, the switch 5b switches the read access request source to the transmission buffer 2B between the transmission control circuit 3 and the transmission buffer control circuit 7A, and at the timing when the transmission control circuit 3 is not using the transmission buffer 2B, The buffer control circuit 7A can read the data in the transmission buffer 2B. The switch 5d, which switches on/off in synchronization with the switch 5b, is turned on when the switch 5b selects the transmission control circuit 3 side, and transmits a read access request from the transmission control circuit 3 to the transmission buffer 2B. The buffer control circuit 7B monitors.
切替器４、５ａ、５ｂ、５ｃ、５ｄは、タイマ６により通信周期毎に状態が切り替えられる。送信バッファ制御回路７Ａは、切替器４を介して入力される上位制御装置１のライトアクセス信号、送信制御回路３が出力する送信済みアドレス、切替器５ｃ、５ｄから入力される送信制御回路３の送信バッファ２Ａ、２Ｂに対するリードアクセス要求とから送信バッファ２Ａ、２Ｂへの送信データ書き込みを行う。なお、本実施例では、切替器４を送信側通信制御装置１４の一部として記載しているが、切替器４が有する機能を上位制御装置１によるライトアドレス切替で実現してもよい。 The states of the switches 4, 5a, 5b, 5c, and 5d are switched by the timer 6 for each communication cycle. The transmission buffer control circuit 7A includes a write access signal of the higher-level controller 1 input via the switch 4, a transmitted address output by the transmission control circuit 3, and a transmission control circuit 3 input from the switches 5c and 5d. Transmission data writing to the transmission buffers 2A and 2B is performed based on a read access request to the transmission buffers 2A and 2B. In the present embodiment, the switch 4 is described as a part of the transmission-side communication control device 14, but the function of the switch 4 may be realized by the write address switching by the host controller 1.
図４に、送信バッファ制御回路７Ａの動作フローを示す。送信バッファ制御回路７Ａは、最初に、上位制御装置１から送信バッファ２Ａへのライトアクセスの有無を判定し（Ｓ１０１）、ライトアクセスがある場合、ライトアクセス信号からライトアドレス、ライトデータを取得し（Ｓ１０２）、送信バッファ２Ａに書き込む（Ｓ１０３）。ライトアクセスが無い場合、上位制御装置１から送信バッファ２Ｂへのライトアクセスの有無を判定し（Ｓ１０４）、ライトアクセスがある場合、ライトアクセス信号からライトアドレス、ライトデータを取得し（Ｓ１０５）、ライトアドレスが送信制御回路３の出力する送信済みアドレスに含まれるか否かを判定する（Ｓ１０６）。そして、ライトアドレスが、送信制御回路３の出力する送信済みアドレスに含まれる場合のみ、送信バッファ２Ａへの書き込みを行う（Ｓ１０３）。上位制御装置１の送信バッファ２Ｂへのライトアクセスが無い場合（Ｓ１０４）、または上位制御装置１の送信バッファ２Ｂへのライトアドレスが送信制御回路３の出力する送信済みアドレスに含まれない場合、送信制御回路３から送信バッファ２Ａへのリードアクセス要求の有無を判定し（Ｓ１０７）、リードアクセス要求がある場合、リードアクセス要求から、リードアドレスを取得し、送信バッファ２Ｂからデータをリードする（Ｓ１０８）。さらに、リードアドレスをライトアドレス、リード値をライトデータとして（Ｓ１０９）、送信バッファ２Ａへ書き込む（Ｓ１０３）。送信バッファ制御回路７Ａは本動作フローを繰り返し行う。なお、送信バッファ制御回路７Ｂの動作は、図４の送信バッファ２Ａ、２Ｂの動作が入れ替わるのみであるため、説明を省略する。 FIG. 4 shows an operation flow of the transmission buffer control circuit 7A. The transmission buffer control circuit 7A first determines whether or not there is a write access from the host controller 1 to the transmission buffer 2A (S101), and if there is a write access, acquires the write address and the write data from the write access signal ( S102), and writes in the transmission buffer 2A (S103). If there is no write access, it is determined whether or not there is a write access from the host controller 1 to the transmission buffer 2B (S104). If there is a write access, the write address and write data are obtained from the write access signal (S105), and the write access is performed. It is determined whether the address is included in the transmitted address output from the transmission control circuit 3 (S106). Then, only when the write address is included in the transmitted address output from the transmission control circuit 3, writing to the transmission buffer 2A is performed (S103). If there is no write access to the transmission buffer 2B of the upper control device 1 (S104), or if the write address to the transmission buffer 2B of the higher control device 1 is not included in the transmitted addresses output by the transmission control circuit 3, the transmission Whether or not there is a read access request from the control circuit 3 to the transmission buffer 2A is determined (S107). If there is a read access request, the read address is acquired from the read access request and the data is read from the transmission buffer 2B (S108). .. Further, the read address is used as the write address and the read value is used as the write data (S109), and is written in the transmission buffer 2A (S103). The transmission buffer control circuit 7A repeats this operation flow. The operation of the transmission buffer control circuit 7B is the same as that of the transmission buffers 2A and 2B shown in FIG.
このように、本発明の実施形態に係る通信制御装置では、送信バッファ２Ａに記憶されている通信周期ｎ−１回目のデータを送信制御回路３が送信している間に、上位制御装置１および送信バッファ制御回路７Ｂが、通信周期ｎ回目のデータを送信バッファ２Ｂに記憶させる。送信バッファ２Ａの記憶領域のうち、情報が送信されてしまった送信済み領域には、通信周期ｎ回目のデータに含まれる情報のうち、送信済みアドレスに対応する対応情報が、送信バッファ制御回路７Ａによって送信バッファ２Ｂから取り出される。送信バッファ制御回路７Ａは、対応情報を送信バッファ２Ａの送信済み領域に記憶させる。送信バッファ２Ａの送信済み領域に通信周期ｎ回目のデータにおける対応情報が記憶される共通化処理のタイミングは、送信バッファ２Ａへのリードアクセス要求に基づいて規定される。すなわち、共通化処理は、送信バッファ２Ａへのリードアクセス要求のタイミングに従って実行される。 As described above, in the communication control device according to the embodiment of the present invention, while the transmission control circuit 3 is transmitting the data of the communication cycle n−1 times stored in the transmission buffer 2A, the host control device 1 and The transmission buffer control circuit 7B stores the data of the nth communication cycle in the transmission buffer 2B. In the transmitted area where the information has been transmitted in the storage area of the transmission buffer 2A, the correspondence information corresponding to the transmitted address among the information included in the data of the nth communication cycle is the transmission buffer control circuit 7A. Is taken out from the transmission buffer 2B. The transmission buffer control circuit 7A stores the correspondence information in the transmitted area of the transmission buffer 2A. The timing of the commonization processing in which the correspondence information in the data of the nth communication cycle is stored in the transmitted area of the transmission buffer 2A is defined based on the read access request to the transmission buffer 2A. That is, the common processing is executed according to the timing of the read access request to the transmission buffer 2A.
これによって、送信制御回路３が通信周期ｎ−１回目のデータを送信し終わった時点では、送信バッファ２Ａおよび送信バッファ２Ｂの両者には、通信周期ｎ回目のデータが記憶された状態となる。 As a result, at the time when the transmission control circuit 3 finishes transmitting the data of the communication cycle n-1 times, the data of the communication cycle n times is stored in both the transmission buffer 2A and the transmission buffer 2B.
この状態から、送信制御回路３は、送信バッファ２Ｂに記憶されている通信周期ｎ回目のデータを送信する。その間に上位制御装置１および送信バッファ制御回路７Ａは、通信周期ｎ＋１回目のデータを送信バッファ２Ａに記憶させる。この記憶処理は、通信周期ｎ＋１回目のデータに含まれる情報のうち、先に記憶されていた通信周期ｎ回目のデータと異なる情報についてのみ行われてよい。送信バッファ２Ｂの記憶領域のうち、情報が送信されてしまった送信済み領域には、通信周期ｎ＋１回目のデータに含まれる情報のうち、送信済みアドレスに対応する対応情報が送信バッファ２Ａから取り出され、送信バッファ２Ｂの送信済み領域に記憶される。送信バッファ２Ｂの送信済み領域に通信周期ｎ＋１回目のデータにおける対応情報が記憶される共通化処理のタイミングは、送信バッファ２Ｂへのリードアクセス要求に基づいて規定される。すなわち、共通化処理は、送信バッファ２Ｂへのリードアクセス要求のタイミングに従って実行される。 From this state, the transmission control circuit 3 transmits the data of the communication cycle n times stored in the transmission buffer 2B. Meanwhile, the host controller 1 and the transmission buffer control circuit 7A store the communication cycle n+1-th data in the transmission buffer 2A. This storage process may be performed only on information that is different from the previously stored data of the nth communication cycle among the information included in the data of the n+1th communication cycle. Corresponding information corresponding to the transmitted address of the information included in the data of the communication cycle n+1 is extracted from the transmission buffer 2A in the transmitted area of the storage area of the transmission buffer 2B where the information has been transmitted. , Are stored in the transmitted area of the transmission buffer 2B. The timing of the commonization processing in which the correspondence information of the communication cycle n+1th data is stored in the transmitted area of the transmission buffer 2B is defined based on the read access request to the transmission buffer 2B. That is, the common processing is executed according to the timing of the read access request to the transmission buffer 2B.
このように、本発明の実施形態に係る通信制御装置は、送信バッファ２Ａおよび２Ｂ（第１送信バッファおよび第２送信バッファ）と、送信バッファ２Ａまたは送信バッファ２Ｂに、固定データ長のデータである固定データを記憶させる送信バッファ制御回路７Ａおよび７Ｂ（以下、送信バッファ制御回路７Ａおよび７Ｂを併せたものを送信バッファ制御回路という）と、送信バッファ２Ａまたは送信バッファ２Ｂに記憶された固定データを送信する送信制御回路３とを備えている。 As described above, the communication control device according to the embodiment of the present invention stores fixed-length data in the transmission buffers 2A and 2B (first transmission buffer and second transmission buffer) and the transmission buffer 2A or the transmission buffer 2B. Transmission buffer control circuits 7A and 7B for storing fixed data (hereinafter, the combination of transmission buffer control circuits 7A and 7B is referred to as a transmission buffer control circuit) and transmission of fixed data stored in transmission buffer 2A or transmission buffer 2B The transmission control circuit 3 is provided.
送信制御回路３は、送信バッファ２Ａに記憶された第１の固定データ（通信周期ｎ−１回目のデータ）を送信する送信処理を実行し、送信処理が実行されると共に、送信バッファ制御回路は、送信バッファ２Ｂに第２の固定データ（通信周期ｎ回目のデータ）を記憶させる記憶処理を実行する。また、送信処理が実行されると共に、送信バッファ制御回路は、送信制御回路３によって送信された情報を指定する送信済みアドレスに基づいて、第２の固定データに含まれる情報を指定し、送信バッファ２Ａの記憶領域のうち送信済みアドレスで指定される領域に、その指定した情報を記憶させる共通化処理を実行する。 The transmission control circuit 3 executes a transmission process for transmitting the first fixed data (data of the communication cycle n−1 time) stored in the transmission buffer 2A, and the transmission process is executed and the transmission buffer control circuit executes Then, a storage process of storing the second fixed data (data of the nth communication cycle) in the transmission buffer 2B is executed. In addition, the transmission process is executed, and the transmission buffer control circuit specifies the information included in the second fixed data based on the transmitted address that specifies the information transmitted by the transmission control circuit 3, A commonization process of storing the designated information in the area designated by the transmitted address in the storage area of 2A is executed.
上位制御装置１は、第２の固定データに含まれる情報のうち、送信バッファ２Ｂに記憶されたデータに含まれる情報と異なるものを、送信バッファ２Ｂに記憶させる。また、送信制御回路３は、送信処理を実行するときに、送信バッファ２Ａに対してリードアクセス要求を送信する。送信バッファ制御回路は、リードアクセス要求が送信バッファ２Ａに対して送信されているときに、記憶処理および共通化処理を実行する。 The host controller 1 causes the transmission buffer 2B to store, of the information included in the second fixed data, information different from the information included in the data stored in the transmission buffer 2B. Further, the transmission control circuit 3 transmits a read access request to the transmission buffer 2A when executing the transmission process. The transmission buffer control circuit executes the storage process and the commonization process when the read access request is transmitted to the transmission buffer 2A.
また、本発明の実施形態に係る通信制御装置は、固定通信周期で固定データ長のデータ送受信を行う通信システムに用いられる。本発明の実施形態に係る通信制御装置は、２つの送信バッファ２Ａおよび２Ｂを有し、ある通信周期では、一方の送信バッファを上位制御装置１がデータ書き込みに使用し、他方の送信バッファを送信バッファ制御回路７Ａまたは７Ｂが送信信号生成に使用し、次の通信周期では、当該他方の送信バッファを上位制御装置１がデータ書き込みに使用し、当該一方の送信バッファを送信バッファ制御回路７Ａまたは７Ｂが送信信号生成に使用するダブルバッファ方式の通信制御装置である。 Further, the communication control device according to the embodiment of the present invention is used in a communication system that transmits and receives data having a fixed data length in a fixed communication cycle. The communication control device according to the embodiment of the present invention has two transmission buffers 2A and 2B. In a certain communication cycle, one transmission buffer is used by the higher-level control device 1 for writing data and the other transmission buffer is transmitted. The buffer control circuit 7A or 7B uses it to generate a transmission signal, and in the next communication cycle, the other transmission buffer is used by the host controller 1 to write data, and the one transmission buffer concerned uses the transmission buffer control circuit 7A or 7B. Is a double-buffer type communication control device used for transmission signal generation.
本方式によれば、送信制御回路３は、通信周期ｎ−１回目に上位制御装置１が送信バッファ２Ａに書き込んだ値を通信周期ｎ回目に正しく送信でき、かつ、通信周期ｎ回目が完了したタイミング以降は、上位制御装置１が通信周期ｎ＋１回目用に送信バッファ２Ｂに書き込んだデータと、送信バッファ２Ａのデータが一致する。通信周期ｎ＋１回目では、上位制御装置１は、送信バッファ２Ａに書き込む通信周期ｎ＋２回目の送信データのうち、通信周期ｎ＋１回目に送信バッファ２Ｂに書き込んだデータと異なる部分のみを送信バッファ２Ａへ書き込む。そのため、送信データの変更が少ない場合、上位制御装置１の処理負荷を軽減できる。 According to this method, the transmission control circuit 3 can correctly transmit the value written in the transmission buffer 2A by the higher-level control device 1 at the communication cycle n-1th time at the communication cycle nth time, and the communication cycle nth time is completed. After the timing, the data written in the transmission buffer 2B by the higher-level controller 1 for the communication cycle n+1th time and the data in the transmission buffer 2A match. At the communication cycle n+1th time, the higher-level controller 1 writes to the transmission buffer 2A only the portion of the transmission data at the communication cycle n+2th time to be written to the transmission buffer 2A, which is different from the data written to the transmission buffer 2B at the communication cycle n+1th time. Therefore, when the change of the transmission data is small, the processing load of the host controller 1 can be reduced.
１，１０ 上位制御装置、２Ａ，２Ｂ 送信バッファ、３ 送信制御回路、４，５，５ａ，５ｂ，５ｃ，５ｄ，１１，１２ 切替器、６，１３ タイマ、７Ａ，７Ｂ 送信バッファ制御回路、８ 受信制御回路、９Ａ，９Ｂ 受信バッファ、１４ 送信側通信制御装置、１５ 受信側通信制御装置。
1, 10 Host control device, 2A, 2B transmission buffer, 3 Transmission control circuit, 4, 5, 5a, 5b, 5c, 5d, 11, 12 Switch, 6, 13 Timer, 7A, 7B transmission buffer control circuit, 8 Reception control circuit, 9A, 9B reception buffer, 14 transmission side communication control device, 15 reception side communication control device.
Claims (3)
前記第１送信バッファまたは前記第２送信バッファに、固定データ長のデータである固定データを記憶させる送信バッファ制御回路と、
前記第１送信バッファまたは前記第２送信バッファに記憶された前記固定データを送信する送信制御回路と、を備え、
前記送信制御回路は、
前記第１送信バッファに記憶された第１の前記固定データを送信する送信処理を実行し、
前記送信処理が実行されると共に、前記送信バッファ制御回路は、
前記第２送信バッファに第２の前記固定データを記憶させる記憶処理と、
前記送信制御回路によって送信された情報を指定する送信済みアドレスに基づいて、第２の前記固定データに含まれる情報を指定し、前記第１送信バッファの記憶領域のうち前記送信済みアドレスで指定される領域に、その指定した情報を記憶させる共通化処理と、
を実行する通信制御装置。 A first send buffer and a second send buffer;
A transmission buffer control circuit for storing fixed data, which is data having a fixed data length, in the first transmission buffer or the second transmission buffer;
A transmission control circuit for transmitting the fixed data stored in the first transmission buffer or the second transmission buffer,
The transmission control circuit,
Performing a transmission process of transmitting the first fixed data stored in the first transmission buffer,
While the transmission process is executed, the transmission buffer control circuit,
A storage process for storing the second fixed data in the second transmission buffer;
The information included in the second fixed data is designated based on the transmitted address that designates the information transmitted by the transmission control circuit, and is designated by the transmitted address in the storage area of the first transmission buffer. Common area to store the specified information in the specified area,
A communication control device that executes the.
前記第２の前記固定データに含まれる情報のうち、前記第２送信バッファに記憶されたデータに含まれる情報と異なるものを、前記第２送信バッファが記憶する、通信制御装置。 The communication control device according to claim 1,
A communication control device, wherein, of the information included in the second fixed data, information that is different from the information included in the data stored in the second transmission buffer is stored in the second transmission buffer.
前記送信制御回路は、前記送信処理を実行するときに、前記第１送信バッファに対してリードアクセス要求を送信し、
前記送信バッファ制御回路は、前記リードアクセス要求が前記第１送信バッファに対して送信されているときに、前記記憶処理および前記共通化処理を実行する、通信制御装置。
The communication control device according to claim 1 or 2,
The transmission control circuit transmits a read access request to the first transmission buffer when executing the transmission processing,
The communication control device, wherein the transmission buffer control circuit executes the storage processing and the commonization processing when the read access request is transmitted to the first transmission buffer.
Priority Applications (1)
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