JP2020115598A - LIN receiver - Google Patents
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Abstract
Description
本発明は、ＬＩＮ（Local Interconnect Network）トランシーバを構成するＬＩＮ受信機に係り、特に、スリープ状態における消費電流の低減を図ったものに関する。 The present invention relates to a LIN receiver forming a LIN (Local Interconnect Network) transceiver, and more particularly to a LIN receiver for reducing current consumption in a sleep state.
従来、この種の回路としては、例えば、特許文献１や特許文献２等において、スリープ状態における消費電流の削減を図った回路が種々提案されている。
すなわち、特許文献１に開示された回路にあっては、初段の消費電流は常時発生するものの、入力電圧のレベル判定のために必要な電圧生成に用いられる分圧用の抵抗器の消費電流の削減を可能としている。
また、特許文献２に開示された回路にあっては、スリープ状態における消費電流をリーク電流程度まで抑圧可能としているが、電源電圧のレベル判定のために必要な電圧生成用の分圧抵抗器を有しない構成となっている。
Conventionally, as this type of circuit, various circuits have been proposed, for example, in
That is, in the circuit disclosed in
Further, in the circuit disclosed in
しかしながら、従来、上述のように種々の回路構成が提案されているが、レベル判定に必要な電圧生成のための分圧抵抗器を備えた回路構成においてスリーブ時の消費電流をリーク電流程度に低減可能とするものは無かった。
近年、車載用半導体回路に求められる信頼性が高くなってきており、このため、例えば、低電圧誤動作防止機能を備えた回路にあっては、閾値電圧の生成のための分圧抵抗器が必要になる。また、車の電装品は、年々増加傾向にあり、それに伴い待機電力の削減も以前にも増して重要な課題となってきている。
このため、近時のＬＩＮ受信機には、分圧抵抗器による分圧電圧の生成を可能とすると共にスリープ時の消費電流をリーク電流程度に削減することが求められている。
However, although various circuit configurations have been conventionally proposed as described above, in the circuit configuration including the voltage dividing resistor for generating the voltage required for level determination, the current consumption during sleeve is reduced to about the leakage current. There was nothing possible.
In recent years, the reliability required for in-vehicle semiconductor circuits has become higher. For this reason, for example, a circuit having a low voltage malfunction prevention function requires a voltage divider resistor for generating a threshold voltage. become. In addition, the number of electric components of vehicles has been increasing year by year, and accordingly, reduction of standby power has become an important issue even more than before.
Therefore, a recent LIN receiver is required to be capable of generating a divided voltage by a voltage dividing resistor and reducing the current consumption during sleep to a leak current level.
本発明は、上記実状に鑑みてなされたもので、分圧抵抗器による分圧電圧の生成を可能とすると共にスリープ状態の消費電流を極力零とすることができるＬＩＮ受信機を提供するものである。 The present invention has been made in view of the above circumstances, and provides a LIN receiver capable of generating a divided voltage by a voltage dividing resistor and reducing the consumption current in the sleep state to zero as much as possible. is there.
上記本発明の目的を達成するため、本発明に係るＬＩＮ受信機は、
ＬＩＮ入力電圧のレベルに応じて回路動作をスリープ状態と復帰状態に切り替え可能とする一方、前記ＬＩＮ入力電圧と電源電圧の分圧電圧との比較結果に基づいてＲＸＤ出力の復帰に対応した電圧を出力可能としたＬＩＮ受信機であって、
前記ＬＩＮ入力電圧が低下すると動作状態とされて定電圧を出力する定電圧回路と、
前記定電圧回路に電源電圧を供給する電源とグランドとの間に直列接続されて設けられた複数の分圧抵抗器及び第１のスイッチと、
前記複数の分圧抵抗器により得られた分圧電圧と前記ＬＩＮ入力電圧とを比較するヒステリシスコンパレータとを具備し、
前記第１のスイッチ及び前記ヒステリシスコンパレータは、前記定電圧回路の定電圧出力により動作状態とされ、
前記ヒステリシスコンパレータは、前記ＬＩＮ入力電圧が前記分圧電圧を下回った際に、ＲＸＤ出力の復帰を示す論理値Ｌｏｗに相当する電圧を出力するよう構成されてなるものである。
In order to achieve the above object of the present invention, a LIN receiver according to the present invention comprises:
The circuit operation can be switched between the sleep state and the return state according to the level of the LIN input voltage, while the voltage corresponding to the return of the RXD output is determined based on the comparison result of the LIN input voltage and the divided voltage of the power supply voltage. A LIN receiver capable of outputting,
A constant voltage circuit that is activated to output a constant voltage when the LIN input voltage decreases,
A plurality of voltage dividing resistors and a first switch, which are connected in series between a power supply that supplies a power supply voltage to the constant voltage circuit and a ground;
A hysteresis comparator for comparing the divided voltage obtained by the plurality of voltage dividing resistors with the LIN input voltage,
The first switch and the hysteresis comparator are operated by the constant voltage output of the constant voltage circuit,
The hysteresis comparator is configured to output a voltage corresponding to a logical value Low indicating the return of RXD output when the LIN input voltage falls below the divided voltage.
本発明によれば、従来と異なり、電流電圧変換を用いることなく、スイッチとトランジスタの閾値電圧による動作の切り替えによって抵抗分圧における消費電力の削減を可能としたので、スリープ状態における消費電力をほぼ０Ａとすることができるという効果を奏するものである。
本発明における消費電流削減のための構成は、例えば、ＬＩＮの入力ヒステリシス電圧の生成や低電圧誤動作防止機能を備える場合の閾値電圧の生成においても適用可能であり、確実な消費電力の削減効果を期待することができる。
さらに、簡易な回路構成で少数の素子で実現できるため、ＩＣにおけるチップの回路エリアや基板での実装面積の縮小化を図ることができる。
According to the present invention, unlike the prior art, it is possible to reduce the power consumption in the resistance voltage division by switching the operation by the threshold voltage of the switch and the transistor without using the current-voltage conversion, so that the power consumption in the sleep state is almost The effect is that it can be set to 0A.
The configuration for reducing the current consumption in the present invention can be applied to, for example, the generation of the input hysteresis voltage of LIN and the generation of the threshold voltage when the low voltage malfunction prevention function is provided, and a reliable reduction effect of power consumption can be obtained. Can be expected.
Furthermore, since it can be realized with a small number of elements with a simple circuit configuration, it is possible to reduce the circuit area of the chip in the IC and the mounting area on the substrate.
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の基本回路構成例について、図１を参照しつつ説明する。
この第１の基本回路構成例のＬＩＮ受信機は、ヒステリシスコンパレータ（図１においては「Ｘ１」と表記）１１と、定電圧回路５０と、第１のスイッチ（図１においては「Ｓ１」と表記）２１を主たる構成要素として構成されたものとなっている。
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 6.
The members, arrangements, etc. described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first basic circuit configuration example will be described with reference to FIG.
The LIN receiver of the first basic circuit configuration example includes a hysteresis comparator (denoted as “X1” in FIG. 1) 11, a
かかるＬＩＮ受信機は、詳細は後述するようにスリープ・復帰機能を有して、ヒステリシスコンパレータ１１におけるＬＩＮ入力電圧と閾値電圧との比較結果に応じたＲＸＤ出力電圧を出力するよう構成されている。
以下、具体的な構成について説明する。
定電圧回路５０は、ＬＩＮ入力端子（図１においては「ＬＩＮ」と表記）４１を介して入力されたＬＩＮ入力電圧が所定の電圧以下に低下した場合に動作を開始し、所定の定電圧ＶREGを出力するよう構成されてなるものである。
The LIN receiver has a sleep/recovery function as described later in detail, and is configured to output an RXD output voltage according to a comparison result between the LIN input voltage and the threshold voltage in the
Hereinafter, a specific configuration will be described.
The
この定電圧回路５０の出力電圧は、ヒステリシスコンパレータ１１の電源電圧として供給されると共に、第１のスイッチ２１の開閉成を制御する制御信号として用いられるものとなっている。
かかる定電圧回路５０は、バッテリー電源４３からのバッテリー電圧ＶＢの供給を電源電圧として動作するようになっている。
The output voltage of the
The
また、バッテリー電源４３とグランドとの間には、バッテリー電源４３側から第３の抵抗器（図１においては「Ｒ３」と表記）３３と、第４の抵抗器（図１においては「Ｒ４」と表記）３４と、第１のスイッチ２１が直列接続されて設けられている。
第３の抵抗器３３と第４の抵抗器３４の相互の接続点は、ヒステリシスコンパレータ１１の反転入力端子に接続されている。
Further, between the
The mutual connection point of the
第１のスイッチ２１は、単極単投スイッチで、その開閉成が定電圧回路５０の定電圧出力ＶREGにより制御されるよう構成されている。
また、ヒステリシスコンパレータ１１は、その非反転入力端子にＬＩＮ入力電圧が印加されるようになっている一方、出力端子は、ＲＸＤ出力端子（図１においては「ＲＸＤ」と表示）４２に接続されている。
なお、かかる構成のＬＩＮ受信機の回路動作については、以下に説明する具体回路例の動作説明を以て、その説明に代えることとする。
The
The
The circuit operation of the LIN receiver having such a configuration will be replaced with the description of the operation of a specific circuit example described below.
次に、第１の基本回路構成に基づくより具体的な回路構成について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
図２に示されたＬＩＮ受信機は、第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と、ヒステリシスコンパレータ１１と、第１のツエナーダイオード（図１においては「Ｄ１」と表記）５と、第１のスイッチ２１とを主たる構成要素として構成されたものとなっている。
Next, a more specific circuit configuration based on the first basic circuit configuration will be described with reference to FIG.
The same components as those shown in FIG. 1 are designated by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below.
The LIN receiver shown in FIG. 2 includes first and second MOS transistors (denoted as “M1” and “M2” in FIG. 1, respectively) 1, a
この具体回路例において、定電圧回路５０は、第１及び第２のＭＯＳトランジスタ１，２と、第１のツエナーダイオード５と、第１の抵抗器（図１においては「Ｒ１」と表記）３１とから構成されている。
すなわち、まず、この回路例において、第１のＭＯＳトランジスタ１には、Ｐ型のＭＯＳトランジスタが、第２のＭＯＳトランジスタ２には、Ｎ型のＭＯＳトランジスタが、それぞれ用いられている。
In this specific circuit example, the
That is, first, in this circuit example, a P-type MOS transistor is used as the
第１のＭＯＳトランジスタ１のゲートは、ＬＩＮ入力端子４１とヒステリシスコンパレータ１１の非反転入力端子に接続される一方、ソースは第１の抵抗器３１を介してバッテリー電源４３の正極に接続されている。また、第１のＭＯＳトランジスタ１のドレインは、第２のＭＯＳトランジスタ２のゲートと第１のツエナーダイオード５のカソードに接続されている。なお、第１のツエナーダイオード５のアノードは、グランドに接続されている。
The gate of the
第２のＭＯＳトランジスタ２のドレインは、バッテリー電源４３の正極に接続されている。また、第２のＭＯＳトランジスタ２のソースは、ヒステリシスコンパレータ１１の電源印加端子（図示せず）に接続されて、ソース電圧がヒステリシスコンパレータ１１の電源電圧として供給されるようになっている。
また、第２のＭＯＳトランジスタ２のソースは、第１のスイッチ２１の制御端子（図示せず）に接続されており、ソース電圧は第１のスイッチ２１の開閉成の制御電圧として用いられるようになっている。
The drain of the
The source of the
なお、第１のスイッチ２１は、例えば、ＭＯＳトランジスタを用いて構成される良く知られたスイッチ回路などを用いるのが好適である。
より具体的には、ＮＭＯＳトランジスタのドレインを第４の抵抗器３４に、ソースをグランドに、それぞれ接続する一方、ゲートを第２のＭＯＳトランジスタ２のソースに接続した構成が好適である。
The
More specifically, it is preferable that the drain of the NMOS transistor is connected to the
また、かかる構成において、ＮＭＯＳトランジスタがオフ状態となった時にゲート電圧が論理値ＬＯＷに相当する電圧となるように、ゲートとグランドとの間に定電流源を設ける構成としても好適である。
さらに、ヒステリシスコンパレータ１１から出力されたＲＸＤ出力電圧は、バッファを介して出力する構成としても好適である。
Further, in such a configuration, it is also preferable to provide a constant current source between the gate and the ground so that the gate voltage becomes a voltage corresponding to the logical value LOW when the NMOS transistor is turned off.
Furthermore, the RXD output voltage output from the
次に、かかる構成における動作について説明する。
上述した構成のＬＩＮ受信機においては、ＬＩＮ入力端子４１におけるＬＩＮ入力電圧が低下し、第１のＭＯＳトランジスタ１のゲート電圧の閾値を下回ると第１のＭＯＳトランジスタ１が導通状態となり、第１のツエナーダイオード５に電流が流れる。
Next, the operation of this configuration will be described.
In the LIN receiver having the above-described configuration, when the LIN input voltage at the
第１のツエナーダイオード５に電流が流れることで、ツエナー電圧が発生し、これにより第２のＭＯＳトランジスタ２のゲート電圧の上昇と共に、ソース電圧が上昇する。そのため、第１のスイッチ２１が動作して閉成状態となると共に、ヒステリシスコンパレータ１１に電源電圧が供給されて動作状態となる。
When a current flows through the
その結果、バッテリ電圧ＶＢを第３及び第４の抵抗器３３，３４により抵抗分圧した分圧電圧がヒステリシスコンパレータ１１の反転入力端子に印加され、非反転入力端子に印加されているＬＩＮ入力電圧との比較が行われる。
そして、ＬＩＮ入力電圧が反転入力端子の閾値電圧を下回ると、ヒステリシスコンパレータ１１からは、ＲＸＤ出力の復帰を示す論理値Ｌｏｗに相当する電圧が出力されることとなる。
As a result, the divided voltage obtained by resistance-dividing the battery voltage VB by the third and
When the LIN input voltage falls below the threshold voltage of the inverting input terminal, the
一方、ＬＩＮ入力電圧が高い場合、第１のＭＯＳトランジスタ１がオン状態とならないため、第１のツエナーダイオード５には電流が流れない。
そのため、第２のＭＯＳトランジスタ２のゲートは、第１のツエナーダイオード５の内部抵抗により論理値Ｌｏｗに相当する電圧レベルとなり、第２のＭＯＳトランジスタ２は非導通状態となる。
したがって、第１のスイッチ２１が非動作状態で開成状態となると共に、ヒステリシスコンパレータ１１への電源供給は停止されることとなる。
On the other hand, when the LIN input voltage is high, the
Therefore, the gate of the
Therefore, the
第１のスイッチ２１の開成により、第３及び第４の抵抗器３３，３４に電流は流れないため、結局、スリープ状態において、バッテリー電源４３からグランドへの電流経路は、全て遮断されることとなり、消費電流はほぼ０Ａとなる。
なお、図２に示された回路において、第１のツエナーダイオード５は、所定の電圧を発生させるためのものであるので、所望する所定の電圧を発生できれば、第１のツエナーダイオード５に限定される必要は無く、例えば、ダイオードを所望の電圧に応じて複数直列接続した構成等に代えても良い。
Since the current does not flow through the third and
In addition, in the circuit shown in FIG. 2, the
次に、第２の基本回路構成例について、図３を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
第２の基本回路構成例におけるＬＩＮ受信機は、ヒステリシスコンパレータ１１と、定電圧回路５０Ａと、第１乃至第４のスイッチ（図３においては、それぞれ「Ｓ１」、「Ｓ２」、「Ｓ３」、「Ｓ４」と表記）２１〜２４とを主たる構成要素として構成されたものとなっている。
かかるＬＩＮ受信機は、特に、バッテリー電圧ＶＢが高い一方、使用するトランジスタの耐圧が低い場合の回路動作の安全確保を図ったものである（詳細は後述）。
Next, a second basic circuit configuration example will be described with reference to FIG.
The same components as those shown in FIGS. 1 and 2 are designated by the same reference numerals, detailed description thereof will be omitted, and hereinafter, different points will be mainly described.
The LIN receiver in the second basic circuit configuration example includes a
This LIN receiver is intended to ensure the safety of the circuit operation especially when the withstand voltage of the transistor used is low while the battery voltage VB is high (details will be described later).
定電圧回路５０Ａは、所定の定電圧ＶREGを出力可能に構成さるた点は、先の図１、図２における定電圧回路５０と同様であるが、さらに、基準電圧ＶREFを出力可能に構成されたものである点が、定電圧回路５０と異なっている。
定電圧回路５０Ａから出力された定電圧ＶREGは、ヒステリシスコンパレータ１１に電源電圧として供給されると共に、第１及び第２のスイッチ２１，２２の開閉成の制御信号として用いられるものとなっている。
なお、バッテリー電源４３とグランド間における第３及び第４の抵抗器３３，３４と第１のスイッチ２１との接続は、図１、図２に示された回路と同一であるので、ここでの再度の詳細な説明は省略することとする。
The
The constant voltage VREG output from the
The connection between the third and
一方、定電圧回路５０Ａの基準電圧ＶREFは、第３及び第４のスイッチ２３，２４の開閉成の制御信号として用いられるものとなっている。
第３のスイッチ２３は、第３及び第４の抵抗器３３，３４の相互の接続点とヒステリシスコンパレータ１１の反転入力端子との間に直列接続されて設けられている。
On the other hand, the reference voltage VREF of the
The
また、ＬＩＮ入力端子４１とグランドとの間には、ＬＩＮ入力端子４１側から第６の抵抗器（図３においては「Ｒ６」と表記）３６、第７の抵抗器（図３においては「Ｒ７」と表記）３７、及び、第２のスイッチ２２が直列接続されて設けられている。
そして、第４のスイッチ２４は、第６及び第７の抵抗器３６，３７の相互の接続点とヒステリシスコンパレータ１１の非反転入力端子との間に直列接続されて設けられている。
なお、かかる構成のＬＩＮ受信機の回路動作については、以下に説明する具体回路例の動作説明を以て、その説明に代えることとする。
Further, between the
The
Note that the circuit operation of the LIN receiver having such a configuration will be replaced with the description of the operation of a specific circuit example described below.
次に、第２の基本回路構成に基づくより具体的な回路構成について、図４を参照しつつ説明する。
なお、図１、図２、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
図４に示されたＬＩＮ受信機は、第１乃至第４のＭＯＳトランジスタ（図４においては、それぞれ「Ｍ１」「Ｍ２」、「Ｍ３」、「Ｍ４」と表記）１〜４と、ヒステリシスコンパレータ１１と、第１及び第２のツエナーダイオード（図４においては、それぞれ「Ｄ１」「Ｄ２」と表記）５，６と、第１及び第２のスイッチ２１，２２とを主たる構成要素として構成されたものとなっている。
Next, a more specific circuit configuration based on the second basic circuit configuration will be described with reference to FIG.
The same components as those shown in FIGS. 1, 2, and 3 are designated by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below. And
The LIN receiver shown in FIG. 4 includes first to fourth MOS transistors (indicated as “M1”, “M2”, “M3”, and “M4” in FIG. 4, respectively) 1 to 4 and a hysteresis comparator. 11 and the first and second Zener diodes (indicated as “D1” and “D2” in FIG. 4, respectively) 5 and 6, and the first and
図４に示された回路において、定電圧回路５０Ａは、第１及び第２のＭＯＳトランジスタ１，２と、第１及び第２のツエナーダイオード２１，２２と、第１及び第５の抵抗器（図４においては、それぞれ「Ｒ１」、「Ｒ５」と表記）３１，３５を用いて構成されている。
バッテリー電源４３の正極とグランドとの間に、バッテリー電源４３側から第１の抵抗器３１、第１のＭＯＳトランジスタ１、第１のツエナーダイオード５が、直列接続されて設けられている構成は、図２に示された構成と同一である。
In the circuit shown in FIG. 4, the
The configuration in which the
そして、第１のＭＯＳトランジスタ１のゲート側においては、バッテリー電源４３とＬＩＮ入力端子４１の間に、バッテリー電源４３側から第２のツエナーダイオード６と第５の抵抗器３５が直列接続されて設けられると共に、第２のツエナーダイオード６と第５の抵抗器３５の相互の接続点が第１のＭＯＳトランジスタ１のゲートに接続されている。
第２のツエナーダイオード６は、そのカソードがバッテリー電源４３の正極に、アノードが第５の抵抗器３５及び第１のＭＯＳトランジスタ１のゲートに、それぞれ接続されている。
Then, on the gate side of the
The cathode of the
また、第２のＭＯＳトランジスタ２は、図２に示された回路同様、ドレインがバッテリー電源４３に、ゲートが第１のＭＯＳトランジスタ１のドレインに、それぞれ接続されている。そして、第２のＭＯＳトランジスタ２のソース電圧は、先の図２に示された回路と同様、ヒステリシスコンパレータ１１に電源電圧として供給されると共に、第１及び第２のスイッチ２１，２２の開閉成の制御電圧として用いられるようになっている。
また、バッテリー電源４３とグランド間における第３及び第４の抵抗器３３，３４と第１のスイッチ２１との接続は、図１、図２に示された回路と同一である。
The drain of the
Further, the connection between the third and
この図４に示された回路において、第３及び第４のＭＯＳトランジスタ３，４
には、ＮＭＯＳトランジスタが用いられている。
第３のＭＯＳトランジスタ３は、図３における第３のスイッチ２３を、第４のＭＯＳトランジスタ４は、図３における第４のスイッチ２４を、それぞれ構成するものとなっている。
In the circuit shown in FIG. 4, the third and
Is an NMOS transistor.
The
第３のＭＯＳトランジスタ３は、ドレインが第３及び第４の抵抗器３３，３４の相互の接続点に、ソースがヒステリシスコンパレータ１１の反転入力端子に、それぞれ接続される一方、ゲートは第１のツエナーダイオード５のカソードに接続されている。
The drain of the
また、第４のＭＯＳトランジスタ４は、ドレインが第６及び第７の抵抗器３６，３７の相互の接続点に、ソースがヒステリシスコンパレータ１１の非反転入力端子に、それぞれ接続される一方、ゲートは第１のツエナーダイオード５のカソードに接続されている。
Further, in the
なお、第２のツエナーダイオード６は、第１のツエナーダイオード５同様、例えば、通常のダイオードを所望の電圧に応じて複数直列接続した構成等に代えても良い。
また、第１及び第２のスイッチ２１，２２の開閉成制御のための制御電圧として、第２のＭＯＳトランジスタ２のソース電圧を用いることに代えて、第１のＭＯＳトランジスタ１のドレイン電圧を用いるようにしても好適である。
The
In addition, instead of using the source voltage of the
次に、かかる構成における動作について説明する。
まず、この図４に示された回路においては、第３及び第４のＭＯＳトランジスタ３，４によってヒステリシスコンパレータ１１の入力耐圧に対する保護が図られている。
すなわち、ヒステリシスコンパレータ１１の非反転入力端子の入力電圧である第６の抵抗器３６と第７の抵抗器３７の相互の接続点の電圧は、ドレインソース耐圧が高い第４のＭＯＳトランジスタ４を介して、また、ヒステリシスコンパレータ１１の反転入力端子の入力電圧である第３の抵抗器３３と第４の抵抗器３４との相互の接続点の電圧は、ドレインソース耐圧が高い第３のＭＯＳトランジスタ３を介して、それぞれ入力されることで耐圧保護が図られるものとなっている。
Next, the operation of this configuration will be described.
First, in the circuit shown in FIG. 4, the third and
That is, the voltage at the connection point between the
しかして、図４に示された回路において、ＬＩＮ入力端子４１のＬＩＮ入力電圧が低下してくると、第１のＭＯＳトランジスタ１が導通状態となり、第１のツエナーダイオード５に電流が流れる。
第１のツエナーダイオード５に電流が流れることで、ツエナー電圧が発生し、これにより第２のＭＯＳトランジスタ２のゲート電圧の上昇と共に、ソース電圧が上昇する。そのため、第１及び第２のスイッチ２１，２２が動作して閉成状態となると共に、ヒステリシスコンパレータ１１に電源電圧が供給されて動作状態となる。
Then, in the circuit shown in FIG. 4, when the LIN input voltage of the
When a current flows through the
その結果、先に述べたように第３及び第４の抵抗器３３，３４による分圧電圧が第３のＭＯＳトランジスタ３を介して、第６及び第７の抵抗器３６，３７の分圧電圧が第４のＭＯＳトランジスタ４を介して、それぞれ対応するヒステリシスコンパレータ１１の入力端子に印加される。
そして、ＬＩＮ入力電圧が、ヒステリシスコンパレータ１１の反転入力端子の閾値電圧を下回ると、ヒステリシスコンパレータ１１からは、ＲＸＤ出力の復帰を示す論理値Ｌｏｗに相当する電圧が出力されることとなる。
As a result, as described above, the divided voltage by the third and
When the LIN input voltage falls below the threshold voltage of the inverting input terminal of the
この図４に示された回路においても、先の図２に示された回路同様、スリープ状態にあって、ＬＩＮ入力電圧が高い場合、第２のツエナーダイオード６が非動作状態となり、第１及び第２のＭＯＳトランジスタ１，２が非導通状態となる。
その結果、定電圧ＶREGと基準電圧ＶREFの各出力が停止されて、第１及び第２のスイッチ２１，２２が開成状態となると共に、第３及び第４のＭＯＳトランジスタ３，４は非導通状態となり、さらに、ヒステリシスコンパレータ１１への電源供給は停止されることで、消費電流はほぼ０Ａとなる。
In the circuit shown in FIG. 4 as well, as in the circuit shown in FIG. 2 above, when the LIN input voltage is high in the sleep state, the
As a result, the outputs of the constant voltage VREG and the reference voltage VREF are stopped, the first and
次に、第３の基本回路構成例及びその具体回路例について、図５及び図６を参照しつつ説明する。
なお、図１乃至図４のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
第３の基本回路構成例におけるＬＩＮ受信機は、ヒステリシスコンパレータ１１のヒステリシス特性が十分でない場合に、所望のヒステリシス特性を確保可能とする構成例であり、ヒステリシス特性の強化を図ったのである。
図５に示された第３の基本回路構成例は、図３に示された第２の基本回路構成例においてヒステリシス特性の強化を図ったものである。
Next, a third basic circuit configuration example and a specific circuit example thereof will be described with reference to FIGS. 5 and 6.
The same components as those shown in any of FIGS. 1 to 4 are designated by the same reference numerals, detailed description thereof will be omitted, and different points will be mainly described below. And
The LIN receiver in the third basic circuit configuration example is a configuration example in which a desired hysteresis characteristic can be ensured when the hysteresis characteristic of the
The third basic circuit configuration example shown in FIG. 5 is intended to enhance the hysteresis characteristic in the second basic circuit configuration example shown in FIG.
具体的には、図５及び図６に示されたように、ヒステリシスコンパレータ１１（図１参照）に代えて、通常のコンパレータ（図５及び図６においては「Ｘ２」と表記）１２が設けられると共に、インバータ（図５及び図６においては「Ｘ３」と表記）１３、第８の抵抗器（図５及び図６においては「Ｒ８」と表記）３８、及び、第５のスイッチ（図５及び図６においては「Ｓ５」と表記）２５が次述するように設けられている。 Specifically, as shown in FIGS. 5 and 6, a normal comparator (indicated as “X2” in FIGS. 5 and 6) 12 is provided in place of the hysteresis comparator 11 (see FIG. 1). In addition, an inverter (denoted as “X3” in FIGS. 5 and 6) 13, an eighth resistor (denoted as “R8” in FIGS. 5 and 6) 38, and a fifth switch (denoted as FIG. 5 and 6) In FIG. 6, “S5” is shown) 25 is provided as described below.
インバータ１３は、その入力端子がコンパレータ１２の出力端子に接続され、出力信号は、第５のスイッチ２５の開閉成の制御電圧として用いられるようになっている。
また、第６及び第７の抵抗器３６，３７の相互の接続点とグランドとの間には、接続点側から順に第８の抵抗器３８、第５のスイッチ２５が直列接続されて設けられている。
The input terminal of the
Further, an
かかる構成における回路動作は、以下に説明する第５のスイッチ２５の動作を除けば、図４に示された回路と同一であるので、その詳細な説明は省略することとする。
ＲＸＤ出力が論理値Ｈｉｇｈに相当する電圧レベルにある場合（スリープ状態）、インバータ１３の出力は論理値Ｌｏｗに相当する電圧となるため、第５のスイッチ２５は開成状態となる。
The circuit operation in such a configuration is the same as that of the circuit shown in FIG. 4 except for the operation of the
When the RXD output is at the voltage level corresponding to the logical value High (sleep state), the output of the
一方、ＲＸＤ出力が論理値Ｌｏｗに相当する電圧レベルとなると、インバータ１３の出力は論理値Ｈｉｇｈに相当する電圧レベルとなるため、第５のスイッチ２５が閉成状態となる。これにより、第７の抵抗器３７に対して第８の抵抗器３８が並列接続され、ヒステリシスコンパレータ１１の非反転入力端子の電圧が引き下げられるため、ＲＸＤ出力が論理値Ｈｉｇｈに相当する電圧となる際に必要とされるＬＩＮ入力電圧レベルが引き上げられ、所望のヒステリシス特性が確保されることとなる。
On the other hand, when the RXD output becomes the voltage level corresponding to the logic value Low, the output of the
図６に示された回路において、スリープ状態にある場合、第５のスイッチ２５は開成状態であるため第８の抵抗器３８に電流は流れず、また、他の部分については、図４に示された回路と同様であるので、スリープ状態における消費電流はほぼ０Ａとなる。
In the circuit shown in FIG. 6, when in the sleep state, the
抵抗分圧における消費電流の削減と共にスリープ状態における消費電流の０Ａ近傍への低減が所望されるＬＩＮ受信機に適用できる。 The present invention can be applied to a LIN receiver in which it is desired to reduce the consumption current in the resistance voltage division and the consumption current in the sleep state to around 0A.
１１…ヒステリシスコンパレータ
１２…コンパレータ
１３…インバータ
２１…第１のスイッチ
２２…第２のスイッチ
２３…第３のスイッチ
２４…第４のスイッチ
５０…定電圧回路
11...
Claims (6)
前記ＬＩＮ入力電圧が低下すると動作状態とされて定電圧を出力する定電圧回路と、
前記定電圧回路に電源電圧を供給する電源とグランドとの間に直列接続されて設けられた複数の分圧抵抗器及び第１のスイッチと、
前記複数の分圧抵抗器により得られた分圧電圧と前記ＬＩＮ入力電圧とを比較するヒステリシスコンパレータとを具備し、
前記第１のスイッチ及び前記ヒステリシスコンパレータは、前記定電圧回路の定電圧出力により動作状態とされ、
前記ヒステリシスコンパレータは、前記ＬＩＮ入力電圧が前記分圧電圧を下回った際に、ＲＸＤ出力の復帰を示す論理値Ｌｏｗに相当する電圧を出力することを特徴とするＬＩＮ受信機。 The circuit operation can be switched between the sleep state and the return state according to the level of the LIN input voltage, while the voltage corresponding to the return of the RXD output is determined based on the comparison result of the LIN input voltage and the divided voltage of the power supply voltage. A LIN receiver capable of outputting,
A constant voltage circuit that is activated to output a constant voltage when the LIN input voltage decreases,
A plurality of voltage dividing resistors and a first switch, which are connected in series between a power supply that supplies a power supply voltage to the constant voltage circuit and a ground;
A hysteresis comparator for comparing the divided voltage obtained by the plurality of voltage dividing resistors with the LIN input voltage,
The first switch and the hysteresis comparator are operated by the constant voltage output of the constant voltage circuit,
The LIN receiver, wherein the hysteresis comparator outputs a voltage corresponding to a logical value Low indicating a return of RXD output when the LIN input voltage falls below the divided voltage.
前記第１のＭＯＳトランジスタのゲートは前記ＬＩＮ入力電圧が印加可能とされ、ソースは前記第１の抵抗器を介して前記電源に接続され、ドレインは、前記第１のツエナーダイオードのカソード及び前記第２のＭＯＳトランジスタのゲートに接続される一方、前記第１のツエナーダイオードのアノードはグランドに接続され、
前記第２のＭＯＳトランジスタは、ドレインが前記電源に接続される一方、ソース電圧が前記ヒステリシスコンパレータの電源電圧とされると共に前記第１のスイッチの開閉成を制御する制御信号とされてなることを特徴とする請求項１記載のＬＩＮ受信機。 The constant voltage circuit includes a P-type first MOS transistor, an N-type second MOS transistor, a first Zener diode, and a first resistor,
The LIN input voltage can be applied to the gate of the first MOS transistor, the source is connected to the power supply through the first resistor, and the drain is the cathode of the first Zener diode and the first Zener diode. 2 is connected to the gate of the MOS transistor, while the anode of the first Zener diode is connected to the ground,
The second MOS transistor has a drain connected to the power supply, a source voltage used as a power supply voltage for the hysteresis comparator, and a control signal for controlling the opening/closing of the first switch. A LIN receiver according to claim 1, characterized in that
前記ＬＩＮ入力電圧が低下すると動作状態とされて定電圧と基準電圧の２種類の電圧を出力する定電圧回路と、
前記定電圧回路に電源電圧を供給する電源とグランドとの間に直列接続されて設けられた第３及び第４の抵抗器並びに第１のスイッチと、
前記ＬＩＮ入力電圧が印加されるノードとグランドとの間に直列接続されて設けられた第６及び第７の抵抗器並びに第２のスイッチと、
前記第３及び第４の抵抗器による分圧電圧と前記第６及び第７の抵抗器による分圧電圧とを比較するヒステリシスコンパレータと、
前記第３及び第４の抵抗器の相互の接続点と前記ヒステリシスコンパレータの反転入力端子との間に設けられた第３のスイッチと、
前記第６及び第７の抵抗器の相互の接続点と前記ヒステリシスコンパレータの非反転入力端子との間に設けられた第４のスイッチとを具備し、
前記第１及び第２のスイッチ及び前記ヒステリシスコンパレータは、前記定電圧回路の定電圧出力により動作状態とされ、
前記第３及び第４のスイッチは、前記基準電圧出力により動作状態とされ、
前記ヒステリシスコンパレータは、前記ＬＩＮ入力電圧の分圧電圧が印加された非反転入力端子の電圧が反転入力端子の電圧を下回った際に、ＲＸＤ出力の復帰を示す論理値Ｌｏｗに相当する電圧を出力することを特徴とするＬＩＮ受信機。 The circuit operation can be switched between the sleep state and the return state according to the level of the LIN input voltage, while the voltage corresponding to the return of the RXD output is determined based on the comparison result of the LIN input voltage and the divided voltage of the power supply voltage. A LIN receiver capable of outputting,
A constant voltage circuit that is activated when the LIN input voltage drops and outputs two types of voltages, a constant voltage and a reference voltage;
Third and fourth resistors and a first switch connected in series between a power supply for supplying a power supply voltage to the constant voltage circuit and a ground;
Sixth and seventh resistors and a second switch, which are connected in series between the node to which the LIN input voltage is applied and the ground;
A hysteresis comparator for comparing the divided voltage by the third and fourth resistors with the divided voltage by the sixth and seventh resistors;
A third switch provided between the mutual connection point of the third and fourth resistors and the inverting input terminal of the hysteresis comparator;
A fourth switch provided between the mutual connection point of the sixth and seventh resistors and the non-inverting input terminal of the hysteresis comparator;
The first and second switches and the hysteresis comparator are operated by a constant voltage output of the constant voltage circuit,
The third and fourth switches are activated by the reference voltage output,
The hysteresis comparator outputs a voltage corresponding to a logical value Low indicating a return of RXD output when the voltage of the non-inverting input terminal to which the divided voltage of the LIN input voltage is applied falls below the voltage of the inverting input terminal. A LIN receiver characterized by:
前記ＬＩＮ入力電圧が低下すると動作状態とされて定電圧と基準電圧の２種類の電圧を出力する定電圧回路と、
前記定電圧回路に電源電圧を供給する電源とグランドとの間に直列接続されて設けられた第３及び第４の抵抗器並びに第１のスイッチと、
前記ＬＩＮ入力電圧が印加されるノードとグランドとの間に直列接続されて設けられた第６及び第７の抵抗器並びに第２のスイッチと、
前記第３及び第４の抵抗器による分圧電圧と前記第６及び第７の抵抗器による分圧電圧とを比較するコンパレータと、
前記第３及び第４の抵抗器の相互の接続点と前記コンパレータの反転入力端子との間に設けられた第３のスイッチと、
前記第６及び第７の抵抗器の相互の接続点と前記コンパレータの非反転入力端子との間に設けられた第４のスイッチと、
前記第６及び第７の抵抗器の相互の接続点とグランドとの間に直列接続されて設けられた第８の抵抗器及び第５のスイッチと、
前記コンパレータの出力を反転するインバータとを具備し、
前記第１及び第２のスイッチ及び前記ヒステリシスコンパレータは、前記定電圧回路の定電圧出力により動作状態とされ、
前記第３及び第４のスイッチは、前記基準電圧出力により動作状態とされ、
前記第５のスイッチは、前記インバータの出力により動作状態とされ、
前記コンパレータは、前記第５のスイッチの開閉成によりヒステリシスコンパレータとして動作可能とされ、前記ＬＩＮ入力電圧の分圧電圧が印加された非反転入力端子の電圧が反転入力端子の電圧を下回った際に、ＲＸＤ出力の復帰を示す論理値Ｌｏｗに相当する電圧を出力することを特徴とするＬＩＮ受信機。 The circuit operation can be switched between the sleep state and the return state according to the level of the LIN input voltage, while the voltage corresponding to the return of the RXD output is determined based on the comparison result of the LIN input voltage and the divided voltage of the power supply voltage. A LIN receiver capable of outputting,
A constant voltage circuit that is activated when the LIN input voltage drops and outputs two types of voltages, a constant voltage and a reference voltage;
Third and fourth resistors and a first switch connected in series between a power supply for supplying a power supply voltage to the constant voltage circuit and a ground;
Sixth and seventh resistors and a second switch, which are connected in series between the node to which the LIN input voltage is applied and the ground;
A comparator for comparing the divided voltage by the third and fourth resistors with the divided voltage by the sixth and seventh resistors;
A third switch provided between the mutual connection point of the third and fourth resistors and the inverting input terminal of the comparator;
A fourth switch provided between the mutual connection point of the sixth and seventh resistors and the non-inverting input terminal of the comparator;
An eighth resistor and a fifth switch which are connected in series between the mutual connection point of the sixth and seventh resistors and the ground;
An inverter for inverting the output of the comparator,
The first and second switches and the hysteresis comparator are operated by a constant voltage output of the constant voltage circuit,
The third and fourth switches are activated by the reference voltage output,
The fifth switch is activated by the output of the inverter,
The comparator can be operated as a hysteresis comparator by opening and closing the fifth switch, and when the voltage of the non-inverting input terminal to which the divided voltage of the LIN input voltage is applied falls below the voltage of the inverting input terminal. , LIN receiver which outputs a voltage corresponding to a logical value Low indicating the return of RXD output.
前記第１のＭＯＳトランジスタのゲートは前記第５の抵抗器を介して前記ＬＩＮ入力電圧が印加可能とされると共に、前記第２のツエナーダイオードのアノードが接続され、ソースには、前記第１の抵抗器の一端が接続され、当該第１の抵抗器の他端は、前記第２のツエナーダイオードのカソードと共に前記電源に接続され、ドレインは、前記第１のツエナーダイオードのカソード及び前記第２のＭＯＳトランジスタのゲートに接続される一方、前記第１のツエナーダイオードのアノードはグランドに接続され、前記第１のツエナーダイオードのカソードの電圧が前記基準電圧とされ、
前記第２のＭＯＳトランジスタは、ドレインが前記電源に接続される一方、ソース電圧が前記ヒステリシスコンパレータ又はコンパレータの電源電圧とされると共に前記第１及び第２のスイッチの開閉成を制御する制御信号とされてなることを特徴とする請求項３、又は、請求項４記載のＬＩＮ受信機。 The constant voltage circuit includes a P-type first MOS transistor, an N-type second MOS transistor, first and second Zener diodes, and first and fifth resistors,
The LIN input voltage can be applied to the gate of the first MOS transistor through the fifth resistor, the anode of the second Zener diode is connected, and the source of the first MOS transistor is connected to the first MOSFET. One end of the resistor is connected, the other end of the first resistor is connected to the power source together with the cathode of the second Zener diode, and the drain is connected to the cathode of the first Zener diode and the second While being connected to the gate of the MOS transistor, the anode of the first Zener diode is connected to the ground, and the voltage of the cathode of the first Zener diode is the reference voltage,
The second MOS transistor has a drain connected to the power supply, a source voltage set to the hysteresis comparator or a power supply voltage of the comparator, and a control signal for controlling opening/closing of the first and second switches. The LIN receiver according to claim 3 or 4, characterized in that the LIN receiver is provided.
前記第３のＭＯＳトランジスタのドレインは、前記第３及び第４の抵抗器の相互の接続点に、ソースは、前記コンパレータの反転入力端子に、それぞれ接続される一方、ゲートには、前記第４のＭＯＳトランジスタのゲートと共に基準電圧が印加され、
前記第４のＭＯＳトランジスタのドレインは、前記第６及び第７の抵抗器の相互の接続点に、ソースは、前記コンパレータの非反転入力端子に、それぞれ接続されてなることを特徴とする請求項３乃至請求項５いずれか記載のＬＩＮ受信機。
The third switch uses an N-type third MOS transistor, and the fourth switch uses an N-type fourth MOS transistor,
The drain of the third MOS transistor is connected to the mutual connection point of the third and fourth resistors, the source is connected to the inverting input terminal of the comparator, and the gate is connected to the fourth input terminal. A reference voltage is applied together with the gate of the MOS transistor of
The drain of the fourth MOS transistor is connected to a mutual connection point of the sixth and seventh resistors, and the source thereof is connected to a non-inverting input terminal of the comparator, respectively. The LIN receiver according to any one of claims 3 to 5.
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