JP2020114094A - Electric power conversion system - Google Patents

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和俊 粟根
Kazutoshi Awane
和俊 粟根
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Abstract

To suppress a surge voltage generated in stopping a switching operation of a switching element.SOLUTION: The electric power conversion system includes: a converter section 50 formed by connecting at least two series circuits each being comprised of a switching element in parallel; a control signal generation section 103 for generating a control signal of controlling each of the switching elements of each of the series circuits; an output voltage detection circuit 21 for detecting an output voltage V2 of the converter section 50; a shutdown signal generation section 101 for outputting a shutdown signal of shutting down a control signal from a control section 9 on the basis of a detection result of the output voltage V2; and a shutdown section 102 which is provided between the control signal generation section 103 and the converter section 50 and shuts down a control signal upon reception of a shutdown signal. The shutdown signal generation section 101 delays, for each of the series circuits, an output of a shutdown signal by the delay time preset for each of the series circuits.SELECTED DRAWING: Figure 1

Description

この発明は、スイッチング素子からなる直列回路を2つ以上並列に接続して構成されたスイッチ回路を備えた電力変換装置に係わる。 The present invention relates to a power conversion device including a switch circuit configured by connecting two or more series circuits including switching elements in parallel.

昨今、ハイブリッド自動車(以下、HEV(Hybrid Electric Vehicle)とする)、プラグインハイブリッド自動車(以下、PHEV(Plug−in Hybrid Electric Vehicle)とする)、電気自動車(以下、EV(Electric Vehicle)とする)、および、燃料電池車(以下、FCV(Fuel Cell Vehicle)とする)といった電動パワートレインを搭載した自動車(以下、電動化車両)が普及している。これらの電動化車両には、従来のガソリンエンジン車の構成に加えて、車両を推進するためのモータと当該モータを駆動するための電力変換装置、および、高圧バッテリ又は補機バッテリを充填するための電力変換装置が搭載されている。 Recently, hybrid vehicles (hereinafter referred to as HEVs (Hybrid Electric Vehicles)), plug-in hybrid vehicles (hereinafter referred to as PHEVs (Plug-in Hybrid Electric Vehicles)), and electric vehicles (hereinafter referred to as EVs (Electric Vehicles)). , And fuel cell vehicles (hereinafter, referred to as FCV (Fuel Cell Vehicle)) equipped with an electric power train (hereinafter, electrified vehicles) have been widely used. In addition to the configuration of a conventional gasoline engine vehicle, these electrified vehicles have a motor for propelling the vehicle, a power converter for driving the motor, and a high-voltage battery or an auxiliary battery for charging. Power converter is installed.

電力変換装置に設けられたスイッチング素子のターンオフ時には、サージ電圧が発生することが知られている。このサージ電圧の大きさは、直流電源線である母線のインダクタンス成分と、ターンオフ時にその母線に流れていた電流の値とに依存する。各スイッチング素子の耐圧、および、電圧が印加されるバスバー等の金属部材間の絶縁距離は、サージ電圧を考慮して決定される。 It is known that a surge voltage is generated when a switching element provided in a power conversion device is turned off. The magnitude of this surge voltage depends on the inductance component of the bus, which is a DC power supply line, and the value of the current flowing through the bus at turn-off. The breakdown voltage of each switching element and the insulation distance between metal members such as a bus bar to which a voltage is applied are determined in consideration of the surge voltage.

ところが、スイッチングのタイミングによっては、通常時よりも、大きなサージ電圧が発生することがある。例えば、複数のスイッチング素子が同時にターンオフするときには、それらのターンオフに起因するサージ電圧が加算されて、大きなサージ電圧が発生する。なお、以下では、複数のスイッチング素子が同時にターンオフすることを、「同時遮断」と呼ぶこととする。このような大きなサージ電圧から、スイッチング素子などの回路素子を保護するためには、各スイッチング素子の耐圧を高める必要がある。しかしながら、耐圧の高いスイッチング素子は、一般的に高価であるため、装置の製造コストが高くなる。また、金属部材間の絶縁距離を確保するためには、装置が大型化する。 However, depending on the timing of switching, a surge voltage larger than usual may occur. For example, when a plurality of switching elements are turned off at the same time, surge voltages caused by those turn-offs are added to generate a large surge voltage. Note that, hereinafter, simultaneous turning off of a plurality of switching elements will be referred to as “simultaneous interruption”. In order to protect circuit elements such as switching elements from such a large surge voltage, it is necessary to increase the breakdown voltage of each switching element. However, since the switching element having a high breakdown voltage is generally expensive, the manufacturing cost of the device increases. Further, in order to secure the insulation distance between the metal members, the device becomes large.

この問題を解決するための構成として、過電流を検出した場合に、上アームの遮断のタイミングと下アームの遮断のタイミングとを、予め設定された時間分だけ、ずらす機能を持った電源装置が提案されている(例えば、特許文献1参照)。 As a configuration for solving this problem, when an overcurrent is detected, a power supply device having a function of shifting the timing of shutting off the upper arm and the timing of shutting down the lower arm by a preset time is provided. It has been proposed (for example, see Patent Document 1).

特開2008−118834号公報JP, 2008-118834, A

しかしながら、特許文献1に記載の電源装置においては、上アームと下アームの同時遮断は回避できるものの、複数の上アーム同士の同時遮断及び複数の下アーム同士の同時遮断については回避することができない。そのため、高耐圧のスイッチング素子を使用する必要がある。また、金属部材間の絶縁距離も大きくする必要がある。その結果、装置が高価で大型になる。従って、これらの問題を回避するためには、大きなサージ電圧の発生を抑制することが必要であるという課題がある。 However, in the power supply device described in Patent Document 1, simultaneous breaking of the upper arm and lower arm can be avoided, but simultaneous breaking of a plurality of upper arms and simultaneous breaking of a plurality of lower arms cannot be avoided. .. Therefore, it is necessary to use a high breakdown voltage switching element. In addition, it is necessary to increase the insulation distance between the metal members. As a result, the device is expensive and bulky. Therefore, in order to avoid these problems, it is necessary to suppress the generation of a large surge voltage.

この発明は、かかる課題を解決するためになされたものであり、スイッチング素子がターンオフする際に発生するサージ電圧を低減させることが可能な電力変換装置を得ることを目的とする。 The present invention has been made to solve such a problem, and an object of the present invention is to obtain a power conversion device capable of reducing a surge voltage generated when a switching element is turned off.

この発明に係る電力変換装置は、直列に接続された上アームスイッチング素子と下アームスイッチング素子とからなる直列回路を2つ以上並列に接続して構成されたスイッチ回路と、予め設定された変調方式に従って、各前記直列回路の前記上アームスイッチング素子および前記下アームスイッチング素子のスイッチング動作をそれぞれ制御する制御信号を生成する制御信号生成部と、前記スイッチ回路の状態を検出する検出部と、前記検出部の検出結果に基づいて前記制御信号を遮断するための遮断信号を出力する遮断信号生成部と、前記制御信号生成部と前記スイッチ回路との間に設けられ、前記遮断信号生成部から前記遮断信号を受信したときに、前記制御信号を遮断して前記スイッチング動作を停止させる遮断部とを備え、前記遮断信号生成部は、前記遮断信号の出力を遅延させる遅延生成部を有し、前記遅延生成部は、前記直列回路のそれぞれに対して予め設定された遅延時間だけ、前記直列回路毎に、前記遮断信号の出力をそれぞれ遅延させる。 A power conversion device according to the present invention includes a switch circuit configured by connecting two or more series circuits in parallel, each including an upper arm switching element and a lower arm switching element connected in series, and a preset modulation method. In accordance with the above, a control signal generation unit that generates a control signal that controls the switching operation of each of the upper arm switching element and the lower arm switching element of each series circuit, a detection unit that detects the state of the switch circuit, and the detection Is provided between the control signal generation unit and the switch circuit, and a cutoff signal generation unit that outputs a cutoff signal for cutting off the control signal based on a detection result of the cutoff unit. A cutoff unit that cuts off the control signal to stop the switching operation when a signal is received, the cutoff signal generation unit includes a delay generation unit that delays output of the cutoff signal, and the delay The generation unit delays the output of the cutoff signal for each of the series circuits by a delay time set in advance for each of the series circuits.

この発明に係る電力変換装置によれば、スイッチング素子がターンオフする際に発生するサージ電圧を低減させることができる。 According to the power converter of the present invention, the surge voltage generated when the switching element is turned off can be reduced.

この発明の実施の形態1に係る電力変換装置の構成を示す構成図である。It is a block diagram which shows the structure of the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における半導体スイッチング素子の切替モード(モード1)を説明するための図である。It is a figure for demonstrating the switching mode (mode 1) of the semiconductor switching element in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における半導体スイッチング素子の切替モード(モード2)を説明するための図である。It is a figure for demonstrating the switching mode (mode 2) of the semiconductor switching element in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における半導体スイッチング素子の切替モード(モード3)を説明するための図である。It is a figure for demonstrating the switching mode (mode 3) of the semiconductor switching element in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における半導体スイッチング素子の切替モード(モード4)を説明するための図である。It is a figure for demonstrating the switching mode (mode 4) of the semiconductor switching element in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における制御部の構成を示す構成図である。It is a block diagram which shows the structure of the control part in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における遅延生成部と遮断部都の構成を示す構成図である。It is a block diagram which shows the structure of the delay production|generation part and the interruption|blocking part in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における判定部を構成する過電圧検出回路の構成を示す構成図である。It is a block diagram which shows the structure of the overvoltage detection circuit which comprises the determination part in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における遅延生成部を構成するRCフィルタの構成を示す構成図である。It is a block diagram which shows the structure of the RC filter which comprises the delay production|generation part in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における半導体スイッチング素子の切替モード(モード4)のゲートパルスパターンを説明するための説明図である。FIG. 6 is an explanatory diagram for explaining a gate pulse pattern in a switching mode (mode 4) of the semiconductor switching element in the power conversion device according to the first embodiment of the present invention. この発明の実施の形態1に係る電力変換装置における過電圧検出時の遮断パターンを説明するための説明図である。It is explanatory drawing for demonstrating the interruption|blocking pattern at the time of overvoltage detection in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における遮断時のサージを発生させる一巡ループを説明するための説明図である。It is explanatory drawing for demonstrating the open loop which produces|generates the surge at the time of interruption in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置における過電圧検出時の遮断パターンを説明するための説明図である。It is explanatory drawing for demonstrating the interruption|blocking pattern at the time of overvoltage detection in the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態2に係る電力変換装置の構成を示す構成図である。It is a block diagram which shows the structure of the power converter device which concerns on Embodiment 2 of this invention. この発明の実施の形態2に係る電力変換装置における遅延生成部と遮断手段の構成図である。It is a block diagram of the delay production|generation part and the interruption|blocking means in the power converter device which concerns on Embodiment 2 of this invention. この発明の実施の形態2に係る電力変換装置における過電圧検出直前の電流経路を説明するための説明図である。It is explanatory drawing for demonstrating the current path just before overvoltage detection in the power converter device which concerns on Embodiment 2 of this invention. この発明の実施の形態2に係る電力変換装置における過電圧検出時の遮断パターンを説明するための説明図である。It is explanatory drawing for demonstrating the interruption|blocking pattern at the time of overvoltage detection in the power converter device which concerns on Embodiment 2 of this invention. この発明の実施の形態2に係る電力変換装置における半導体スイッチング素子と平滑用コンデンサとの接続を示すための図であり、半導体スイッチング素子4、5に流れる電流の経路を説明する図である。It is a figure for showing connection of a semiconductor switching element and a smoothing capacitor in a power converter concerning a 2nd embodiment of this invention, and is a figure explaining a course of a current which flows into semiconductor switching elements 4 and 5. この発明の実施の形態2に係る電力変換装置における半導体スイッチング素子と平滑用コンデンサとの接続を示すための図であり、半導体スイッチング素子6、7に流れる電流の経路を説明する図である。It is a figure for showing connection of a semiconductor switching element and a smoothing capacitor in a power converter concerning a 2nd embodiment of this invention, and is a figure explaining a course of a current which flows into semiconductor switching elements 6 and 7. この発明の実施の形態2に係る電力変換装置の遅延回路の変形例を示す構成図である。It is a block diagram which shows the modification of the delay circuit of the power converter device which concerns on Embodiment 2 of this invention. この発明の実施の形態1及び2に係る電力変換装置における遮断パターンの変形例を説明するための図である。It is a figure for demonstrating the modification of the interruption|blocking pattern in the power converter device which concerns on Embodiment 1 and 2 of this invention. この発明の実施の形態1及び2に係る電力変換装置における遮断パターンの変形例を説明するための図である。It is a figure for demonstrating the modification of the interruption|blocking pattern in the power converter device which concerns on Embodiment 1 and 2 of this invention. この発明の実施の形態2に係る電力変換装置の変形例を示す構成図である。It is a block diagram which shows the modification of the power converter device which concerns on Embodiment 2 of this invention. この発明の実施の形態1に係る電力変換装置の変形例としてのフルブリッジコンバータ回路の構成図である。It is a block diagram of the full bridge converter circuit as a modification of the power converter device which concerns on Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置の変形例としてのフルブリッジコンバータ回路のゲート制御方法を示すための図である。It is a figure for showing the gate control method of the full bridge converter circuit as a modification of the power converter concerning Embodiment 1 of this invention. この発明の実施の形態1に係る電力変換装置の変形例としてのフルブリッジコンバータ回路の電流経路を説明するための説明図である。FIG. 7 is an explanatory diagram for explaining a current path of a full-bridge converter circuit as a modified example of the power conversion device according to the first embodiment of the present invention. この発明の実施の形態1に係る電力変換装置の変形例としてのフルブリッジコンバータ回路の電流経路を説明するための説明図である。FIG. 7 is an explanatory diagram for explaining a current path of a full-bridge converter circuit as a modified example of the power conversion device according to the first embodiment of the present invention.

以下、この発明に係る電力変換装置の実施の形態につき図面を用いて説明する。各図において、同一または相当する部分については、同一符号を付して示し、重複する説明を省略する。 Embodiments of a power conversion device according to the present invention will be described below with reference to the drawings. In each drawing, the same or corresponding parts are designated by the same reference numerals, and the duplicated description will be omitted.

実施の形態1.
図1は、この発明の実施の形態1に係る電力変換装置を示す構成図である。本実施の形態1においては、電力変換装置が、昇圧コンバータから構成されている場合を例に挙げて説明する。昇圧コンバータは、1つの直流入力電圧を複数相のスイッチを用いてスイッチングし、1つの負荷に対して、1つの直流出力電圧を供給するマルチフェーズDC/DCコンバータから構成されている。図1においては、相数が2個の場合を例に挙げて図示しているが、相数は2以上であれば特に限定されない。
Embodiment 1.
1 is a configuration diagram showing a power conversion device according to a first embodiment of the present invention. In the first embodiment, a case where the power conversion device is configured by a boost converter will be described as an example. The boost converter is composed of a multi-phase DC/DC converter that switches one DC input voltage using a plurality of phase switches and supplies one DC output voltage to one load. In FIG. 1, the case where the number of phases is 2 is illustrated as an example, but the number of phases is not particularly limited as long as it is 2 or more.

昇圧コンバータの入力端子には、蓄電部1が接続されている。蓄電部1は直流電圧を出力する。蓄電部1は、例えば、バッテリから構成される。ここで、本実施の形態1に係る電力変換装置が、電気自動車またはハイブリッド自動車に適用されている場合、蓄電部1は、代表的には、ニッケル水素またはリチウムイオン等の二次電池から構成される。 Power storage unit 1 is connected to the input terminal of the boost converter. Power storage unit 1 outputs a DC voltage. Power storage unit 1 is composed of, for example, a battery. Here, when the power conversion device according to the first embodiment is applied to an electric vehicle or a hybrid vehicle, power storage unit 1 is typically composed of a secondary battery such as nickel hydrogen or lithium ion. It

[昇圧コンバータの回路構成の説明]
電力変換装置を構成する昇圧コンバータは、図1に示すように、入力電圧検出回路20、入力用コンデンサ2、磁気結合リアクトル3、コンバータ部50、平滑用コンデンサ8、および、出力電圧検出回路21を備えている。以下、これらの構成要素について説明する。
[Explanation of circuit configuration of boost converter]
As shown in FIG. 1, the boost converter that constitutes the power conversion device includes an input voltage detection circuit 20, an input capacitor 2, a magnetic coupling reactor 3, a converter unit 50, a smoothing capacitor 8, and an output voltage detection circuit 21. I have it. Hereinafter, these components will be described.

入力用コンデンサ2は、蓄電部1に対して並列に接続されている。入力用コンデンサ2は、蓄電部1から入力される直流電流からリプル電流を除去するためのリプル電流抑制用コンデンサとして機能する。 The input capacitor 2 is connected in parallel to the power storage unit 1. The input capacitor 2 functions as a ripple current suppressing capacitor for removing the ripple current from the DC current input from the power storage unit 1.

入力電圧検出回路20は、蓄電部1からの入力電圧V1の値を検出して、入力電圧V1の電圧検出値を出力する。 Input voltage detection circuit 20 detects the value of input voltage V1 from power storage unit 1 and outputs the detected voltage value of input voltage V1.

入力用コンデンサ2の後段側には、磁気結合リアクトル3が接続されている。磁気結合リアクトル3は、リアクトルL1で示される第1の巻線と、リアクトルL2で示される第2の巻線とを備えている。リアクトルL1およびリアクトルL2が互いに磁気的に結合するように、第1の巻線および第2の巻線は配置されている。具体的には、第1の巻線および第2の巻線は、共通の集磁用コアに対して、巻数比が1:1で互いに逆方向に磁気結合するように、巻き回されている。 A magnetic coupling reactor 3 is connected to the rear side of the input capacitor 2. The magnetic coupling reactor 3 includes a first winding indicated by the reactor L1 and a second winding indicated by the reactor L2. The first winding and the second winding are arranged so that reactor L1 and reactor L2 are magnetically coupled to each other. Specifically, the first winding and the second winding are wound so as to be magnetically coupled to a common magnetism collecting core in a mutually opposite direction with a winding ratio of 1:1. ..

磁気結合リアクトル3の後段には、スイッチ回路としてのコンバータ部50が接続されている。コンバータ部50は、半導体スイッチング素子4、半導体スイッチング素子5、半導体スイッチング素子6、および、半導体スイッチング素子7を備えている。半導体スイッチング素子5および半導体スイッチング素子7は、上アームの半導体スイッチング素子である。また、半導体スイッチング素子4および半導体スイッチング素子6は、下アームの半導体スイッチング素子である。上アームの半導体スイッチング素子5と下アームの半導体スイッチング素子4とは、第1のスイッチング素子対を構成している。第1のスイッチング素子対において、上アームの半導体スイッチング素子5と下アームの半導体スイッチング素子4とは直列に接続され、第1の直列回路を構成している。また、上アームの半導体スイッチング素子7と下アームの半導体スイッチング素子6とは、第2のスイッチング素子対を構成している。第2のスイッチング素子対において、上アームの半導体スイッチング素子7と下アームの半導体スイッチング素子6とは直列に接続され、第2の直列回路を構成している。 A converter unit 50 as a switch circuit is connected to the subsequent stage of the magnetic coupling reactor 3. The converter unit 50 includes a semiconductor switching element 4, a semiconductor switching element 5, a semiconductor switching element 6, and a semiconductor switching element 7. The semiconductor switching element 5 and the semiconductor switching element 7 are upper arm semiconductor switching elements. The semiconductor switching element 4 and the semiconductor switching element 6 are semiconductor switching elements of the lower arm. The upper arm semiconductor switching element 5 and the lower arm semiconductor switching element 4 form a first switching element pair. In the first switching element pair, the upper arm semiconductor switching element 5 and the lower arm semiconductor switching element 4 are connected in series to form a first series circuit. The upper arm semiconductor switching element 7 and the lower arm semiconductor switching element 6 form a second switching element pair. In the second switching element pair, the upper arm semiconductor switching element 7 and the lower arm semiconductor switching element 6 are connected in series to form a second series circuit.

コンバータ部50の後段には、平滑用コンデンサ8が接続される。平滑用コンデンサ8は、コンバータ部50から出力される直流電圧を平滑することで、出力電圧V2を生成する。ここで、出力電圧V2は直流電圧である。 The smoothing capacitor 8 is connected to the subsequent stage of the converter unit 50. The smoothing capacitor 8 generates the output voltage V2 by smoothing the DC voltage output from the converter unit 50. Here, the output voltage V2 is a DC voltage.

出力電圧検出回路21は、平滑用コンデンサ8からの出力電圧V2の値を検出して、出力電圧V2の電圧検出値を出力する。出力電圧検出回路21は、スイッチ回路としてのコンバータ部50の両端の電圧値を検出する電圧検出部として機能する。 The output voltage detection circuit 21 detects the value of the output voltage V2 from the smoothing capacitor 8 and outputs the voltage detection value of the output voltage V2. The output voltage detection circuit 21 functions as a voltage detection unit that detects the voltage value across the converter unit 50 as a switch circuit.

ここで、半導体スイッチング素子4、半導体スイッチング素子5、半導体スイッチング素子6、および、半導体スイッチング素子7は、例えば、ワイドバンドギャップ半導体から構成される。ワイドバンドギャップ半導体からなる電力用半導体スイッチング素子は、高耐圧で、放熱性も良く、高速スイッチングが可能である。具体的には、半導体スイッチング素子4〜7として、例えば、SiC(シリコンカーバイド、炭化珪素)からなるMOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)を使用する。SiCからなるMOSFETを、以下では、SiC−MOSFETと呼ぶこととする。 Here, the semiconductor switching element 4, the semiconductor switching element 5, the semiconductor switching element 6, and the semiconductor switching element 7 are composed of, for example, a wide band gap semiconductor. A power semiconductor switching element made of a wide band gap semiconductor has a high breakdown voltage, good heat dissipation, and high-speed switching. Specifically, as the semiconductor switching elements 4 to 7, for example, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) made of SiC (silicon carbide, silicon carbide) is used. Hereinafter, the MOSFET made of SiC will be referred to as a SiC-MOSFET.

従来のSi(シリコン)半導体からなるスイッチング素子は、ユニポーラ動作が困難な高電圧領域では使用できないが、ワイドバンドギャップ半導体から成る電力用半導体スイッチング素子は、そのような高電圧領域でも使用可能である。また、ワイドバンドギャップ半導体は、Si半導体に比べて、高速スイッチングが可能である。さらに、ワイドバンドギャップ半導体は、Si−IGBT(Si−Insulated Gate Bipolar Transistor、シリコン絶縁ゲート型バイポーラトランジスタ)のようなターンオフ時のテール電流がない。そのため、ワイドバンドギャップ半導体は、スイッチング時に発生するスイッチング損失を大幅に低減でき、電力損失の大きな低減が可能になる。 Conventional switching devices made of Si (silicon) semiconductors cannot be used in the high voltage region where unipolar operation is difficult, but power semiconductor switching devices made of wide bandgap semiconductors can also be used in such high voltage regions. .. Further, the wide band gap semiconductor is capable of high speed switching as compared with the Si semiconductor. Further, the wide bandgap semiconductor does not have a tail current at turn-off unlike a Si-IGBT (Si-Insulated Gate Bipolar Transistor). Therefore, the wide band gap semiconductor can significantly reduce the switching loss generated at the time of switching, and the power loss can be greatly reduced.

また、ワイドバンドギャップ半導体は、電力損失が小さく、耐熱性も高い。そのため、冷却部を備えてパワーモジュールを構成した場合、ヒートシンクの放熱フィンの小型化および水冷部の空冷化が可能である。それにより、半導体モジュールのさらなる小型化が可能になる。また、ワイドバンドギャップ半導体から成る電力用半導体スイッチング素子は、高周波スイッチング動作に適している。 Further, the wide band gap semiconductor has low power loss and high heat resistance. Therefore, when the power module is configured with the cooling unit, it is possible to downsize the heat radiation fins of the heat sink and to cool the water cooling unit with air. This allows the semiconductor module to be further downsized. Further, the power semiconductor switching element made of a wide band gap semiconductor is suitable for high frequency switching operation.

図1の説明に戻る。半導体スイッチング素子5のドレイン端子と半導体スイッチング素子7のドレイン端子とは、それぞれ、平滑用コンデンサ8の正極側に接続されている。また、半導体スイッチング素子4のソース端子と半導体スイッチング素子6のソース端子とは、それぞれ、平滑用コンデンサ8の負極側に接続されている。また、半導体スイッチング素子5のソース端子と半導体スイッチング素子4のドレイン端子とが、接続点501で、互いに接続されている。また、半導体スイッチング素子7のソース端子と半導体スイッチング素子6のドレイン端子とが、接続点502で、互いに接続されている。 Returning to the description of FIG. The drain terminal of the semiconductor switching element 5 and the drain terminal of the semiconductor switching element 7 are connected to the positive electrode side of the smoothing capacitor 8, respectively. The source terminal of the semiconductor switching element 4 and the source terminal of the semiconductor switching element 6 are connected to the negative electrode side of the smoothing capacitor 8, respectively. Further, the source terminal of the semiconductor switching element 5 and the drain terminal of the semiconductor switching element 4 are connected to each other at a connection point 501. Further, the source terminal of the semiconductor switching element 7 and the drain terminal of the semiconductor switching element 6 are connected to each other at a connection point 502.

磁気結合リアクトル3の第1の巻線は、接続点501と入力用コンデンサ2の正極側との間に接続されている。磁気結合リアクトル3の第2の巻線は、接続点502と入力用コンデンサ2の正極側との間に接続されている。 The first winding of the magnetic coupling reactor 3 is connected between the connection point 501 and the positive electrode side of the input capacitor 2. The second winding of the magnetic coupling reactor 3 is connected between the connection point 502 and the positive electrode side of the input capacitor 2.

次に、制御部9について説明する。制御部9は、昇圧コンバータの動作を制御する。具体的には、制御部9は、制御線41aによりゲート信号を送信することで、半導体スイッチング素子4,5を予め設定されたデッドタイムtdを挟んでオン・オフ制御するとともに、半導体スイッチング素子6,7を予め設定されたデッドタイムtdを挟んでオン・オフ制御する。半導体スイッチング素子4のMOSFETは、制御部9から出力されるゲート信号Gate1aによりスイッチング動作を行う。半導体スイッチング素子5のMOSFETは、制御部9から出力されるゲート信号Gate1bによりスイッチング動作を行う。半導体スイッチング素子6のMOSFETは、制御部9から出力されるゲート信号Gate2aによりスイッチング動作を行う。半導体スイッチング素子7のMOSFETは、制御部9から出力されるゲート信号Gate2bによりスイッチング動作を行う。 Next, the control unit 9 will be described. The control unit 9 controls the operation of the boost converter. Specifically, the control unit 9 transmits a gate signal via the control line 41a to control the on/off of the semiconductor switching elements 4 and 5 with a dead time td set in advance, and at the same time, the semiconductor switching element 6 is controlled. , 7 are on/off controlled with a dead time td set in advance. The MOSFET of the semiconductor switching element 4 performs a switching operation by the gate signal Gate1a output from the control unit 9. The MOSFET of the semiconductor switching element 5 performs a switching operation by the gate signal Gate1b output from the control unit 9. The MOSFET of the semiconductor switching element 6 performs a switching operation by the gate signal Gate2a output from the control unit 9. The MOSFET of the semiconductor switching element 7 performs a switching operation according to the gate signal Gate2b output from the control unit 9.

半導体スイッチング素子4、半導体スイッチング素子5、半導体スイッチング素子6、および、半導体スイッチング素子7は、それぞれ、ゲート信号Gate1a、ゲート信号Gate1b、ゲート信号Gate2a、および、ゲート信号Gate2bがハイ「H」信号のときにオンとなり、ゲート信号Gate1a、ゲート信号Gate1b、ゲートGate2a、および、ゲート信号Gate2bが、ロー「L」信号のときにオフとなる。 The semiconductor switching element 4, the semiconductor switching element 5, the semiconductor switching element 6, and the semiconductor switching element 7 are respectively when the gate signal Gate1a, the gate signal Gate1b, the gate signal Gate2a, and the gate signal Gate2b are high “H” signals. When the gate signal Gate1a, the gate signal Gate1b, the gate Gate2a, and the gate signal Gate2b are low "L" signals, they are turned off.

また、制御部9は、信号線40aにより入力電圧検出回路20からの入力電圧V1の電圧検出値を取得し、信号線40bにより出力電圧検出回路21からの出力電圧V2の電圧検出値を取得する。なお、入力電圧V1および出力電圧V2は、共に、直流電圧である。また、制御部9には、外部から、出力電圧指令値V2*が入力される。 Further, the control unit 9 acquires the voltage detection value of the input voltage V1 from the input voltage detection circuit 20 via the signal line 40a, and acquires the voltage detection value of the output voltage V2 from the output voltage detection circuit 21 via the signal line 40b. .. The input voltage V1 and the output voltage V2 are both DC voltages. Further, the output voltage command value V2* is input to the control unit 9 from the outside.

[制御部9による制御の概要の説明]
制御部9は、昇圧コンバータから出力される出力電圧V2を制御する機能を有する。制御部9は、出力電圧V2が、出力電圧指令値V2*と等しくなるように、昇圧コンバータのゲート信号Gate1a、ゲート信号Gate1b、ゲート信号Gate2a、および、ゲート信号Gate2bを制御する。
[Description of Outline of Control by Control Unit 9]
The control unit 9 has a function of controlling the output voltage V2 output from the boost converter. The control unit 9 controls the gate signal Gate1a, the gate signal Gate1b, the gate signal Gate2a, and the gate signal Gate2b of the boost converter so that the output voltage V2 becomes equal to the output voltage command value V2*.

昇圧コンバータには、入力用コンデンサ2、磁気結合リアクトル3、および、平滑用コンデンサ8の温度をそれぞれ検出する温度検出部61、温度検出部62、および、温度検出部63が設けられている。 The boost converter is provided with a temperature detector 61, a temperature detector 62, and a temperature detector 63 that detect the temperatures of the input capacitor 2, the magnetic coupling reactor 3, and the smoothing capacitor 8, respectively.

制御部9は、温度検出部61、温度検出部62、および、温度検出部63から、信号線43a、信号線43b、および、信号線43cを介して、入力用コンデンサ2、磁気結合リアクトル3、および、平滑用コンデンサ8の温度を示す温度検出値をそれぞれ個別に取得する。なお、入力用コンデンサ2、磁気結合リアクトル3、および、平滑用コンデンサ8は、リプル電流を抑制する「リプル電流抑制用コンデンサ」としても機能する。制御部9は、温度検出部61〜63からの温度検出値のうちの少なくともいずれか1つの温度が、予め設定された第1の温度閾値OT1を超えた場合に、昇圧コンバータの電流を制限するために出力電圧V2の値を下げる機能を有する。さらに、制御部9は、温度検出部61〜63からの温度検出値のうちの少なくともいずれか1つの温度が、予め設定された第2の温度閾値OT2を超えた場合に、昇圧コンバータのスイッチング動作を停止する機能を有する。なお、第2の温度閾値OT2は、第1の温度閾値OT1よりも高い温度に設定されている。なお、温度検出部61〜63は、必ずしも全部設ける必要はなく、このうちの少なくともいずれか1つを備えておけばよい。 The control unit 9 includes the input capacitor 2, the magnetic coupling reactor 3, and the temperature detection unit 61, the temperature detection unit 62, and the temperature detection unit 63 via the signal line 43a, the signal line 43b, and the signal line 43c. Also, the temperature detection value indicating the temperature of the smoothing capacitor 8 is individually acquired. The input capacitor 2, the magnetic coupling reactor 3, and the smoothing capacitor 8 also function as a “ripple current suppressing capacitor” that suppresses ripple current. The control unit 9 limits the current of the boost converter when the temperature of at least one of the temperature detection values from the temperature detection units 61 to 63 exceeds a preset first temperature threshold value OT1. Therefore, it has a function of lowering the value of the output voltage V2. Further, when the temperature of at least one of the temperature detection values from the temperature detection units 61 to 63 exceeds the preset second temperature threshold value OT2, the control unit 9 performs the switching operation of the boost converter. Has the function to stop. The second temperature threshold OT2 is set to a temperature higher than the first temperature threshold OT1. Note that the temperature detection units 61 to 63 do not necessarily have to be provided at all, and at least one of them may be provided.

[昇圧コンバータのスイッチング動作の説明]
以下、この発明の実施の形態1に係る電力変換装置としての昇圧コンバータの動作原理について説明する。実施の形態1に係る電力変換装置においては、昇圧コンバータの各半導体スイッチング素子4〜7の状態に応じて、図2〜図5に示す4つの動作モードが存在する。なお、図2〜図5は、動作モードを説明するための図であるので、図1に示している制御部9の図示を省略している。
[Explanation of switching operation of boost converter]
Hereinafter, the operating principle of the boost converter as the power conversion device according to the first embodiment of the present invention will be described. In the power conversion device according to the first embodiment, there are four operation modes shown in FIGS. 2 to 5 depending on the states of the semiconductor switching elements 4 to 7 of the boost converter. 2 to 5 are diagrams for explaining the operation modes, the illustration of the control unit 9 shown in FIG. 1 is omitted.

図2に示されているモード1(Mode1)は、半導体スイッチング素子4がオン、半導体スイッチング素子6がオフの状態である。このときの第1のスイッチング素子対および第2のスイッチング素子対における対応する半導体スイッチング素子については、半導体スイッチング素子5がオフ、半導体スイッチング素子7がオンである。 In mode 1 (Mode 1) shown in FIG. 2, the semiconductor switching element 4 is on and the semiconductor switching element 6 is off. Regarding the corresponding semiconductor switching elements in the first switching element pair and the second switching element pair at this time, the semiconductor switching element 5 is off and the semiconductor switching element 7 is on.

図3に示されているモード2(Mode2)は、モード1とは反対に、半導体スイッチング素子4がオフ、半導体スイッチング素子6がオン、また、半導体スイッチング素子5がオン、半導体スイッチング素子7がオフの状態である。 In the mode 2 (Mode 2) shown in FIG. 3, contrary to the mode 1, the semiconductor switching element 4 is off, the semiconductor switching element 6 is on, the semiconductor switching element 5 is on, and the semiconductor switching element 7 is off. It is the state of.

図4に示されているモード3(Mode3)は、下アームの半導体スイッチング素子4および半導体スイッチング素子6がともにオフ、上アームの半導体スイッチング素子5および半導体スイッチング素子7がともにオンの状態である。 In mode 3 (Mode 3) shown in FIG. 4, both the semiconductor switching elements 4 and 6 in the lower arm are off, and the semiconductor switching elements 5 and 7 in the upper arm are both on.

図5に示されているモード4(Mode4)は、モード3とは反対に、下アームの半導体スイッチング素子4および半導体スイッチング素子6がともにオン、上アームの半導体スイッチング素子5および半導体スイッチング素子7がともにオフの状態である。 In the mode 4 (Mode 4) shown in FIG. 5, contrary to the mode 3, both the lower arm semiconductor switching element 4 and the semiconductor switching element 6 are turned on, and the upper arm semiconductor switching element 5 and the semiconductor switching element 7 are turned on. Both are off.

図1に示す制御部9は、半導体スイッチング素子4と半導体スイッチング素子6の位相を半周期ずらして制御する。すなわち、制御部9は、半導体スイッチング素子4の位相に対して、半導体スイッチング素子6の位相を180°シフトさせて制御する。そのため、回路動作の出現パターンは、スイッチングのデューティ比Dの値が0.5のときを境に変化する。デューティ比Dが0.5より小さい場合、すなわち、D<0.5の場合は、各周期に対してモード1→モード3→モード2→モード3のパターンを繰り返す。一方、デューティ比Dが0.5より大きい場合、すなわち、D>0.5の場合は、モード1→モード4→モード2→モード4のパターンを繰り返す。デューティ比Dが0.5のとき、すなわち、D=0.5の場合は、モード1とモード2のパターンを交互に繰り返す。 The control unit 9 shown in FIG. 1 shifts the phases of the semiconductor switching element 4 and the semiconductor switching element 6 by a half cycle and controls them. That is, the controller 9 controls the phase of the semiconductor switching element 6 by shifting the phase of the semiconductor switching element 4 by 180° with respect to the phase of the semiconductor switching element 4. Therefore, the appearance pattern of the circuit operation changes when the value of the switching duty ratio D is 0.5. When the duty ratio D is smaller than 0.5, that is, when D<0.5, the pattern of mode 1→mode 3→mode 2→mode 3 is repeated for each cycle. On the other hand, when the duty ratio D is larger than 0.5, that is, when D>0.5, the pattern of mode 1→mode 4→mode 2→mode 4 is repeated. When the duty ratio D is 0.5, that is, when D=0.5, the patterns of mode 1 and mode 2 are alternately repeated.

[制御部9の回路構成の説明]
次に、図6および図7を用いて、制御部9の接続の詳細について説明する。図6に示すように、制御部9は、遮断信号生成部101、遮断部102、および、制御信号生成部103から構成される。遮断信号生成部101は、判定部101aと遅延生成部101bとを備える。判定部101aは、遅延生成部101bの前段に設けられている。判定部101aには、信号線40bを介して、出力電圧検出回路21からの出力電圧V2の電圧検出値が入力される。遅延生成部101bには、判定部101aからの判定信号401が入力される。遮断部102には、遅延生成部101bからの遮断信号402が入力されるとともに、制御信号生成部103からの制御信号403が入力される。
[Description of Circuit Configuration of Controller 9]
Next, details of the connection of the control unit 9 will be described with reference to FIGS. 6 and 7. As shown in FIG. 6, the control unit 9 includes a cutoff signal generation unit 101, a cutoff unit 102, and a control signal generation unit 103. The cutoff signal generation unit 101 includes a determination unit 101a and a delay generation unit 101b. The determination unit 101a is provided in the preceding stage of the delay generation unit 101b. The voltage detection value of the output voltage V2 from the output voltage detection circuit 21 is input to the determination unit 101a via the signal line 40b. The determination signal 401 from the determination unit 101a is input to the delay generation unit 101b. The cutoff unit 102 receives the cutoff signal 402 from the delay generation unit 101b and the control signal 403 from the control signal generation unit 103.

判定部101aは、例えば、出力電圧V2が過電圧か否かを判定するための過電圧検出回路から構成される。判定部101aは、出力電圧検出回路21が出力する電圧検出値を常にモニタしており、電圧検出値が、予め設定された電圧閾値を超えたときに、判定信号401を、ハイ「H」から、ロー「L」に切り替える。このように、判定部101aは、スイッチ回路の状態を検出する検出部としての出力電圧検出回路21の検出結果に基づいて、スイッチ回路の状態が予め設定された条件を満たすか否かの判定を行い、スイッチ回路の状態が当該条件を満たした場合に、判定信号401を出力する。ここでは、判定信号401の出力として、判定信号401をハイ「H」から、ロー「L」に切り替える。遅延生成部101bは、判定信号401が入力されたときに、スイッチ回路の直列回路毎に、予め設定された遅延時間だけ判定信号401を遅延させて、遮断信号402として出力する。図7は、遅延生成部101bと遮断部102との構成を示した図である。図7に示すように、遅延生成部101bにおいては、スイッチ回路の直列回路毎に、遅延時間が予め設定されている。遅延生成部101bは、設定された遅延時間だけ、遮断信号402を遅延させて出力する。なお、以下では、当該直列回路を、レグと呼ぶこととする。 The determination unit 101a includes, for example, an overvoltage detection circuit for determining whether the output voltage V2 is an overvoltage. The determination unit 101a constantly monitors the voltage detection value output by the output voltage detection circuit 21, and when the voltage detection value exceeds a preset voltage threshold value, outputs the determination signal 401 from high “H”. , Switch to low “L”. In this way, the determination unit 101a determines whether or not the state of the switch circuit satisfies the preset condition based on the detection result of the output voltage detection circuit 21 as the detection unit that detects the state of the switch circuit. If the condition of the switch circuit satisfies the condition, the determination signal 401 is output. Here, as the output of the determination signal 401, the determination signal 401 is switched from high “H” to low “L”. When the determination signal 401 is input, the delay generation unit 101b delays the determination signal 401 by a preset delay time for each series circuit of the switch circuits and outputs it as a cutoff signal 402. FIG. 7 is a diagram showing a configuration of the delay generation unit 101b and the blocking unit 102. As shown in FIG. 7, in the delay generator 101b, the delay time is preset for each series circuit of the switch circuits. The delay generation unit 101b delays the cutoff signal 402 by the set delay time and outputs it. In addition, below, the said series circuit shall be called a leg.

制御信号生成部103は、出力電圧V2が、出力電圧指令値V2*と等しくなるように、制御信号403を生成する。遮断部102は、通常動作時は、制御信号403をそのまま通過させ、ゲート信号Gate1a、Gate1b、Gate2aおよびGate2bとする。一方、判定部101aが過電圧と判定した場合には、すなわち、判定信号401がロー「L」の場合には、遮断部102は、制御信号403を遮断して、ゲート信号Gate1a、Gate1b、Gate2aおよびGate2bを出力しない。 The control signal generation unit 103 generates the control signal 403 so that the output voltage V2 becomes equal to the output voltage command value V2*. In the normal operation, the blocking unit 102 allows the control signal 403 to pass as it is, and outputs the gate signals Gate1a, Gate1b, Gate2a, and Gate2b. On the other hand, when the determination unit 101a determines that the voltage is the overvoltage, that is, when the determination signal 401 is low “L”, the blocking unit 102 blocks the control signal 403 and outputs the gate signals Gate1a, Gate1b, Gate2a, and Gate2. Does not output Gate2b.

なお、制御信号生成部103は、たとえばマイコンにより実現される。マイコンは、プロセッサとメモリとを備えている。制御信号生成部103の機能は、プロセッサが、メモリに記憶されたプログラムを読み出して実行することにより実現される。マイコンは、予め設定された変調方式に従って、半導体スイッチング素子4〜7を制御するための制御信号403を生成する。変調方式としては、例えば、基準波となる三角波とデューティとの比較によるPWM(PulseWidhtModulation)を用いる。ここで、デューティとは、全体の時間長に対する半導体スイッチング素子がオンの状態になる時間長の比率を示す時比率に相当する指令値のことである。後述する図21に示されるように、指令値が基準波以上の場合に、制御信号は「H」となり、指令値が基準波より小さい場合に、制御信号は「L」となる。 The control signal generation unit 103 is realized by, for example, a microcomputer. The microcomputer includes a processor and a memory. The function of the control signal generation unit 103 is realized by the processor reading and executing the program stored in the memory. The microcomputer generates a control signal 403 for controlling the semiconductor switching elements 4 to 7 according to a preset modulation method. As the modulation method, for example, PWM (Pulse Width Modulation) by comparing a triangular wave serving as a reference wave with a duty is used. Here, the duty is a command value corresponding to a duty ratio indicating a ratio of the time length in which the semiconductor switching element is in the ON state to the entire time length. As shown in FIG. 21, which will be described later, the control signal becomes “H” when the command value is equal to or higher than the reference wave, and the control signal becomes “L” when the command value is smaller than the reference wave.

判定部101aを構成している過電圧検出回路は、例えば、図8に示すように、コンパレータにより実現される。過電圧検出回路は、出力電圧検出回路21で検出された出力電圧V2と予め設定された電圧閾値とを比較して、出力電圧V2が電圧閾値以下であれば「H」を出力し、出力電圧V2が電圧閾値を超えていれば「L」を出力する。 The overvoltage detection circuit forming the determination unit 101a is realized by a comparator, for example, as shown in FIG. The overvoltage detection circuit compares the output voltage V2 detected by the output voltage detection circuit 21 with a preset voltage threshold value, outputs “H” if the output voltage V2 is equal to or lower than the voltage threshold value, and outputs the output voltage V2. If the voltage exceeds the voltage threshold, "L" is output.

遮断部102は、例えば遮断信号402と制御信号403とを入力とするANDゲート回路で構成される。 The cutoff unit 102 is composed of, for example, an AND gate circuit to which the cutoff signal 402 and the control signal 403 are input.

遅延生成部101bを構成している遅延回路は、例えば、図9に示すように、RCフィルタで構成され、判定信号401を予め設定された遅延時間だけ遅延させて、遮断信号402として出力する。遅延時間は、抵抗R1の抵抗値およびコンデンサC1の容量により定まる。 The delay circuit that constitutes the delay generation unit 101b is configured by an RC filter, for example, as shown in FIG. 9, delays the determination signal 401 by a preset delay time, and outputs it as a cutoff signal 402. The delay time is determined by the resistance value of the resistor R1 and the capacitance of the capacitor C1.

[遮断シーケンスの説明]
以下、図10〜図13を用いて、この発明の実施の形態1に係る電力変換装置に過電圧異常が発生した際の遮断シーケンスについて説明する。ここでも、電力変換装置として、昇圧コンバータを例に挙げて説明する。
[Explanation of blocking sequence]
Hereinafter, with reference to FIGS. 10 to 13, a description will be given of a shutoff sequence when an overvoltage abnormality occurs in the power conversion device according to Embodiment 1 of the present invention. Here again, a boost converter will be described as an example of the power converter.

図10に、昇圧コンバータにおける2周期分のゲート信号Gate1a、ゲート信号Gate1b、ゲート信号Gate2a、および、ゲート信号Gate2bを示す。図10において、横軸は時間を示す。図10は、デューティ比Dが0.5より大きい場合、すなわち、D>0.5の場合を示している。また、Tswはスイッチング周波数の周期、tdはデッドタイムである。Dはデューティ比であり、周期Tswの内で下アームの半導体スイッチング素子がオン状態である時間の割合である。図10では、半導体スイッチング素子4がオン状態である時間の割合を、デューティ比Dとして示している。 FIG. 10 shows the gate signal Gate1a, the gate signal Gate1b, the gate signal Gate2a, and the gate signal Gate2b for two cycles in the boost converter. In FIG. 10, the horizontal axis represents time. FIG. 10 shows the case where the duty ratio D is larger than 0.5, that is, the case where D>0.5. Further, Tsw is the cycle of the switching frequency and td is the dead time. D is the duty ratio, which is the ratio of the time during which the semiconductor switching device of the lower arm is in the ON state within the period Tsw. In FIG. 10, the ratio of the time when the semiconductor switching element 4 is in the ON state is shown as the duty ratio D.

ゲート信号が「H」のときに、半導体スイッチング素子はオン状態であると定義している。図10に示すように、モード1(Mode1)およびモード2(Mode2)のそれぞれにおいて、磁気結合リアクトル3から平滑用コンデンサ8に電流を流して、平滑用コンデンサ8を充電する。これにより、出力電圧V2が増加した後、モード4(Mode4)において、ゲート信号Gate1aとゲート信号Gate2aとが共に「H」になる。モード4(Mode4)時点において、判定部101aの過電圧検出回路によって、平滑用コンデンサ8の過電圧が検出されると、判定信号401が「L」になる。 The semiconductor switching element is defined to be in the ON state when the gate signal is “H”. As shown in FIG. 10, in each of mode 1 (Mode 1) and mode 2 (Mode 2), a current is passed from the magnetic coupling reactor 3 to the smoothing capacitor 8 to charge the smoothing capacitor 8. As a result, after the output voltage V2 has increased, both the gate signal Gate1a and the gate signal Gate2a become “H” in mode 4 (Mode 4). At the time of mode 4 (Mode 4), when the overvoltage detection circuit of the determination unit 101a detects the overvoltage of the smoothing capacitor 8, the determination signal 401 becomes “L”.

特許文献1のように、上アームと下アームとの間で遅延をつける場合では、判定信号401と制御信号403のANDによりゲート信号Gate1aとゲート信号Gate2aとは同時に「L」になる。これにより、同時遮断が発生し、大きなサージ電圧が発生する。よって、特許文献1の構成では大きなサージ電圧の発生を回避できない。 When delay is provided between the upper arm and the lower arm as in Patent Document 1, the gate signal Gate1a and the gate signal Gate2a become “L” at the same time by ANDing the determination signal 401 and the control signal 403. As a result, simultaneous interruption occurs and a large surge voltage occurs. Therefore, the configuration of Patent Document 1 cannot avoid the occurrence of a large surge voltage.

時刻t=0において、昇圧コンバータの磁気結合リアクトル3の電流が流れる方向は、図5の矢印が表す方向であるとする。すなわち、時刻t=0においては、入力用コンデンサ2側から半導体スイッチング素子4〜7側へ向かって電流が流れる。ここで、図11に示すように、時刻t=0において、出力電圧V2が電圧閾値を超えて、判定部101aが過電圧を検出したものとする。判定部101aは、過電圧を検出すると、判定信号401を「H」から「L」に切り替える。 At time t=0, the direction in which the current of the magnetic coupling reactor 3 of the boost converter flows is the direction indicated by the arrow in FIG. That is, at time t=0, current flows from the input capacitor 2 side toward the semiconductor switching elements 4 to 7. Here, as shown in FIG. 11, it is assumed that at time t=0, the output voltage V2 exceeds the voltage threshold and the determination unit 101a detects an overvoltage. When determining the overvoltage, the determination unit 101a switches the determination signal 401 from "H" to "L".

判定信号401が「L」になった時点から、遅延生成部101bの遅延回路の働きによって、予め設定された遅延時間だけ遅延して、遮断信号402が「L」になる。ここで、判定部101aの出力電圧をVDD、遅延生成部101bの遅延回路を構成するRCフィルタの抵抗値をR、容量をC、遮断部102のANDゲート回路の閾値をVthとすると、時刻tでのANDゲート回路の電圧Vと遅延時間は、下式で計算される。 From the time when the determination signal 401 becomes “L”, the cutoff signal 402 becomes “L” with a delay time set in advance by the function of the delay circuit of the delay generation unit 101b. Here, assuming that the output voltage of the determination unit 101a is VDD, the resistance value of the RC filter forming the delay circuit of the delay generation unit 101b is R, the capacitance is C, and the threshold value of the AND gate circuit of the cutoff unit 102 is Vth, time t The voltage V and the delay time of the AND gate circuit at are calculated by the following formula.

電圧V=VDD*(1−exp(−t/(RC))
遅延時間=RC*log(VDD/(VDD−Vth))
Voltage V=VDD*(1-exp(-t/(RC))
Delay time=RC*log(VDD/(VDD-Vth))

ここで、半導体スイッチング素子4および半導体スイッチング素子5の遅延回路の遅延時間をΔt45、半導体スイッチング素子6および半導体スイッチング素子7の遅延回路の遅延時間をΔt67とする。また、遅延時間Δt45と遅延時間Δt67との関係を、Δt67>Δt45+Δtaとする。ここで、Δtaは、予め設定された時間長とする。時刻t=Δt45において、半導体スイッチング素子4のゲート信号Gate1aが「H」から「L」になり、半導体スイッチング素子4および半導体スイッチング素子5がオフの状態になる。このとき、母線を介して流れていた電流が低下していくので、サージ電圧が発生する。 Here, the delay time of the delay circuit of the semiconductor switching element 4 and the semiconductor switching element 5 is Δt45, and the delay time of the delay circuit of the semiconductor switching element 6 and the semiconductor switching element 7 is Δt67. Further, the relationship between the delay time Δt45 and the delay time Δt67 is Δt67>Δt45+Δta. Here, Δta is a preset time length. At time t=Δt45, the gate signal Gate1a of the semiconductor switching element 4 changes from “H” to “L”, and the semiconductor switching element 4 and the semiconductor switching element 5 are turned off. At this time, the current flowing through the bus bar decreases, so that a surge voltage is generated.

判定信号401が「H」から「L」に切り替わった時から時間Δtaが経過して時刻t=Δt67になると、半導体スイッチング素子6のゲート信号Gate2aが「H」から「L」になり、半導体スイッチング素子6および半導体スイッチング素子7がオフの状態になる。この結果、再び、サージ電圧が発生する。 At time t=Δt67 after a lapse of time Δta from when the determination signal 401 switches from “H” to “L”, the gate signal Gate2a of the semiconductor switching element 6 changes from “H” to “L”, and semiconductor switching is performed. The element 6 and the semiconductor switching element 7 are turned off. As a result, the surge voltage is generated again.

サージ電圧は、電流が変化する経路のインダクタンスLs、容量Cs、および、抵抗Rsによって決まる。この場合、抵抗Rs及びインダクタンスLsは、半導体スイッチング素子4および半導体スイッチング素子5と平滑用コンデンサ8とで構成される一巡ループの構成部材の抵抗及び寄生インダクタンスである。なお、上記一巡ループを、以下では、ホットループと呼ぶ。時刻t=Δt45における電流方向とホットループを図12に示す。また、一巡ループの構成部材、すなわち、ホットループの構成部材とは、平滑用コンデンサ8、半導体スイッチング素子の主端子間容量、バスバー、および、パワーモジュールの配線インダクタンスを指す。また、半導体スイッチング素子の主端子間容量とは、半導体スイッチング素子がMOSFETであればドレイン−ソース間容量、半導体スイッチング素子がIGBTであればコレクタ−エミッタ間容量を指す。 The surge voltage is determined by the inductance Ls, the capacitance Cs, and the resistance Rs of the path where the current changes. In this case, the resistance Rs and the inductance Ls are the resistance and the parasitic inductance of the components of the open loop formed by the semiconductor switching element 4 and the semiconductor switching element 5 and the smoothing capacitor 8. The loop loop will be referred to as a hot loop below. The current direction and the hot loop at time t=Δt45 are shown in FIG. Further, the components of the open loop, that is, the components of the hot loop refer to the smoothing capacitor 8, the capacitance between main terminals of the semiconductor switching element, the bus bar, and the wiring inductance of the power module. Further, the main terminal capacitance of the semiconductor switching element refers to the drain-source capacitance when the semiconductor switching element is a MOSFET, and the collector-emitter capacitance when the semiconductor switching element is an IGBT.

また、容量Csは、半導体スイッチング素子4の出力容量Cossと平滑用コンデンサ8との直列回路の容量値である。一般に、平滑用コンデンサ8の容量は、半導体スイッチング素子4の出力容量Cossより十分大きい。そのため、(半導体スイッチング素子4と平滑用コンデンサ8との直列回路の容量)≒(半導体スイッチング素子4の出力容量Coss)となる。その理由を簡単に説明する。いま、平滑コンデンサ8の容量をCflat、半導体スイッチング素子4の出力容量をCoss、両者の直列回路の容量をCとすると、直列回路の容量Cは、1/C=1/Cflat+1/Cossで求められる。これより、C=Coss/(1+Coss/Cflat)となる。そのため、Cflat>>Cossであれば、C≒Cossとなる。 The capacitance Cs is the capacitance value of the series circuit of the output capacitance Coss of the semiconductor switching element 4 and the smoothing capacitor 8. Generally, the capacity of the smoothing capacitor 8 is sufficiently larger than the output capacity Coss of the semiconductor switching element 4. Therefore, (capacity of series circuit of semiconductor switching element 4 and smoothing capacitor 8)≈(output capacity Coss of semiconductor switching element 4). The reason will be briefly described. Now, assuming that the capacity of the smoothing capacitor 8 is Cflat, the output capacity of the semiconductor switching element 4 is Coss, and the capacity of the series circuit of both is C, the capacity C of the series circuit is obtained by 1/C=1/Cflat+1/Coss. .. From this, C=Coss/(1+Coss/Cflat). Therefore, if Cflat>>Coss, C≈Coss.

サージ電圧は、電流が変化する経路のインダクタンスLs、容量Cs、および、抵抗Rsよって決まる共振周波数の位相π/2にて最大となり、以降は、共振経路のインダクタンスLsと抵抗成分Rsで決まる時定数τで漸減する。各直列回路に設定する遅延時間の差分Δtaは、少なくとも、サージ電圧の周波数の位相π/2に相当する時間以上の時間長に設定することで、大きなサージ電圧の発生を防げる。図13に、Δta=π/2の場合の例を示す。 The surge voltage becomes maximum at the phase π/2 of the resonance frequency determined by the inductance Ls, the capacitance Cs, and the resistance Rs of the path where the current changes, and thereafter, the time constant determined by the inductance Ls and the resistance component Rs of the resonance path. It gradually decreases with τ. By setting the delay time difference Δta set for each series circuit to be at least a time length corresponding to the phase π/2 of the frequency of the surge voltage, generation of a large surge voltage can be prevented. FIG. 13 shows an example when Δta=π/2.

このように、本実施の形態1の電力変換装置においては、判定部101aが過電圧の発生を検知すると、遮断部102が、半導体スイッチング素子4〜7を制御するための制御信号403を遮断する。このとき、各遮断信号402に対して、直列回路毎に、予め設定された遅延時間だけ遅延して遮断を行う。このため、半導体スイッチング素子4〜7のターンオフに起因して発生するサージ電圧が同時に発生することはない。すなわち、これらのサージ電圧が加算されることはない。したがって、大きなサージ電圧の発生が回避される。 As described above, in the power conversion device according to the first embodiment, when the determination unit 101a detects the occurrence of the overvoltage, the cutoff unit 102 cuts off the control signal 403 for controlling the semiconductor switching elements 4 to 7. At this time, each cutoff signal 402 is delayed by a preset delay time for each series circuit to perform the cutoff. Therefore, the surge voltage generated due to the turn-off of the semiconductor switching elements 4 to 7 does not occur at the same time. That is, these surge voltages are not added. Therefore, generation of a large surge voltage is avoided.

以上のように、本実施の形態1に係る電力変換装置においては、各半導体スイッチング素子の遮断タイミングがずれるように制御している。そのため、複数の半導体スイッチング素子の遮断に起因して発生するサージ電圧が重なることがないので、大きなサージ電圧の発生は回避できる。その結果、高耐圧の半導体スイッチング素子を使用する必要がないため、安価な半導体スイッチング素子の使用が可能となる。その結果、電力変換装置に製造コストを抑えることできる。また、電圧が印加されるバスバー等の金属部材間の絶縁距離は、サージ電圧を考慮して決定されるが、本実施の形態1では、大きなサージ電圧が発生することがないので、バスバー等の金属部材間の絶縁距離を従来よりも狭くすることができる。その結果、電力変換装置の小型化を図ることができる。 As described above, in the power conversion device according to the first embodiment, the cutoff timing of each semiconductor switching element is controlled to be shifted. Therefore, surge voltages generated due to interruption of a plurality of semiconductor switching elements do not overlap with each other, so that generation of a large surge voltage can be avoided. As a result, since it is not necessary to use a high withstand voltage semiconductor switching element, an inexpensive semiconductor switching element can be used. As a result, the manufacturing cost of the power conversion device can be reduced. Further, the insulation distance between metal members such as a bus bar to which a voltage is applied is determined in consideration of the surge voltage. However, in the first embodiment, since a large surge voltage does not occur, the insulation distance between the bus bar and the like is reduced. The insulation distance between metal members can be made smaller than before. As a result, the power converter can be downsized.

実施の形態2.
図14は、この発明の実施の形態2に係る電力変換装置を示す構成図である。本実施の形態2に係る電力変換装置は、昇圧コンバータとインバータとから構成されている。そのため、本実施の形態2においては、スイッチ回路が、コンバータ部50からなる第1のスイッチ回路と、インバータ部51からなる第2のスイッチ回路とを備えている。昇圧コンバータについては、実施の形態1で説明した昇圧コンバータと同じ構成であるため、ここでは、昇圧コンバータの構成に関する詳細な説明を省略する。
Embodiment 2.
FIG. 14: is a block diagram which shows the power converter device which concerns on Embodiment 2 of this invention. The power conversion device according to the second embodiment includes a boost converter and an inverter. Therefore, in the second embodiment, the switch circuit includes the first switch circuit including the converter unit 50 and the second switch circuit including the inverter unit 51. The step-up converter has the same configuration as the step-up converter described in the first embodiment, and therefore detailed description regarding the configuration of the step-up converter is omitted here.

なお、本実施の形態2においても、実施の形態1と同様に、昇圧コンバータの入力には蓄電部1が接続されている。また、インバータの出力には、負荷としての電動回転機30が接続されている。インバータは、昇圧コンバータから出力された直流電圧を交流電圧に変換して、電動回転機30に供給する。 In Embodiment 2 as well, as in Embodiment 1, power storage unit 1 is connected to the input of the boost converter. An electric rotating machine 30 as a load is connected to the output of the inverter. The inverter converts the DC voltage output from the boost converter into an AC voltage and supplies the AC voltage to the electric rotating machine 30.

[インバータの回路構成の説明]
以下、インバータの構成および接続の詳細について説明する。インバータは、インバータ部51と、U相電流センサ22、V相電流センサ23、および、W相電流センサ24から構成されている。U相電流センサ22、V相電流センサ23、および、W相電流センサ24は、まとめて呼ぶ場合には、3相電流センサとする。
[Explanation of inverter circuit configuration]
Hereinafter, the configuration and connection details of the inverter will be described. The inverter includes an inverter unit 51, a U-phase current sensor 22, a V-phase current sensor 23, and a W-phase current sensor 24. The U-phase current sensor 22, the V-phase current sensor 23, and the W-phase current sensor 24 are three-phase current sensors when collectively referred to.

インバータ部51は、6個の半導体スイッチング素子10〜15から構成されている。各半導体スイッチング素子10〜15は、Si(シリコン)半導体からなるIGBT(Insulated Gate Bipolar Transistor、絶縁ゲート型バイポーラトランジスタ)と、それに逆並列に接続されたSi(シリコン)半導体からなるダイオードとから構成される。インバータ部51は、平滑用コンデンサ8の直流電圧(出力電圧)V2を、3相交流に変換して、3相出力端子Vu、Vv、Vwに出力する。インバータの3相出力端子Vu、Vv、Vwは、電動回転機30に接続され、三相交流を供給する。ここで、電動回転機30は、例えば、発電機、電動機等である。 The inverter section 51 is composed of six semiconductor switching elements 10 to 15. Each of the semiconductor switching elements 10 to 15 is composed of an IGBT (Insulated Gate Bipolar Transistor, Insulated Gate Bipolar Transistor) made of Si (silicon) semiconductor, and a diode made of Si (silicon) semiconductor connected in anti-parallel to the IGBT. It The inverter unit 51 converts the DC voltage (output voltage) V2 of the smoothing capacitor 8 into a three-phase AC and outputs it to the three-phase output terminals Vu, Vv, Vw. The three-phase output terminals Vu, Vv, Vw of the inverter are connected to the electric rotating machine 30 and supply three-phase alternating current. Here, the electric rotating machine 30 is, for example, a generator, an electric motor, or the like.

インバータ部51において、半導体スイッチング素子11、半導体スイッチング素子13、および、半導体スイッチング素子15は、上アーム側の半導体スイッチング素子である。また、半導体スイッチング素子10、半導体スイッチング素子12、および、半導体スイッチング素子14は、下アーム側の半導体スイッチング素子である。 In the inverter section 51, the semiconductor switching element 11, the semiconductor switching element 13, and the semiconductor switching element 15 are semiconductor switching elements on the upper arm side. The semiconductor switching element 10, the semiconductor switching element 12, and the semiconductor switching element 14 are semiconductor switching elements on the lower arm side.

また、半導体スイッチング素子10および半導体スイッチング素子11は、U相の半導体スイッチング素子である。半導体スイッチング素子10と半導体スイッチング素子11とは、接続点503で直列に接続されている。 The semiconductor switching element 10 and the semiconductor switching element 11 are U-phase semiconductor switching elements. The semiconductor switching element 10 and the semiconductor switching element 11 are connected in series at a connection point 503.

半導体スイッチング素子12および半導体スイッチング素子13は、V相の半導体スイッチング素子である。半導体スイッチング素子12と半導体スイッチング素子13とは、接続点504で直列に接続されている。 The semiconductor switching element 12 and the semiconductor switching element 13 are V-phase semiconductor switching elements. The semiconductor switching element 12 and the semiconductor switching element 13 are connected in series at a connection point 504.

半導体スイッチング素子14および半導体スイッチング素子15は、W相の半導体スイッチング素子である。半導体スイッチング素子14と半導体スイッチング素子15とは、接続点505で直列に接続されている。 The semiconductor switching element 14 and the semiconductor switching element 15 are W-phase semiconductor switching elements. The semiconductor switching element 14 and the semiconductor switching element 15 are connected in series at a connection point 505.

U相下アーム側の半導体スイッチング素子10のIGBTのエミッタ端子は、平滑用コンデンサ8の負極側に接続され、半導体スイッチング素子10のIGBTのコレクタ端子は、接続点503を介して、3相出力端子Vuに接続されている。 The IGBT emitter terminal of the semiconductor switching element 10 on the U-phase lower arm side is connected to the negative side of the smoothing capacitor 8, and the IGBT collector terminal of the semiconductor switching element 10 is connected to the three-phase output terminal via the connection point 503. It is connected to Vu.

U相上アーム側の半導体スイッチング素子11のIGBTのエミッタ端子は、接続点503を介して、3相出力端子Vuに接続され、半導体スイッチング素子11のIGBTのコレクタ端子は、平滑用コンデンサ8の正極側に接続されている。 The emitter terminal of the IGBT of the semiconductor switching element 11 on the U-phase upper arm side is connected to the three-phase output terminal Vu via the connection point 503, and the collector terminal of the IGBT of the semiconductor switching element 11 is the positive electrode of the smoothing capacitor 8. Connected to the side.

V相下アーム側の半導体スイッチング素子12のIGBTのエミッタ端子は、平滑用コンデンサ8の負極側に接続され、半導体スイッチング素子12のIGBTのコレクタ端子は、接続点504を介して、3相出力端子Vvに接続されている。 The IGBT emitter terminal of the semiconductor switching element 12 on the V-phase lower arm side is connected to the negative electrode side of the smoothing capacitor 8, and the IGBT collector terminal of the semiconductor switching element 12 is connected to a three-phase output terminal via a connection point 504. It is connected to Vv.

V相上アーム側の半導体スイッチング素子13のIGBTのエミッタ端子は、接続点504を介して、3相出力端子Vvに接続され、半導体スイッチング素子13のIGBTのコレクタ端子は、平滑用コンデンサ8の正極側に接続されている。 The emitter terminal of the IGBT of the semiconductor switching element 13 on the V-phase upper arm side is connected to the three-phase output terminal Vv via a connection point 504, and the collector terminal of the IGBT of the semiconductor switching element 13 is the positive electrode of the smoothing capacitor 8. Connected to the side.

W相下アーム側の半導体スイッチング素子14のIGBTのエミッタ端子は、平滑用コンデンサ8の負極側に接続され、半導体スイッチング素子14のIGBTのコレクタ端子は、接続点505を介して、3相出力端子Vwに接続されている。 The IGBT emitter terminal of the semiconductor switching element 14 on the W-phase lower arm side is connected to the negative side of the smoothing capacitor 8, and the IGBT collector terminal of the semiconductor switching element 14 is connected to a three-phase output terminal via a connection point 505. It is connected to Vw.

W相上アーム側の半導体スイッチング素子15のIGBTのエミッタ端子は、接続点505を介して、3相出力端子Vwに接続され、半導体スイッチング素子15のIGBTのコレクタ端子は、平滑用コンデンサ8の正極側に接続されている。 The emitter terminal of the IGBT of the semiconductor switching element 15 on the W-phase upper arm side is connected to the three-phase output terminal Vw via the connection point 505, and the collector terminal of the IGBT of the semiconductor switching element 15 is the positive electrode of the smoothing capacitor 8. Connected to the side.

実施の形態1では、制御部9は、昇圧コンバータのみに接続されていたが、本実施の形態2においては、制御部9は、昇圧コンバータとインバータとの両方に接続されている。 In the first embodiment, control unit 9 is connected only to the boost converter, but in the second embodiment, control unit 9 is connected to both the boost converter and the inverter.

制御部9は、制御線41bにより、半導体スイッチング素子10〜15を、それぞれ、予め設定されたタイミングでオン・オフ制御する。半導体スイッチング素子10のIGBTは、制御部9から出力されるゲート信号Gateulによりスイッチング動作を行う。また、半導体スイッチング素子11のIGBTは制御部9から出力されるゲート信号Gateuhによりスイッチング動作を行う。また、半導体スイッチング素子12のIGBTは制御部9から出力されるゲート信号Gatevlによりスイッチング動作を行う。また、半導体スイッチング素子13のIGBTは制御部9から出力されるゲート信号Gatevhによりスイッチング動作を行う。また、半導体スイッチング素子14のIGBTは制御部9から出力されるゲート信号Gatewlによりスイッチング動作を行う。また、半導体スイッチング素子15のIGBTは制御部9から出力されるゲート信号Gatewhによりスイッチング動作を行う。 The control unit 9 controls the semiconductor switching elements 10 to 15 to be turned on/off at preset timings by the control line 41b. The IGBT of the semiconductor switching element 10 performs a switching operation according to the gate signal Gateul output from the control unit 9. The IGBT of the semiconductor switching element 11 performs a switching operation according to the gate signal Gateuh output from the control unit 9. The IGBT of the semiconductor switching element 12 performs a switching operation according to the gate signal Gatevl output from the control unit 9. Further, the IGBT of the semiconductor switching element 13 performs a switching operation by the gate signal Gatevh output from the control unit 9. Further, the IGBT of the semiconductor switching element 14 performs a switching operation according to the gate signal Gatewl output from the control unit 9. Further, the IGBT of the semiconductor switching element 15 performs a switching operation according to the gate signal Gatewh output from the control unit 9.

U相電流センサ22、V相電流センサ23、および、W相電流センサ24は、インバータ部51の3相出力端子Vu、Vv、および、Vwと電動回転機30との間の3相交流の3相電流Iu、IvおよびIwを、それぞれ、検出する。検出された3相電流Iu、IvおよびIwは、信号線40c、40d、および、40eにより、制御部9に入力される。 The U-phase current sensor 22, the V-phase current sensor 23, and the W-phase current sensor 24 are three-phase AC terminals 3 between the three-phase output terminals Vu, Vv, and Vw of the inverter unit 51 and the electric rotating machine 30. The phase currents Iu, Iv, and Iw are detected, respectively. The detected three-phase currents Iu, Iv, and Iw are input to the control unit 9 via the signal lines 40c, 40d, and 40e.

電動回転機30に対して、回転角センサ26が設けられている。回転角センサ26は電動回転機30の回転角θmを検出する。検出された回転角θmは、信号線40fにより、制御部9に入力される。 A rotation angle sensor 26 is provided for the electric rotating machine 30. The rotation angle sensor 26 detects the rotation angle θm of the electric rotating machine 30. The detected rotation angle θm is input to the control unit 9 via the signal line 40f.

また、外部から、信号線42aにより、電動回転機30に対するトルク指令値Trq*が制御部9に入力される。さらに、外部から、信号線42bにより、昇圧コンバータに対する出力電圧指令値V2*が制御部9に入力される。 Further, the torque command value Trq* for the electric rotating machine 30 is input to the control unit 9 from the outside through the signal line 42a. Further, the output voltage command value V2* for the boost converter is input to the control unit 9 from the outside through the signal line 42b.

[制御の概要の説明]
制御部9は、電動回転機30のトルクがトルク指令値Trq*と等しくなるように、インバータ部51のゲート信号Gateul、ゲート信号Gateuh、ゲート信号Gatevl、ゲート信号Gatevh、ゲート信号Gatewl、および、ゲート信号Gatewhを制御する。また、制御部9は、昇圧コンバータの出力電圧V2が出力電圧指令値V2*と等しくなるように、昇圧コンバータのゲート信号Gate1a、ゲート信号Gate1b、ゲート信号Gate2a、および、ゲート信号Gate2bを制御する。
[Explanation of control]
The control unit 9 controls the gate signal Gateul, the gate signal Gateuh, the gate signal Gatevl, the gate signal Gatevh, the gate signal Gatewl, and the gate of the inverter unit 51 so that the torque of the electric rotating machine 30 becomes equal to the torque command value Trq*. Control the signal Gatewh. Further, the control unit 9 controls the gate signal Gate1a, the gate signal Gate1b, the gate signal Gate2a, and the gate signal Gate2b of the boost converter so that the output voltage V2 of the boost converter becomes equal to the output voltage command value V2*.

制御部9は、インバータの3相電流Iu、IvおよびIwを制御する機能と昇圧コンバータの出力電圧V2を制御する機能とを有する。また、制御部9は、入力用コンデンサ2、磁気結合リアクトル3、および、平滑用コンデンサ8の温度を検出する温度検出部61、62および63からの温度検出値を個別に取得する。制御部9は、温度検出部61〜63からの少なくともいずれか1つの温度検出値があらかじめ定められた第1の温度閾値OT1を超えたときに、昇圧コンバータの電流を制限するように、電動回転機30のトルクおよびインバータの負荷出力を制限するため、出力電圧V2を下げる機能を有する。また、制御部9は、温度検出部61〜63からの少なくともいずれか1つの温度検出値があらかじめ定められた第2の温度閾値OT2を超えたときに、昇圧コンバータのスイッチング動作を停止する機能を有する。温度検出部61〜63は少なくともいずれか1つを備えておけばよい。 Control unit 9 has a function of controlling three-phase currents Iu, Iv and Iw of the inverter and a function of controlling output voltage V2 of the boost converter. In addition, the control unit 9 individually acquires the temperature detection values from the temperature detection units 61, 62, and 63 that detect the temperatures of the input capacitor 2, the magnetic coupling reactor 3, and the smoothing capacitor 8. The control unit 9 electrically rotates so as to limit the current of the boost converter when at least one of the temperature detection values from the temperature detection units 61 to 63 exceeds a first temperature threshold value OT1 that is set in advance. It has a function of lowering the output voltage V2 in order to limit the torque of the machine 30 and the load output of the inverter. In addition, the control unit 9 has a function of stopping the switching operation of the boost converter when at least one of the temperature detection values from the temperature detection units 61 to 63 exceeds a predetermined second temperature threshold value OT2. Have. The temperature detection units 61 to 63 may include at least one.

[遮断シーケンスの説明]
以下、図15〜図20を用いて、この発明の実施の形態2に係る電力変換装置に過電圧異常が発生した際の遮断シーケンスについて説明する。
[Explanation of blocking sequence]
Hereinafter, a cutoff sequence when an overvoltage abnormality occurs in the power conversion device according to the second embodiment of the present invention will be described with reference to FIGS.

本実施の形態2における制御部9は、実施の形態1と同様に、図6に示す、遮断信号生成部101と、遮断部102と、制御信号生成部103とを備えている。また、図6に示すように、遮断信号生成部101には、判定部101aと、遅延生成部101bとが設けられている。これらの構成については、基本的には、実施の形態1と同じであるため、以下では、実施の形態1と異なる部分を主に説明する。 The control unit 9 according to the second embodiment includes the cutoff signal generation unit 101, the cutoff unit 102, and the control signal generation unit 103 illustrated in FIG. 6 as in the first embodiment. Further, as shown in FIG. 6, the cutoff signal generation unit 101 is provided with a determination unit 101a and a delay generation unit 101b. Since these configurations are basically the same as those in the first embodiment, the parts different from the first embodiment will be mainly described below.

図15は、本実施の形態2における遅延生成部101bと遮断部102との構成を示している。本実施の形態2においては、制御信号403として、昇圧コンバータのゲート信号Gate1a、ゲート信号Gate1b、ゲート信号Gate2a、および、ゲート信号Gate2bと、インバータ部51のゲート信号Gateul、ゲート信号Gateuh、ゲート信号Gatevl、ゲート信号Gatevh、ゲート信号Gatewl、および、ゲート信号Gatewhとが、遮断部102に入力される。遅延生成部101bにおけるインバータ部51の各レグの遅延時間は、U相の遅延時間を遅延uとし、V相の遅延時間を遅延vとし、W相の遅延時間を遅延wとする。一方、コンバータ部50の各レグの遅延時間は、実施の形態1と同じである。ここで、遅延u=遅延w=遅延1=Δt45=0、遅延v=遅延2=Δt67として、隣り合うレグで遅延時間が異なるように、各遅延時間を設定する。時刻t=0において、昇圧コンバータの電流が流れる方向とインバータの電流が流れる方向とは、図16の矢印が表す方向であるとする。 FIG. 15 shows a configuration of the delay generation unit 101b and the blocking unit 102 according to the second embodiment. In the second embodiment, as the control signal 403, the gate signal Gate1a, the gate signal Gate1b, the gate signal Gate2a, and the gate signal Gate2b of the boost converter, the gate signal Gateul of the inverter unit 51, the gate signal Gateuh, and the gate signal Gatevl are used. , Gate signal Gatevh, gate signal Gatewl, and gate signal Gatewh are input to the cutoff unit 102. Regarding the delay time of each leg of the inverter unit 51 in the delay generation unit 101b, the delay time of the U phase is the delay u, the delay time of the V phase is the delay v, and the delay time of the W phase is the delay w. On the other hand, the delay time of each leg of converter unit 50 is the same as that in the first embodiment. Here, delay u=delay w=delay 1=Δt45=0, delay v=delay 2=Δt67, and each delay time is set so that the delay time is different between adjacent legs. At time t=0, the direction in which the current of the boost converter flows and the direction in which the current of the inverter flows are assumed to be the directions indicated by the arrows in FIG.

図17に示すように、時刻t=0において出力電圧V2が電圧閾値を超え、判定部101aが、過電圧を検出したものとする。時刻t=Δt45で、ゲート信号Gate1a、ゲート信号Gateuh、および、ゲート信号Gatewhがオフし、半導体スイッチング素子4および半導体スイッチング信号11にサージ電圧が発生する。なお、半導体スイッチング素子15は電流がソースからドレインに流れる還流素子であり、ダイオードが導通しているため、ゲート信号Gatewhがオンからオフに変化してもスイッチング素子の両端にサージ電圧は発生しない。時刻t=Δt67で、ゲート信号Gate2aおよびゲート信号Gatevhがオフし、半導体スイッチング素子6および半導体スイッチング素子13にサージ電圧が発生する。 As shown in FIG. 17, it is assumed that the output voltage V2 exceeds the voltage threshold value at time t=0 and the determination unit 101a detects the overvoltage. At time t=Δt45, the gate signal Gate1a, the gate signal Gateuh, and the gate signal Gatewh are turned off, and a surge voltage is generated in the semiconductor switching element 4 and the semiconductor switching signal 11. The semiconductor switching element 15 is a freewheeling element in which a current flows from the source to the drain, and the diode is conducting. Therefore, even if the gate signal Gatewh changes from on to off, a surge voltage is not generated across the switching element. At time t=Δt67, the gate signal Gate2a and the gate signal Gatevh are turned off, and a surge voltage is generated in the semiconductor switching element 6 and the semiconductor switching element 13.

図18および図19に、レグの2つの半導体スイッチング素子を1つのパワーモジュールにパッケージングした場合の、半導体スイッチング素子と平滑用コンデンサとを接続した状態を示す。電動回転機30と接続するための端子は隣り合って配置されることが多いという理由、冷却系を小型化するためにパワーモジュールは特定の範囲に集中して配置したいという理由、などから、図18および図19のように、各レグは隣り合って配置される。 18 and 19 show a state in which the semiconductor switching element and the smoothing capacitor are connected when the two semiconductor switching elements of the leg are packaged in one power module. Since the terminals for connecting to the electric rotating machine 30 are often arranged adjacent to each other, the power modules are concentrated in a specific range in order to downsize the cooling system, and the like. As shown in FIG. 18 and FIG. 19, the legs are arranged next to each other.

図18に示す矢印は、半導体スイッチング素子4または半導体スイッチング素子5をスイッチングした際のホットループの一部に流れる電流を表す。ここで、ホットループの一部とは、平滑用コンデンサ正極側から半導体スイッチング素子までの電流経路をいう。 The arrow shown in FIG. 18 represents a current flowing through a part of the hot loop when the semiconductor switching element 4 or the semiconductor switching element 5 is switched. Here, a part of the hot loop refers to a current path from the positive electrode side of the smoothing capacitor to the semiconductor switching element.

同様に、図19に示す矢印は、半導体スイッチング素子6または半導体スイッチング素子7をスイッチングした際のホットループの一部に流れる電流を表す。ここで、ホットループの一部とは、平滑用コンデンサ正極側から半導体スイッチング素子までの電流経路をいう。 Similarly, the arrow shown in FIG. 19 represents a current flowing through a part of the hot loop when the semiconductor switching element 6 or the semiconductor switching element 7 is switched. Here, a part of the hot loop refers to a current path from the positive electrode side of the smoothing capacitor to the semiconductor switching element.

図18および図19において、矢印の太さは、電流の大きさを表す。半導体スイッチング素子に近い経路ほどインピーダンスが小さいため、電流が大きい。 18 and 19, the thickness of the arrow indicates the magnitude of the current. The closer the path is to the semiconductor switching element, the smaller the impedance, and therefore the larger the current.

平滑用コンデンサの負極側から半導体スイッチング素子までの電流経路は図示しないが、図18および図19に示す電流経路に最も近い負極側の経路を流れる。これは、スイッチング時の電流は高周波成分が支配的であり、近接効果が発生するためである。図18および図19に示すように、隣り合う相では電流経路が共通する。 Although the current path from the negative electrode side of the smoothing capacitor to the semiconductor switching element is not shown, it flows through the negative electrode side path closest to the current paths shown in FIGS. 18 and 19. This is because the high-frequency component is dominant in the current during switching and the proximity effect occurs. As shown in FIGS. 18 and 19, the current paths are common in the adjacent phases.

そのため、隣り合う相を同時に遮断すると、この共通部分のインダクタンスに発生する電流変化が加算され、通常時より大きなサージ電圧が発生する。よって、本実施の形態2では、隣り合う相の同時遮断を回避することで、電流変化が加算されることを防ぎ、通常時より大きなサージが発生することを防止することができる。ゆえに、遅延回路で設定する遅延時間は、図15を用いて説明したように、隣り合う相で異なるように設定する。 Therefore, when adjacent phases are interrupted at the same time, the current change generated in the inductance of this common portion is added, and a surge voltage larger than that in the normal state is generated. Therefore, in the second embodiment, by avoiding simultaneous interruption of the adjacent phases, it is possible to prevent current changes from being added and to prevent a surge larger than that in a normal time from occurring. Therefore, the delay time set in the delay circuit is set to be different between the adjacent phases, as described with reference to FIG.

実施の形態2では、遅延生成部101bを構成する遅延回路は、実施の形態1と同様に、図9に示すような1段のRC回路で構成すればよい。しかしながら、これに限定されずに、図20に示すように、昇圧コンバータおよびインバータに対して、それぞれ、その後段で、遅延回路1011および遅延回路1012を設けてもよい。この場合、インバータとコンバータの停止時間を分けることができ、より安全に同時遮断を回避可能である。 In the second embodiment, the delay circuit forming the delay generation unit 101b may be configured by a one-stage RC circuit as shown in FIG. 9 as in the first embodiment. However, the present invention is not limited to this, and as shown in FIG. 20, a delay circuit 1011 and a delay circuit 1012 may be provided at the subsequent stages of the boost converter and the inverter, respectively. In this case, the stop time of the inverter and the converter can be separated, and the simultaneous interruption can be avoided more safely.

また、本実施の形態2では、遮断信号生成部101の判定部101aを構成する過電圧検出回路は、実施の形態1と同様に、図8に示すようなコンパレータによる過電圧検出回路で構成すればよい。しかしながら、これに限定されずに、制御信号生成部103に、判定部101aとしての機能を持たせてもよい。その場合には、制御信号生成部103を構成するマイコンに、出力電圧検出回路21が検出した出力電圧V2の電圧検出値を取り込む。マイコンは、出力電圧V2の電圧検出値と電圧閾値とを比較することで過電圧を検出する過電圧判定処理を行い、過電圧の場合は、マイコンの制御信号403の出力を停止する。 Further, in the second embodiment, the overvoltage detection circuit configuring the determination unit 101a of the cutoff signal generation unit 101 may be configured by an overvoltage detection circuit using a comparator as illustrated in FIG. 8 as in the first embodiment. .. However, without being limited to this, the control signal generation unit 103 may have a function as the determination unit 101a. In that case, the voltage detection value of the output voltage V2 detected by the output voltage detection circuit 21 is loaded into the microcomputer forming the control signal generation unit 103. The microcomputer performs an overvoltage determination process of detecting an overvoltage by comparing the detected voltage value of the output voltage V2 with a voltage threshold value. In the case of overvoltage, the microcomputer stops outputting the control signal 403.

マイコンでの制御信号を生成するための変調方式としては、基準波となる三角波とデューティとの比較によるPWM(PulseWidhtModulation)が一般的である。従って、本実施の形態2においても、変調方式として、PWMを用いる。図21に示すように、過電圧検出した際に、即座に制御信号を停止にするのではなく、デューティが三角波を下回った際に、制御信号を「L」にし、以降、制御信号を「H」にしないという遮断方法をとるとより確実に同時遮断を回避できる。なお、図21において、時刻t1が、過電圧を検出した時刻を示し、時刻t2が、制御信号が「H」から「L」に切り替わる時刻を示す。 As a modulation method for generating a control signal in a microcomputer, PWM (Pulse Width Modulation) by comparing a triangular wave serving as a reference wave with a duty is generally used. Therefore, also in the second embodiment, PWM is used as the modulation method. As shown in FIG. 21, when the overvoltage is detected, the control signal is not immediately stopped, but when the duty is below the triangular wave, the control signal is set to “L”, and thereafter the control signal is set to “H”. The simultaneous blocking can be avoided more surely by adopting the blocking method of not turning off. In FIG. 21, time t1 indicates the time when the overvoltage is detected, and time t2 indicates the time when the control signal switches from “H” to “L”.

上記の実施の形態1および実施の形態2では、検出部として出力電圧検出回路21を設けた過電圧検出の例を述べたが、過温度検出または過電流検出の場合も同様であり、各検出処理のANDをとり、いずれか1種類の異常を検出した際に、判定信号を「L」にするように構成すればよい。また、経過時間検出の場合も同様である。すなわち、昇圧コンバータまたはインバータの動作開始から予め設定した時間が経過したら、ソフトストップ処理を実施するようにしてもよい。これらの場合について以下に説明する。 In the above-described first and second embodiments, the example of the overvoltage detection in which the output voltage detection circuit 21 is provided as the detection unit has been described, but the same applies to the case of the overtemperature detection or the overcurrent detection, and each detection process. It may be configured such that the determination signal is set to “L” when any one of the abnormalities is detected. The same applies to the case of detecting the elapsed time. That is, the soft stop process may be performed when a preset time has elapsed from the start of the operation of the boost converter or the inverter. These cases will be described below.

まず、過温度検出の場合について説明する。この場合には、検出部として、昇圧コンバータまたはインバータの少なくともいずれか一方のスイッチ回路の温度を検出する温度検出部を設ける。判定部101aは、温度検出部が検出したスイッチ回路の温度が予め設定された温度閾値を超えたときに、スイッチ回路の状態が異常と判定して、判定信号401を出力する。 First, the case of overtemperature detection will be described. In this case, a temperature detection unit that detects the temperature of the switch circuit of at least one of the boost converter and the inverter is provided as the detection unit. When the temperature of the switch circuit detected by the temperature detection unit exceeds a preset temperature threshold, the determination unit 101a determines that the state of the switch circuit is abnormal and outputs a determination signal 401.

次に、過電流検出の場合について説明する。この場合には、検出部として、昇圧コンバータまたはインバータの少なくともいずれか一方のスイッチ回路を介して流れる電流の値を検出する電流検出部を設ける。判定部101aは、電流検出部が検出した電流の値が予め設定された範囲内に入らないときに、判定信号401を出力する。 Next, the case of overcurrent detection will be described. In this case, as the detection unit, a current detection unit that detects the value of the current flowing through at least one of the switch circuits of the boost converter and the inverter is provided. The determination unit 101a outputs the determination signal 401 when the current value detected by the current detection unit does not fall within the preset range.

次に、経過時間検出の場合について説明する。この場合には、検出部として、昇圧コンバータまたはインバータの少なくともいずれか一方のスイッチ回路が動作した経過時間を検出する経過時間検出部を設ける。判定部101aは、経過時間検出部が検出した経過時間が予め設定された時間閾値を超えたときに、判定信号401を出力する。 Next, the case of detecting the elapsed time will be described. In this case, as the detection unit, an elapsed time detection unit that detects the elapsed time when the switch circuit of at least one of the boost converter and the inverter is operated is provided. The determination unit 101a outputs a determination signal 401 when the elapsed time detected by the elapsed time detection unit exceeds a preset time threshold value.

また、電力変換装置が、外部のECUなどから入力される運転許可信号によって、電力変換動作を行うかどうかの判定を行う構成の場合がある。その場合について説明する。まず、検出部として、運転許可信号が外部から入力されたことを検出する入力検出部を設ける。判定部101aは、入力検出部が運転許可信号の入力を検出したときに、判定信号401を出力する。このとき、電力変換装置が、大きな負荷、すなわち、大きな通電電流で動作中に、動作許可信号がオフとなる場合を考える。その場合に、即座にゲート信号を停止すると、大電流を急峻に0まで変化させるため、通常時より大きなサージ電圧が発生する。これを回避するためには、図22に示すように、デューティを漸減させ、通電電流をサージが小さくなる或る電流値まで漸減させてから、ゲート信号を停止するソフトストップ処理を実装することが望ましい。なお、図22において、時刻t1が、過電圧を検出した時刻を示し、時刻t2が、制御信号が「H」から「L」に切り替わる時刻を示す。具体的には、制御信号生成部103は、判定部101aが判定信号401を出力した時点から、制御信号403のデューティ比を漸減させて、電力変換装置の通電電流を低下させる。遮断信号生成部101は、当該通電電流が予め設定された電流閾値以下になった後に、直列回路のそれぞれに対して予め設定された遅延時間だけ、すなわち、遅延u、遅延v、遅延w、遅延1、および、遅延2だけ、直列回路毎に、遮断信号402の出力をそれぞれ遅延させる。 In some cases, the power conversion device may be configured to determine whether to perform the power conversion operation based on a driving permission signal input from an external ECU or the like. The case will be described. First, as the detection unit, an input detection unit that detects that the operation permission signal is input from the outside is provided. The determination unit 101a outputs the determination signal 401 when the input detection unit detects the input of the driving permission signal. At this time, consider a case where the operation permission signal is turned off while the power conversion device is operating with a large load, that is, a large energization current. In that case, if the gate signal is immediately stopped, the large current is rapidly changed to 0, so that a surge voltage larger than that in the normal state is generated. In order to avoid this, as shown in FIG. 22, it is possible to gradually reduce the duty and gradually reduce the energizing current to a certain current value at which the surge becomes small, and then implement a soft stop process of stopping the gate signal. desirable. In FIG. 22, time t1 indicates the time when the overvoltage is detected, and time t2 indicates the time when the control signal switches from “H” to “L”. Specifically, the control signal generation unit 103 gradually reduces the duty ratio of the control signal 403 from the time when the determination unit 101a outputs the determination signal 401, and reduces the energization current of the power conversion device. The cutoff signal generation unit 101, after the energization current becomes equal to or less than a preset current threshold value, delays a preset delay time for each series circuit, that is, delay u, delay v, delay w, delay. The output of the cutoff signal 402 is delayed by 1 and delay 2 for each series circuit.

上記の実施の形態1に係る電力変換装置は、スイッチ回路を昇圧コンバータのみの構成とし、上記の実施の形態2に係る電力変換装置は、第1のスイッチ回路としての昇圧コンバータと第2のスイッチ回路としてのインバータとを組み合わせた構成としている。しかし、実施の形態は、これに限るものではなく、インバータのみ、もしくは、例えば、図23のように、昇圧コンバータと2つのインバータとを設けた構成でも良い。このように、スイッチ回路の個数は任意の個数としてよく、スイッチ回路間の接続方法は直列接続でも並列接続でもよい。また、各スイッチ回路をインバータから構成してもコンバータから構成してもよい。 The power converter according to the first embodiment described above has a switch circuit configured only with a boost converter, and the power converter according to the second embodiment described above includes a boost converter as a first switch circuit and a second switch. It is configured to combine with an inverter as a circuit. However, the embodiment is not limited to this, and may have only an inverter or a configuration in which a boost converter and two inverters are provided as shown in FIG. 23, for example. Thus, the number of switch circuits may be arbitrary, and the connection method between the switch circuits may be serial connection or parallel connection. Further, each switch circuit may be composed of an inverter or a converter.

図23において、一方のインバータは、インバータ部51Aから構成されており、他方のインバータは、インバータ部51Bから構成されている。図23において、図14と同一または相当する構成に対しては、同一符号を付して示し、ここでは、その説明を省略する。また、各符号の最後に付した「a」および「b」の表記は、同一のものが2つ以上設けられている場合に、単にそれらを区別するために付しており、構成および動作については、「a」および「b」を付さない数字部分で示される図14の構成と同一またはそれに相当する。 In FIG. 23, one inverter is composed of an inverter unit 51A, and the other inverter is composed of an inverter unit 51B. In FIG. 23, configurations that are the same as or correspond to those in FIG. 14 are denoted by the same reference numerals, and description thereof will be omitted here. Further, the notation of “a” and “b” added to the end of each symbol is provided only for distinguishing two or more identical ones provided, and regarding the configuration and the operation. 14 is the same as or equivalent to the configuration of FIG. 14 shown by the numeral portions without "a" and "b".

この場合、片方のインバータのインバータ部51Aに接続されている電動回転機30aは、例えば駆動用のモータとし、もう片方のインバータのインバータ部51Bに接続されている電動回転機30bは、例えば発電用のモータとする。 In this case, the electric rotary machine 30a connected to the inverter section 51A of one inverter is, for example, a driving motor, and the electric rotary machine 30b connected to the inverter section 51B of the other inverter is, for example, for power generation. Of the motor.

また、上記の実施の形態1に係る電力変換装置は、図24に示すように、フルブリッジ回路を含むフルブリッジコンバータでも良い。図24における電力変換装置は、1次側回路52と、2次側回路53と、1次側回路52と2次側回路53との間に設けられた絶縁トランス54から構成されている。絶縁トランス54は、第1の巻線と第2の巻線とから構成されている。第1の巻線は1次側回路52側に設けられ、第2の巻線は、2次側回路53側に設けられている。 Further, the power conversion device according to the first embodiment may be a full bridge converter including a full bridge circuit, as shown in FIG. The power conversion device in FIG. 24 includes a primary side circuit 52, a secondary side circuit 53, and an insulating transformer 54 provided between the primary side circuit 52 and the secondary side circuit 53. The isolation transformer 54 is composed of a first winding and a second winding. The first winding is provided on the primary side circuit 52 side, and the second winding is provided on the secondary side circuit 53 side.

図24に示す電力変換装置が、図25に示すような位相シフト制御を行っている場合を考える。当該電力変換装置において、図25の時刻t1において、過電圧を検出した場合には、時刻t1で、半導体スイッチング素子Q1〜Q4のゲートをオフに遷移させる。なお、その場合には、図25の時刻t1以降のゲート信号GateQ1〜GateQ4が単にオフになるだけであるので、図示は省略する。 Consider a case where the power conversion apparatus shown in FIG. 24 performs phase shift control as shown in FIG. 25. In the power conversion device, when an overvoltage is detected at time t1 in FIG. 25, the gates of the semiconductor switching elements Q1 to Q4 are turned off at time t1. Note that in that case, the gate signals GateQ1 to GateQ4 after time t1 in FIG.

このとき、時刻t1においては、図26の矢印に示す電流が流れているが、時刻t1の直後はゲートがオフとなり、図27の矢印に示す電流が流れる。図27は、1次側のみを示しており、2次側の図示を省略している。図26と図27とを比較すると分かるように、半導体スイッチング素子Q1および半導体スイッチング素子Q4に流れる電流が変化しており、電流経路が変わっているため、図27の状態においては、ホットループ1−2とホットループ3−4によりサージが発生する。 At this time, at time t1, the current shown by the arrow in FIG. 26 flows, but immediately after time t1, the gate turns off and the current shown by the arrow in FIG. 27 flows. FIG. 27 shows only the primary side, and the illustration of the secondary side is omitted. As can be seen by comparing FIG. 26 and FIG. 27, the current flowing in the semiconductor switching element Q1 and the semiconductor switching element Q4 is changing and the current path is changing. Therefore, in the state of FIG. 2 and hot loop 3-4 generate a surge.

このとき、ホットループ1−2とホットループ3−4で共通の経路に電流が流れるため、通常時より電流の変化が大きくなり、大きなサージ電圧が発生する。しかしながら、図24に示すようなフルブリッジ回路においても、上記の実施の形態1および実施の形態2と同様に、遅延回路によって、予め設定した遅延時間の遅延をつけて、各スイッチング素子を遮断することで、大きなサージ電圧の発生を防ぐことができる。 At this time, since the current flows through the common path between the hot loop 1-2 and the hot loop 3-4, the change in the current becomes larger than in the normal state, and a large surge voltage is generated. However, also in the full-bridge circuit as shown in FIG. 24, as in Embodiments 1 and 2, the delay circuit delays a preset delay time to shut off each switching element. Therefore, it is possible to prevent the occurrence of a large surge voltage.

上記の実施の形態1および実施の形態2では、半導体スイッチング素子5および7は、スイッチング素子とすることで、力行動作だけでなく、回生動作も可能としている。しかし、実施の形態は、これに限るものではなく、例えば、半導体スイッチング素子5および7の代わりに、単純に、整流ダイオードを用いてもよく、その場合においても、同様の効果を奏する。 In the first and second embodiments described above, the semiconductor switching elements 5 and 7 are switching elements, so that not only the power running operation but also the regenerative operation is possible. However, the embodiment is not limited to this, and for example, a rectifying diode may be simply used instead of the semiconductor switching elements 5 and 7, and in that case, the same effect is obtained.

なお、上記の実施の形態1および実施の形態2では、半導体スイッチング素子4〜7は、SiC−MOSFETを使用したが、同じく、ワイドバンドギャップの半導体として、GaN(窒化ガリウム)系材料、ダイヤモンド系材料、Si−MOSEETなどを使用してもよい。 Although the semiconductor switching elements 4 to 7 use SiC-MOSFETs in the above-described first and second embodiments, a GaN (gallium nitride)-based material or a diamond-based material is similarly used as a wide band gap semiconductor. Materials, Si-MOSEET, etc. may be used.

ワイドバンドギャップ半導体から成る電力用半導体スイッチング素子は、Si−IGBTのようなターンオフ時のテール電流がないため、スイッチング時に発生するスイッチング損失を大きく低減できるポテンシャルがある。また、ワイドバンドギャップ半導体から成る電力用半導体スイッチング素子は、電力損失が小さいため、高周波スイッチング動作に適している。従って、ワイドバンドギャップ半導体から成る電力用半導体スイッチング素子を、高周波化の要求が大きいDC/DCコンバータまたはインバータに適用すると、スイッチング周波数の高周波化によって、DC/DCコンバータおよびインバータに接続されるリアクトルおよびコンデンサなどを小型化できる。しかしながら、ワイドバンドギャップ半導体は高価である。そのため、電力変換装置を低廉かつ小型にするためには、ワイドバンドギャップ半導体を小型化する必要がある。 A power semiconductor switching element made of a wide band gap semiconductor does not have a tail current at turn-off unlike a Si-IGBT, and thus has a potential to greatly reduce switching loss generated at switching. Further, the power semiconductor switching element made of a wide band gap semiconductor has a small power loss and is suitable for a high frequency switching operation. Therefore, when the power semiconductor switching element made of a wide band gap semiconductor is applied to a DC/DC converter or an inverter that has a high demand for high frequency, the reactor connected to the DC/DC converter and the inverter due to the high switching frequency becomes Capacitors can be miniaturized. However, wide band gap semiconductors are expensive. Therefore, in order to reduce the cost and size of the power converter, it is necessary to downsize the wide band gap semiconductor.

そのため、スイッチング速度を増加させる必要があるが、サージ電圧が増大するという問題がある。この発明の実施の形態1および実施の形態2に係る電力変換装置は、大きなサージ電圧の発生を避けることができるため、従来の電力変換装置に比べて、スイッチング速度を増加させることができ、ワイドバンドギャップ半導体を小型化、ひいては、電力変換装置を低廉かつ小型にできる。よって、ワイドバンドギャップ半導体から成る半導体スイッチング素子を用いる場合により有効に作用する。 Therefore, it is necessary to increase the switching speed, but there is a problem that the surge voltage increases. Since the power converters according to the first and second embodiments of the present invention can avoid the generation of a large surge voltage, the switching speed can be increased and the wide range can be achieved as compared with the conventional power converters. The bandgap semiconductor can be miniaturized, and the power conversion device can be inexpensive and compact. Therefore, it works more effectively when a semiconductor switching element made of a wide band gap semiconductor is used.

この発明は、この発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることができる。 In the present invention, the respective embodiments can be freely combined, or the respective embodiments can be appropriately modified or omitted within the scope of the present invention.

1 蓄電部、2 入力用コンデンサ、3 磁気結合リアクトル、L1,L2 リアクトル、M 相互インダクタンス、4,5,6,7 半導体スイッチング素子、8 平滑用コンデンサ、9 制御部、10,11,12,13,14,15 半導体スイッチング素子、20 入力電圧検出回路、21 出力電圧検出回路、22 U相電流センサ、23 V相電流センサ、24 W相電流センサ、30 電動回転機、40a,40b,40c,40d,40e,40f 信号線、41a,41b 制御線、42a,42b 外部信号線、61,62,63 温度検出部、Vu,Vv,Vw 3相出力端子、Gate1a,Gate1b,Gate2a,Gate2b ゲート信号(昇圧コンバータ用)、Gateul,Gateuh,Gatevl,Gatevh,Gatewl,Gatewh ゲート信号(インバータ用)、26,26a,26b 回転角センサ。 1 Storage Unit, 2 Input Capacitor, 3 Magnetic Coupling Reactor, L1, L2 Reactor, M Mutual Inductance, 4, 5, 6, 7 Semiconductor Switching Element, 8 Smoothing Capacitor, 9 Control Unit, 10, 11, 12, 13 , 14, 15 semiconductor switching element, 20 input voltage detection circuit, 21 output voltage detection circuit, 22 U-phase current sensor, 23 V-phase current sensor, 24 W-phase current sensor, 30 electric rotating machine, 40a, 40b, 40c, 40d , 40e, 40f signal line, 41a, 41b control line, 42a, 42b external signal line, 61, 62, 63 temperature detection part, Vu, Vv, Vw three-phase output terminal, Gate1a, Gate1b, Gate2a, Gate2b gate signal (step-up) Converter), Gateul, Gateuh, Gatevl, Gatevh, Gatewl, Gatewh Gate signal (for inverter), 26, 26a, 26b Rotation angle sensor.

この発明に係る電力変換装置は、直列に接続された上アームスイッチング素子と下アームスイッチング素子とからなる直列回路を2つ以上並列に接続することで、複数のスイッチング素子から構成されたスイッチ回路と、予め設定された変調方式に従って、各前記直列回路の前記上アームスイッチング素子および前記下アームスイッチング素子のスイッチング動作をそれぞれ制御する制御信号を生成する制御信号生成部と、前記スイッチ回路の状態を検出する検出部と、前記検出部の検出結果に基づいて前記制御信号を遮断するための遮断信号を出力する遮断信号生成部と、前記制御信号生成部と前記スイッチ回路との間に設けられ、前記遮断信号生成部から前記遮断信号を受信したときに、前記制御信号を遮断して前記スイッチング動作を停止させる遮断部とを備え、前記遮断信号生成部は、前記遮断信号の出力を遅延させる遅延生成部を有し、前記遅延生成部は、前記直列回路のそれぞれに対して予め設定された遅延時間だけ、前記直列回路毎に、前記遮断信号の出力をそれぞれ遅延させ、前記スイッチ回路を構成する前記複数のスイッチング素子のターンオフに起因して発生するそれぞれのサージ電圧が同時に発生することを回避させるThe power conversion device according to the present invention is a switch circuit configured by a plurality of switching elements by connecting in parallel two or more series circuits each including an upper arm switching element and a lower arm switching element connected in series. Detecting a state of the switch circuit, and a control signal generating unit for generating a control signal for controlling switching operations of the upper arm switching element and the lower arm switching element of each series circuit according to a preset modulation method. A detection unit, a cutoff signal generation unit that outputs a cutoff signal for cutting off the control signal based on the detection result of the detection unit, and is provided between the control signal generation unit and the switch circuit, A cutoff unit that cuts off the control signal and stops the switching operation when the cutoff signal is received from the cutoff signal generation unit, and the cutoff signal generation unit delays output of the cutoff signal. The delay generation unit delays the output of the cutoff signal for each of the series circuits by a preset delay time for each of the series circuits to configure the switch circuit. It is possible to prevent simultaneous generation of respective surge voltages generated due to turn-off of a plurality of switching elements .

Claims (17)

直列に接続された上アームスイッチング素子と下アームスイッチング素子とからなる直列回路を2つ以上並列に接続して構成されたスイッチ回路と、
予め設定された変調方式に従って、各前記直列回路の前記上アームスイッチング素子および前記下アームスイッチング素子のスイッチング動作をそれぞれ制御する制御信号を生成する制御信号生成部と、
前記スイッチ回路の状態を検出する検出部と、
前記検出部の検出結果に基づいて前記制御信号を遮断するための遮断信号を出力する遮断信号生成部と、
前記制御信号生成部と前記スイッチ回路との間に設けられ、前記遮断信号生成部から前記遮断信号を受信したときに、前記制御信号を遮断して前記スイッチング動作を停止させる遮断部と
を備え、
前記遮断信号生成部は、前記遮断信号の出力を遅延させる遅延生成部を有し、
前記遅延生成部は、前記直列回路のそれぞれに対して予め設定された遅延時間だけ、前記直列回路毎に、前記遮断信号の出力をそれぞれ遅延させる、
電力変換装置。
A switch circuit configured by connecting in parallel two or more series circuits each including an upper arm switching element and a lower arm switching element connected in series;
According to a preset modulation method, a control signal generation unit that generates a control signal for controlling the switching operation of each of the upper arm switching element and the lower arm switching element of each series circuit,
A detection unit for detecting the state of the switch circuit,
A cutoff signal generation unit that outputs a cutoff signal for cutting off the control signal based on a detection result of the detection unit;
A cutoff unit provided between the control signal generation unit and the switch circuit, which cuts off the control signal to stop the switching operation when the cutoff signal is received from the cutoff signal generation unit.
The cutoff signal generation unit has a delay generation unit that delays the output of the cutoff signal,
The delay generation unit delays the output of the cutoff signal for each of the series circuits by a preset delay time for each of the series circuits.
Power converter.
前記直列回路毎に設定された前記遅延時間は、
隣り合って配置された直列回路間で互いに異なるように設定される、
請求項1に記載の電力変換装置。
The delay time set for each series circuit is
It is set to be different from each other between the series circuits arranged next to each other,
The power conversion device according to claim 1.
前記隣り合って配置された前記直列回路の一方の遅延時間は0に設定される、
請求項1または2に記載の電力変換装置。
One of the delay times of the series circuits arranged adjacent to each other is set to 0,
The power conversion device according to claim 1 or 2.
前記隣り合って配置された前記直列回路の一方の遅延時間と他方の遅延時間との差分は、サージ電圧の周波数の位相π/2に相当する時間以上の時間長に設定される、
請求項1から3のいずれか1項に記載の電力変換装置。
The difference between one delay time and the other delay time of the series circuits arranged adjacent to each other is set to a time length equal to or longer than a time corresponding to the phase π/2 of the frequency of the surge voltage.
The power converter device according to any one of claims 1 to 3.
前記制御信号生成部の前記変調方式は、前記上アームスイッチング素子および前記下アームスイッチング素子のオン状態の時比率に相当する指令値と三角波からなる基準波とを比較することで前記制御信号を生成する方式である、
請求項1から4までのいずれか1項に記載の電力変換装置。
The modulation method of the control signal generation unit generates the control signal by comparing a command value corresponding to a duty ratio of the ON state of the upper arm switching element and the lower arm switching element with a reference wave composed of a triangular wave. Is a method to
The power converter device according to any one of claims 1 to 4.
前記遮断信号生成部は、
前記遅延生成部の前段に設けられ、前記検出部の検出結果に基づいて前記スイッチ回路の状態が予め設定された条件を満たすか否かの判定を行い、前記スイッチ回路の状態が前記条件を満たしたと判定したときに判定信号を出力する判定部をさらに有し、
前記遅延生成部は、前記判定部から前記判定信号が入力されたときに、前記直列回路毎に、前記遅延時間だけ、前記遮断信号の出力をそれぞれ遅延させる、
請求項1から5までのいずれか1項に記載の電力変換装置。
The cutoff signal generation unit,
It is provided in the preceding stage of the delay generation unit, and determines whether the state of the switch circuit satisfies a preset condition based on the detection result of the detection unit, and the state of the switch circuit satisfies the condition. Further comprising a determination unit that outputs a determination signal when it is determined that
The delay generation unit delays the output of the cutoff signal by the delay time for each of the series circuits when the determination signal is input from the determination unit,
The power converter device according to any one of claims 1 to 5.
前記制御信号生成部は、前記判定部が前記判定信号を出力した時点から、前記制御信号のデューティ比を漸減させて、前記スイッチ回路の通電電流を低下させ、
前記遮断信号生成部は、前記通電電流が予め設定された電流閾値以下になった後に、前記直列回路のそれぞれに対して予め設定された遅延時間だけ、前記直列回路毎に、前記遮断信号の出力をそれぞれ遅延させる、
請求項6に記載の電力変換装置。
The control signal generation unit gradually reduces the duty ratio of the control signal from the time when the determination unit outputs the determination signal to reduce the energization current of the switch circuit,
The cutoff signal generation unit outputs the cutoff signal for each of the series circuits for a delay time set in advance for each of the series circuits after the energization current becomes equal to or less than a preset current threshold value. Delay each,
The power conversion device according to claim 6.
前記検出部は、前記スイッチ回路の両端の電圧値を検出する電圧検出部を有し、
前記判定部は、前記電圧検出部が検出した前記電圧値が予め設定された電圧閾値を超えたときに、前記判定信号を出力する、
請求項6または7に記載の電力変換装置。
The detection unit has a voltage detection unit that detects a voltage value across the switch circuit,
The determination unit outputs the determination signal when the voltage value detected by the voltage detection unit exceeds a preset voltage threshold value,
The power conversion device according to claim 6 or 7.
前記検出部は、前記スイッチ回路が動作した経過時間を検出する経過時間検出部を有し、
前記判定部は、前記経過時間検出部が検出した前記経過時間が予め設定された時間閾値を超えたときに、前記判定信号を出力する、
請求項6または7に記載の電力変換装置。
The detection unit has an elapsed time detection unit that detects an elapsed time in which the switch circuit operates,
The determination unit outputs the determination signal when the elapsed time detected by the elapsed time detection unit exceeds a preset time threshold value,
The power conversion device according to claim 6 or 7.
前記検出部は、前記スイッチ回路を介して流れる電流の値を検出する電流検出部を有し、
前記判定部は、前記電流検出部が検出した前記電流の値が予め設定された範囲内でないときに、前記判定信号を出力する、
請求項6または7に記載の電力変換装置。
The detection unit has a current detection unit that detects a value of a current flowing through the switch circuit,
The determination unit outputs the determination signal when the value of the current detected by the current detection unit is not within a preset range,
The power conversion device according to claim 6 or 7.
前記検出部は、前記スイッチ回路の温度を検出する温度検出部を有し、
前記判定部は、前記温度検出部が検出した前記温度が予め設定された温度閾値を超えたときに、前記判定信号を出力する、
請求項6または7に記載の電力変換装置。
The detection unit has a temperature detection unit that detects the temperature of the switch circuit,
The determination unit outputs the determination signal when the temperature detected by the temperature detection unit exceeds a preset temperature threshold value,
The power conversion device according to claim 6 or 7.
前記検出部は、運転許可信号が外部から入力されたことを検出する入力検出部を有し、
前記判定部は、前記入力検出部が前記運転許可信号の入力を検出したときに、前記判定信号を出力する、
請求項6または7に記載の電力変換装置。
The detection unit has an input detection unit that detects that a driving permission signal is input from the outside,
The determination unit outputs the determination signal when the input detection unit detects the input of the operation permission signal,
The power conversion device according to claim 6 or 7.
前記スイッチ回路は、マルチフェーズコンバータから構成される、
請求項1から12までのいずれか1項に記載の電力変換装置。
The switch circuit is composed of a multi-phase converter,
The power conversion device according to any one of claims 1 to 12.
入力電圧が供給される入力端子と、
出力電圧を出力する出力端子と、
前記入力端子に接続された入力用コンデンサと、
前記入力用コンデンサと前記スイッチ回路との間に接続され、共通の集磁用コアに対して巻数比が1:1で互いに逆方向に磁気結合するように巻かれた2つの巻線を有するリアクトルとを
さらに備え、
前記マルチフェーズコンバータは、
直列に接続された上アームスイッチング素子と下アームスイッチング素子とからなる第1の直列回路と、
直列に接続された上アームスイッチング素子と下アームスイッチング素子とからなる第2の直列回路と
を備え、
前記第1の直列回路の前記下アームスイッチング素子と前記第2の直列回路の前記下アームスイッチング素子とが、前記出力端子の負極側に互いに並列になるように接続され、
前記第1の直列回路の前記上アームスイッチング素子が、前記第1の直列回路の前記下アームスイッチング素子と前記出力端子の正極との間に接続され、
前記第2の直列回路の前記上アームスイッチング素子が、前記第2の直列回路の前記下アームスイッチング素子と前記出力端子の正極との間に接続されている、
請求項13に記載の電力変換装置。
An input terminal to which an input voltage is supplied,
An output terminal that outputs the output voltage,
An input capacitor connected to the input terminal,
A reactor having two windings connected between the input capacitor and the switch circuit, and having a winding ratio of 1:1 and being magnetically coupled in opposite directions with respect to a common magnetism collecting core. And further,
The multi-phase converter is
A first series circuit including an upper arm switching element and a lower arm switching element connected in series;
A second series circuit including an upper arm switching element and a lower arm switching element connected in series,
The lower arm switching element of the first series circuit and the lower arm switching element of the second series circuit are connected to the negative side of the output terminal in parallel with each other,
The upper arm switching element of the first series circuit is connected between the lower arm switching element of the first series circuit and a positive electrode of the output terminal,
The upper arm switching element of the second series circuit is connected between the lower arm switching element of the second series circuit and a positive electrode of the output terminal.
The power conversion device according to claim 13.
前記スイッチ回路は、
第1のスイッチ回路と、
第2のスイッチ回路と
を含み、
前記第1のスイッチ回路は、直列に接続された上アームスイッチング素子と下アームスイッチング素子とからなる直列回路を2つ以上並列に接続して構成され、
前記第2のスイッチ回路は、直列に接続された上アームスイッチング素子と下アームスイッチング素子とからなる直列回路を2つ以上並列に接続して構成されている、
請求項1から14までのいずれか1項に記載の電力変換装置。
The switch circuit is
A first switch circuit,
A second switch circuit,
The first switch circuit is configured by connecting in parallel two or more series circuits each including an upper arm switching element and a lower arm switching element connected in series,
The second switch circuit is configured by connecting in parallel two or more series circuits each including an upper arm switching element and a lower arm switching element connected in series.
The power converter device according to any one of claims 1 to 14.
前記遅延生成部は、前記第1のスイッチ回路の各前記直列回路および前記第2のスイッチ回路の各前記直列回路のそれぞれに対して予め設定された遅延時間だけ、前記直列回路毎に、前記遮断信号の出力をそれぞれ遅延させる、
請求項15に記載の電力変換装置。
The delay generation unit cuts off each of the series circuits for the series circuit of the first switch circuit and each of the series circuits of the second switch circuit for a delay time set in advance. Delay the output of each signal,
The power conversion device according to claim 15.
各前記直列回路の前記上アームスイッチング素子および前記下アームスイッチング素子の少なくとも1つは、ワイドバンドギャップ半導体から構成される、
請求項1から16までのいずれか1項に記載の電力変換装置。
At least one of the upper arm switching element and the lower arm switching element of each of the series circuits is composed of a wide band gap semiconductor,
The power conversion device according to any one of claims 1 to 16.
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