JP2020088276A - Settling time acquisition method and multi charged particle beam drawing method - Google Patents

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Abstract

To control an irradiation amount with high accuracy while preventing a drawing accuracy and throughput from lowering.SOLUTION: A settling time acquisition method according to an embodiment comprises the steps of: performing on/off control for each beam of a multi-beam using a plurality of individual blankers; performing on/off control collectively for the multi-beam using a common blanker; drawing an evaluation pattern for each beam on a substrate; drawing an evaluation pattern at each settling time while varying a settling time that is a difference between output timings of individual amplifiers, which apply voltages to the individual blankers, and an output timing of a common amplifier, which applies a voltage to the common blanker; measuring a size and roughness of the evaluation pattern; obtaining, for each beam, a shortest first settling time at which the size and roughness become constant; and obtaining, from the first settling time for each beam, a second settling time to be set in a drawing device at the time of actual drawing.SELECTED DRAWING: Figure 1

Description

本発明は、セトリング時間の取得方法及びマルチ荷電粒子ビーム描画方法に関する。 The present invention relates to a settling time acquisition method and a multi-charged particle beam writing method.

LSIの高集積化に伴い、半導体デバイスに要求される回路線幅は年々微細化されてきている。半導体デバイスへ所望の回路パターンを形成するためには、縮小投影型露光装置を用いて、石英上に形成された高精度の原画パターン(マスク、或いは特にステッパやスキャナで用いられるものはレチクルともいう。)をウェーハ上に縮小転写する手法が採用されている。高精度の原画パターンは、電子ビーム描画装置によって描画され、所謂、電子ビームリソグラフィ技術が用いられている。 With the high integration of LSIs, the circuit line width required for semiconductor devices has been miniaturized year by year. In order to form a desired circuit pattern on a semiconductor device, a reduction projection type exposure apparatus is used, and a high-precision original image pattern formed on quartz (a mask, or especially a stepper or scanner is also called a reticle). .) is reduced and transferred onto the wafer. A high-precision original image pattern is drawn by an electron beam drawing device, and so-called electron beam lithography technology is used.

例えば、マルチビームを使った描画装置がある。1本の電子ビームで描画する場合に比べて、マルチビームを用いることで一度に多くのビームを照射できるのでスループットを大幅に向上させることができる。マルチビーム描画装置では、例えば、電子銃から放出された電子ビームを複数の穴を持ったマスクに通してマルチビームを形成し、各々、ブランキング制御され、遮蔽されなかった各ビームが光学系で縮小され、偏向器で偏向され試料上の所望の位置へと照射される。 For example, there is a drawing device using a multi-beam. As compared with the case of writing with one electron beam, by using a multi-beam, a large number of beams can be irradiated at one time, so that the throughput can be significantly improved. In a multi-beam drawing apparatus, for example, an electron beam emitted from an electron gun is passed through a mask having a plurality of holes to form a multi-beam, which is blanked and is not shielded by an optical system. The image is reduced, deflected by a deflector, and irradiated to a desired position on the sample.

マルチビーム描画では、個々のビームの照射量を照射時間により個別に制御する。各ビームの照射量を高精度に制御するためには、ビームのON/OFFを行うブランキング制御を高速で行う必要がある。従来のマルチビーム描画装置では、マルチビームの各ブランキング電極を配置したブランキングプレートに、各ビーム用のブランキング制御回路を搭載していた。ブランキング制御回路に制御信号を送り、各ビームの照射時間を制御していた。 In multi-beam writing, the irradiation amount of each beam is individually controlled by the irradiation time. In order to control the irradiation amount of each beam with high accuracy, it is necessary to perform blanking control for turning the beam ON/OFF at high speed. In a conventional multi-beam drawing apparatus, a blanking control circuit for each beam is mounted on a blanking plate on which blanking electrodes of the multi-beam are arranged. A control signal was sent to the blanking control circuit to control the irradiation time of each beam.

しかし、ブランキングプレート上の回路設置スペースや使用可能な電流量に制限があるため、制御信号の情報量に対して簡単な回路にせざるを得ず、高速・高精度な動作が可能なブランキング制御回路を搭載することが困難であった。そこで、特許文献1には、各ビームのON/OFFを切り替える個別ブランキング機構と、マルチビーム全体に対して一括してビームのON/OFF制御を行う共通ブランキング機構とを備える描画装置が開示されている。 However, because the circuit installation space on the blanking plate and the amount of usable current are limited, it is unavoidable to use a simple circuit for the amount of information of the control signal, and blanking that enables high-speed and highly accurate operation. It was difficult to mount the control circuit. Therefore, Patent Document 1 discloses a drawing apparatus including an individual blanking mechanism for switching ON/OFF of each beam and a common blanking mechanism for collectively performing ON/OFF control of beams for the entire multi-beam. Has been done.

特許文献1の描画装置では、照射量を精度良く制御するために、個別ブランキング制御用の偏向器に電圧を印加する個別アンプの出力が安定している時に、共通ブランキング制御用の偏向器に電圧を印加する共通アンプが出力のON/OFF切り替えを行う。例えば、個別アンプがONになった後、所定のセトリング時間経過後に、共通アンプをONにしていた。 In the drawing device of Patent Document 1, in order to accurately control the irradiation amount, when the output of the individual amplifier that applies a voltage to the individual blanking control deflector is stable, the common blanking control deflector is stable. A common amplifier that applies a voltage to ON switches the output ON/OFF. For example, the common amplifier is turned on after a predetermined settling time elapses after the individual amplifier is turned on.

個別アンプは、個別ブランキング制御用の偏向器と同数、すなわちマルチビームのビーム本数分設けられている。各個別アンプは、出力が安定するまでに要する時間がそれぞれ異なるが、従来は、その差異を考慮せずにセトリング時間を設定していた。そのため、照射量が不足するビームが発生し、パターン寸法やラフネスに影響を与えるおそれがあった。セトリング時間を十分長く設定すると、スループットが低下するという問題がある。 The same number of individual amplifiers as the number of deflectors for individual blanking control, that is, the number of multi-beams are provided. Although the time required for the output to stabilize is different for each individual amplifier, conventionally, the settling time was set without considering the difference. Therefore, a beam with insufficient irradiation amount is generated, which may affect the pattern size and roughness. If the settling time is set to be sufficiently long, there is a problem that throughput is reduced.

特開2014−112639号公報JP, 2014-112639, A 特開2009−88202号公報JP, 2009-88202, A 特開2014−183267号公報JP, 2014-183267, A 特開2015−153873号公報JP, 2005-153873, A 特表2006−505124号公報Japanese Patent Publication No. 2006-505124 特開平10−289843号公報JP, 10-289843, A

本発明は、描画精度及びスループットの低下を防止しつつ、照射量を精度良く制御するセトリング時間の取得方法及びマルチ荷電粒子ビーム描画方法を提供することを課題とする。 An object of the present invention is to provide a settling time acquisition method and a multi-charged particle beam drawing method for controlling the irradiation amount with high accuracy while preventing a decrease in drawing accuracy and throughput.

本発明の一態様によるセトリング時間の取得方法は、荷電粒子ビームが成形アパーチャプレートに設けられた複数の開口部を通過することでマルチビームを形成する工程と、複数の個別ブランカを用いて、前記マルチビームのうち、それぞれ対応するビームに対して個別にビームのオン/オフ制御を行う工程と、共通ブランカを用いて、前記マルチビーム全体に対して一括してビームのオン/オフ制御を行う工程と、偏向器を用いて前記マルチビームを偏向し、基板上にビーム毎に評価パターンを描画する工程と、前記個別ブランカに電圧を印加する個別アンプの出力タイミングと、前記共通ブランカに電圧を印加する共通ブランカの出力タイミングとの差であるセトリング時間を可変にしながら、セトリング時間毎に前記基板上に評価パターンを描画する工程と、前記評価パターンの寸法又はラフネスを測定する工程と、各ビームについて、前記寸法又はラフネスの測定結果が所定の範囲内となる評価パターンを描画した時のセトリング時間のうち最短の第1セトリング時間を求める工程と、各ビームの前記第1セトリング時間から、実描画時に描画装置に設定する第2セトリング時間を取得する工程と、を備えるものである。 A method of acquiring a settling time according to an aspect of the present invention includes a step of forming a multi-beam by passing a charged particle beam through a plurality of openings provided in a shaping aperture plate, and using a plurality of individual blankers, Of the multi-beams, a step of individually performing on/off control of beams corresponding to each of the multi-beams, and a step of collectively performing beam on/off control of the entire multi-beams using a common blanker A step of deflecting the multi-beams using a deflector and drawing an evaluation pattern for each beam on a substrate, output timing of an individual amplifier that applies a voltage to the individual blanker, and applying a voltage to the common blanker While varying the settling time which is the difference between the output timing of the common blanker, a step of drawing an evaluation pattern on the substrate for each settling time, a step of measuring the dimensions or roughness of the evaluation pattern, and for each beam , A step of obtaining the shortest first settling time among the settling times when the evaluation pattern in which the measurement result of the dimension or the roughness is within a predetermined range is drawn, and from the first settling time of each beam, in actual writing And a step of acquiring a second settling time set in the drawing apparatus.

本発明の一態様によるセトリング時間の取得方法は、各ビームの第1セトリング時間のうち、最も長い第1セトリング時間を前記第2セトリング時間として取得する。 The settling time acquisition method according to an aspect of the present invention acquires the longest first settling time among the first settling times of each beam as the second settling time.

本発明の一態様によるセトリング時間の取得方法は、前記成形アパーチャプレートを複数の領域に分割し、各領域に対応するビームで描画した評価パターンの面積の和又は平均寸法を測定し、各領域について、前記面積の和又は平均寸法の測定結果が所定の範囲内となる評価パターンを描画した時のセトリング時間のうち最短の第3セトリング時間を求める工程と、前記第3セトリング時間が最長の領域に含まれる各ビームについて前記第1セトリング時間を求め、求めた第1セトリング時間から前記第2セトリング時間を取得する。 The method for acquiring the settling time according to one aspect of the present invention is to divide the shaping aperture plate into a plurality of regions, measure the sum or average size of the areas of the evaluation patterns drawn by a beam corresponding to each region, and for each region. , A step of obtaining the shortest third settling time of the settling times when the evaluation pattern is drawn such that the sum of the areas or the measurement result of the average dimension falls within a predetermined range, and the third settling time is set to the longest area. The first settling time is obtained for each included beam, and the second settling time is obtained from the obtained first settling time.

本発明の一態様によるセトリング時間の取得方法は、前記寸法又はラフネスの測定結果が所定の範囲内となる評価パターンを描画した時のセトリング時間のうち、最短となるセトリング時間と最長となるセトリング時間との差を求め、前記差を用いて、前記個別アンプに信号を出力する個別レジスタに対してデータ読み出し用のリード信号を出力する間隔を決定する。 The method for obtaining the settling time according to one aspect of the present invention is the settling time that is the shortest and the longest settling time among the settling times when the evaluation pattern is drawn such that the measurement result of the dimension or roughness falls within a predetermined range. And the difference is used to determine the interval at which the read signal for reading data is output to the individual register that outputs the signal to the individual amplifier.

本発明の一態様によるマルチ荷電粒子ビーム描画方法は、上記方法で取得した前記第2セトリング時間を設定した描画装置を用いるマルチ荷電粒子ビーム描画方法であって、前記マルチビームのうち、前記第1セトリング時間が前記第2セトリング時間よりも長いビームを使用しないで描画処理を行うものである。 A multi-charged particle beam drawing method according to an aspect of the present invention is a multi-charged particle beam drawing method using a drawing apparatus in which the second settling time acquired in the above method is set. The drawing process is performed without using a beam whose settling time is longer than the second settling time.

本発明によれば、描画精度及びスループットの低下を防止しつつ、照射量を精度良く制御できる。 According to the present invention, it is possible to control the irradiation amount with high accuracy while preventing the drawing accuracy and the throughput from decreasing.

本発明の実施形態に係る描画装置の概略構成図である。It is a schematic block diagram of the drawing apparatus which concerns on embodiment of this invention. 成形アパーチャプレートの概略構成図である。It is a schematic block diagram of a shaping aperture plate. ブランキングプレートの概略構成図である。It is a schematic block diagram of a blanking plate. ブランキングプレートの概略構成図である。It is a schematic block diagram of a blanking plate. ブランキング制御回路の概略構成図である。It is a schematic block diagram of a blanking control circuit. 照射時間配列データの一例を示す図である。It is a figure which shows an example of irradiation time array data. 各信号のタイミングチャートである。It is a timing chart of each signal. 同実施形態に係るセトリング時間取得方法を説明するフローチャートである。It is a flow chart explaining the settling time acquisition method concerning the embodiment. 評価パターンの例を示す図である。It is a figure which shows the example of an evaluation pattern. 評価パターンの寸法測定箇所の説明図である。It is explanatory drawing of the dimension measurement location of an evaluation pattern. セトリング時間毎の寸法及びラフネスの測定結果の例を示すグラフである。It is a graph which shows the example of the measurement result of the size and roughness for every settling time. (a)(b)は最適セトリング時間に対するビームの累積分布の例を示すグラフである。(A) (b) is a graph which shows the example of the cumulative distribution of the beam with respect to the optimal settling time. ブランキングプレートの分割例を示す図である。It is a figure which shows the example of a division of a blanking plate. 領域毎のセトリング時間と評価パターンの面積の和との関係を示すグラフである。It is a graph which shows the relationship between the settling time for every area|region and the sum of the area of an evaluation pattern.

以下、本発明の実施の形態を図面に基づいて説明する。実施の形態では、荷電粒子ビームの一例として、電子ビームを用いた構成について説明する。但し、荷電粒子ビームは電子ビームに限るものでなく、イオンビーム等でもよい。 Embodiments of the present invention will be described below with reference to the drawings. In the embodiment, a configuration using an electron beam will be described as an example of a charged particle beam. However, the charged particle beam is not limited to the electron beam, and may be an ion beam or the like.

図1は、本発明の実施形態における描画装置の概略構成図である。図1に示すように、描画装置100は、描画部150と制御部160を備えている。描画装置100は、マルチ荷電粒子ビーム描画装置の一例である。描画部150は、電子鏡筒102と描画室103を備えている。電子鏡筒102内には、電子銃201、照明レンズ202、成形アパーチャプレート203、ブランキングプレート204、縮小レンズ205、共通ブランキング偏向器(共通ブランカ)212、制限アパーチャ部材206、対物レンズ207、及び偏向器208が配置されている。 FIG. 1 is a schematic configuration diagram of a drawing apparatus according to an embodiment of the present invention. As shown in FIG. 1, the drawing apparatus 100 includes a drawing unit 150 and a control unit 160. The drawing device 100 is an example of a multi-charged particle beam drawing device. The drawing unit 150 includes an electronic lens barrel 102 and a drawing chamber 103. In the electron lens barrel 102, an electron gun 201, an illumination lens 202, a shaping aperture plate 203, a blanking plate 204, a reduction lens 205, a common blanking deflector (common blanker) 212, a limiting aperture member 206, an objective lens 207, And a deflector 208 are arranged.

描画室103内には、XYステージ105が配置される。XYステージ105上には、描画対象の基板101が配置される。基板101には、半導体装置を製造する際の露光用マスク、或いは、半導体装置が製造される半導体基板(シリコンウェハ)等が含まれる。また、試料101には、レジストが塗布された、まだ何も描画されていないマスクブランクスが含まれる。XYステージ105上には、XYステージ105の位置測定用のミラー210が配置される。 An XY stage 105 is arranged in the drawing chamber 103. The substrate 101 to be drawn is arranged on the XY stage 105. The substrate 101 includes a mask for exposure when manufacturing a semiconductor device, a semiconductor substrate (silicon wafer) on which a semiconductor device is manufactured, and the like. In addition, the sample 101 includes mask blanks on which a resist is applied and on which nothing is drawn. A mirror 210 for measuring the position of the XY stage 105 is arranged on the XY stage 105.

制御部160は、制御計算機110、メモリ112、偏向制御回路130、ロジック回路132、ステージ位置測定部139及び磁気ディスク装置等の記憶装置140,142を有している。制御計算機110、メモリ112、偏向制御回路130、ステージ位置測定部139及び記憶装置140,142は、図示しないバスを介して互いに接続されている。記憶装置140(記憶部)には、描画データが外部から入力され、格納されている。また、記憶装置140には、後述する方法で算出されたセトリング時間情報が格納されている。 The control unit 160 includes a control computer 110, a memory 112, a deflection control circuit 130, a logic circuit 132, a stage position measuring unit 139, and storage devices 140 and 142 such as a magnetic disk device. The control computer 110, the memory 112, the deflection control circuit 130, the stage position measuring unit 139, and the storage devices 140 and 142 are connected to each other via a bus (not shown). Drawing data is externally input and stored in the storage device 140 (storage unit). The storage device 140 also stores settling time information calculated by the method described later.

制御計算機110内には、面積密度算出部60、照射時間算出部62、階調値算出部64、ビット変換部66、転送処理部68、及び描画制御部72が配置されている。面積密度算出部60、照射時間算出部62、階調値算出部64、ビット変換部66、転送処理部68、及び描画制御部72の各機能は、電気回路等のハードウェアで構成されてもよいし、これらの機能を実行するプログラム等のソフトウェアで構成されてもよい。各部に入出力される情報および演算中の情報はメモリ112にその都度格納される。 An area density calculator 60, an irradiation time calculator 62, a gradation value calculator 64, a bit converter 66, a transfer processor 68, and a drawing controller 72 are arranged in the control computer 110. Each function of the area density calculation unit 60, the irradiation time calculation unit 62, the gradation value calculation unit 64, the bit conversion unit 66, the transfer processing unit 68, and the drawing control unit 72 may be configured by hardware such as an electric circuit. It may be configured by software such as a program that executes these functions. The information input/output to/from each unit and the information being calculated are stored in the memory 112 each time.

図1では、実施形態を説明する上で必要な構成を記載している。描画装置100にとって、通常、必要なその他の構成を備えていても構わない。 In FIG. 1, the configuration necessary for explaining the embodiment is described. The drawing apparatus 100 may be provided with other necessary configurations.

図2は、成形アパーチャプレート203の概略構成図である。図2に示すように、成形アパーチャプレート203には、縦(y方向)m列×横(x方向)n列(m,n≧2)の開口部22が所定の配列ピッチでマトリクス状に形成されている。各開口部22は、共に同じ寸法形状の矩形又は円形である。これらの複数の開口部22を電子ビーム200の一部がそれぞれ通過することで、マルチビーム20が形成される。 FIG. 2 is a schematic configuration diagram of the shaping aperture plate 203. As shown in FIG. 2, in the forming aperture plate 203, m (vertical) (y direction)×n (horizontal (x direction) n) openings (m, n≧2) are formed in a matrix at a predetermined array pitch. Has been done. Each of the openings 22 is a rectangle or a circle having the same size and shape. A part of the electron beam 200 passes through the plurality of openings 22 to form the multi-beam 20.

図3、図4に示すように、ブランキングプレート204には、成形アパーチャプレート203の各開口部22の配置位置に合わせて通過孔(開口部)Hが形成され、各通過孔Hには、対となる2つの電極24,26の組からなる個別ブランカが配置される。各ビーム用の2つの電極24,26の一方(例えば、電極24)には、個別アンプ46から出力される電圧が印加される。個別アンプ46は、個別ブランカごとに設けられている。 As shown in FIGS. 3 and 4, passage holes (openings) H are formed in the blanking plate 204 in accordance with the arrangement positions of the openings 22 of the shaping aperture plate 203. An individual blanker consisting of a pair of two electrodes 24, 26 is arranged. The voltage output from the individual amplifier 46 is applied to one of the two electrodes 24 and 26 (for example, the electrode 24) for each beam. The individual amplifier 46 is provided for each individual blanker.

個別アンプ46には、それぞれ独立にロジック回路41が配置される。各ビーム用の2つの電極24,26の他方(例えば、電極26)は、接地される。各通過孔Hを通過する電子ビーム20は、それぞれ独立に、対となる2つの電極24,26に印加される電圧によって偏向され、ブランキング制御される。このように、複数の個別ブランカが、成形アパーチャプレート203の複数の開口部22を通過したマルチビームのうち、それぞれ対応するビームのブランキング偏向を行う。 The logic circuit 41 is independently arranged in each individual amplifier 46. The other of the two electrodes 24, 26 for each beam (eg electrode 26) is grounded. The electron beam 20 passing through each of the passage holes H is independently deflected by the voltage applied to the pair of two electrodes 24 and 26, and blanking control is performed. In this way, the plurality of individual blankers perform blanking deflection of corresponding beams among the multi-beams that have passed through the plurality of openings 22 of the shaping aperture plate 203.

図5に示すように、ブランキングプレート204に配置された各ロジック回路41には、シフトレジスタ40、レジスタ42、及びAND演算器44(論理積演算器)が配置される。AND演算器44は省略してもよい。本実施形態では、各ビーム用の個別ブランキング制御を、1ビットの制御信号によって制御する。すなわち、シフトレジスタ40、レジスタ42、及びAND演算器44には、1ビットの制御信号が入出力される。制御信号の情報量が少ないことにより、制御回路の設置面積を小さくできる。言い換えれば、設置スペースが狭いブランキングプレート204上にロジック回路41を配置する場合でも、より小さいビームピッチでより多くのビームを配置できる。 As shown in FIG. 5, in each logic circuit 41 arranged on the blanking plate 204, a shift register 40, a register 42, and an AND calculator 44 (logical product calculator) are arranged. The AND operator 44 may be omitted. In this embodiment, the individual blanking control for each beam is controlled by a 1-bit control signal. That is, a 1-bit control signal is input to and output from the shift register 40, the register 42, and the AND operator 44. Since the information amount of the control signal is small, the installation area of the control circuit can be reduced. In other words, even when the logic circuit 41 is arranged on the blanking plate 204 having a small installation space, more beams can be arranged with a smaller beam pitch.

共通ブランカ212には、共通アンプ54が接続されている。共通アンプ54にはロジック回路132が接続されている。ロジック回路132には、レジスタ50、及びカウンタ52(ショット時間制御部の一例)が配置される。こちらは、同時に複数の異なる制御を行うわけではなく、ON/OFF制御を行う1回路で済むため、高速に応答させるための回路を配置する場合でも設置スペース、回路の使用電流の制限の問題が生じない。そのため、共通アンプ54はブランキングプレート204上に搭載される個別アンプ46よりも格段に高速で動作する。共通アンプ54は例えば、10ビットの制御信号によって制御する。すなわち、レジスタ50、及びカウンタ52には、例えば10ビットの制御信号が入出力される。 A common amplifier 54 is connected to the common blanker 212. The logic circuit 132 is connected to the common amplifier 54. A register 50 and a counter 52 (an example of a shot time control unit) are arranged in the logic circuit 132. This does not perform a plurality of different controls at the same time, but requires only one circuit that performs ON/OFF control. Therefore, even if a circuit for quick response is placed, there is a problem of installation space and limitation of the current used by the circuit. Does not happen. Therefore, the common amplifier 54 operates significantly faster than the individual amplifier 46 mounted on the blanking plate 204. The common amplifier 54 is controlled by a 10-bit control signal, for example. That is, for example, a 10-bit control signal is input to and output from the register 50 and the counter 52.

描画装置100は、個別ブランキング制御用の各ロジック回路41によるビームON/OFF制御と、マルチビーム全体を一括してブランキング制御する共通ブランキング制御用のロジック回路132によるビームON/OFF制御との両方を用いて、各ビームのブランキング制御を行う。 The drawing apparatus 100 includes a beam ON/OFF control by each logic circuit 41 for individual blanking control, and a beam ON/OFF control by a common blanking control logic circuit 132 for blanking control of the entire multi-beam at once. Both are used to perform blanking control of each beam.

面積密度算出部60は、記憶装置140から描画データを読み出し、基板101の描画領域がメッシュ状に仮想分割された複数のメッシュ領域のメッシュ領域毎に、その内部に配置されるパターンの面積密度を算出する。例えば、まず、基板101の描画領域を所定の幅で短冊状のストライプ領域に分割する。そして、各ストライプ領域を上述した複数のメッシュ領域に仮想分割する。メッシュ領域のサイズは、例えば、ビームサイズである。面積密度算出部60は、ストライプ領域毎に記憶装置140から対応する描画データを読み出し、描画データ内に定義された複数の図形パターンをメッシュ領域に割り当てる。そして、メッシュ領域毎に配置される図形パターンの面積密度を算出する。 The area density calculation unit 60 reads the drawing data from the storage device 140, and for each mesh area of the plurality of mesh areas in which the drawing area of the substrate 101 is virtually divided into meshes, the area density of the pattern arranged therein is calculated. calculate. For example, first, the drawing area of the substrate 101 is divided into strip-shaped stripe areas with a predetermined width. Then, each stripe area is virtually divided into the plurality of mesh areas described above. The size of the mesh area is, for example, the beam size. The area density calculation unit 60 reads the corresponding drawing data from the storage device 140 for each stripe area, and allocates a plurality of graphic patterns defined in the drawing data to the mesh area. Then, the area density of the graphic pattern arranged for each mesh region is calculated.

照射時間算出部62は、メッシュ領域毎に、1ショットあたりの電子ビームの照射時間T(ショット時間、或いは露光時間ともいう)を算出する。多重描画を行う場合には、各階層における1ショットあたりの電子ビームの照射時間Tを算出すればよい。照射時間Tは、図示しない近接効果、かぶり効果、ローディング効果等の寸法変動を引き起こす現象に対する寸法変動分を照射量によって補正した補正後の照射量に相当する時間にすると好適である。メッシュ領域毎の照射時間Tは、照射時間マップに定義され、照射時間マップが例えば記憶装置142に格納される。 The irradiation time calculation unit 62 calculates the irradiation time T of the electron beam per shot (also referred to as shot time or exposure time) for each mesh region. When performing multiple writing, the irradiation time T of the electron beam per shot in each layer may be calculated. The irradiation time T is preferably set to a time corresponding to the corrected irradiation amount obtained by correcting the dimensional fluctuation amount due to a phenomenon that causes dimensional fluctuations such as a proximity effect, a fogging effect, and a loading effect, which are not shown, by the irradiation amount. The irradiation time T for each mesh area is defined in the irradiation time map, and the irradiation time map is stored in, for example, the storage device 142.

階調値算出部64は、照射時間マップに定義されたメッシュ領域毎の照射時間Tを所定の量子化単位Δを用いて定義する際の整数の階調値Nを算出する。照射時間Tは、T=ΔNという式で定義される。階調値Nは、照射時間Tを量子化単位Δで割った整数の値として定義される。量子化単位Δは、様々に設定可能であるが、例えば、1ns(ナノ秒)等で定義できる。Δは、カウンタで制御する場合のクロック周期等、制御上の量子化単位を意味する。 The gradation value calculation unit 64 calculates an integer gradation value N when the irradiation time T for each mesh area defined in the irradiation time map is defined using a predetermined quantization unit Δ. The irradiation time T is defined by the equation T=ΔN. The gradation value N is defined as an integer value obtained by dividing the irradiation time T by the quantization unit Δ. The quantization unit Δ can be set variously, but can be defined by, for example, 1 ns (nanosecond). Δ means a quantization unit for control such as a clock cycle when controlling with a counter.

ビット変換部66は、ショット毎に、マルチビームの各ビームの照射時間(ここでは、階調値N)を予め設定された桁数nの2進数の値に変換する。例えば、N=50であれば、50=2+2+2なので、10桁の2進数の値に変換すると”0000110010”となる。例えば、N=500であれば、同様に、”0111110100”となる。N=700であれば”1010111100”となる。各ビームの照射時間は、ショット毎に、各ビームが照射することになるメッシュ領域に定義された照射時間が相当する。 The bit conversion unit 66 converts, for each shot, the irradiation time of each beam of the multi-beam (here, the gradation value N) into a binary value of a preset digit number n. For example, if N=50, then 50=2 1 +2 4 +2 5 , which is “0000110010” when converted to a 10-digit binary number. For example, if N=500, the value will be “0111110100” as well. If N=700, it becomes "1010111100". The irradiation time of each beam corresponds to the irradiation time defined in the mesh area to be irradiated by each beam for each shot.

各ビームのショットは、2進数の桁数(n回)の照射に分割される。桁数n=10とする場合、1ショットは、10回の照射ステップに分割される。 The shot of each beam is divided into irradiation of the number of binary digits (n times). When the number of digits n=10, one shot is divided into 10 irradiation steps.

例えば、桁数n=10とする場合、N=700(”1010111100”)であれば、10桁目(10ビット目)の照射時間がΔ×512×1となる。9桁目(9ビット目)の照射時間がΔ×256×0=0となる。8桁目(8ビット目)の照射時間がΔ×128×1となる。7桁目(7ビット目)の照射時間がΔ×64×0=0となる。6桁目(6ビット目)の照射時間がΔ×32×1となる。5桁目(5ビット目)の照射時間がΔ×16×1となる。4桁目(4ビット目)の照射時間がΔ×8×1となる。3桁目(3ビット目)の照射時間がΔ×4×1となる。2桁目(2ビット目)の照射時間がΔ×2×0=0となる。1桁目(1ビット目)の照射時間がΔ×1×0=0となる。 For example, when the number of digits n=10 and N=700 (“1010111100”), the irradiation time at the tenth digit (10th bit) is Δ×512×1. The irradiation time of the 9th digit (9th bit) is Δ×256×0=0. The irradiation time of the 8th digit (8th bit) is Δ×128×1. The irradiation time of the 7th digit (7th bit) is Δ×64×0=0. The irradiation time of the sixth digit (6th bit) is Δ×32×1. The irradiation time of the fifth digit (fifth bit) is Δ×16×1. The irradiation time of the 4th digit (4th bit) is Δ×8×1. The irradiation time of the third digit (third bit) is Δ×4×1. The irradiation time of the second digit (second bit) is Δ×2×0=0. The irradiation time of the first digit (first bit) is Δ×1×0=0.

そして、例えば桁数の大きい方から順に照射する場合、例えばΔ=1nsとすれば、1回目の照射ステップが512ns(ビームON)の照射となる。2回目の照射ステップが0ns(ビームOFF)の照射となる。3回目の照射ステップが128ns(ビームON)の照射となる。4回目の照射ステップが0ns(ビームOFF)の照射となる。5回目の照射ステップが32ns(ビームON)の照射となる。6回目の照射ステップが16ns(ビームON)の照射となる。7回目の照射ステップが8ns(ビームON)の照射となる。8回目の照射ステップが4ns(ビームON)の照射となる。9回目の照射ステップが0ns(ビームOFF)の照射となる。10回目の照射ステップが0ns(ビームOFF)の照射となる。各桁にそれぞれ対応する照射時間のビームを順に基板101に照射する。 Then, for example, when irradiation is performed in order from the one with the largest number of digits, for example, if Δ=1 ns, the first irradiation step is irradiation for 512 ns (beam ON). The second irradiation step is 0 ns (beam OFF) irradiation. The third irradiation step is irradiation for 128 ns (beam ON). The fourth irradiation step is irradiation for 0 ns (beam OFF). The fifth irradiation step is irradiation for 32 ns (beam ON). The sixth irradiation step is irradiation for 16 ns (beam ON). The seventh irradiation step is irradiation for 8 ns (beam ON). The 8th irradiation step is irradiation for 4 ns (beam ON). The ninth irradiation step is 0 ns (beam OFF) irradiation. The 10th irradiation step is irradiation of 0 ns (beam OFF). The substrate 101 is sequentially irradiated with a beam having an irradiation time corresponding to each digit.

転送処理部68は、各ビームのショット毎に、2進数データに変換された照射時間配列データを偏向制御回路130に出力する。 The transfer processing unit 68 outputs the irradiation time array data converted into binary number data to the deflection control circuit 130 for each shot of each beam.

偏向制御回路130は、ショット毎に、各ビーム用のロジック回路41に照射時間配列データを出力する。また、これと同期して、偏向制御回路130は、共通ブランキング用のロジック回路132に各照射ステップのタイミングデータを出力する。 The deflection control circuit 130 outputs irradiation time array data to the logic circuit 41 for each beam for each shot. Further, in synchronization with this, the deflection control circuit 130 outputs timing data of each irradiation step to the logic circuit 132 for common blanking.

図6は、照射時間配列データの一部の一例を示す図である。図6では、マルチビームを構成するビームの内、例えばビーム#1〜#5についての所定のショットの照射時間配列データの一部を示している。図6の例では、ビーム#1〜#5について、kビット目(k桁目)の照射ステップからk−3ビット目(k−3桁目)の照射ステップまでの照射時間配列データを示している。 FIG. 6 is a diagram showing an example of a part of the irradiation time array data. FIG. 6 shows a part of irradiation time array data of predetermined shots of, for example, the beams #1 to #5 among the beams forming the multi-beam. In the example of FIG. 6, the irradiation time array data from the irradiation step of the k-th bit (k-th digit) to the irradiation step of the k-3th bit (k-3rd digit) is shown for beams #1 to #5. There is.

図6の例では、ビーム#1について、kビット目(k桁目)からk−3ビット目(k−3桁目)までの照射ステップについてデータ”1101”を示す。同様に、ビーム#2についてデータ”1100”を示す。ビーム#3についてデータ”0110”を示す。ビーム#4についてデータ”0111”を示す。ビーム#5についてデータ”1011”を示す。 In the example of FIG. 6, data “1101” is shown for the irradiation step from the kth bit (kth digit) to the k-3rd bit (k-3rd digit) for beam #1. Similarly, data "1100" is shown for beam #2. Data “0110” is shown for beam #3. Data "0111" is shown for beam #4. Data "1011" is shown for beam #5.

図5に示したように、ロジック回路41にシフトレジスタ40を用いているので、データ転送の際、偏向制御回路130は、同じビット(同じ桁)のデータをビームの配列順にブランキングプレート204の各ロジック回路41にデータ転送する。また、同期用のクロック信号(CLK1)、データ読み出し用のリード信号(read)、及びゲート信号(BLK)を出力する。図6の例では、例えば、ビーム#1〜#5のkビット目(k桁目)のデータとして、後のビーム側から”10011”の各1ビットデータを転送する。 As shown in FIG. 5, since the shift register 40 is used in the logic circuit 41, the deflection control circuit 130 transfers the data of the same bit (same digit) of the blanking plate 204 in the beam arrangement order during data transfer. Data is transferred to each logic circuit 41. It also outputs a clock signal (CLK1) for synchronization, a read signal (read) for reading data, and a gate signal (BLK). In the example of FIG. 6, for example, as the k-th bit (k-th digit) data of beams #1 to #5, each 1-bit data “10011” is transferred from the subsequent beam side.

各ビームのシフトレジスタ40は、クロック信号(CLK1)に従って、上位側から順にデータを次のシフトレジスタ40に転送する。例えば、ビーム#1〜#5のkビット目(k桁目)のデータは、5回のクロック信号によって、ビーム#1のシフトレジスタ40には1ビットデータである”1”が格納される。ビーム#2のシフトレジスタ40には1ビットデータである”1”が格納される。ビーム#3のシフトレジスタ40には1ビットデータである”0”が格納される。ビーム#4のシフトレジスタ40には1ビットデータである”0”が格納される。ビーム#5のシフトレジスタ40には1ビットデータである”1”が格納される。 The shift register 40 of each beam transfers data to the next shift register 40 in order from the higher order side according to the clock signal (CLK1). For example, for the k-th bit (k-th digit) data of beams #1 to #5, 1-bit data “1” is stored in the shift register 40 of beam #1 in response to five clock signals. 1-bit data "1" is stored in the shift register 40 of the beam #2. 1-bit data "0" is stored in the shift register 40 of the beam #3. 1-bit data "0" is stored in the shift register 40 of the beam #4. 1-bit data "1" is stored in the shift register 40 of the beam #5.

次に、各ビームの個別レジスタ42が、リード信号(read)の入力に伴い、シフトレジスタ40からそれぞれのビームのkビット目(k桁目)のデータを読み込む。図6の例では、kビット目(k桁目)のデータとして、ビーム#1の個別レジスタ42には1ビットデータである”1”が格納される。kビット目(k桁目)のデータとして、ビーム#2の個別レジスタ42には1ビットデータである”1”が格納される。kビット目(k桁目)のデータとして、ビーム#3の個別レジスタ42には1ビットデータである”0”が格納される。kビット目(k桁目)のデータとして、ビーム#4の個別レジスタ42には1ビットデータである”0”が格納される。kビット目(k桁目)のデータとして、ビーム#5の個別レジスタ42には1ビットデータである”1”が格納される。 Next, the individual register 42 of each beam reads the k-th bit (k-th digit) data of each beam from the shift register 40 in response to the input of the read signal (read). In the example of FIG. 6, 1-bit data “1” is stored in the individual register 42 of the beam #1 as the k-th bit (k-th digit) data. As the kth bit (kth digit) data, 1-bit data “1” is stored in the individual register 42 of the beam #2. As the k-th bit (k-th digit) data, 1-bit data “0” is stored in the individual register 42 of the beam #3. As the k-th bit (k-th digit) data, 1-bit data “0” is stored in the individual register 42 of the beam #4. As the k-th bit (k-th digit) data, 1-bit data "1" is stored in the individual register 42 of the beam #5.

各ビームの個別レジスタ42は、kビット目(k桁目)のデータを入力すると、そのデータに従って、ON/OFF信号をAND演算器44に出力する。kビット目(k桁目)のデータが”1”であればON信号を、”0”であればOFF信号を出力する。AND演算器44では、BLK信号がON信号であって、個別レジスタ42の信号がONであれば、個別アンプ46にON信号を出力し、個別アンプ46は、ON電圧を個別ブランカの電極24に印加する。それ以外では、AND演算器44は、個別アンプ46にOFF信号を出力し、個別アンプ46は、OFF電圧を個別ブランカの電極24に印加する。 When the k-th bit (k-th digit) data is input, the individual register 42 of each beam outputs an ON/OFF signal to the AND calculator 44 according to the data. If the kth bit (kth digit) data is "1", an ON signal is output, and if it is "0", an OFF signal is output. In the AND operator 44, if the BLK signal is the ON signal and the signal of the individual register 42 is ON, the ON signal is output to the individual amplifier 46, and the individual amplifier 46 outputs the ON voltage to the electrode 24 of the individual blanker. Apply. Otherwise, the AND calculator 44 outputs an OFF signal to the individual amplifier 46, and the individual amplifier 46 applies the OFF voltage to the electrode 24 of the individual blanker.

kビット目(k桁目)のデータが処理されている間に、偏向制御回路130は、次のk−1ビット目(k−1桁目)のデータをビームの配列順にブランキングプレート204の各ロジック回路41にデータ転送する。図6の例では、例えば、ビーム#1〜#5のk−1ビット目(k−1桁目)のデータとして、後のビーム側から”01111”の各1ビットデータを転送する。各ビームのシフトレジスタ40は、クロック信号(CLK1)に従って、上位側から順にデータを次のシフトレジスタ40に転送する。 While the k-th bit (k-th digit) data is being processed, the deflection control circuit 130 sets the next k−1-th bit (k−1-th digit) data on the blanking plate 204 in the beam arrangement order. Data is transferred to each logic circuit 41. In the example of FIG. 6, for example, 1-bit data of "01111" is transferred from the subsequent beam side as the k-1th bit (k-1st digit) data of beams #1 to #5. The shift register 40 of each beam transfers data to the next shift register 40 in order from the higher order side according to the clock signal (CLK1).

例えば、ビーム#1〜#5のk−1ビット目(k−1桁目)のデータは、5回のクロック信号によって、ビーム#1のシフトレジスタ40には1ビットデータである”1”が格納される。ビーム#2のシフトレジスタ40には1ビットデータである”1”が格納される。ビーム#3のシフトレジスタ40には1ビットデータである”1”が格納される。ビーム#4のシフトレジスタ40には1ビットデータである”1”が格納される。ビーム#5のシフトレジスタ40には1ビットデータである”0”が格納される。そして、k−1ビット目(k−1桁目)のリード信号によって、各ビームの個別レジスタ42が、シフトレジスタ40からそれぞれのビームのk−1ビット目(k−1桁目)のデータを読み込めばよい。以下、同様に、1ビット目(1桁目)のデータ処理まで進めればよい。 For example, the k-1th bit (k-1st digit) data of the beams #1 to #5 is "1" which is 1-bit data in the shift register 40 of the beam #1 by the clock signal of five times. Is stored. 1-bit data "1" is stored in the shift register 40 of the beam #2. 1-bit data "1" is stored in the shift register 40 of the beam #3. 1-bit data "1" is stored in the shift register 40 of the beam #4. 1-bit data "0" is stored in the shift register 40 of the beam #5. Then, in response to the k-1 bit (k-1 digit) read signal, the individual register 42 of each beam outputs the k-1 bit (k-1 digit) data of each beam from the shift register 40. Just read it. Hereinafter, similarly, it is sufficient to proceed to the data processing of the first bit (first digit).

対象桁の照射時間による描画工程として、各ビームのショット毎に、複数の照射ステップに分割した照射のうち、対象桁(例えばkビット目(k桁目))の照射時間の描画を実施する。 As a drawing step based on the irradiation time of the target digit, the irradiation time of the target digit (for example, the k-th bit (k-th digit)) of the irradiation divided into a plurality of irradiation steps is performed for each beam shot.

図7は、1ショット中の照射ステップの一部についてのビームON/OFF切り替え動作を示すフローチャートである。図7では、例えば、マルチビームを構成する複数のビームのうち、1つのビーム(ビーム#1)について示している。ビーム#1のkビット目(k桁目)からk−3ビット目(k−3桁目)までの照射時間配列データは、図7の例では、”1101”で示される。まず、kビット目(k桁目)のリード信号の入力によって、個別レジスタ42(個別レジスタ1)は、格納されているkビット目(k桁目)のデータに従ってON/OFF信号を出力する。図7では、ON出力となる。個別レジスタ42は、kビット目の照射時間に対応する時間だけ、データ出力が維持される。 FIG. 7 is a flowchart showing the beam ON/OFF switching operation for a part of the irradiation step in one shot. In FIG. 7, for example, one beam (beam #1) is shown among a plurality of beams forming a multi-beam. The irradiation time array data from the kth bit (kth digit) to the k-3rd bit (k-3rd digit) of the beam #1 is indicated by "1101" in the example of FIG. First, when the kth bit (kth digit) read signal is input, the individual register 42 (individual register 1) outputs an ON/OFF signal in accordance with the stored kth bit (kth digit) data. In FIG. 7, it is an ON output. In the individual register 42, the data output is maintained only for the time corresponding to the irradiation time of the kth bit.

kビット目(k桁目)のデータがONデータであるので、個別アンプ46はON電圧を出力し、ビーム#1用のブランキング電極24にON電圧を印加する。一方、共通ブランキング用のロジック回路132内では、10ビットの各照射ステップのタイミングデータに従って、ON/OFFを切り替える。共通ブランキング機構では、各照射ステップの照射時間だけON信号を出力する。例えば、Δ=1nsとすれば、1回目の照射ステップ(例えば10桁目(10ビット目))の照射時間がΔ×512=512nsとなる。2回目の照射ステップ(例えば9桁目(9ビット目))の照射時間がΔ×256=256nsとなる。3回目の照射ステップ(例えば8桁目(8ビット目))の照射時間がΔ×128=128nsとなる。以下、同様に、各桁目(各ビット目)の照射時間だけONとなる。 Since the kth bit (kth digit) data is ON data, the individual amplifier 46 outputs an ON voltage and applies the ON voltage to the blanking electrode 24 for beam #1. On the other hand, in the common blanking logic circuit 132, ON/OFF is switched according to the timing data of each irradiation step of 10 bits. The common blanking mechanism outputs an ON signal for the irradiation time of each irradiation step. For example, if Δ=1 ns, the irradiation time of the first irradiation step (for example, the 10th digit (10th bit)) is Δ×512=512 ns. The irradiation time of the second irradiation step (for example, the 9th digit (9th bit)) is Δ×256=256 ns. The irradiation time of the third irradiation step (for example, the eighth digit (8th bit)) is Δ×128=128 ns. Thereafter, similarly, it is turned on only for the irradiation time of each digit (each bit).

ロジック回路132内では、レジスタ50に各照射ステップのタイミングデータが入力され、レジスタ50がk桁目(kビット目)のONデータを出力すると、カウンタ52がk桁目(kビット目)の照射時間をカウントし、所定の照射時間の経過時にOFFとなるように制御される。 In the logic circuit 132, when the timing data of each irradiation step is input to the register 50 and the register 50 outputs the ON data of the kth digit (kth bit), the counter 52 irradiates the kth digit (kth bit). The time is counted and controlled to be turned off when a predetermined irradiation time elapses.

また、共通ブランキング機構では、個別ブランキング機構のON/OFF切り替えに対して、個別アンプ46の電圧安定時間(セトリング時間)を経過した後にON/OFF切り替えを行う。図7の例では、個別レジスタ42にリード信号が入力された後(偏向制御回路130からのリード信号出力後)、セトリング時間S1の経過後に、共通アンプ54がONになる。これにより、個別アンプ46の立ち上がり時の不安定な電圧でのビーム照射を排除できる。そして、共通アンプ54はk桁目(kビット目)の照射時間の経過時にOFFとなる。その結果、実際のビームは、個別アンプ46と共通アンプ54が共にONであった場合に、ビームONとなり、基板101に照射される。よって、共通アンプ54のON時間が実際のビームの照射時間になるように制御される。 Further, in the common blanking mechanism, the ON/OFF switching of the individual blanking mechanism is performed after the voltage stabilization time (settling time) of the individual amplifier 46 has elapsed. In the example of FIG. 7, after the read signal is input to the individual register 42 (after the read signal is output from the deflection control circuit 130), the common amplifier 54 is turned on after the settling time S1 has elapsed. As a result, it is possible to eliminate beam irradiation with an unstable voltage when the individual amplifier 46 rises. Then, the common amplifier 54 is turned off after the irradiation time of the k-th digit (k-th bit) has elapsed. As a result, the actual beam is turned on when the individual amplifier 46 and the common amplifier 54 are both turned on, and the substrate 101 is irradiated with the beam. Therefore, the ON time of the common amplifier 54 is controlled to be the actual beam irradiation time.

換言すれば、共通ブランキング機構が照射時間を規定することになる。カウンタ52(照射時間制御部)によって、共通アンプ54及び共通ブランカ212が照射時間を規定するように制御される。 In other words, the common blanking mechanism will define the irradiation time. The common amplifier 54 and the common blanker 212 are controlled by the counter 52 (irradiation time control unit) so as to define the irradiation time.

個別レジスタ42の出力がOFFになってから所定時間S2経過後にリード信号(read)が入力すると、個別レジスタ42は、シフトレジスタ40からk−1ビット目(k−1桁目)のデータを読み込む。 When a read signal (read) is input after a lapse of a predetermined time S2 from the output of the individual register 42 being turned off, the individual register 42 reads the k−1th bit (k−1th digit) data from the shift register 40. ..

このように、個別ビームON/OFF切り替え工程として、複数の個別ブランキング機構(ロジック回路41、電極24、26)により、マルチビームのうち、それぞれ対応するビームに対して個別にビームのON/OFF制御を行う。 As described above, in the individual beam ON/OFF switching step, the plurality of individual blanking mechanisms (logic circuit 41, electrodes 24, 26) individually turn the beams ON/OFF for the corresponding beams of the multi-beams. Take control.

そして、共通ビームON/OFF切り替え工程として、k桁目(kビット目)の照射ステップ(照射)について、個別ブランキング機構によりビームのON/OFF切り替えが行われた後、共通ブランキング機構(ロジック回路132、共通ブランカ212等)を用いて、マルチビーム全体に対して一括してビームのON/OFF制御を行い、k桁目(kビット目)の照射ステップ(照射)に対応する照射時間だけビームONの状態になるようにブランキング制御を行う。 Then, as the common beam ON/OFF switching step, after the beam is switched ON/OFF by the individual blanking mechanism for the irradiation step (irradiation) of the k-th digit (k-th bit), the common blanking mechanism (logic The circuit 132, the common blanker 212, etc.) are used to collectively control the ON/OFF of the beams for the entire multi-beam, and only the irradiation time corresponding to the irradiation step (irradiation) of the kth digit (kth bit) Blanking control is performed so that the beam is turned on.

描画制御部72は、照射時間配列データのデータ転送を制御する。 The drawing control unit 72 controls the data transfer of the irradiation time array data.

電子銃201(放出部)から放出された電子ビーム200は、照明レンズ202によりほぼ垂直に成形アパーチャプレート203全体を照明する。成形アパーチャプレート203には、矩形の複数の開口部22が形成され、電子ビーム200は、すべての開口部22が含まれる領域を照明する。電子ビーム200の一部が複数の開口部22を通過することによって、例えば矩形形状の複数の電子ビーム(マルチビーム)20が形成される。マルチビーム20は、ブランキングプレート204のそれぞれ対応する個別ブランカ内を通過する。個別ブランカは、それぞれ個別に電子ビーム20を偏向する(ブランキング偏向を行う)。 The electron beam 200 emitted from the electron gun 201 (emitter) illuminates the entire shaping aperture plate 203 almost vertically by the illumination lens 202. A plurality of rectangular openings 22 are formed in the shaping aperture plate 203, and the electron beam 200 illuminates a region including all the openings 22. A part of the electron beam 200 passes through the plurality of openings 22 to form a plurality of rectangular electron beams (multi-beams) 20, for example. The multi-beams 20 pass through the corresponding blankers of the blanking plate 204. The individual blankers individually deflect the electron beam 20 (perform blanking deflection).

ブランキングプレート204を通過したマルチビーム20は、縮小レンズ205によって縮小され、制限アパーチャ部材206に形成された中心の穴に向かって進む。ここで、ブランキングプレート204の個別ブランカによって偏向された電子ビームは、制限アパーチャ部材206の中心の穴から位置がはずれ、制限アパーチャ部材206によって遮蔽される。一方、ブランキングプレート204の個別ブランカによって偏向されなかった電子ビーム20は、共通ブランカ212によって偏向されなければ、制限アパーチャ部材206の中心の穴を通過する。 The multi-beam 20 that has passed through the blanking plate 204 is reduced by the reduction lens 205 and advances toward the central hole formed in the limiting aperture member 206. Here, the electron beam deflected by the individual blanker of the blanking plate 204 is displaced from the central hole of the limiting aperture member 206, and is blocked by the limiting aperture member 206. On the other hand, the electron beam 20 which is not deflected by the individual blankers of the blanking plate 204 passes through the central hole of the limiting aperture member 206 unless deflected by the common blanker 212.

個別ブランキング機構のON/OFFと共通ブランキング機構のON/OFFとの組み合わせによって、ブランキング制御が行われ、ビームのON/OFFが制御される。このように、制限アパーチャ部材206は、個別ブランキング機構又は共通ブランキング機構によってビームOFFの状態になるように偏向された各ビームを遮蔽する。そして、ビームONになってからビームOFFになるまでに形成された、制限アパーチャ部材206を通過したビームにより1回分のショットをさらに分割した照射ステップのビームが形成される。 The blanking control is performed by a combination of ON/OFF of the individual blanking mechanism and ON/OFF of the common blanking mechanism to control ON/OFF of the beam. In this way, the limiting aperture member 206 blocks each beam deflected by the individual blanking mechanism or the common blanking mechanism to be in the beam OFF state. Then, the beam that has passed through the limiting aperture member 206, which is formed from the time the beam is turned on to the time the beam is turned off, forms a beam for an irradiation step in which one shot is further divided.

制限アパーチャ部材206を通過したマルチビーム20は、対物レンズ207により焦点が合わされ、所望の縮小率のパターン像となり、偏向器208によって、同方向にまとめて偏向され、基板101上に照射される。XYステージ105が連続移動している時、ビームの照射位置がXYステージ105の移動に追従するように偏向器208によって制御される。一度に照射されるマルチビーム20は、理想的には成形アパーチャプレート203の複数の開口部22の配列ピッチに、上述した所望の縮小率を乗じたピッチで並ぶことになる。 The multi-beam 20 that has passed through the limiting aperture member 206 is focused by the objective lens 207 to form a pattern image with a desired reduction ratio, which is collectively deflected by the deflector 208 in the same direction and irradiated onto the substrate 101. When the XY stage 105 continuously moves, the beam irradiation position is controlled by the deflector 208 so as to follow the movement of the XY stage 105. Ideally, the multi-beams 20 irradiated at one time are arranged at a pitch obtained by multiplying the arrangement pitch of the plurality of openings 22 of the shaping aperture plate 203 by the above-mentioned desired reduction rate.

上述したように、共通アンプ54の出力は、偏向制御回路130からのリード信号出力後、セトリング時間S1の経過後にONになる。個別アンプ46は、出力が安定するまでに要する時間に個体差がある。セトリング時間S1が短すぎると、照射量不足となるビームが発生し得る。一方、セトリング時間S1が長すぎると、スループットが低下する。そこで、本実施形態では、各個別アンプ46の出力特性を考慮して、好適なセトリング時間S1を決定する。 As described above, the output of the common amplifier 54 turns ON after the settling time S1 has elapsed after the read signal was output from the deflection control circuit 130. The individual amplifiers 46 have individual differences in the time required for the output to stabilize. If the settling time S1 is too short, a beam with an insufficient dose may be generated. On the other hand, if the settling time S1 is too long, the throughput decreases. Therefore, in the present embodiment, a suitable settling time S1 is determined in consideration of the output characteristics of each individual amplifier 46.

図8は、セトリング時間決定方法を示すフローチャートである。まず、セトリング時間S1をt1として(ステップS102)、評価用の基板101に評価パターンを描画する(ステップS104)。マルチビームの各個別ビームを用いて評価パターンを描画する。 FIG. 8 is a flowchart showing a settling time determination method. First, the settling time S1 is set to t1 (step S102), and an evaluation pattern is drawn on the evaluation substrate 101 (step S104). An evaluation pattern is drawn using each individual beam of the multi-beam.

すなわち、1本の個別ビームで1つの評価パターンを描画する。評価パターンは、例えば、コンタクトホール(矩形パターン)である。セトリング時間S1をt1〜tjまでj通り振って(変えて)、評価パターンを描画する(ステップS104〜S108)。 That is, one evaluation pattern is drawn with one individual beam. The evaluation pattern is, for example, a contact hole (rectangular pattern). The settling time S1 is changed (changed) j times from t1 to tj, and an evaluation pattern is drawn (steps S104 to S108).

図9に示すように、マルチビームに含まれる個別ビームの数がM本である場合、基板101には、M×j個の評価パターンが描画される。 As shown in FIG. 9, when the number of individual beams included in the multi-beam is M, M×j evaluation patterns are drawn on the substrate 101.

評価パターンの寸法(CD)及びラフネス(LER:Line Edge Roughness)を測定する(ステップS110)。具体的には、描画処理後に現像、エッチング処理等を行い、基板101上に形成されているパターンの寸法及びラフネスを測定する。寸法は、図10に示すように、ブランキング方向に沿った方向における寸法を測定することが好ましい。 The dimension (CD) and roughness (LER: Line Edge Roughness) of the evaluation pattern are measured (step S110). Specifically, development, etching, etc. are performed after the drawing process, and the dimensions and roughness of the pattern formed on the substrate 101 are measured. As for the dimension, as shown in FIG. 10, it is preferable to measure the dimension in the direction along the blanking direction.

1本の個別ビームに着目し、横軸をセトリング時間、縦軸を測定した線幅及びラフネスとしたグラフは、図11に示すようなものとなる。セトリング時間が短いと、個別アンプ46の出力が安定する前に共通アンプ54の出力がONとなって照射量が不足し、寸法は小さく、ラフネスは大きくなる。 Focusing on one individual beam, a graph in which the horizontal axis represents the settling time and the vertical axis represents the measured line width and roughness is as shown in FIG. If the settling time is short, the output of the common amplifier 54 becomes ON before the output of the individual amplifier 46 stabilizes, the irradiation amount becomes insufficient, the size becomes small, and the roughness becomes large.

一方、セトリング時間が長すぎると、共通アンプ54の出力がOFFになる前に、個別レジスタの値が立ち下がる。これにより、個別アンプ46の出力がOFFとなって照射量が不足し、寸法は小さく、ラフネスは大きくなる。 On the other hand, if the settling time is too long, the value of the individual register falls before the output of the common amplifier 54 is turned off. As a result, the output of the individual amplifier 46 is turned off, the irradiation amount is insufficient, the size is small, and the roughness is large.

図11に示すように、寸法及びラフネスが一定となる(所望の範囲内となる)領域のうち、最も短いセトリング時間が、この個別ビームに対応する個別アンプ46の最適セトリング時間(第1セトリング時間)となる。マルチビームの各ビームについて、同様の手法で最適セトリング時間を求める(ステップS112)。 As shown in FIG. 11, the shortest settling time in the region where the size and roughness are constant (within a desired range) is the optimum settling time (first settling time) of the individual amplifier 46 corresponding to this individual beam. ). The optimum settling time is obtained for each of the multi-beams by the same method (step S112).

図12(a)は、横軸を最適セトリング時間T、縦軸をビーム数のイールド(累積分布)としたグラフの例である。例えば、図12(a)に示すように、全ビームの最適セトリング時間のうち最長の最適セトリング時間を、製品パターンの実描画時に描画装置に設定するセトリング時間(第2セトリング時間)として決定する(ステップS114)。これにより、全てのビームについて精度良くパターンを描画しつつ、セトリング時間を抑え、スループットの低下を防止できる。 FIG. 12A is an example of a graph in which the horizontal axis represents the optimum settling time T and the vertical axis represents the yield (cumulative distribution) of the number of beams. For example, as shown in FIG. 12A, the longest optimum settling time among the optimum settling times of all the beams is determined as the settling time (second settling time) set in the drawing device when the product pattern is actually drawn ( Step S114). As a result, it is possible to suppress the settling time and prevent a decrease in throughput while accurately drawing patterns for all the beams.

図12(b)に示すように、一部の(少数の)ビームの最適セトリング時間が長い場合、最長の最適セトリング時間を描画装置に設定すると、スループットの低下が懸念される。そのため、このような場合は、図12(b)に示すように、スループットに有利なセトリング時間を選定し、それよりも最適セトリング時間が長い個別ビームは描画に使用しないように設定する。 As shown in FIG. 12B, when the optimum settling time of some (a small number of) beams is long, setting the longest optimum settling time in the drawing apparatus may cause a decrease in throughput. Therefore, in such a case, as shown in FIG. 12B, a settling time advantageous for throughput is selected, and an individual beam having an optimal settling time longer than that is set not to be used for writing.

描画に使用しない個別ビームがある場合は、別途、公知の欠陥補正技術を適用すればよい。 If there is an individual beam that is not used for writing, a known defect correction technique may be applied separately.

このように、本実施形態によれば、各個別アンプ46の出力特性を考慮してセトリング時間S1を設定するため、照射量が不足するビームの発生を防止し、描画精度の低下を抑制できる。また、スループットの低下を防止できる。 As described above, according to the present embodiment, the settling time S1 is set in consideration of the output characteristics of each individual amplifier 46, so that it is possible to prevent the occurrence of a beam with an insufficient irradiation amount and suppress a decrease in drawing accuracy. Further, it is possible to prevent a decrease in throughput.

図11に示す寸法及びラフネスが一定となる領域は、個別レジスタ42の出力がOFFになってから次のリード信号が入力するまでの時間S2の余裕分に相当する。そのため、寸法及びラフネスの測定結果から、寸法及びラフネスが一定となる領域の大きさ(寸法及びラフネスが一定となる最短のセトリング時間と最長のセトリング時間との差)を求め、それに合わせて時間S2を短縮し、リード信号のタイミングを早めることで、スループットをさらに向上させることができる。 The area in which the dimensions and the roughness are constant shown in FIG. 11 corresponds to a margin of time S2 from when the output of the individual register 42 is turned off until the next read signal is input. Therefore, the size of the region where the dimensions and roughness are constant (the difference between the shortest settling time and the longest settling time where the dimensions and roughness are constant) is calculated from the measurement results of the dimensions and roughness, and the time S2 is set accordingly. By shortening the delay time and advancing the timing of the read signal, the throughput can be further improved.

寸法とラフネスの両方を測定してもよいし、いずれか一方のみを測定してもよい。 Both the dimensions and the roughness may be measured, or only one of them may be measured.

上記実施形態では、各ビームで描画した評価パターンの全てについて寸法等を測定する例について説明したが、ビーム本数が多い場合は測定時間が長くなる。そこで、図13に示すように、ブランキングプレート204(又は成形アパーチャプレート203)を複数の領域R1〜Rxに分割し、各領域に含まれるビームで描画した評価パターンの面積の和を測定してもよい。 In the above embodiment, the example in which the dimensions and the like are measured for all of the evaluation patterns drawn by each beam has been described, but the measurement time becomes long when the number of beams is large. Therefore, as shown in FIG. 13, the blanking plate 204 (or the shaping aperture plate 203) is divided into a plurality of regions R1 to Rx, and the sum of the areas of the evaluation patterns drawn by the beams included in each region is measured. Good.

図14は、領域R1、R2、R3のビームで描画した評価パターンの面積の和をセトリング時間毎にプロットしたグラフの例を示す。面積の和が一定となり始めるセトリング時間(第3セトリング時間)が長い領域について、領域内のビーム毎の最適セトリング時間(第1セトリング時間)を求める。例えば、領域R3内の各ビームの最適セトリング時間(第1セトリング時間)を求め、最長の最適セトリング時間を描画装置に設定するセトリング時間(第2セトリング時間)として決定する。全てのビームの最適セトリング時間を求める必要がないため、測定時間を短縮できる。 FIG. 14 shows an example of a graph in which the sum of the areas of the evaluation patterns drawn by the beams of the regions R1, R2, and R3 is plotted for each settling time. An optimum settling time (first settling time) for each beam in the region is obtained for a region where the settling time (third settling time) at which the sum of areas starts to be constant is long. For example, the optimum settling time (first settling time) of each beam in the region R3 is obtained, and the longest optimum settling time is determined as the settling time (second settling time) set in the drawing apparatus. Since it is not necessary to obtain the optimum settling time for all beams, the measurement time can be shortened.

評価パターンの面積の和でなくてもよく、領域内のいくつかの評価パターンを測定して、寸法の平均値を求めてもよい。また、いくつかの測定結果を用いてフィッティングを行って内挿してもよい。 It may not be the sum of the areas of the evaluation patterns, and some evaluation patterns in the region may be measured to obtain the average value of the dimensions. Also, fitting may be performed using some measurement results to perform interpolation.

上記実施形態では、個別レジスタ42はリード信号の入力後、所定時間が経過すると立ち下がり、連続するビットにおいてビームをONとする場合でも、個別アンプ46の出力を都度OFFにしていた。しかし、個別アンプ46の出力安定性を考慮すると、連続するビットでビームをONとする場合、個別アンプ46の出力をONにしたままとなるように回路設計される場合がある。 In the above embodiment, the individual register 42 falls after a lapse of a predetermined time after the input of the read signal, and the output of the individual amplifier 46 is turned off each time even when the beam is turned on in consecutive bits. However, considering the output stability of the individual amplifier 46, the circuit may be designed so that the output of the individual amplifier 46 remains ON when the beam is turned ON with consecutive bits.

このような場合、評価パターンの描画時、照射時間配列データの奇数ビット又は偶数ビットのみ1(ビームON)となるように照射時間を設定する。これにより、個別アンプ46はビット毎にON/OFFを切り替えるため、セトリング時間S1の評価を行うことができる。 In such a case, when the evaluation pattern is drawn, the irradiation time is set so that only the odd-numbered bits or even-numbered bits of the irradiation time array data are set to 1 (beam ON). As a result, the individual amplifier 46 switches ON/OFF for each bit, so that the settling time S1 can be evaluated.

共通ブランカが所望の性能を発揮できず、個別ブランカで照射量制御する場合でも、上記実施形態による手法を適用できる。 Even when the common blanker cannot exhibit the desired performance and the irradiation amount is controlled by the individual blanker, the method according to the above embodiment can be applied.

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。 The present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the constituent elements within a range not departing from the gist of the invention in an implementation stage. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above embodiments. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, the constituent elements of different embodiments may be combined appropriately.

20 マルチビーム
44 AND演算器
46 個別アンプ
54 共通アンプ
204 ブランキングプレート
212 共通ブランカ
20 multi-beam 44 AND calculator 46 individual amplifier 54 common amplifier 204 blanking plate 212 common blanker

Claims (5)

荷電粒子ビームが成形アパーチャプレートに設けられた複数の開口部を通過することでマルチビームを形成する工程と、
複数の個別ブランカを用いて、前記マルチビームのうち、それぞれ対応するビームに対して個別にビームのオン/オフ制御を行う工程と、
共通ブランカを用いて、前記マルチビーム全体に対して一括してビームのオン/オフ制御を行う工程と、
偏向器を用いて前記マルチビームを偏向し、基板上にビーム毎に評価パターンを描画する工程と、
前記個別ブランカに電圧を印加する個別アンプの出力タイミングと、前記共通ブランカに電圧を印加する共通ブランカの出力タイミングとの差であるセトリング時間を可変にしながら、セトリング時間毎に前記基板上に評価パターンを描画する工程と、
前記評価パターンの寸法又はラフネスを測定する工程と、
各ビームについて、前記寸法又はラフネスの測定結果が所定の範囲内となる評価パターンを描画した時のセトリング時間のうち最短の第1セトリング時間を求める工程と、
各ビームの前記第1セトリング時間から、実描画時に描画装置に設定する第2セトリング時間を取得する工程と、
を備えるセトリング時間の取得方法。
Forming a multi-beam by passing the charged particle beam through a plurality of openings provided in the shaping aperture plate;
A step of individually performing on/off control of beams corresponding to each of the multi-beams using a plurality of individual blankers;
A step of collectively performing on/off control of beams for the entire multi-beam using a common blanker;
Deflecting the multi-beam using a deflector, and drawing an evaluation pattern for each beam on the substrate,
While varying the settling time, which is the difference between the output timing of the individual amplifier that applies the voltage to the individual blanker and the output timing of the common blanker that applies the voltage to the common blanker, the evaluation pattern on the substrate for each settling time And the process of drawing
A step of measuring the dimensions or roughness of the evaluation pattern,
For each beam, a step of obtaining the shortest first settling time of the settling time when the evaluation pattern in which the measurement result of the dimension or the roughness falls within a predetermined range is drawn,
Obtaining a second settling time to be set in the drawing apparatus during actual drawing from the first settling time of each beam;
A method of acquiring settling time, comprising:
各ビームの第1セトリング時間のうち、最も長い第1セトリング時間を前記第2セトリング時間として取得することを特徴とする請求項1に記載のセトリング時間の取得方法。 The settling time acquisition method according to claim 1, wherein the longest first settling time among the first settling times of each beam is acquired as the second settling time. 前記成形アパーチャプレートを複数の領域に分割し、各領域に対応するビームで描画した評価パターンの面積の和又は平均寸法を測定し、
各領域について、前記面積の和又は平均寸法の測定結果が所定の範囲内となる評価パターンを描画した時のセトリング時間のうち最短の第3セトリング時間を求める工程と、
前記第3セトリング時間が最長の領域に含まれる各ビームについて前記第1セトリング時間を求め、求めた第1セトリング時間から前記第2セトリング時間を取得することを特徴とする請求項1又は2に記載のセトリング時間の取得方法。
Dividing the shaping aperture plate into a plurality of regions, measuring the sum or average dimension of the area of the evaluation pattern drawn by the beam corresponding to each region,
For each region, the step of obtaining the shortest third settling time of the settling time when drawing the evaluation pattern in which the measurement result of the sum of the areas or the average dimension is within a predetermined range,
The said 1st settling time is calculated|required about each beam contained in the area|region where the said 3rd settling time is the longest, and the said 2nd settling time is acquired from the calculated|required 1st settling time. How to get the settling time.
前記寸法又はラフネスの測定結果が所定の範囲内となる評価パターンを描画した時のセトリング時間のうち、最短となるセトリング時間と最長となるセトリング時間との差を求め、
前記差を用いて、前記個別アンプに信号を出力する個別レジスタに対してデータ読み出し用のリード信号を出力する間隔を決定することを特徴とする請求項1乃至3のいずれか1項に記載のセトリング時間の取得方法。
Of the settling time when the measurement result of the dimension or the roughness is drawn within a predetermined range, the difference between the shortest settling time and the longest settling time is obtained,
4. The difference is used to determine an interval at which a read signal for reading data is output to an individual register that outputs a signal to the individual amplifier. How to get settling time.
請求項1に記載の方法で取得した前記第2セトリング時間を設定した描画装置を用いるマルチ荷電粒子ビーム描画方法であって、
前記マルチビームのうち、前記第1セトリング時間が前記第2セトリング時間よりも長いビームを使用しないで描画処理を行うことを特徴とするマルチ荷電粒子ビーム描画方法。
A multi-charged particle beam drawing method using a drawing apparatus in which the second settling time set by the method according to claim 1 is set,
The multi-charged particle beam writing method, wherein the writing process is performed without using a beam having the first settling time longer than the second settling time among the multi-beams.
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